JP2001352062A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
れた半導体装置を提案する。 【解決手段】 p型ボディ領域14にp型ボディ領域1
4よりバンドギャップが小さい材料からなる小バンドギ
ャップ領域18をソース電極26に接するように形成す
る。p型ボディ領域14の多数キャリアに対するp型ボ
ディ領域14と小バンドギャップ領域18との間のポテ
ンシャルバリアが低いので、p型ボディ領域14に残存
する多数キャリアをp型ボディ領域14内の小バンドギ
ャップ領域18を介して効率良くソース電極26へ注入
することができる。この結果、p型ボディ領域14をベ
ースとする寄生バイポーラトランジスタの動作を十分に
抑制することができる。
Description
製造方法とに関し、詳しくは、一導電型の半導体材料か
らなりチャネルが形成されるボディ領域と、このボディ
領域の少なくとも一部を挟むよう配置され他導電型の半
導体材料からなるソース領域及びドレイン領域と、この
ソース領域に接するよう形成されたソース電極とを備え
る半導体装置及びその製造方法に関する。
ャネルが形成されるボディ領域の半導体材料よりバンド
ギャップの小さい半導体材料でソース領域の一部を形成
したものが開示されている(特開平7−193231号
公報など)。この半導体装置では、ボディ領域に残存す
る多数キャリアがソース領域へ流れ込む際のポテンシャ
ルバリアを低くして、ボディ領域をベースとする寄生バ
イポーラトランジスタの動作を抑制している。
うな半導体装置では、ボディ領域に残存する多数キャリ
アをソース領域を介してソース電極へ流すため、多数キ
ャリアをソース電極へ流す効率が低下してしまい、寄生
バイポーラトランジスタの動作を十分に抑制することが
できない。
ランジスタの動作を十分に抑制することを目的とする。
また、本発明の半導体装置の製造方法は、寄生バイポー
ラトランジスタの動作が十分に抑制された半導体装置を
製造する方法を提供することを目的とする。
発明の半導体装置及びその製造方法は、上述の目的を達
成するために以下の手段を採った。
材料からなりチャネルが形成されるボディ領域と、該ボ
ディ領域の少なくとも一部を挟むよう配置され他導電型
の半導体材料からなるソース領域及びドレイン領域と、
前記ソース領域に接するよう形成されたソース電極と、
を備える半導体装置であって、前記ボディ領域内に該ボ
ディ領域の半導体材料よりバンドギャップの小さい一導
電型の半導体材料からなり前記ソース電極へ多数キャリ
アを注入可能な小バンドギャップ領域を備えることを要
旨とする。
ャップ領域の半導体材料のバンドギャップがボディ領域
の半導体材料のバンドギャップより小さくボディ領域と
小バンドギャップ領域との間のポテンシャルバリアが低
いので、ボディ領域内の過剰な多数キャリアの多くをボ
ディ領域内の小バンドギャップ領域に流し込むことがで
きる。この結果、多数キャリアの多くがソース領域を介
さず小バンドギャップ領域から効率良くソース電極へ注
入され、ボディ領域をベースとする寄生バイポーラトラ
ンジスタの動作を十分に抑制することができる。尚、小
バンドギャップ領域は、ソース電極と多数キャリアを注
入できる程度に離れて形成されてなるものとすることも
できるし、ソース電極に接して形成されてなるものとす
ることもできる。特に、小バンドギャップ領域がソース
電極に接して形成されてなる場合、ボディ領域内の多数
キャリアをより効率よくソース電極へ注入することがで
きる。
ディ領域はSi,Siの化合物,Gaの化合物のいずれ
かの材料からなり、前記小バンドギャップ領域はSi,
Ge,SiとGeとの化合物のいずれかの材料からなる
ものとすることもでき、特に、前記ボディ領域はSiか
らなり、前記小バンドギャップ領域はSiGeからなる
ものとすることが好適である。
型の半導体材料からなりチャネルが形成されるボディ領
域と、該ボディ領域の少なくとも一部を挟むよう配置さ
れ他導電型の半導体材料からなるソース領域及びドレイ
ン領域と、前記ソース領域に接するよう形成されたソー
ス電極と、を備える半導体装置の製造方法であって、前
記ボディ領域内に該ボディ領域の半導体材料よりバンド
ギャップの小さい一導電型の半導体材料からなり前記ソ
ース電極へ多数キャリアを注入可能な小バンドギャップ
領域を形成する小バンドギャップ領域形成工程を備える
ことを要旨とする。
小バンドギャップ領域の半導体材料のバンドギャップが
ボディ領域の半導体材料のバンドギャップより小さい半
導体装置を製造することができ、この結果、ボディ領域
内の過剰な多数キャリアの多くが小バンドギャップ領域
から効率良くソース電極へ注入され、ボディ領域をベー
スとする寄生バイポーラトランジスタの動作が十分に抑
制された半導体装置を製造することができる。
て、前記小バンドギャップ領域形成工程は、前記ボディ
領域内にトレンチを形成し、該トレンチ内に前記ボディ
領域の半導体材料よりバンドギャップの小さい一導電型
の半導体層を形成する工程であるものとすることもでき
る。ボディ領域のトレンチ内にボディ領域の半導体材料
よりバンドギャップの小さい半導体層を形成しこの半導
体層を小バンドギャップ領域とするので、ボディ領域内
の深い部分にも小バンドギャップ領域を形成することが
できる。
例を用いて説明する。尚、各図において同一の機能を果
たす部材には同一の符号を付している。図1は、本発明
の一実施例である半導体装置100の構成の概略を示す
平面図であり、図2は、図1に示した半導体装置100
のAA線での断面図である。半導体装置100はパワー
MOSFET(Metal Oxide Semiconductor Field Effe
ct Transistor)であり、n型Si基板10上に形成さ
れn型のSiからなるn型ドリフト領域12と、n型ド
リフト領域12上に形成されp型のSiからなるp型ボ
ディ領域14と、p型ボディ領域14上に形成されn型
のSiからなるn型ソース領域16と、p型ボディ領域
14内に形成されp型ボディ領域14のn型のSiより
バンドギャップの小さなn型のSi0.8Ge0.2からなる
小バンドギャップ領域18と、ゲート酸化膜20を介し
てp型ボディ領域14と接するよう形成されp型の多結
晶Siからなるゲート電極22と、絶縁膜24を介して
ゲート電極22と絶縁されn型ソース領域16及び小バ
ンドギャップ領域18に接するよう形成されたソース電
極26と、n型Si基板10の下面に形成されたドレイ
ン電極28とを備える。図1に示すように、ゲート酸化
膜22と接する領域をp型ボディ領域14とし、ゲート
酸化膜22と接しない領域に小バンドギャップ領域18
を複数配置している。尚、小バンドギャップ領域18の
材料であるSiGeのバンドギャップは、その組成比に
より0.66[eV]〜1.12[eV]の間の値であ
ってSiのバンドギャップ1.12[eV]より小さい
値に適宜設定することができる。尚、図2では小バンド
ギャップ領域18がp型ボディ領域14よりも深く形成
されているが、小バンドギャップ領域18の方を浅く形
成することもできる。
の動作を説明する。半導体装置100がオン状態のと
き、即ち、ゲート電極22、ソース電極26及びドレイ
ン電極28に所望の電位差が生じているとき、p型ボデ
ィ領域14のゲート酸化膜20に沿った部分にチャネル
が形成され、n型ソース領域16からn型ドリフト領域
12へ少数キャリア(電子)が注入される。n型ドリフ
ト領域12へ注入された少数キャリアは、n型Si基板
10を介してドレイン電極28に取り出され、この結
果、ドレイン電極28からソース電極26へ電流が流れ
る。
となると、即ち、ゲート電極22、ソース電極26及び
ドレイン電極28に生じている電位差がなくなると、p
型ボディ領域14に形成されていたチャネルが消失し、
p型ボディ領域14内に過剰な多数キャリアが残存す
る。半導体装置100では、p型ボディ領域14内に小
バンドギャップ領域18が形成されており、p型ボディ
領域14の多数キャリア(正孔)に対するp型ボディ領
域14と小バンドギャップ領域18との間のポテンシャ
ルバリアが低くなっている。そのため、p型ボディ領域
14内に残存する過剰な多数キャリアは容易に小バンド
ギャップ領域18へ流れ込むことができる。また、小バ
ンドギャップ領域18はソース電極26と接するように
形成されているので、小バンドギャップ領域18へ流れ
込んだ多数キャリアは効率よくソース電極26へ流れて
いく。この結果、p型ボディ領域14をベースとする寄
生バイポーラトランジスタの動作が十分に抑制される。
について説明する。図3は、半導体装置100の製造工
程の一例を示す製造工程図である。半導体装置100の
製造は、まず、n型Si基板10上にn型ドリフト領域
12とp型ボディ領域14と酸化膜40とレジスト(図
示せず)を順に形成し、フォトリソグラフィ法を用いて
パターニングしたレジストをマスクとし、イオン注入法
を用いてp型ボディ領域14内にn型ソース領域16を
形成し(工程S10)、レジストを除去する。工程S1
0が終了しレジストを除去した後における半導体装置1
00の断面図を図4に示す。
n)法を用いて、酸化膜40上に酸化膜をさらに形成し
(酸化膜40とさらに形成された酸化膜とを合わせて酸
化膜42とする)、酸化膜42上にレジスト(図示せ
ず)を塗布しフォトリソグラフィ法を用いてレジストを
パターニングする。そして、このレジストをマスクとし
て酸化膜42をドライエッチングし、レジストを除去し
た後、酸化膜42の開口部から露出しているSi層をエ
ッチングし、n型ドリフト領域12に達する深さ3[μ
m]程度で開口幅0.3[μm]程度のトレンチ44を
形成する。このトレンチ44の側壁を熱酸化により50
[nm]程度酸化し、フッ酸にて除去する。さらにトレ
ンチ44の側壁をケミカルドライエッチングで50[n
m]程度エッチングする。その後、トレンチ44の側壁
を熱酸化しゲート酸化膜20を100[nm]程度形成
する(工程S12)。工程S12の終了時における半導
体装置100の断面図を図5に示す。
び酸化膜42上に多結晶Siを堆積し、多結晶Si内に
Bを拡散して多結晶Siの導電型をp型にする。そし
て、ドライエッチング法により酸化膜42の厚さが半分
程度になるまで多結晶Si及び酸化膜42をエッチバッ
クし、ゲート電極22を形成する(工程S14)。工程
S14の終了時における半導体装置100の断面図を図
6に示す。
22の表面に熱酸化により酸化膜42と同程度の厚さの
酸化膜を形成し(酸化膜42とゲート電極22上に新た
に形成した酸化膜を合わせて絶縁膜24とする)、絶縁
膜24上にレジスト(図示せず)を塗布しフォトリソグ
ラフィ法を用いてレジストをパターニングする。そし
て、このレジストをマスクとして絶縁膜24をドライエ
ッチングし、絶縁膜24に開口部を形成する。そして、
この開口部から露出しているSi層をドライエッチング
して、p型ボディ領域からn型ドリフト領域12に達す
る深さ2.5[μm]程度で開口幅0.2[μm]程度
のトレンチ46を形成する(工程S16)。工程S16
の終了時における半導体装置100の断面図を図7に示
す。
除去し、CVD法によりBがドーピングされたp型のS
i0.8Ge0.2膜をトレンチ46内及び絶縁膜24上に堆
積し、堆積したSi0.8Ge0.2膜をエッチバックしトレ
ンチ46内のみにSi0.8Ge0.2膜を残し、小バンドギ
ャップ領域18を形成する(工程S18)。工程S18
の終了時における半導体装置100の断面図を図8に示
す。その後、ウエットエッチング法により絶縁膜24の
開口幅を広げ、スパッタリング法にてAl膜を堆積し、
フォトリソグラフィ法及びエッチング法を用いてAl膜
をパターニングし、ソース電極26を形成する(工程S
20)。その後、スパッタリング法を用いn型Si基板
10の下面にドレイン電極10を形成し、図1及び図2
に示した半導体装置100が完成する。
4内にp型ボディ領域14よりバンドギャップの小さい
小バンドギャップ領域18を形成することができる。こ
の結果、p型ボディ領域14をベースとする寄生バイポ
ーラトランジスタの動作が十分に抑制された半導体装置
100を製造することができる。また、p型ボディ領域
14のトレンチ46内にSi0.8Ge0.2膜を堆積し小バ
ンドギャップ領域18を形成するので、n型ドリフト領
域内12に達する深い部位に小バンドギャップ領域18
を形成することができる。
ィ領域14内に小バンドギャップ領域18を備えるの
で、p型ボディ領域14内の過剰な多数キャリア(正
孔)は効率よくソース電極26へ流れることができ、p
型ボディ領域14をベースとする寄生バイポーラトラン
ジスタの動作を十分に抑制することができる。
ィ領域14及びn型ソース領域16の平面形状を略長方
形としたが、略円形とすることもできる。図9は、p型
ボディ領域14及びソース領域の平面形状を略円形とし
た第二実施例の半導体装置200の平面図である。図中
の半導体装置200のBB線での断面は図2に示した半
導体装置100と同様の形状となる。図9では、図2に
示すソース電極26と絶縁膜24が除かれた平面図とな
っている。この場合は、略円形のp型ボディ領域14内
に小バンドギャップ領域を平面形状が略円形となるよう
に形成することもできる。このように、p型ボディ領域
14とn型ソース領域16の平面形状を種々に変えたと
き、小バンドギャップ領域18の平面形状はp型ボディ
領域内であってソース電極26に多数キャリアを注入で
きれば、様々な形状を取ることもできる。
バンドギャップ領域18は、p型ボディ領域14内にゲ
ート酸化膜22と接しないようにゲート電極22と平行
に複数配置したが、小バンドギャップ領域18をゲート
酸化膜22と接するように配置することもできる。図1
0は、小バンドギャップ領域18をゲート酸化膜22と
接するようにした第三実施例の半導体装置300の平面
図であり、図11は図10の半導体装置300のCC線
での断面図であり、図12は半導体装置300のC’
C’線での断面図であり、図13は半導体装置300の
DD線での断面図である。半導体装置300は、p型周
辺領域50によって素子分離されている。半導体装置3
00において、小バンドギャップ領域18はp型ボディ
領域14内にゲート電極22に平行な方向にn型ソース
領域16と交互に配置され(図10及び図13参照)、
また、ソース電極26に接するように形成されている。
したがって、p型ボディ領域14内の過剰な多数キャリ
アを小バンドギャップ領域18を介してソース電極26
へ容易に流すことができる。
ート酸化膜22と接する領域をp型ボディ領域14とし
たが、ゲート酸化膜22と接する領域を小バンドギャッ
プ領域18とすることもできる。図14は、ゲート酸化
膜22と接する領域を小バンドギャップ領域18とした
第四実施例の半導体装置400の平面図であり、図15
は半導体装置400のEE線における断面図である。半
導体装置400では、小バンドギャップ領域18の厚さ
がp型ボディ領域14内に形成されるチャネルをゲート
電極22で制御できる程度の厚さとすることで、半導体
装置400の動作に影響をほとんど与えることなく、p
型ボディ領域14をベースとする寄生バイポーラトラン
ジスタの動作を抑制することができる。
p型ボディ領域14とn型ソース領域16との平面形状
を略円形とすることもできる。図16は、半導体装置4
00においてn型ソース領域16の平面形状を略円形と
した第五実施例の半導体装置500の平面図である。半
導体装置500の図16のFF線での断面図は、図15
に示した半導体装置400と同様の形状となる。なお、
図16は、図15に示すソース電極26と絶縁膜24が
除かれた場合の平面図である。このように、小バンドギ
ャップ領域18の形状は、p型ボディ領域14とn型ソ
ース領域16との平面形状に応じて様々な形状に変える
ことができる。
小バンドギャップ領域18の形状をゲート電極22を囲
む形状とすることもできる。図17は、小バンドギャッ
プ領域18の形状をゲート電極22を囲む形状とした第
六実施例の半導体装置600の平面図であり、図18は
半導体装置600のGG線における断面図である。小バ
ンドギャップ領域18がゲート電極22を囲む形状であ
る場合も、p型ボディ領域14をベースとする寄生バイ
ポーラトランジスタの動作を抑制することができる。
ソース領域16の平面形状を略円形とすることもでき
る。図19は、n型ソース領域16の平面形状を略円形
とした第七実施例の半導体装置700の平面図である。
図中の半導体装置700のHH線での断面は図18に示
した半導体装置600と同様の形状となる。なお、図1
9において、図18に示すソース電極26と絶縁膜24
とは除かれている。このように小バンドギャップ領域1
8の形状は、p型ボディ領域14とn型ソース領域16
との平面形状に応じて様々な形状に変えることができ
る。
OSFETであるときを例示したが、半導体装置をパワ
ーMOSFETに限定したものではなく、例えばIGB
T(Insulated Gate Bipolar Transistor)とすること
もできる。図20は、半導体装置をIGBTとしたとき
第八実施例の半導体装置800の断面図である。半導体
装置800は、p型基板70上にn型バッファ領域72
を備え、n型バッファ領域72上にn型ドリフト領域1
2及びp型ボディ領域14など半導体装置100と同じ
構成を備えている。半導体装置800は、p型ボディ領
域14内の過剰な多数キャリアを小バンドギャップ領域
18を介してソース電極26へ流すことができ、p型ボ
ディ領域14をベースとする寄生バイポーラトランジス
タの動作を抑制することができる。
置は、p型ボディ領域14内にp型ボディ領域14の材
料であるSiよりバンドギャップの小さいSi0.8Ge
0.2からなる小バンドギャップ領域18を備えているの
で、p型ボディ領域14をベースとする寄生バイポーラ
トランジスタの動作を抑制することができる。
電極22をp型多結晶Siを材料とするものとしたが、
ゲート電極22の材料はAl、W、Ti等の金属材料と
することもできる。
ドギャップ領域18はn型ドリフト領域12に達するよ
うに形成したが、n型ドリフト領域に達せずp型ボディ
領域14内で留められていてもよい。小バンドギャップ
領域18がp型ボディ領域14内に形成されていれば、
p型ボディ領域14内の過剰な多数キャリアが小バンド
ギャップ領域18内に容易に流れ込むことができるため
である。
ドギャップ領域18はソース電極26に接するものとし
たが、必ずしもソース電極26に接していなくてもよ
く、ソース電極26に多数キャリアを注入できる程度の
距離に配置されているものとすることもできる。
ディ領域14の材料をSiとし小バンドギャップ領域1
8の材料をSiGeとしたが、他の材料を用いることも
できる。図21は、p型ボディ領域14の材料と小バン
ドギャップ領域18の材料との組み合わせを例示する表
である。例えば、図21の(1)の組み合わせのように
Siをp型ボディ領域14の材料とし、Geを小バンド
ギャップ領域18の材料とすることもできる。小バンド
ギャップ領域18の材料がp型ボディ領域14の材料よ
りバンドギャップが小さい材料であれば、他の材料を用
いることもできる。
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、例えば、各実施形態で各領域の
導電型をその相補型の導電型とした形態など、本発明の
要旨を逸脱しない範囲内において、種々なる形態で実施
し得ることは勿論である。
である
断面図である。
造工程図である。
おける半導体装置100の断面図である。
0の断面図である。
0の断面図である。
0の断面図である。
0の断面図である。
4及びソース領域の平面形状を略円形とした第二実施例
の半導体装置200の平面図である。
22と接するようにした第三実施例の半導体装置300
の平面図である。
る。
である。
る。
ギャップ領域18とした第四実施例の半導体装置400
の平面図である。
である。
16の平面形状を略円形とした第五実施例の半導体装置
500の平面図である。
電極22を囲む形状とした第六実施例の半導体装置60
0の平面図である。
である。
した第七実施例の半導体装置700の平面図である。膜
24が除かれた場合の平面図である。
半導体装置800の断面図である。
ップ領域18の材料との組み合わせを例示する表であ
る。
n型ソース領域、18 小バンドギャップ領域、20
ゲート酸化膜、22 ゲート電極、26 ソース電
極、100,200,300,400,500,60
0,700,800半導体装置。
Claims (6)
- 【請求項1】 一導電型の半導体材料からなりチャネル
が形成されるボディ領域と、該ボディ領域の少なくとも
一部を挟むよう配置され他導電型の半導体材料からなる
ソース領域及びドレイン領域と、前記ソース領域に接す
るよう形成されたソース電極と、を備える半導体装置で
あって、 前記ボディ領域内に該ボディ領域の半導体材料よりバン
ドギャップの小さい一導電型の半導体材料からなり前記
ソース電極へ多数キャリアを注入可能な小バンドギャッ
プ領域を備える半導体装置。 - 【請求項2】 前記小バンドギャップ領域は、前記ソー
ス電極に接して形成されてなる請求項1に記載の半導体
装置。 - 【請求項3】 前記ボディ領域はSi,Siの化合物,
Gaの化合物のいずれかの材料からなり、前記小バンド
ギャップ領域はSi,Ge,SiとGeとの化合物のい
ずれかの材料からなる請求項1又は2に記載の半導体装
置。 - 【請求項4】 前記ボディ領域はSiからなり、前記小
バンドギャップ領域はSiGeからなる請求項1又は2
に記載の半導体装置。 - 【請求項5】 一導電型の半導体材料からなりチャネル
が形成されるボディ領域と、該ボディ領域の少なくとも
一部を挟むよう配置され他導電型の半導体材料からなる
ソース領域及びドレイン領域と、前記ソース領域に接す
るよう形成されたソース電極と、を備える半導体装置の
製造方法であって、 前記ボディ領域内に該ボディ領域の半導体材料よりバン
ドギャップの小さい一導電型の半導体材料からなり前記
ソース電極へ多数キャリアを注入可能な小バンドギャッ
プ領域を形成する小バンドギャップ領域形成工程を備え
る半導体装置の製造方法。 - 【請求項6】 前記小バンドギャップ領域形成工程は、
前記ボディ領域内にトレンチを形成し、該トレンチ内に
前記ボディ領域の半導体材料よりバンドギャップの小さ
い一導電型の半導体層を形成する工程である請求項5に
記載の半導体装置の製造方法。
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