JP4826036B2

JP4826036B2 - 半導体装置の製造方法

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Publication number: JP4826036B2
Application number: JP2001215185A
Authority: JP
Inventors: 巧柴田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2011-11-30
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、詳しくは、トレンチ（ゲートトレンチ）内にゲート絶縁膜を介してゲート電極を配置したトレンチゲート型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
トレンチＭＯＳ、トレンチＩＧＢＴといったトレンチゲート型の半導体装置は、シリコン基板をドライエッチングすることによりトレンチを形成した後、トレンチ内にゲート絶縁膜を形成するとともにその内方にゲート電極を配置することによって得ている。しかし、このように得られるトレンチゲートはトレンチ底部のゲート絶縁膜がトレンチ側面のゲート絶縁膜に比べて薄膜化するために、ゲート耐圧不良や信頼性低下を引き起こすことが知られている。この問題点に対して、例えば特開平７−２６３６９２号公報においては図９（ａ）に示すように、シリコン基板１００の上にマスク材１０１を配置し、図９（ｂ）に示すようにマスク開口部１０１ａからドライエッチングを行ってトレンチを形成し、さらに、トレンチ内部に犠牲酸化膜の形成及び除去を行うと図９（ｃ）に示すようにトレンチ１０２の底部の形状が丸くなる。引き続き、図９（ｄ）に示すようにゲート酸化膜１０３を形成し、図９（ｅ）に示すようにゲート電極１０４を埋め込む。このようにしてゲート酸化膜の薄膜化対策を行っている。
【０００３】
あるいは、特許第２９１７９２２号公報においては、図１０（ａ）に示すように、基板１１０に対しトレンチ１１１を形成し、トレンチ１１１の底部にイオン注入を行った後に、図１０（ｂ）に示すように、トレンチ１１１内にゲート酸化膜１１２およびゲート電極１１３を配置する。このようにすることにより、トレンチ底部に高濃度層１１４を形成して増殖酸化によるゲート酸化膜１１２の厚膜化を図っている。
【０００４】
しかしながら、いずれの技術を用いたとしても十分に厚膜化できないという問題があった。また、ドライエッチングによりトレンチを形成しているため、トレンチ側壁には結晶欠陥が発生し、ゲート酸化膜の膜質劣化や移動度の低下といった問題も挙げられる。
【０００５】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な手法により信頼性向上を図ることができるようにすることにある。
【０００６】
【課題を解決するための手段】
請求項１，２に記載の半導体装置の製造方法によれば、基板に対しトレンチを掘り込むという手法を用いずに、単結晶半導体基板の上面における絶縁膜の開口部から選択エピタキシャル成長させてエピタキシャル層に囲まれたゲートトレンチを形成することにより、信頼性向上を図ることができる。
【０００７】
特に、請求項１に記載の半導体装置の製造方法によれば、例えばドリフトＮ層に引き続きＰ層を選択エピタキシャル成長させる場合（導電型の異なる層を選択エピタキシャル成長させる場合）、トレンチ側面にも形成されるＰ層を除去することができる。
【０００８】
また特に、請求項２に記載の半導体装置の製造方法によれば、例えば、ドリフトＮ層に引き続きＰ層を選択エピタキシャル成長させる場合、トレンチ側面へのエピタキシャル成長を抑制することもできる。また、トレンチゲートの高アスペクト化が可能となる。
【０００９】
請求項３に記載の半導体装置の製造方法によれば、トレンチゲートの高アスペクト化が可能となる。
請求項４に記載の半導体装置の製造方法によれば、トレンチ側面に形成されているマスク膜を除去してゲート絶縁膜を形成する際、選択成長用絶縁膜マスク（トレンチ底部の絶縁膜）を残すことができる。
【００１０】
請求項５に記載の半導体装置の製造方法によれば、１回の成膜工程で、例えばドリフトＮ層、チャネルＰ層を形成することが可能となる。
【００１１】
請求項６に記載の半導体装置の製造方法によれば、例えば、ドリフト層の濃度を一定ではなく、濃度勾配をつけることができる。
請求項７に記載の半導体装置の製造方法によれば、トレンチ開口部のゲート絶縁膜の薄膜化を抑制することが可能となる。
【００１２】
請求項９に記載の半導体装置の製造方法によれば、トレンチゲートの耐圧向上や移動度の向上を図ることが可能となる。
請求項１１に記載の半導体装置の製造方法によれば、トレンチ底部のゲート絶縁膜を側面よりも厚くすることによりゲート耐圧および信頼性を向上することが可能となる。
【００１３】
【発明の実施の形態】
（第１の比較例）
以下、この発明を具体化した実施の形態を説明するに先立ち、第１の比較例を図面に従って説明する。
【００１４】
本比較例においては、図２（ｃ）に示すように、トレンチゲート型ＭＯＳＦＥＴに適用しており、同図において符号Ａで示す箇所がゲートトレンチであり、このゲートトレンチの内壁にゲート絶縁膜３，６が形成されるとともにその内方にポリシリコンゲート電極９が配置されている。
【００１５】
以下にトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する。
まず、図１（ａ）に示すように、Ｎ⁺単結晶シリコン基板１の上にＮ^-エピタキシャル層２を形成する。本例では、このＮ⁺単結晶シリコン基板１とＮ^-エピタキシャル層２により単結晶半導体基板が構成されている。そして、Ｎ^-エピタキシャル層２の上面にシリコン酸化膜（絶縁膜）３を全面に形成する。さらに、図１（ｂ）に示すように、シリコン酸化膜３の所定領域を除去してパターニングする。このパターンにおいてゲートトレンチとなる部位（図２（ｃ）でのＡ部）にはシリコン酸化膜３があり、ゲートトレンチの周辺部となる箇所は開口部３ａとなっている。
【００１６】
引き続き、図１（ｃ）に示すように、基板１，２の上面におけるシリコン酸化膜３の開口部３ａから選択エピタキシャル成長させてゲートトレンチ形成領域の周囲にＮ^-エピタキシャル層（拡散層）４を形成する。このＮ^-エピタキシャル層４はＭＯＳトランジスタにおけるドリフト層として機能する。さらに、図１（ｄ）に示すように、選択エピタキシャル成長を行ってＮ^-エピタキシャル層４の上にＰ型エピタキシャル層（拡散層）５を形成する。このＰ型エピタキシャル層５はＭＯＳトランジスタにおけるチャネル層として機能する。
【００１７】
その後、図２（ａ）に示すように、基板１，２上におけるエピタキシャル層４，５に囲まれたゲートトレンチ内でのエピタキシャル層４，５の少なくとも側面にゲート絶縁膜としてのシリコン酸化膜６を形成する。この際、選択エピタキシャル層４，５の側面に形成するシリコン酸化膜６の膜厚ｔ２を、基板１，２の上面にパターニングしたシリコン酸化膜３の膜厚ｔ１よりも薄く形成する（ｔ２＜ｔ１）。つまり、トレンチ底部のマスク用絶縁膜３の膜厚ｔ１がゲート絶縁膜６の膜厚ｔ２よりも厚くなるようにする。
【００１８】
そして、図２（ｂ）に示すように、ゲートトレンチ内（基板１，２上でのエピタキシャル層４，５に囲まれた領域）にゲート電極材料膜としてのポリシリコン膜９を形成してトレンチ内を同膜９で埋め込む。これによりゲートトレンチ内にゲート電極が配置される。また、Ｐ型エピタキシャル層５の表層部にＮ型ソース領域７，８を形成する。
【００１９】
引き続き、図２（ｃ）に示すように、基板１，２の上に層間絶縁膜（シリコン酸化膜）１０を形成するとともに層間絶縁膜１０にコンタクトホール１２を形成する。そして、層間絶縁膜１０の上にソース電極となる金属膜１１を形成する。この金属膜１１はコンタクトホール１２を通してＮ型ソース領域７，８及びＰ型エピタキシャル層５に接している。また、シリコン基板１の裏面にドレイン電極となる金属膜１３を形成する。その結果、トレンチゲート型ＭＯＳＦＥＴが得られる。
【００２０】
以上のごとく、基板に対しトレンチを掘り込むという手法を用いずに（トレンチエッチング工程なしに）、基板１，２の上面における絶縁膜３の開口部３ａから選択エピタキシャル成長させてエピタキシャル層４，５に囲まれたゲートトレンチを形成することにより、ゲートトレンチ型半導体装置を得ることができる。その結果、トレンチ側面にはトレンチエッチング（ドライエッチング）によるダメージが生じない。また、選択エピタキシャル成長時にマスクとして用いた絶縁膜３をゲートトレンチにおける底部ゲート絶縁膜（底部酸化膜）とすることができるので、トレンチ底部のゲート絶縁膜（３）を厚くできる。さらに、チャネルＰ層５の形成方法として、エピタキシャル層（ドリフトＮ層）４の形成後に、連続して選択エピタキシャル成長を行うことによりＰ層５を形成することができる。
【００２１】
この結果、従来工程に比較してゲート耐圧や信頼性の点で有利なトレンチゲート型半導体装置が得られる。
なお、Ｐ層５はＰ型エピタキシャル層ではなく、Ｎエピ層４の表層部へのイオン注入および熱拡散により形成してもよい。これは、以後に述べる他の実施形態および比較例においても同様である。
【００２２】
また、単結晶半導体基板１，２の上面に対し垂直な方向において任意の導電型の半導体層４，５を選択エピタキシャル成長にて形成することにより、１回の成膜工程で、ドリフトＮ層とチャネルＰ層を形成することができる。
【００２３】
さらに、図２（ａ）に示したように、単結晶半導体基板１，２の上面に配置する絶縁膜３の膜厚ｔ１が、エピタキシャル層４，５の側面に形成するゲート絶縁膜６の膜厚ｔ２よりも厚くなるようにした。よって、トレンチ底部のゲート絶縁膜を側面よりも厚くすることによりゲート耐圧を向上させることができる。この手法は他の実施形態および比較例に用いれば同様の効果を奏する。
【００２４】
一方、単結晶半導体基板１，２の上面に対し垂直な方向において任意の濃度勾配をもつように選択エピタキシャル成長させてもよい。具体的には、例えば、ドリフト層４の濃度を一定ではなく、濃度勾配をつけることができる。
【００２５】
また、図２（ａ）のゲート絶縁膜６を形成する前の図１（ｄ）の状態から、選択エピタキシャル成長によるエピタキシャル層４，５の上面角部（図中のα部）を丸めるようにしてもよい。これにより、トレンチ開口部のゲート絶縁膜６の薄膜化を抑制することが可能となる。具体的には、エピタキシャル層４，５の上面角部αを丸める工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化（詳しくは犠牲酸化膜の形成および除去）あるいは水素アニールを用いる。この丸め工程は他の実施形態および比較例において実施してもよい。
【００２６】
さらに、ゲート絶縁膜６を形成する前の図１（ｄ）の状態から、選択エピタキシャル成長によるエピタキシャル層４，５の側面（図中のβ面）を平坦化するようにしてもよい。これにより、トレンチゲートの耐圧向上や移動度の向上を図ることが可能となる。具体的には、エピタキシャル層４，５の側面βを平坦化する工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化（詳しくは犠牲酸化膜の形成および除去）あるいは水素アニールを用いる。この平坦化工程は他の実施形態および比較例において実施してもよい。（第１の実施の形態）
次に、第１の実施の形態を、第１の比較例との相違点を中心に説明する。
【００２７】
第１の比較例において、連続エピタキシャル成長によりドリフトＮ層４に引き続きチャネルＰ層５を形成する場合、エピタキシャル層４の上面だけでなく側面にも形成される場合がある。そこで、本実施形態においては以下のような製造方法を採用している。
【００２８】
図３（ａ）に示すように、絶縁膜３の開口部３ａから選択エピタキシャル成長させて図３（ｃ）に示すようにエピタキシャル層１４，１５を形成する工程において次のようにする。
【００２９】
図３（ａ）に示すように、１回目の選択エピタキシャル成長により第１のエピタキシャル層（Ｎ^-層）１４を形成し、引き続き、図３（ｂ）に示すように、２回目の選択エピタキシャル成長により第２のエピタキシャル層（Ｐ層）１５を形成する。その後、第２のエピタキシャル層１５の表面を所定量除去して、図３（ｃ）に示すように、第１のエピタキシャル層１４の側面を露出させる。具体的には、第２のエピタキシャル層１５の側面から第１のエピタキシャル層１４の側面が露出するまでエッチングする。エッチングにはＣＤＥ等の等方性エッチングを用いる。なお、等方性エッチングの代わりに犠牲酸化（詳しくは犠牲酸化膜の形成および除去）を用いてもよい。
【００３０】
このようにして、トレンチ上面の膜厚がトレンチ側面の膜厚よりも厚くなる場合には、Ｐ層１５を形成した後に、ＣＤＥ等の等方性エッチング（または犠牲酸化）による除去を用いることによって、トレンチ側面にＮ⁻層１４を露出することができる。つまり、ドリフトＮ層１４に引き続きＰ層１５を選択エピタキシャル成長させる場合（導電型の異なる層を選択エピタキシャル成長させる場合）、トレンチ側面にも形成されるＰ層１５を除去することができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の比較例との相違点を中心に説明する。
【００３１】
まず、図４（ａ）に示すように、単結晶シリコン基板（単結晶半導体基板）２１，２２の上面に、パターニングした絶縁膜２３を配置した後、基板２１，２２の上面における絶縁膜２３の開口部２３ａから選択エピタキシャル成長させてゲートトレンチ形成領域の周囲に第１のエピタキシャル層（Ｎ^-層）２４を形成する。そして、図４（ｂ）に示すように、第１のエピタキシャル層２４の表面をマスク膜としてのシリコン酸化膜２５で覆う。さらに、図４（ｃ）に示すように、マスク膜（シリコン酸化膜）２５に対し異方性エッチングを行って第１のエピタキシャル層２４の上面を露出させる。そして、第１のエピタキシャル層２４の上面から引き続き選択エピタキシャル成長させて第２のエピタキシャル層（Ｐ層）２６を形成する。次に、第１のエピタキシャル層２４の側面のマスク膜２５を除去する。その結果、図４（ｄ）に示すようになる。
【００３２】
その後は、第１の比較例と同様に、基板２１，２２上における第１及び第２のエピタキシャル層２４，２６に囲まれたゲートトレンチ内でのエピタキシャル層２４，２６の少なくとも側面にゲート絶縁膜を形成する。さらに、ゲートトレンチ内（基板２１，２２上での第１及び第２のエピタキシャル層２４，２６に囲まれた領域）にゲート電極材料膜を形成してトレンチ内を同膜で埋め込む。
【００３３】
このようにして、ドリフトＮ層２４上にチャネルＰ層２６を形成する場合、側面に保護膜２５を形成することにより、エピタキシャル層２４の上面のみにＰ層２６を形成することができる。つまり、ドリフトＮ層２４に引き続きＰ層２６を選択エピタキシャル成長させる場合、トレンチ側面へのエピ成長を抑制することができる。また、トレンチゲートの高アスペクト化が可能となる。
（第３の実施の形態）
次に、第３の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００３４】
第１の比較例において、選択エピタキシャル成長により高アスペクトトレンチゲートを形成する場合、トレンチ横方向の成長を抑制する必要がある。本実施形態においては、トレンチゲートの高アスペクト化を実現すべく以下のような工夫をしている。
【００３５】
まず、図５（ａ）に示すように、基板２１，２２の上面に、パターニングした絶縁膜２３を配置した後、基板２１，２２の上面における絶縁膜２３の開口部２３ａから選択エピタキシャル成長させて第１のエピタキシャル層（Ｎ^-層）２４ａを形成する。そして、図５（ｂ）に示すように、ステップ１として、エピタキシャル層２４ａの表面にマスク膜としてのシリコン酸化膜２５ａを形成し、図５（ｃ）に示すように、ステップ２として、シリコン酸化膜２５ａに対する異方性エッチングによりエピタキシャル層２４ａの上面を露出させる。さらに、図５（ｄ）に示すように、ステップ３として、エピタキシャル層２４ａの上面からの選択エピタキシャル成長によりエピタキシャル層（Ｎ^-層）２４ｂを形成する。
【００３６】
このステップ１〜３からなる一連の工程を図６のように複数回繰り返してエピタキシャル層２４ａ，２４ｂ，２６を積層する。
つまり、図６（ａ）に示すように、エピタキシャル層２４ｂの表面にマスク膜としてのシリコン酸化膜２５ｂを形成し、シリコン酸化膜２５ｂに対し異方性エッチングによりエピタキシャル層２４ｂの上面を露出させる。さらに、図６（ｂ）に示すように、エピタキシャル層２４ｂの上面からの選択エピタキシャル成長によりエピタキシャル層（Ｐ層）２６を形成する。その後、エピ層２４ａ，２４ｂの側面の酸化膜２５ａ，２５ｂを除去する。このとき、全ての選択エピタキシャル成長工程を行った後において、選択エピタキシャル成長によるエピタキシャル層２４ａ，２４ｂの側面に形成したマスク膜２５ａ，２５ｂの膜厚ｔ１１，ｔ１２よりも、単結晶半導体基板２１，２２の上面に形成した絶縁膜２３の膜厚ｔ１３を厚くした状態で、エピタキシャル層２４ａ，２４ｂの側面のマスク膜２５ａ，２５ｂを等方性エッチングにより除去する。
【００３７】
そして、図６（ｃ）に示すように、エピ層２４ａ，２４ｂ，２６の側面にゲート絶縁膜（ゲート酸化膜）２７を形成する。
このようにして、トレンチ側面に例えば酸化膜２５ａ，２５ｂを形成し保護膜とすることで、トレンチ側面成長を抑制し、また、トレンチ側面の保護膜２５ａ，２５ｂの膜厚ｔ１１，ｔ１２を選択成長用酸化膜２３の膜厚ｔ１３より薄くすることで、ゲート酸化前に側面保護膜２５ａ，２５ｂを除去する際、選択成長用マスク（トレンチ底部の酸化膜）２３を残すことができる。
（第２の比較例）
次に、第２の比較例を、第１の比較例との相違点を中心に説明する。
【００３８】
第３の実施の形態と同様に、選択エピタキシャル成長により高アスペクトトレンチゲートを形成する場合、トレンチ横方向の成長を抑制する必要がある。本比較例においては、このことを考慮している。
【００３９】
まず、図７（ａ）に示すように、単結晶シリコン基板（単結晶半導体基板）３１，３２の上面に絶縁膜としてのシリコン酸化膜３３を全面に形成した後、図７（ｂ）に示すように、所望の領域をエッチング除去して酸化膜３３をパターニングする。
【００４０】
そして、図７（ｃ）に示すように、基板３１，３２の上面から選択エピタキシャル成長を行い、絶縁膜３３の開口部３３ａでのゲートトレンチ形成領域の周囲にＮ^-エピタキシャル層（単結晶シリコン層）３４を形成すると同時に絶縁膜３３上に多結晶半導体層（多結晶シリコン層）３５を形成する。さらに、図７（ｄ）に示すように、連続してエピタキシャル成長を行ってＮ^-エピタキシャル層３４の上にＰ型エピタキシャル層（単結晶シリコン層）３６を形成すると同時に絶縁膜３３上に多結晶半導体層３５を連続して形成する。
【００４１】
引き続き、絶縁膜３３上に形成した多結晶半導体層３５を除去すると、図８（ａ）に示すようになる。この多結晶半導体層（多結晶シリコン層）３５を除去（エッチング）するにはフッ硝酸（ＨＦ＋ＨＮＯ₃）をエッチング液として用いればよい。そして、図８（ｂ）に示すように、基板３１，３２上におけるエピタキシャル層３４，３６に囲まれたゲートトレンチ内でのエピタキシャル層３４，３６の少なくとも側面にゲート絶縁膜としてのシリコン酸化膜３７を形成する。
【００４２】
さらに、図８（ｃ）に示すように、ソース領域３９，４０を形成した後、ゲートトレンチ内（基板３１，３２上でのエピタキシャル層３４，３６に囲まれた領域）にゲート電極材料膜３８を形成してトレンチ内を同膜３８で埋め込む。これによりゲートトレンチ内にゲート電極が配置される。
【００４３】
このように、選択エピタキシャル成長では成長条件によって絶縁膜マスク３３上に多結晶シリコンが析出することが知られており、本比較例では、マスク開口部３３ａでは単結晶シリコン３４，３６を成長させるとともにマスク３３上では多結晶シリコン３５を形成し、その後、多結晶シリコン３５のみエッチングすることによってエピタキシャル層３４，３６を残し、その後にゲート絶縁膜３７を形成する。その結果、トレンチゲートの高アスペクト化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１の比較例における製造工程を説明するための断面図。
【図２】第１の比較例における製造工程を説明するための断面図。
【図３】第１の実施の形態における製造工程を説明するための断面図。
【図４】第２の実施の形態における製造工程を説明するための断面図。
【図５】第３の実施の形態における製造工程を説明するための断面図。
【図６】第３の実施の形態における製造工程を説明するための断面図。
【図７】第２の比較例における製造工程を説明するための断面図。
【図８】第２の比較例における製造工程を説明するための断面図。
【図９】従来技術を説明するための断面図。
【図１０】従来技術を説明するための断面図。
【符号の説明】
１…Ｎ+単結晶シリコン基板、２…Ｎ-エピタキシャル層、３…シリコン酸化膜（絶縁膜）、３ａ…開口部、４…Ｎ-エピタキシャル層、５…Ｐ型エピタキシャル層、６…ゲート酸化膜、９…ポリシリコン膜（ゲート電極材料膜）、１４…Ｎ-エピタキシャル層、１５…Ｐ型エピタキシャル層、２１，２２…単結晶半導体基板、２３…シリコン酸化膜（絶縁膜）、２３ａ…開口部、２４…Ｎ-エピタキシャル層、２５…シリコン酸化膜、２６…Ｐ型エピタキシャル層、３１，３２…単結晶半導体基板、３３…シリコン酸化膜（絶縁膜）、３３ａ…開口部、３４…Ｎ-エピタキシャル層、３５…多結晶シリコン層、３６…Ｐ型エピタキシャル層、３７…ゲート酸化膜、３８…ゲート電極材料膜。

Claims

単結晶半導体基板（１，２）の上面に、パターニングした絶縁膜（３）を配置する工程と、
前記単結晶半導体基板（１，２）の上面における前記絶縁膜（３）の開口部（３ａ）から選択エピタキシャル成長させてゲートトレンチ形成領域の周囲にエピタキシャル層（４，５）を形成する工程と、
前記単結晶半導体基板（１，２）上における前記エピタキシャル層（４，５）に囲まれたゲートトレンチ内での前記エピタキシャル層（４，５）の少なくとも側面にゲート絶縁膜（６）を形成する工程と、
前記ゲートトレンチ内にゲート電極材料膜（９）を形成する工程と
を備え、
前記絶縁膜の開口部から選択エピタキシャル成長させてエピタキシャル層を形成する工程において、１回目の選択エピタキシャル成長により第１のエピタキシャル層（１４）を形成し、引き続き、２回目の選択エピタキシャル成長により第２のエピタキシャル層（１５）を形成し、その後に、第２のエピタキシャル層（１５）の表面を等方性エッチングにより所定量除去して第１のエピタキシャル層（１４）の側面を露出させる工程を含むことを特徴とする半導体装置の製造方法。
単結晶半導体基板（２１，２２）の上面に、パターニングした絶縁膜（２３）を配置する工程と、
前記単結晶半導体基板（２１，２２）の上面における前記絶縁膜（２３）の開口部（２３ａ）から選択エピタキシャル成長させてゲートトレンチ形成領域の周囲に第１のエピタキシャル層（２４）を形成する工程と、
前記第１のエピタキシャル層（２４）の表面をマスク膜（２５）で覆う工程と、
前記マスク膜（２５）に対し異方性エッチングを行って前記第１のエピタキシャル層（２４）の上面を露出させる工程と、
前記第１のエピタキシャル層（２４）の上面から引き続き選択エピタキシャル成長させて第２のエピタキシャル層（２６）を形成する工程と、
前記第１のエピタキシャル層（２４）の側面のマスク膜（２５）を等方性エッチングにより除去する工程と、
前記単結晶半導体基板（２１，２２）上における前記第１及び第２のエピタキシャル層（２４，２６）に囲まれたゲートトレンチ内での前記エピタキシャル層（２４，２６）の
少なくとも側面にゲート絶縁膜を形成する工程と、
前記ゲートトレンチ内にゲート電極材料膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
エピタキシャル層（２４）の表面へのマスク膜（２５）の形成、異方性エッチングによるエピタキシャル層（２４）の上面の露出、エピタキシャル層（２４）の上面からの選択エピタキシャル成長によるエピタキシャル層の形成、からなる一連の工程を複数回繰り返してエピタキシャル層（２４ａ，２４ｂ，２６）を積層したことを特徴とする請求項２に記載の半導体装置の製造方法。
全ての選択エピタキシャル成長工程を行った後において、選択エピタキシャル成長によるエピタキシャル層（２４ａ，２４ｂ）の側面に形成したマスク膜（２５ａ，２５ｂ）の膜厚（ｔ１１，ｔ１２）よりも、単結晶半導体基板（２１，２２）の上面に形成した絶縁膜（２３）の膜厚（ｔ１３）を厚くした状態で、エピタキシャル層（２４ａ，２４ｂ）の側面のマスク膜（２５ａ，２５ｂ）を等方性エッチングにより除去するようにしたことを特徴とする請求項２または３に記載の半導体装置の製造方法。
前記単結晶半導体基板（１，２）の上面に対し垂直な方向において任意の導電型の半導体層（４，５）を選択エピタキシャル成長にて形成するようにしたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
前記単結晶半導体基板（１，２）の上面に対し垂直な方向において任意の濃度勾配をもつように選択エピタキシャル成長させるようにしたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
ゲート絶縁膜（６）を形成する前に、選択エピタキシャル成長によるエピタキシャル層（４，５）の上面角部（α）を丸めるようにしたことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
前記エピタキシャル層（４，５）の上面角部（α）を丸める工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化あるいは水素アニールであることを特徴とする請求項７に記載の半導体装置の製造方法。
ゲート絶縁膜（６）を形成する前に、選択エピタキシャル成長によるエピタキシャル層（４，５）の側面（β）を平坦化するようにしたことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
前記エピタキシャル層（４，５）の側面（β）を平坦化する工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化あるいは水素アニールであることを特徴とする請求項９に記載の半導体装置の製造方法。
前記単結晶半導体基板（１，２）の上面に配置する絶縁膜（３）の膜厚（ｔ１）が、前記エピタキシャル層（４，５）の側面に形成するゲート絶縁膜（６）の膜厚（ｔ２）よりも厚くなるようにしたことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。