JP7189233B2 - 半導体装置およびそれを用いた車載用電子制御装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 80
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 238000005259 measurement Methods 0.000 claims description 3
- 238000004088 simulation Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 230000035882 stress Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R16/00—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for
- B60R16/02—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements
- B60R16/03—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- Engineering & Computer Science (AREA)
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Description
また、第2の配線層73は、第1の配線層51と同じ方向に延在して配置されている。
図9及び図10に示す本実施例の半導体装置では、領域R3の範囲外に、右端のMOSトランジスタM35のチャネル端から平面的に距離103離れた位置に、狭い間隔で、MOSのソースまたはドレイン接続用配線52とは幅または長さが異なる複数本の配線53を配置している。ここで、距離102≦距離103である。
つまり、所定の範囲R3よりも外側に、配線幅が異なる複数の周辺配線54,55を備えており、複数の周辺配線54,55は、カレントミラー回路の端部に配置されるMOSトランジスタM35のチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている。
説明を簡単にするため、実施例2(図7及び図8)における第2の配線層73は、図17に図示していない。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
51~58,5d,5d2…第1の配線層
71~78,7d…第2の配線層
86,87…第3の配線層
100~115…(配線間の距離、配線幅、MOSチャネル端を起点とする)距離
200,201…(応力シミュレーション結果における配線端を起点とする)距離
M11~M45…(カレントミラー回路を構成する)MOSトランジスタ
R3,R11~R34…(配線の)領域
Claims (12)
- 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されており、
前記複数の配線層は、前記MOSトランジスタ上の配線層の内、前記MOSトランジスタが形成される層に対し最も近い層に配置される第1の配線層と、前記第1の配線層の上層に配置される第2の配線層を有し、
前記ダミー配線は、前記第1の配線層および前記第2の配線層に配置されている半導体装置。 - 請求項1に記載の半導体装置であって、
前記所定の範囲は、前記各MOSトランジスタのチャネル領域端部からの距離が5μm以内の範囲である半導体装置。 - 請求項1に記載の半導体装置であって、
前記第2の配線層は、前記第1の配線層と同じ方向に延在して配置されている半導体装置。 - 請求項1に記載の半導体装置であって、
前記各配線パターンを形成する配線および前記MOSトランジスタのソースおよびドレイン接続用配線は、全て同一形状である半導体装置。 - 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されており、
前記所定の範囲よりも外側に、配線幅が異なる複数の周辺配線を備え、
前記複数の周辺配線は、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている半導体装置。 - 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されている半導体装置であって、
前記所定の範囲よりも外側に、複数の周辺配線層を備え、
前記複数の周辺配線層は、前記半導体装置を平面視した際に、互いに重なるように配置されており、
上層の周辺配線ほど、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れて配置されている半導体装置。 - 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されており、
前記所定の範囲よりも外側に、複数の配線層からなる電源配線を備え、
前記電源配線は、上層の電源配線ほど、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れて配置されている半導体装置。 - 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されており、
前記所定の範囲よりも外側に、配線数が異なる複数の周辺配線束を備え、
前記複数の周辺配線束は、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れるほど、配線幅の合計が大きい周辺配線束が配置されている半導体装置。 - 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されており、
前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されている半導体装置であって、
前記複数の配線層の内、少なくとも1層の配線層は、前記半導体装置を平面視した際に、前記所定の範囲の全面を覆う半導体装置。 - 請求項1に記載の半導体装置であって、
前記ダミー配線は、いずれの素子にも接続されない孤立配線、または、前記カレントミラー回路の動作に寄与しない配線である半導体装置。 - 請求項1に記載の半導体装置であって、
前記半導体装置は、電流制御用アナログ集積回路装置であり、
前記カレントミラー回路を電流値測定に用いる半導体装置。 - 請求項1から11のいずれか1項に記載の半導体装置を備える車載用電子制御装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018227408 | 2018-12-04 | ||
JP2018227408 | 2018-12-04 | ||
PCT/JP2019/046273 WO2020116263A1 (ja) | 2018-12-04 | 2019-11-27 | 半導体装置およびそれを用いた車載用電子制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2020116263A1 JPWO2020116263A1 (ja) | 2021-09-30 |
JP7189233B2 true JP7189233B2 (ja) | 2022-12-13 |
Family
ID=70973486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020559091A Active JP7189233B2 (ja) | 2018-12-04 | 2019-11-27 | 半導体装置およびそれを用いた車載用電子制御装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220020702A1 (ja) |
JP (1) | JP7189233B2 (ja) |
CN (1) | CN112997293B (ja) |
DE (1) | DE112019005134T5 (ja) |
WO (1) | WO2020116263A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7510906B2 (ja) | 2021-05-21 | 2024-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258418A (ja) | 2006-03-23 | 2007-10-04 | Shindengen Electric Mfg Co Ltd | 半導体集積回路 |
JP2008198784A (ja) | 2007-02-13 | 2008-08-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2008277833A (ja) | 2007-04-30 | 2008-11-13 | Hynix Semiconductor Inc | 半導体装置並びにそのゲート及びメタルラインの形成方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2012481B (en) * | 1978-01-09 | 1982-04-07 | Rca Corp | Egfet mirrors |
JP2002151652A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | 半導体集積回路装置 |
JP2003158205A (ja) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | 半導体装置及び製造方法 |
KR100448915B1 (ko) * | 2002-07-26 | 2004-09-16 | 삼성전자주식회사 | 고전압 출력회로의 풀업 트랜지스터 어레이 |
JP2004296891A (ja) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 半導体装置、電気光学装置並びに電子機器 |
JP4398195B2 (ja) * | 2003-08-08 | 2010-01-13 | パナソニック株式会社 | 半導体記憶装置 |
US20050233540A1 (en) * | 2004-04-15 | 2005-10-20 | Texas Instruments, Incorporated | Minimizing transistor variations due to shallow trench isolation stress |
JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
US20080087965A1 (en) * | 2006-10-11 | 2008-04-17 | International Business Machines Corporation | Structure and method of forming transistor density based stress layers in cmos devices |
JP2009054662A (ja) * | 2007-08-24 | 2009-03-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
US7812453B2 (en) * | 2007-10-24 | 2010-10-12 | Panasonic Corporation | Semiconductor device |
JP5131036B2 (ja) * | 2008-06-05 | 2013-01-30 | 富士通株式会社 | 半導体装置 |
DE102008044984A1 (de) * | 2008-08-29 | 2010-07-15 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität |
JP5147654B2 (ja) * | 2008-11-18 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
US8921857B2 (en) * | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
JP2011119506A (ja) * | 2009-12-04 | 2011-06-16 | Panasonic Corp | 半導体装置 |
US8350339B2 (en) * | 2010-06-07 | 2013-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits having dummy gate electrodes and methods of forming the same |
JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
JP2013206905A (ja) * | 2012-03-27 | 2013-10-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8723268B2 (en) * | 2012-06-13 | 2014-05-13 | Synopsys, Inc. | N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch |
US9711528B2 (en) * | 2015-10-06 | 2017-07-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US10331844B2 (en) * | 2016-10-11 | 2019-06-25 | Globalfoundries Inc. | Methods of tuning current ratio in a current mirror for transistors formed with the same FEOL layout and a modified BEOL layout |
-
2019
- 2019-11-27 DE DE112019005134.2T patent/DE112019005134T5/de active Granted
- 2019-11-27 WO PCT/JP2019/046273 patent/WO2020116263A1/ja active Application Filing
- 2019-11-27 CN CN201980074171.XA patent/CN112997293B/zh active Active
- 2019-11-27 JP JP2020559091A patent/JP7189233B2/ja active Active
- 2019-11-27 US US17/293,617 patent/US20220020702A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258418A (ja) | 2006-03-23 | 2007-10-04 | Shindengen Electric Mfg Co Ltd | 半導体集積回路 |
JP2008198784A (ja) | 2007-02-13 | 2008-08-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2008277833A (ja) | 2007-04-30 | 2008-11-13 | Hynix Semiconductor Inc | 半導体装置並びにそのゲート及びメタルラインの形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2020116263A1 (ja) | 2021-09-30 |
CN112997293A (zh) | 2021-06-18 |
DE112019005134T5 (de) | 2021-07-01 |
US20220020702A1 (en) | 2022-01-20 |
WO2020116263A1 (ja) | 2020-06-11 |
CN112997293B (zh) | 2024-06-07 |
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Date | Code | Title | Description |
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