KR100611778B1 - 반도체장치 제조방법 - Google Patents

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Abstract

본 발명은 제조방법에 관한 것으로, 특히 웨이퍼 가장자리영역에서의 패턴이 리프팅되어 파티클 소스로 작용하는 현상을 근본적으로 방지할 수 있는 반도체장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 가장자리영역이 상기 가장자리영역을 제외한 영역에 비해 낮은 토폴로지를 갖는 웨이퍼를 준비하는 단계; 상기 웨이퍼 상에 피식각층을 형성하는 단계; 및 포토리소그라피 공정을 통해 상기 피식각층을 선택적으로 패터닝하여 상기 웨이퍼의 가장자리영역을 제외한 영역에서는 라인형태의 다수의 제1패턴을 형성하고, 상기 웨이퍼의 가장자리영역에서는 그 중심부가 오픈된 폐루프 형태의 다수의 제2패턴을 형성하는 단계를 포함하는 반도체장치 제조방법을 제공한다.
리프팅(Lifting), 파티클 소스(Particle source), 비트라인, 라인패턴, 더미패턴(Dummy pattern).

Description

반도체장치 제조방법{Method for fabricating of semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 비트라인 형성 공정을 도시한 단면도.
도 2는 웨이퍼를 검사하기 위해 각 다이 별로 구획된 웨이퍼 맵을 도시한 도면.
도 3은 비트라인 콘택 식각 후의 도 2의 웨이퍼 가장자리영역을 도시한 SEM 사진.
도 4는 비트라인 콘택 식각 후의 도 2의 웨이퍼 중앙부와 가장자리영역간의 패턴 형상을 비교한 SEM 사진.
도 5는 비트라인 패턴 형성 후의 도 2의 웨이퍼 가장자리영역을 도시한 SEM 사진.
도 6은 전술한 비트라인 콘택 식각 후의 도 2의 웨이퍼 중앙부와 가장자리영역간의 패턴 형상을 비교한 SEM 사진.
도 7은 전술한 도 6의 (c)와 같은 웨이퍼 가장자리영역을 확대하여 도시한 SEM 사진.
도 8은 본 발명의 일실시예에 따라 소정의 패턴 형성 공정이 완료된 반도체장치의 평면도.
도 9는 다양한 형상을 갖는 더미패턴(마스크)의 예를 도시한 평면도.
도 10a 내지 도 10d는 본 발명의 실시예인 따른 비트라인 형성 공정을 도시한 단면도.
도 11은 더미패턴이 형성된 웨이퍼 가장자리영역을 도시한 평면 SEM 사진.
도 12는 도 11을 확대 도시한 평면 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
80 : 웨이퍼 81 : 더미패턴
82 : 라인패턴(워드라인)
81a : 웨이퍼 가장자리영역 중 더미패턴이 형성되지 않고 오픈되는 영역
81b : 웨이퍼 가장자리영역 중 더미패턴이 형성되는 영역
A-A' : 웨이퍼 가장자리영역을 제외한 영역
B-B' : 웨이퍼 가장자리영역
본 발명은 반도체장치 제조방법에 관한 것으로, 특히 웨이퍼 가장자리(Wafer edge)영역에서의 패턴 리프팅(Lifting) 현상을 방지할 수 있는 반도체장치 제조방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라 공정상의 여러 문제가 부수적으로 발생하게 되었는 바, 그 중의 하나가 웨이퍼 가장자리에서의 패턴 불량이다.
이하, 비트라인 패턴 형성 공정을 그 일예를 들어 웨이퍼 가장자리에서 발생하는 배선 라인의 리프팅 현상을 살펴 본다.
도 1a 내지 도 1d는 종래기술에 따른 비트라인 형성 공정을 도시한 단면도이다.
먼저, 워드라인(도시하지 않음), 불순물접합층(12) 등 반도체장치를 이루기 위한 여러 요소가 형성된 웨이퍼(11) 상에 층간절연막(13, 일명 워드라인 절연막)을 증착한 후, 층간절연막(13)을 선택적으로 식각하여 불순물접합층(12)을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
이어서, 콘택홀을 매립하며 노출된 불순물접합층(12)에 콘택되는 비트라인 콘택을 위한 플러그(14)를 형성한다. 플러그(14) 물질은 폴리실리콘을 이용하는 것이 일반적이며, 최근에는 폴리실리콘 이외에 주로 확산방지막으로 사용되는 Ti/TiN 등의 배리어금속층과 텅스텐 등이 적층된 다층 구조를 사용하는 경우도 점차 늘고 있다.
한편, 도시된 바와 같이 웨이퍼 가장자리로 갈수록 그 토폴로지가 열악한 관계로 콘택홀의 사이즈가 작아지며, 이에 따라 플러그의 폭 또한 얇아진다.
이어서, 후속 텅스텐 등의 비트라인용 금속막 증착시 사용되는 소스가스가 플러그(14)나 불순물접합층(12)과 반응하는 것을 억제하기 위해 통상의 Ti/TiN 구조를 갖는 확산방지막(15)을 플러그(14) 상에 형성하고, 계속해서 확산방지막(15) 상에 폴리실리콘, 텅스텐 등의 금속 또는 텅스텐질화막, 텅스텐실리사이드 등의 금속합금 박막을 사용하여 비트라인용 금속막(16)을 형성한다.
이어서, 금속막(16)과 후속 하드마스크로 주로 사용되는 질화막 사이에서 발생하기 쉬운 응력을 감소시키기 위해 USG(Undoped Silicate Glass)막 등을 이용하여 버퍼층(17)을 형성한다. 버퍼층(17) 상에 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)방식 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함)방식을 통해 하드마스크용 질화막(18)을 증착한다. 도 1a는 하드마스크용 질화막(18)이 증착된 상태를 나타낸다.
도 1b에 도시된 바와 같이, 비트라인 형성을 위해 비트라인 형성막 즉, 하드마스크용 질화막(18)과 버퍼층(17)과 금속막(16) 및 확산방지막(15)을 식각하는 공정을 실시하는 과정에서 웨이퍼 가장자리영역에서 잔류할 수 있는 금속막(15)으로 인한 결함 발생을 억제하기 위해 먼저 WEE(Wafer Edge Exposure) 마스크(19)를 이용하여 웨이퍼 가장자리영역의 하드마스크용 질화막(18), 버퍼층(17), 금속막(16) 및 확산방지막(15)을 제거한다. 이 때, WEE 마스크(19)는 웨이퍼 가장자리로부터 예컨대, 5㎜ 정도의 지역만을 선택적으로 오픈시키는 바, 이는 EBR(Edge Bead Rinsing)을 위한 것이다.
도 1c에 도시된 바와 같이, 웨이퍼 가장자리영역에서의 비트라인 형성막을 제거한 후, 비트라인 식각마스크를 이용하여 하드마스크용 질화막(18)과 버퍼층(17)과 금속막(16) 및 확산방지막(15)을 선택적으로 식각하여 비트라인을 형 성한다.
이어서, 비트라인이 형성된 전체 구조 상부에 질화막 계열의 물질을 증착한 후, 전면식각을 실시하여 비트라인 측벽에 스페이서(20)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 스페이서(20)가 형성된 전면에 층간절연막(21, 일명 비트라인 절연막)을 형성한다. 이 때, 층간절연막(21)으로 통상 저온의 USG막을 사용하며, 이 과정에서 전술한 WEE 마스크와 비트라인 마스크 공정에서 중복되어 오픈되었던 영역(22)에서는 층간절연막(21)이 얇게 증착된다. 즉, 층간절연막(21)으로 저온 USG막 중에서 상대적으로 갭필(Gap fill) 특성이 우수한 고밀도플라즈마산화막(High Density Plasma oxide; 이하 HDP 산화막이라 함)을 증착하면, 증착 및 식각하는 증착 메카니즘상 웨이퍼 가장자리영역에 인접한 비트라인 모서리 부분의 증착 두께가 다른 부분에 비해 얇게 된다.
후속 공정으로 층간절연막(21)이 하드마스크용 질화막(18) 상부에서 일정 두께 남도록 하는 타겟으로 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 실시하게 된다. 이 때, 모서리에 인접한 비트라인 패턴(23)에 대한 손실이 불가피하며, 이로인해 예컨대, 통상의 메모리 셀 형성 공정에서 실시하는 캐패시터 형성 공정에서 열응집(Thermal budget)에 의해 비트라인(23)의 리프팅 현상이 발생한다.
이러한 리프팅 현상을 개선하기 위한 방안으로 비트라인 형성시 모서리 셀영역의 워드라인절연막(층간절연막)의 손실에 따른 영향을 덜 받도록 모서리로부터 일정 간격으로 이격된 지점에 비트라인을 형성하거나, 워드라인절연막(층간절연막) 재료를 바꾸는 등 다양한 방법 등이 제안되었다.
전술한 바와 같은 비트라인 패턴의 리프팅 현상에서도 나타났지만 웨이퍼 가장자리에서의 패턴 불량은 대체로 웨이퍼 중앙과 가장자리의 패턴밀도 차에 의한 글로벌(Global) 단차에 기인한다고 볼 수 있다.
이러한 글로벌 단차는 미세 패턴 공정으로 갈수록 더욱 심화되고, 이를 극복하기 위한 방안들 또한 연구되고 있다.
워드라인 형성에 따라서도 웨이퍼 중앙과 가장자리간의 단차는 더욱 심화되며, 패턴의 미세화에 따라 웨이퍼 가장자리에서의 토폴로지(Topology)는 웨이퍼 중앙에 비해 더욱 열화될 수 밖에 없다. 따라서, 비트라인 형성을 위한 콘택 형성 공정에서도 웨이퍼 가장자리에서의 공정은 더욱 열악해질 수 밖에 없다.
예컨대, 120㎚ 공정에서 웨이퍼 중앙에서의 콘택홀의 임계치수(Critical Dimension; 이하 CD라 함)가 100㎚라 하면, 웨이퍼 가장자리에서의 CD는 90㎚ 내지는 80㎚을 갖게 된다.
이로 인해 콘택의 두께는 동일하고 그 폭은 더 좁아지므로 웨이퍼 가장자리영역에서의 콘택의 종횡비(Aspect ratio)는 웨이퍼 중앙에 비해 클 수 밖에 없으며, 비트라인 형성 물질의 증착 또는 식각 단계에서의 각종 열적 재료적 응력에 의한 웨이퍼 가장자리영역에서의 리프팅 현상은 더욱 심화되며, 이러한 현상이 비트라인의 선폭이 100nm 이상일 경우에는 리프팅 문제가 부각되지 않으나, 100nm 이하일 경우에는 공정상의 커다란 이슈 중 하나로 부각된다.
이렇게 웨이퍼 가장자리영역에서 패턴이 무너지거나(Collapse) 리프팅 현상 이 발생하면, 이는 소자의 불량을 유발할 뿐만아니라 다른 정상적인 웨이퍼 영역으로 들어가 전극간의 단락(Short)을 유발하는 파티클 소스(Particle source)로 작용하게 된다.
이하, 첨부된 도면을 참조하여 웨이퍼의 각 영역에서의 비트라인의 리프팅 현상을 살펴보도록 한다.
도 2는 웨이퍼를 검사하기 위해 각 다이(Die) 별로 구획된 웨이퍼 맵(Wafer map)을 도시한다.
도 2를 참조하면, 도시된 웨이퍼는 지름이 250㎜ 븍, 8인치인 것을 그 일예로 하였으며, 도면부호 'B'는 다이를 나타낸다.
도 3은 비트라인 콘택 식각 후의 도 2의 웨이퍼 가장자리영역(A)을 도시한 SEM 사진이다.
도 3을 참조하면, 비트라인 콘택 형성을 위한 식각 공정 후 웨이퍼 중앙에 가까운 영역(a)과 웨이퍼 가장자리에 가까운 영역(b)에서 서로 다이(B)의 형상이 약간 다른 것을 확인할 수 있다. 그러나, 도 3에서는 콘택 식각에 따른 패턴 불량 현상을 자세하게 관찰하기는 용이하지가 않다.
도 4는 전술한 도 3과 같이 비트라인 콘택 식각 후의 도 2의 웨이퍼 중앙부와 가장자리영역간의 패턴 형상을 비교한 SEM 사진으로, 도 3보다 고배율로 확대하여 콘택을 관찰한 것이다.
도 4의 (a)는 웨이퍼 중앙에 위치하는 영역을 나타내며, 도 4의 (b)는 도 4의 (a)에 비해 웨이퍼 가장자리에 가까운 영역을 나타내며, 도 4의 (c)는 웨이퍼 가장자리영역을 나타낸다.
도면에는 각각의 콘택홀(40a, 40b, 40c)이 나타나 있는 바, 콘택홀의 사이즈가 '40a'＞'40b'＞'40c'의 순서로 형성되며, 웨이퍼의 가장자리영역으로 갈 수록 콘택홀 패턴의 불량 또한 발생할 확률이 증가한다.
도 5는 비트라인 패턴 형성 후의 도 2의 웨이퍼 가장자리영역(A)을 도시한 SEM 사진이다.
도 5를 참조하면, 비트라인 콘택 형성을 위한 식각 공정 후 웨이퍼 중앙에 가까운 영역(a')과 웨이퍼 가장자리에 가까운 영역(b')에서 서로 다이(B)의 형상이 약간 다른 것을 확인할 수 있다. 그러나, 도 5에서는 콘택 식각에 따른 패턴 불량 현상을 자세하게 관찰하기는 용이하지가 않다.
도 6은 전술한 도 5와 같이 비트라인 콘택 식각 후의 도 2의 웨이퍼 중앙부와 가장자리영역간의 패턴 형상을 비교한 SEM 사진으로, 도 5보다 고배율로 확대하여 콘택을 관찰한 것이다.
도 6의 (a)는 웨이퍼 중앙에 위치하는 영역을 나타내며, 도 6의 (b)는 도 6의 (a)에 비해 웨이퍼 가장자리에 가까운 영역을 나타내며, 도 6의 (c)는 웨이퍼 가장자리영역을 나타낸다.
도면에는 각각의 비트라인(50a, 50b, 50c)이 나타나 있는 바, 웨이퍼의 가장자리영역으로 갈 수록 비트라인 패턴의 불량이 많이 발생하며, 특히 웨이퍼 가장자리영역을 나타내는 도 6의 (c)에서는 도면부호 'X'와 같이 리프팅된 비트라인 패턴이 다수 존재하는 것을 확인할 수 있다.
도 7은 전술한 도 6의 (c)와 같은 웨이퍼 가장자리영역을 확대하여 도시한 SEM사진으로, 도 7을 참조하면, 다수의 비트라인이 'X'와 같이 리프팅됨을 확인할 수 있다.
따라서, 전술한 비트라인과 같은 라인 형태의 패턴을 형성함에 있어서, 웨이퍼 가장자리영역에서의 리프팅 현상을 방지하여 리프팅된 패턴이 후속 공정 단계에서 웨이퍼의 안쪽 영역으로 이동하여 파티클 소스로 작용함으로 인한 반도체장치의 불량을 방지할 수 있는 기술이 요구된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 웨이퍼 가장자리영역에서의 패턴이 리프팅되어 웨이퍼 안쪽에서 파티클 소스로 작용하는 현상을 근본적으로 방지할 수 있는 반도체장치 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 가장자리영역이 상기 가장자리영역을 제외한 영역에 비해 낮은 토폴로지를 갖는 웨이퍼를 준비하는 단계; 상기 웨이퍼 상에 피식각층을 형성하는 단계; 및 포토리소그라피 공정을 통해 상기 피식각층을 선택적으로 패터닝하여 상기 웨이퍼의 가장자리영역을 제외한 영역에서는 라인 형태의 다수의 제1패턴을 형성하고, 상기 웨이퍼의 가장자리영역에서는 그 중심부가 오픈된 폐루프 형태의 다수의 제2패턴을 형성하는 단계를 포함하는 반도체장치 제조방법을 제공한다.
또한, 상기의 목적을 달성하기 위한 본 발명은, 웨이퍼 상에 다수의 워드라인을 형성하는 단계; 상기 워드라인이 형성된 전체 구조 상부에 워드라인 절연막을 형성하는 단계; 상기 워드라인 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 비트라인 콘택 플러그용 전도막을 형성하는 단계; 상기 비트라인 콘택 플러그용 전도막을 연마하여 분리된 비트라인 콘택 플러그를 형성하는 단계- 비트라인 콘택 플러그 형성을 위한 연마공정시 웨이퍼 가장자리영역이 웨이퍼 가장자리영역을 제외한 영역에 비해 낮은 토폴로지가 유발됨; 상기 비트라인 콘택 플러그가 형성된 상기 웨이퍼 상에 비트라인용 전도막을 형성하는 단계; 포토리소그라피 공정을 통해 상기 비트라인용 전도막을 선택적으로 패터닝하여 상기 웨이퍼의 가장자리영역을 제외한 영역에서는 다수의 라인형태의 비트라인을 형성하고, 상기 웨이퍼의 가장자리영역에서는 그 중심부가 오픈된 폐루프 형태의 다수의 더미패턴을 형성하는 단계; 상기 비트라인 및 상기 더미패턴을 포함하는 상기 웨이퍼 전면에 비트라인 절연막을 형성하는 단계; 및 상기 비트라인 절연막을 화학적기계적연마하여 평탄화시키는 단계를 포함하는 반도체장치 제조방법을 제공한다.
본 발명은 패턴 특히, 비트라인 등의 라인패턴 형성시 웨이퍼 가장자리영역 에서 웨이퍼 가장자리영역을 제외한 영역과 동일한 라인패턴을 형성하지 않고, 웨이퍼 가장자리로부터 일정영역 바람직하게는, 대략 2.5㎜ ∼ 20㎜ 정도(바람직하게는 17㎜)의 영역에 상기 라인패턴 형성을 위한 동일한 물질과 포토리소그라피 공정을 통해 웨이퍼 중앙영역에서 형성되는 라인패턴과는 달리 그 중심부가 오프된 폐루프 형태로 더미패턴을 일정 크기로 다수 형성함으로써, 웨이퍼 가장자리영역에서의 패턴 리프팅 현상을 방지하여 이로인한 반도체장치의 불량 발생을 억제하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 8은 본 발명의 일실시예에 따라 소정의 패턴 형성 공정이 완료된 반도체장치의 평면도를 나타낸다.
도 8을 참조하면, 본 발명의 반도체장치는 소정 공정이 완료됨에 따라 유발되며 그 가장자리영역(B-B')이 가장자리영역을 제외한 영역(A-A')에 비해 낮은 토폴로지를 갖는 웨이퍼(80)가 배치되어 있으며, 웨이퍼(80)의 가장자리영역 제외한 영역(A-A')에 배치된 다수의 라인패턴(82)과, 라인패턴(82)이 웨이퍼(80)의 가장자리영역(B-B')에 형성될 경우 라인패턴(82)이 리프팅되는 것을 방지하기 위해 그 중심부가 오픈된 폐루프 형태로 라인패턴(82)과 동일 물질을 사용한 동일 포토리소그라피 공정에 의해 형성되며, 웨이퍼(80)의 가장자리영역(B-B')에 배치된 다수의 더 미패턴(81, Dummy pattern)을 포함한다.
여기서, 전술한 웨이퍼(80)의 가장자리영역(B-B')은 웨이퍼(80)의 가장자리(E)로부터 2.5㎜ ∼ 20㎜까지 확장된 영역 바람직하게는 17㎜까지의 영역이며, 라인패턴(82)은 비트라인, 워드라인 또는 금속배선 등의 전도성 패턴 또는 라인 형태의 비전도성 패턴일 수도 있다.
더미패턴(81)은 웨이퍼(80)의 가장자리영역(B-B')의 30％ ∼ 50％가 오픈되도록 배치된 즉, 더미패턴(81)이 형성되지 않고 오픈되는 영역(81a)이 가장자리영역(B-B')의 전체 면적 중 30％ ∼ 50％의 면적을 차지하고, 더미패턴(81)이 형성되는 영역(81b)이 가장자리영역(B-B')의 전체 면적 중 50％ ∼ 70％의 면적을 차지하도록 한다. 이는 도 8의 반도체장치 전면에 예컨대, 비트라인 절연막 등을 증착하고 CMP 공정을 진행할 때의 웨이퍼(80)의 가장자리영역(B-B')과 가장자리영역(B-B')을 제외한 영역(A-A')과의 연마선택비를 고려하여 전술한 두 영역간의 토폴로지 차에 의한 단차 발생을 억제하기 위한 것이다.
도 9는 다양한 형상을 갖는 더미패턴(마스크)의 예를 도시한 평면도이다.
도 9의 (a)에 도시된 더미패턴은 내경(92a)이 원형, 외경(91a)이 사각형인 형상을 갖으며, 도 9의 (b)에 도시된 더미패턴은 내경(92b)이 사각형, 외경(91b)이 사각형인 형상을 갖는다. 도 9의 (c)에 도시된 더미패턴은 내경(92c)이 사각형(정사각형), 외경(91c)이 육각형인 형상을 갖으며, 도 9의 (d)에 도시된 더미패턴은 내경(92d)이 사각형(마름모), 외경(91d)이 사각형인 형상을 갖는다. 도 9의 (e)에 도시된 더미패턴은 내경(92e)이 사각형(정사각형), 외경(91e)이 원형인 형상을 갖 으며, 도 9의 (f)에 도시된 더미패턴은 내경(92f)과 외경(91f)이 모두 원형의 형상을 갖는다.
이처럼, 더미패턴의 내경과 외경의 형상이 각각 원형 또는 모든 다각형을 갖을 수 있으며, 전술한 바와 같이 패턴이 모두 그 중심부가 오픈된 폐루프 형태를 갖도록 한 것은, 패턴 형성 과정에서 각종 응력에 패턴 하부의 일단이 리프팅되더라도 패턴의 중심부가 오픈되어 있으므로 패턴 하부의 타단 즉, 중심부를 기준으로 건너편의 패턴 하부는 리프팅될 가능성이 줄어들게 된다.
반면에, 더미패턴의 중심부가 오픈되지 않고 전술한 일단과 타단이 직선방향으로 서로 연결되어 있다면 일단의 리프팅에 의해 직접 연결된 타단도 리프팅될 수 있는 가능성이 증가하게 된다.
따라서, 더미패턴의 중심부를 오픈시킴으로 인해 더미패턴과 하지 구조와의 접착력을 증가시키는 효과를 얻을 수 있다.
한편, 도 9에 도시된 다양한 형상의 더미패턴은, 모두 패턴 일단에서의 외경(91a ∼ 91f)과 내경(92a ∼ 92f) 사이가 2㎛ ∼ 200㎛ 정도의 폭(W)을 갖도록 하는 것이 바람직하며, 이는 전술한 바와 같은 후속 CMP 공정에서의 연마선택비를 고려한 것이다.
도 10a 내지 도 10d는 본 발명의 실시예인 따른 비트라인 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 살펴 본다.
먼저, 워드라인(도시하지 않음), 불순물접합층(102) 등 반도체장치를 이루기 위한 여러 요소가 형성된 웨이퍼(101) 상에 층간절연막(103, 일명 워드라인 절연 막)을 증착한 후, 층간절연막(103)을 선택적으로 식각하여 불순물접합층(102)을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
이어서, 콘택홀을 매립하며 상기 노출된 불순물접합층(102)에 비트라인을 콘택시키기 위한 비트라인 콘택 플러그용 전도막을 증착한다. 비트라인 콘택 플러그용 전도막은 폴리실리콘, 텅스텐 등의 금속 또는 이들의 적층하여 사용하는 것이 바람직하다.
이어서, 비트라인 콘택 플러그용 전도막을 CMP 공정을 통해 연마하여 분리된 다수의 비트라인 콘택 플러그(104)를 형성한다.
한편, 이러한 연마 공정에서 웨이퍼(101)의 'D'와 같이 가장자리영역(B-B')이 웨이퍼 가장자리영역(B-B')을 제외한 영역(A-A')에 비해 낮은 토폴로지를 갖게 된다.
이러한 두 영역간의 단차 발생은 웨이퍼 가장자리영역(B-B')이 웨이퍼 가장자리영역을 제외한 영역(A-A')에 비해 패턴의 밀도가 낮기 때문이며, 이로인해 웨이퍼 가장자리영역(B-B')에서는 과도연마에 의해 그 토폴로지가 더 낮아지게 된다.
본 발명에서는 전술한 바와 같이 웨이퍼(101)의 가장자리영역(B-B')은 웨이퍼(101)의 가장자리로부터 대략 2.5㎜ ∼ 20㎜까지 확장된 영역으로 더미패턴이 형성되는 영역이라 하고, 이를 제외한 영역을 'A-A''로 하여 두 영역간의 패턴 형상을 달리 구현한다.
이어서, 도 10b에 도시된 바와 같이, 후속 텅스텐 등의 비트라인용 금속막 증착시 사용되는 소스가스가 비트라인 콘택 플러그(104)나 불순물접합층(102)과 반 응하는 것을 억제하기 위해 통상의 Ti/TiN 구조를 갖는 확산방지막(105)을 플러그(104) 상에 형성하고, 계속해서 확산방지막(105) 상에 폴리실리콘, 텅스텐 등의 금속박막 또는 텅스텐질화막, 텅스텐실리사이드 등의 금속합금 박막을 사용하여 비트라인용 전도막(106)을 형성한다.
계속해서, 통상의 층간절연막(103)의 재료로 사용되는 산화막과 선택비를 갖고 후속 스토리지노드콘택 형성을 위한 식각 공정에서 비트라인용 전도막(106)의 손실을 방지하기 위해 실리콘산화질화막 또는 실리콘질화막 등의 질화막계열의 박막을 사용하여 비트라인용 전도막(106) 상에 하드마스크 절연막(107)을 증착하는 바, 도 10b는 하드마스크용 절연막(107)이 형성된 상태를 나타낸다.
한편, 전술한 바와 같이 주로 질화막계열인 하드마스크용 절연막(107)과 비트라인용 전도막 사이에서 발생하기 쉬운 응력을 감소시키기 위해 USG막 등을 이용하여 비트라인용 전도막(106)과 하드마스크용 절연막(107) 사이에 버퍼층을 형성할 수도 있는 바, 도면의 간략화를 위해 버퍼층은 도시하지 않았다.
이어서, 비트라인 형성을 위해 비트라인 형성막 즉, 하드마스크용 절연막(107)과 비트라인용 전도막(106) 및 확산방지막(105)을 식각하는 공정을 실시하는 과정에서 웨이퍼 가장자리에서 잔류할 수 있는 비트라인용 전도막(106)으로 인한 결함 발생을 억제하기 위해 먼저 WEE 마스크를 이용하여 웨이퍼 가장자리의 하드마스크용 절연막(107), 비트라인용 전도막(106) 및 확산방지막(105)을 제거하고, EBR을 실시하는 바, 이 또한 공지된 공정으로 설명의 간략화를 위해 생략한다.
다음으로, 도 10c에 도시된 바와 같이, 포토리소그라피 공정을 통해 하드마 스크 절연막(107)과 비트라인용 전도막(106) 및 확산방지막(105)을 선택적으로 패터닝하여 웨이퍼의 가장자리영역을 제외한 영역(A-A')에서는 라인 형태의 패턴 즉, 라인패턴인 비트라인(B/L)을 형성하고 웨이퍼 가장자리영역(B-B')에서는 비트라인(B/L) 등의 라인패턴이 웨이퍼 가장자리영역(B-B')에 형성될 경우 비트라인(B/L)이 리프팅되는 것을 방지하기 위해 그 중심부가 오픈된 폐루프 형태의 다수의 더미패턴(D/P)을 형성한다.
한편, 더미패턴(D/P)은 웨이퍼(101)의 가장자리영역(B-B')의 30％ ∼ 50％가 오픈되도록 배치된 즉, 더미패턴(D/P)이 형성되지 않고 오픈되는 영역이 가장자리영역(B-B')의 전체 면적 중 30％ ∼ 50％의 면적을 차지하고, 더미패턴(D/P)이 형성되는 영역이 가장자리영역(B-B')의 전체 면적 중 50％ ∼ 70％의 면적을 차지하도록 한다라고 전술하였는 바, 이를 위해 도 9에 도시된 다양한 패턴 형상을 갖는 마스크를 사용하여 포토리소그라피 공정을 진행할 때, 웨이퍼 가장자리영역(B-B')의 전체 면적의 30％ ∼ 50％가 노광되도록 하여 제거하는 포지티브 패턴 형성 방법을 사용할 수 있으며, 웨이퍼 가장자리영역(B-B')의 전체 면적의 30％ ∼ 50％가 비노광되도록 하여 제거하는 네가티브 패턴 형성 방법을 사용할 수 있다.
이 때, 더미패턴(D/P)은 도 9의 다양한 형상을 갖도록 하여 리프팅 현상을 억제할 수 있게 된다.
이어서, 도 10d에 도시된 바와 같이, 비트라인(B/L)과 더미패턴(D/P)이 형성된 전체 구조 상부에 질화막 계열의 물질을 증착한 후, 전면식각을 실시하여 비트라인(B/L)과 더미패턴(D/P) 측벽에 스페이서(108)를 형성한다.
이어서, 스페이서(108)가 형성된 전면에 산화막계열의 층간절연막(109, 일명 비트라인 절연막)을 형성한 다음, 층간절연막(109)이 하드마스크용 절연막(107) 상부에서 일정 두께 남도록 하는 타겟으로 CMP 공정을 실시하여 층간절연막(109)을 평탄화시킨다.
이 때, 전술한 바와 같이 더미패턴(D/P)이 형성되는 영역이 가장자리영역(B-B')의 전체 면적 중 50％ ∼ 70％의 면적을 차지하도록 하였는 바, 이로 인해 가장자리영역(B-B')과 이를 제외한 영역(A-A') 간의 연마선택비 차로 인한 단차 발생을 최소화시킬 수 있다.
도 11은 더미패턴이 형성된 웨이퍼 가장자리영역을 도시한 평면 SEM 사진이며, 도 12는 도 11을 확대 도시한 평면 SEM 사진이다.
도 11과 도 12를 참조하면, 웨이퍼 에지영역에서는 다수의 비트라인용 콘택 플러그(104)가 형성된 상부에 그 중심부가 오픈된 구조의 더미패턴(D/P)이 다수 배열되어 있으며, 더미패턴(D/P)의 리프팅 현상이 발생하지 않음을 알 수 있으며, 이로인해 리프팅된 물질이 웨이퍼 내의 가장자리영역을 제외한 영역에 침투하여 파티클로 작용하여 결함을 일으키는 문제를 해결할 수 있다.
상기와 같이 본 발명에서는 비트라인 등의 라인패턴 형성시 웨이퍼의 가장자리로부터 일정 영역을 가장자리영역으로 하고, 이 영역에서는 라인패턴 형성시 동일한 물질과 동일한 포토리소그라피 공정을 통해 더미패턴을 형성하며, 이 때 더미패턴은 그 중앙부가 오픈된 폐루프 형태로 함으로써, 라인 형태의 패턴을 가장자리 영역에 형성함으로써 발생될 수 있는 리프팅 현상을 억제하기가 유리하며, 이로인해 리프팅된 패턴이 웨이퍼의 다른 영역으로 침투하여 파티클로서 작용하는 것을 근본적으로 차단할 수 있어 결함 억제의 측면에서도 우수하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 라인패턴으로 비트라인을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명의 라인패턴은 비트라인 이외에도 워드라인과 금속배선 등의 전도성 패턴에도 적용되며, 비단 이러한 전도성 패턴이 아닌 라인 형태를 갖는 각종 패턴을 형성하는 경우에도 적용된다.
전술한 본 발명은 라인패턴 형성시 웨이퍼 가장자리영역에서의 패턴 리프팅 현상을 억제할 수 있으며, 리프팅된 패턴이 파티클 소스로 작용함으로써 발생될 수 있는 반도체장치의 불량을 방지할 수 있어, 궁극적으로 반도체장치의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (13)

  1. 가장자리영역이 상기 가장자리영역을 제외한 영역에 비해 낮은 토폴로지를 갖는 웨이퍼를 준비하는 단계;
    상기 웨이퍼 상에 피식각층을 형성하는 단계; 및
    포토리소그라피 공정을 통해 상기 피식각층을 선택적으로 패터닝하여 상기 웨이퍼의 가장자리영역을 제외한 영역에서는 라인형태의 다수의 제1패턴을 형성하고, 상기 웨이퍼의 가장자리영역에서는 그 중심부가 오픈된 폐루프 형태의 다수의 제2패턴을 형성하는 단계
    를 포함하는 반도체장치 제조방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼의 가장자리영역은 상기 웨이퍼의 가장자리로부터 2.5㎜ 내지 20㎜까지 확장된 영역인 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 1 항에 있어서,
    상기 제1패턴은 비트라인, 워드라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 1 항에 있어서,
    상기 제2패턴은 더미패턴인 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 1 항에 있어서,
    상기 제2패턴은 상기 웨이퍼의 가장자리영역의 전체 면적의 30％ 내지 50％가 오픈되도록 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 1 항에 있어서,
    상기 제2패턴은 그 내경과 외경이 각각 원형 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 6 항에 있어서,
    상기 제2패턴은,
    상기 외경과 상기 내경 사이가 2㎛ 내지 20㎛인 폭을 갖는 것을 특징으로 하 는 반도체장치 제조방법.
  8. 제 1 항에 있어서,
    상기 제2패턴을 형성하는 단계 후,
    상기 웨이퍼 전면에 절연막을 형성하는 단계와,
    상기 절연막을 화학적기계적연마하여 상기 절연막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  9. 웨이퍼 상에 다수의 워드라인을 형성하는 단계;
    상기 워드라인이 형성된 전체 구조 상부에 워드라인 절연막을 형성하는 단계;
    상기 워드라인 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 전체구조 상부에 비트라인 콘택 플러그용 전도막을 형성하는 단계;
    상기 비트라인 콘택 플러그용 전도막을 연마하여 분리된 비트라인 콘택 플러그를 형성하는 단계- 비트라인 콘택 플러그 형성을 위한 연마공정시 웨이퍼 가장자리영역이 웨이퍼 가장자리영역을 제외한 영역에 비해 낮은 토폴로지가 유발됨;
    상기 비트라인 콘택 플러그가 형성된 상기 웨이퍼 상에 비트라인용 전도막을 형성하는 단계;
    포토리소그라피 공정을 통해 상기 비트라인용 전도막을 선택적으로 패터닝하여 상기 웨이퍼의 가장자리영역을 제외한 영역에서는 다수의 라인형태의 비트라인을 형성하고, 상기 웨이퍼의 가장자리영역에서는 그 중심부가 오픈된 폐루프 형태의 다수의 더미패턴을 형성하는 단계;
    상기 비트라인 및 상기 더미패턴을 포함하는 상기 웨이퍼 전면에 비트라인 절연막을 형성하는 단계; 및
    상기 비트라인 절연막을 화학적기계적연마하여 평탄화시키는 단계
    를 포함하는 반도체장치 제조방법.
  10. 제 9 항에 있어서,
    상기 웨이퍼의 가장자리영역은 상기 웨이퍼의 가장자리로부터 2.5㎜ 내지 20㎜까지 확장된 영역인 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 9 항에 있어서,
    상기 더미패턴은 상기 웨이퍼의 가장자리영역의 전체 면적의 30％ 내지 50％가 오픈되도록 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 9 항에 있어서,
    상기 더미패턴은 그 내경과 외경이 각각 원형 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 12 항에 있어서,
    상기 더미패턴은,
    상기 외경과 상기 내경 사이가 2㎛ 내지 20㎛인 폭을 갖는 것을 특징으로 하는 반도체장치 제조방법.
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