JP2008235857A - 薄膜プロセスの方法 - Google Patents

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Abstract

【課題】ＳＴＩギャップ充填において、スパッタリング済みＳｉＯ２はトレンチ上方からスパッタリングされ、かつトレンチの両側に堆積することが可能であり、過剰なビルドアップをもたらし、かつボトムアップギャップ充填が達成される開口を制限して、半導体構造を形成する方法を提供する。
【解決手段】半導体構造を形成するための方法が、基板の表面にわたって複数の特徴部を形成するステップであって、少なくとも１つの空間が２つの隣接する特徴部間にあるステップを含む。第１の誘電層が該特徴部上かつ該少なくとも１つの空間内に形成される。該第１の誘電層の一部が、第１の前駆体および第２の前駆体から導出された反応剤と相互作用し、第１の固体生成物を形成する。該第１の固体生成物は分解されて、該第１の誘電層の該一部を実質的に除去する。第２の誘電層が形成されて、該少なくとも１つの空間を実質的に充填する。
【選択図】図２

Description

関連出願の相互参照
[0001]本願は、２００６年１２月７日に出願された米国仮特許出願第６０／８６９，０６６号の利益を主張するものである。本願はまた、「Ｍｕｌｔ−ｓｔｅｐ Ｄｅｐ−Ｅｔｃｈ−Ｄｅｐ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｐｒｏｃｅｓｓ ｆｏｒ Ｄｉｅｌｅｃｔｒｉｃ Ｇａｐｆｉｌｌｓ」と題された、代理人整理番号第Ａ１１５９８／Ｔ７６８２０号を有する本願と同日に出願された米国特許出願に関する。両出願の内容全体は参照により本明細書に組み込まれる。
[0002]本願は、２００６年５月３０日に出願され、かつ「ＰＲＯＣＥＳＳ ＣＨＡＭＢＥＲ ＦＯＲ ＤＩＥＬＥＣＴＲＩＣ ＧＡＰＦＩＬＬ」と題された、共に譲渡されたＬｕｂｏｍｉｒｓｋｙらへの米国仮特許出願第６０／８０３，４９９号に関する。本願は、２００２年５月１４日に発行され、かつ「ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＲＥＭＯＴＥ ＰＬＡＳＭＡ ＧＥＮＥＲＡＴＯＲ ＷＩＴＨ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＰＲＯＣＥＳＳＩＮＧ ＣＨＡＭＢＥＲ」と題された、共に譲渡されたＪａｎａｋｉｒａｍａｎらへの米国特許第６，３８７，２０７号に関する。本願は、２００４年１２月１４日に発行され、かつ「ＢＬＯＣＫＥＲ ＰＬＡＴＥ ＢＹ−ＰＡＳＳ ＦＯＲ ＲＥＭＯＴＥ ＰＬＡＳＭＡ ＣＬＥＡＮ」と題された、共に譲渡されたＪａｎａｋｉｒａｍａｎらへの米国特許第６，８３０，６２４号に関する。本願はまた、Ｚｈａｏらへの、「ＣＶＤ ＰＲＯＣＥＳＳＩＮＧ ＣＨＡＭＢＥＲ」と題された、共に譲渡された米国出願第５，５５８，７１７号に関する。両関連出願の内容全体は参照により本明細書に組み込まれる。
発明の背景
[0003]半導体デバイス形状は、数十年前に導入されて以来劇的にサイズが縮小してきた。現在の半導体製作機器は、２５０ｎｍ、１８０ｎｍおよび６５ｎｍの特徴部サイズを有するデバイスを規定どおりに生成し、また新たな機器が、さらに小さな形状を有するデバイスを作るために開発および具現化されている。しかしながら、より小さなサイズというのは、クロストークおよび寄生容量を含む電気的干渉の可能性を増大させる恐れのあるデバイス要素が緊密に動作しなければならないことを意味している。
[0004]電気的干渉の度合いを削減するために、誘電絶縁性材料が、デバイス要素、金属ラインおよび他のデバイス要素間のギャップ、トレンチおよび他の空間を充填するために使用される。ギャップのアスペクト比は、ギャップの幅に対するギャップの高さまたは深さの比によって定義される。これらの空間は、従来のＣＶＤ方法を使用して充填することが困難である。このようなギャップを完全に充填するという膜の能力は膜の「ギャップ充填」能力と称される。酸化シリコンは、とりわけ金属間誘電（ＩＭＤ）用途、プレメタル誘電（ＰＭＤ）用途および浅型トレンチ分離（ＳＴＩ）用途でギャップを充填するのに普通使用されるタイプの絶縁膜である。このような酸化シリコン膜はしばしばギャップ充填膜またはギャップ充填層と称される。
[0005]一部の集積回路製造者は、酸化シリコンギャップ充填層を堆積するための高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）システムの使用に転じた。ＨＤＰ−ＣＶＤシステムは、標準的な容量結合プラズマＣＶＤシステムの密度のおよそ２倍以上のプラズマを形成する。ＨＤＰ−ＣＶＤシステムの例は、とりわけ誘電結合プラズマシステムおよび電子サイクロトロン共鳴（ＥＣＲ）プラズマシステムを含む。ＨＤＰ−ＣＶＤシステムは概して、低密度プラズマシステムよりも低い圧力範囲で動作する。ＨＤＰ−ＣＶＤシステムで採用される低チャンバ圧力は、長い平均自由経路および小さい角度分布を有する活性種を提供する。プラズマの密度と組み合わさった、これらの要因は、間隔が緊密なギャップの最深部分にも達するプラズマからの相当数の構成要素に寄与し、低密度プラズマＣＶＤシステムで堆積された膜と比較してギャップ充填性能が改良された膜を提供する。
[0006]他のＣＶＤ技術によって堆積された膜と比較して、ＨＤＰ−ＣＶＤ技術によって堆積された膜が改良されたギャップ充填特徴を有するようにする別の要因は、膜堆積と同時にプラズマの高密度によって促進されたスパッタリングの発生である。ＨＤＰ堆積のスパッタリング要素は、***表面の角などの一定の特徴部への堆積をゆっくりとすることによって、ＩＤＰ堆積膜のギャップ充填能力の増大に寄与することになる。一部のＨＤＰ−ＣＶＤシステムは、スパッタリング効果をさらに促進するために、アルゴンまたは類似の重不活性ガスを導入する。これらのＨＤＰ−ＣＶＤシステムは通常、電界の作成がプラズマを基板に対してバイアスできるようにする基板サポートペデスタル内の電極を採用する。電界は、所与の膜に対してスパッタリングを発生させ、かつより良好なギャップ充填特徴を提供するためにＨＤＰ堆積プロセス全体に適用可能である。酸化シリコン膜を堆積するために普通使用されるＨＤＰ−ＣＶＤプロセスは、シラン（ＳｉＨ４）、酸素分子（Ｏ２）およびアルゴン（Ａｒ）を含むプロセスガスからプラズマを形成する。
[0007]しかしながら、スパッタリングと関連した制限は、スパッタリング済み材料の角度再分布である。例えば、ＳＴＩギャップ充填において、スパッタリング済みＳｉＯ２はトレンチ上方からスパッタリングされ、かつトレンチの両側に堆積することが可能であり、過剰なビルドアップをもたらし、かつボトムアップギャップ充填が達成される開口を制限することになる。過剰な再堆積がある場合、トレンチは、底部が充填される前に閉ざされる恐れがあり、埋め込み間隙をトレンチ内に残す。
発明の概要
[0008]例示的実施形態によると、半導体構造を形成するための方法は、基板の表面にわたって複数の特徴部を形成するステップであって、少なくとも１つの空間が２つの隣接する特徴部間にあるステップを含む。第１の誘電層が該特徴部上に、かつ該少なくとも１つの空間内に形成される。該第１の誘電層の一部が、第１の前駆体および第２の前駆体から導出された反応剤と相互作用して第１の固体生成物を形成する。該第１の固体生成物は分解されて、該第１の誘電層の該一部を実質的に除去する。第２の誘電層が、該少なくとも１つの空間を実質的に充填するために形成される。
[0009]例示的実施形態によると、複数の特徴部を形成するステップは、少なくとも複数のトレンチ、導電性ライン、開口およびトランジスタゲートを形成する工程を備える。
[0010]例示的実施形態によると、該第１の誘電層を形成するステップは酸化シリコン層を形成する工程を含む。
[0011]例示的実施形態によると、該第１の誘電層の該一部を反応剤と相互作用させるステップは、該第１の前駆体および該第２の前駆体をイオン化する工程と、該イオン化された第１の前駆体および該イオン化された第２の前駆体を該第１の誘電層の該一部と相互作用させる工程とを含む。
[0012]例示的実施形態によると、該第１の前駆体はアンモニア（ＮＨ３）であり、該第２の前駆体は三フッ化窒素（ＮＦ３）である。
[0013]例示的実施形態によると、該第１の誘電層の該一部を反応剤と相互作用させるステップは、該第１の誘電層の該一部を該イオン化された第１の前駆体および該第２の前駆体と相互作用させる工程を含む。
[0014]例示的実施形態によると、該第１の前駆体は三フッ化窒素（ＮＦ３）であり、該第２の前駆体はフッ化水素（ＨＦ）またはアンモニア（ＮＨ３）である。
[0015]例示的実施形態によると、該第１の誘電層の該一部を反応剤と相互作用させるステップは、該第１の誘電層の該一部を該第１の前駆体および該第２の前駆体と相互作用させる工程を含む。
[0016]例示的実施形態によると、該第１の前駆体はアンモニア（ＮＨ３）であり、該第２の前駆体はフッ化水素（ＨＦ）である。
[0017]例示的実施形態によると、該第１の誘電層を形成するステップは、窒化シリコン層を形成する工程を備える。
[0018]例示的実施形態によると、該第１の誘電層の該一部を反応剤と相互作用させるステップは、該第１の前駆体および該第２の前駆体をイオン化する工程と、該窒化シリコン層の該一部を該イオン化された第１の前駆体および該イオン化された第２の前駆体と相互作用させる工程と、を含む。
[0019]例示的実施形態によると、該第１の前駆体は水素（Ｈ２）であり、該第２の前駆体は三フッ化窒素（ＮＦ３）である。
[0020]例示的実施形態によると、該第１の固体生成物を分解するステップは、該第１の固体生成物を熱処置して、該第１の固体生成物を実質的に昇華させる工程を含む。
[0021]例示的実施形態によると、該方法はさらに、該第１の誘電層の下にライナーを形成するステップを含んでおり、該第１の誘電層対該ライナーのエッチング選択率は約８：１以上である。
[0022]例示的実施形態によると、該方法はさらに、該ライナーの一部を、第３の前駆体および第４の前駆体から導出された反応剤と相互作用させて第２の固体生成物を発生させるステップと、該第２の固体生成物を分解して該ライナーの該一部を除去するステップと、を含む。
[0023]例示的実施形態によると、該方法はさらに、該第１の誘電層の別の部分を、第３の前駆体および第４の前駆体から導出された反応剤と相互作用させて第２の固体生成物を発生させるステップと、該第２の固体生成物を分解して該第１の誘電層の該別の部分を除去するステップと、を含む。
[0024]例示的実施形態によると、該第１の誘電層を該特徴部上に、かつ該少なくとも１つの空間内に形成するステップは約６００Ｔｏｒｒ以上のプロセス圧力を有する。
[0025]例示的実施形態によると、該第１の固体生成物を分解するステップは、該除去された第１の誘電層の傾斜側壁と、該除去された第１の誘電層の底部の間に約８７°以下の角度を形成する。
[0026]例示的実施形態によると、半導体構造を形成するための方法は、複数のトレンチを基板の表面にわたって形成するステップを含む。第１の誘電層が該トレンチの上およびこの内部に形成される。該第１の誘電層の一部が、第１の前駆体および第２の前駆体から導出された反応剤と相互作用して、第１の固体生成物を形成する。該第１の固体生成物は熱処置されて、該第１の固体生成物を実質的に昇華させて、該第１の誘電層の該一部を実質的に除去する。第２の誘電層が、該空間を実質的に充填するために形成される。
[0027]例示的実施形態によると、上記方法の該ステップは、誘電層をエッチングおよび堆積する１つ以上の追加サイクルについて反復されてもよい。例えば、上記方法の終了時に堆積された該第２の誘電層の一部はさらに該反応剤と相互作用して、熱処置で昇華される第２の固体生成物を形成して、該第２の誘電層の該一部を除去する。第３の誘電層が、該第２の誘電層の残りの（つまり、非エッチング）部分に形成されてもよい。追加エッチングおよび誘電堆積サイクルが、残りの空間（例えば、誘電キャップ層）を実質的に充填する最終誘電層が堆積されるまで実行されてもよい。
[0028]本発明の性質および利点のさらなる理解が、明細書の残りの部分および図面を参照して実現されてもよく、図面中同一の参照番号が類似のコンポーネントを称するために複数の図面にわたって使用されている。一部の例において、サブラベルは参照番号と関連しており、複数の類似コンポーネントのうちの１つを記すためにハイフンに続く。既存のサブラベルに関する詳述なく参照番号を参照する場合、このような複数の類似コンポーネントのすべてを称することが意図されている。
発明の詳細な説明
[0036]基板の表面にわたって形成された少なくとも１つの特徴部、例えばトランジスタゲート上に少なくとも１つの誘電層を形成するためのシステムおよび方法が説明されている。誘電層の一部は、第１の前駆体および第２の前駆体から導出された反応剤と相互作用して固体生成物を形成する。固体生成物は、誘電層の一部を実質的に除去するために分解可能である。アスペクト比ギャップおよび／またはトレンチが、実質的にギャップやシームなしで誘電材料によって充填されるように、次いで別の誘電層がエッチング済み誘電層上に形成されてもよい。
例示的プロセス
[0037]図１Ａ〜図１Ｄは、例示的浅型トレンチ分離構造を形成するための例示的プロセス方法を示す概略図である。図２は、例示的浅型トレンチ分離構造を形成するステップの例示的フローチャートを示す概略図である。
[0038]図１Ａを参照すると、少なくとも１つの特徴部１１５が基板１００の表面にわたって形成される。特徴部１１５は、例えばトランジスタ、トランジスタゲート、トレンチ、開口、ギャップ、導電性ライン、または約５：１以上のアスペクト比を有する他の特徴部であってもよい。一部の実施形態では、特徴部１１５はトレンチであってもよい。トレンチ１１５は基板１００にわたって形成可能である。基板１００は、例えばシリコン基板、ＩＩＩ−Ｖ族化合物基板、シリコン／ゲルマニウム（ＳｉＧｅ）基板、エピ基板、シリコン・オン・インシュレーター（ＳＯＩ）基板、液晶ディスプレイ（ＬＣＤ）などのディスプレイ基板、プラズマディスプレイ、電気発光（ＥＬ）ランプディスプレイ、または発光ダイオード（ＬＥＤ）基板であってもよい。一部の実施形態では、基板１００は半導体ウェーハ（例えば、２００ｍｍ、３００ｍｍ、４００ｍｍなどのシリコンウェーハ）であってもよい。
[0039]図２を参照すると、浅型トレンチ分離構造を形成するための例示的プロセス２００はステップ２１０〜２５０を含むことができる。ステップ２１０は、複数の特徴部１１５を基板１００の表面にわたって形成することができる。
[0040]再度図１Ａを参照すると、酸化パッドなどの少なくとも１つのパッド誘電層１０５が基板１００上に形成可能である。一部の実施形態では、窒化パッドなどの少なくとも１つのパッド誘電層１１０が酸化パッド１０５上に形成可能である。パッド誘電層１０５および１１０は、例えば化学気相堆積（ＣＶＤ）プロセス、熱プロセスおよび／または、誘電膜層を望ましく形成可能な他のプロセスによって形成可能である。一部の実施形態では、トレンチ１１５が、パッド誘電層１０５、１１０の一部および基板１００を除去するエッチングプロセスによって形成可能である。一部の実施形態では、パッド誘電層１０５は窒化物であり、パッド誘電層１１０は酸化物である。一部の実施形態では、パッド誘電層１０５および１１０は、所望のエッチング選択率を有する異なる誘電材料であってもよい。
[0041]図１Ｂおよび図２を参照すると、ステップ２２０は、トレンチ１１５上に、誘電層１２０などの少なくとも１つの誘電層を形成することができる。誘電層１２０はトレンチ１１５の寸法をトレンチ１１５ａの寸法に削減することが可能である。誘電層１２０は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層、シリコンオキシカーバイド層および他の誘電層のうちの少なくとも１つを含むことができる。一部の実施形態では、誘電層１２０は、高アスペクト比プロセス（ＨＡＲＰ）酸化物、ｅＨＡＲＰ酸化物、大気圧ＣＶＤ（ＡＰＣＶＤ）酸化物、または高温アンドープケイ酸塩ガラス（ＨＴＵＳＧ）などの熱ＣＶＤ酸化物；高密度プラズマ（ＨＤＰ）酸化物；プラズマＣＶＤ（ＰＥＣＶＤ）酸化物；高温酸化物、中温度酸化物または低温酸化物などの炉堆積酸化物；原子層堆積（ＡＬＤ）酸化物および他の酸化物であってもよい。一部の実施形態では、誘電層１２０は、例えばＰＥＣＶＤ窒化物、炉堆積窒化物、ＨＤＰ窒化物、熱ＣＶＤ窒化物、ＡＬＤ窒化物および他の窒化物であってもよい。一部の実施形態では、誘電層１２０は、高アスペクト比プロセス（ＨＡＲＰ）ライナーと称されることもある。一部の実施形態では、ステップ２２０は約６００Ｔｏｒｒ以上のプロセス圧力を有することがある。
[0042]一部の実施形態では、誘電層１２０は、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）および四塩化シリコン（ＳｉＣｌ４）などのシリコン含有前駆体と、窒素（Ｎ２）およびアンモニア（ＮＨ３）などの窒素含有前駆体とから形成されてもよい。一部の実施形態では、誘電層１２５は、アルコキシジシラン類、アルコキシ−アルキルジシラン類、アルコキシ−アセトキシジシラン類およびポリシラン類などのシリコン含有前駆体と、窒素およびアンモニアなどの窒素含有前駆体とから形成されてもよい。例えば、アルコキシジシラン類はＳｉ２（ＥｔＯ）６エトキシジシラン類、Ｓｉ２（ＭｅＯ）６メトキシジシラン類およびＳｉ６（ＭｅＯ）１２メトキシシクロヘキシルシラン類を含んでもよく、ここでＥｔはエチル基（Ｃ２Ｈ６）を記しており、Ｍｅはメチル基（ＣＨ３）を記している。一部の実施形態では、アルコキシ−アルキルジシラン類はＳｉ２（ＥｔＯ）４（Ｍｅ）２テトラエトキシ−ジメチルジシラン類、Ｓｉ２（ＥｔＯ）４（Ｅｔ）２テトラエトキシ−ジエチルジシラン類、Ｓｉ２（ＥｔＯ）２（Ｍｅ）４ジエトキシ−テトラメチルジシラン類、Ｓｉ２（ＭｅＯ）４（Ｍｅ）２テトラメトキシ−ジメチルジシラン類およびＳｉ４Ｏ２（Ｍｅ）８メチルシクロヘキシルシロキサン類、Ｓｉ６（ＭｅＯ）６（Ｍｅ）６メトキシ−メチルシクロヘキシルシラン類、Ｓｉ４Ｏ２（Ｈ２）４ヒドロシクロヘキシルシロキサン類を含んでもよい。一部の実施形態では、アルコキシ−アセトキシジシラン類は、Ｓｉ２（ＡｃＯ）６アセトキシジシラン類、Ｓｉ２（Ｍｅ）４（ＡｃＯ）２テトラメチル−ジアセトキシジシラン類およびＳｉ２（Ｍｅ）２（ＡｃＯ）４ジメチル−テトラセトキシジシラン類を含んでもよく、ここでＡｃはアセチル基を記している。一部の実施形態では、ポリシラン類はシクロペンチルシラン類や他の置換物を含んでもよい。
[0043]一部の実施形態では、誘電層１２０は、トレンチ１１５ａがトレンチ１１５ａの中部および／または底部ギャップより小さな上部ギャップを有するように、パッド誘電層１１０上に形成可能である。
[0044]図１Ｃを参照すると、エッチングプロセス１３０は、エッチング済み誘電層増１２０ａがトレンチ１１５ｂに沿って先細り側壁を有することができるように、誘電層１２０の一部を除去することができる。一部の実施形態では、エッチングプロセス１３０は図２に示されているステップ２３０および２４０を含むことができる。ステップ２３０は誘電層１２０の一部を反応剤と相互作用させて固体生成物を形成してもよい。ステップ２４０は固体生成物を分解して誘電層１２０の相互作用した部分を除去することができ、誘電層１２０ａをもたらす。エッチングプロセス１３０の例示的実施形態は以下の通りである。
例示的実施形態１
[0045]一部の実施形態では、誘電層１２０は酸化シリコン層であってもよい。第１の前駆体は、例えば水素（Ｈ２）、アンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）、アジ化水素酸（ＨＮ３）、他の水素含有前駆体およびこれらの種々の組み合わせであってもよい。第２の前駆体は、例えば三フッ化窒素（ＮＦ３）、四フッ化シリコン（ＳｉＦ４）、テトラフルオロメタン（ＣＦ４）、フッ化メタン（ＣＨ３Ｆ）、ジフルオロメタン（ＣＨ２Ｆ２）、トリフルオロメタン（ＣＨＦ３）、オクタフルオロプロパン（Ｃ３Ｆ８）、ヘキサフルオロエタン（Ｃ２Ｆ６）、他のフッ素含有前駆体やこれらの種々の組み合わせであってもよい。一部の実施形態では、アンモニア（ＮＨ３）などの第１の前駆体および三フッ化窒素（ＮＦ３）などの第２の前駆体はプラズマとしてイオン化可能である。一部の実施形態では、イオン化プロセスは、誘電層１２０を堆積するチャンバ内で実行可能である。一部の実施形態では、イオン化プロセスは外部発生されて、誘電層１２０を堆積するチャンバに導入されることが可能である。一部の実施形態では、エッチングプロセス１３０は、堆積チャンバとは異なるエッチングチャンバ内で実行可能である。一部の実施形態では、エッチングプロセス１３０は、トレンチ１１５ｂの傾斜側壁とトレンチ１１５ｂの底部間の角度を８７°以下に形成してもよい。
[0046]一部の実施形態では、ＮＨ３は約１０標準立方センチメートル毎分（ｓｃｃｍ）〜約１，０００ｓｃｃｍの流量を有してもよい。一部の実施形態では、ＮＨ３は約１００ｓｃｃｍの流量を有してもよい。ＮＦ３は約１０ｓｃｃｍ〜約１，０００ｓｃｃｍの流量を有することが可能である。一部の実施形態では、ＮＦ３は約１００ｓｃｃｍの流量を有してもよい。プロセス温度は約０°〜約８０°であってもよい。一部の実施形態では、プロセス温度は約３０°であってもよい。プロセス圧力は約１ミリトール（ｍＴｏｒｒ）〜約１ａｔｍであってもよい。一部の実施形態では、プロセス圧力は３Ｔｏｒｒであってもよい。プラズマ電力は約１０ワット〜約２，０００ワットであってもよい。一部の実施形態では、プラズマ電力は約４５ワットであってもよい。ＮＨ３およびＮＦ３のプラズマの反応は以下の式によって表されることが可能である：
ＮＨ３（ｇ）＋ＮＦ３（ｇ）→ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）
[0047]反応剤ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）は、その後、酸化シリコン層の一部と相互作用するように導入可能である。反応剤ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）は、酸化シリコンと相互作用して、個体生成物、例えば（ＮＦ４）２ＳｉＦ６を形成することもある。基板１００が、約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）の温度を有するペデスタル上に配置される実施形態もある。ペデスタルが約３０℃の温度を有することもある実施形態もある。ペデスタルの温度は望ましくは、プラズマおよび窒化シリコンの相互作用を高めることもある。酸化シリコンと反応剤ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）の相互作用は以下の式として記述することが可能である：
ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）＋ＳｉＯ２（ｓ）→（ＮＦ４）２ＳｉＦ６（ｓ）＋Ｈ２Ｏ
[0048]再度図２を参照すると、ステップ２４０は固体生成物（ＮＦ４）２ＳｉＦ６を分解することができる。一部の実施形態では、ステップ２４０は、固体生成物を熱処置して、固体生成物（ＮＦ４）２ＳｉＦ６を実質的に昇華するステップを含むことができる。一部の実施形態では、熱プロセスは、固体生成物（ＮＦ４）２ＳｉＦ６をシャワーヘッドに近づけることによって実施されてもよく、これは約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）のプロセス温度を提供するように動作可能であってもよい。プロセス温度が約１８０℃である実施形態もある。熱プロセスが、例えばオーブン、炉、高速熱アニーリング（ＲＴＡ）装置、あるいは他の熱装置によって実施されてもよい実施形態もある。固体生成物（ＮＦ４）２ＳｉＦ６の分解および／または昇華は以下の式として記述することが可能である：
（ＮＦ４）２ＳｉＦ６（ｓ）→ＳｉＦ４（ｇ）＋ＮＨ３（ｇ）＋ＨＦ（ｇ）
[0049]固体生成物を除去するための方法のさらなる実施形態は、生成物を熱処置によって昇華させるのではなく、水溶液（例えば純水）によって生成物含有基板をリンスするステップを含んでもよい。基板はまた、水溶液リンスではなく（またはこれに加えて）エタノールやグリコールなどの極性溶媒でリンスされてもよい。
例示的実施形態２
[0050]一部の実施形態では、誘電層１２０は酸化シリコン層であってもよい。第１の前駆体は、例えば水素（Ｈ２）、アンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）、アジ化水素酸（ＨＮ３）、他の水素含有前駆体およびこれらの種々の組み合わせであってもよい。第２の前駆体は、例えばフッ化水素（ＨＦ）、三フッ化窒素（ＮＦ３）、四フッ化ケイ素（ＳｉＦ４）、テトラフルオロメタン（ＣＦ４）、フルオロメタン（ＣＨ３Ｆ）、ジフルオロメタン（ＣＨ２Ｆ２）、トリフルオロメタン（ＣＨＦ３）、オクタフルオロプロパン（Ｃ３Ｆ８）、ヘキサフルオロエタン（Ｃ２Ｆ６）、他のフッ素含有前駆体またはこれらの種々の組み合わせであってもよい。一部の実施形態では、アンモニア（ＮＨ３）などの第１の前駆体およびフッ化水素（ＨＦ）などの第２の前駆体は、誘電層１２０と相互作用するために使用可能である。一部の実施形態では、ＮＨ３およびＨＦは、誘電層１２０を堆積するチャンバ内に導入可能である。一部の実施形態では、ＮＨ３およびＨＦは、誘電層１２０と相互作用するために、堆積チャンバとは異なるエッチングチャンバ内に導入可能である。
[0051]一部の実施形態では、ＮＨ３は、約１０標準立方センチメートル毎分（ｓｃｃｍ）〜約１，０００ｓｃｃｍの流量を有することがある。一部の実施形態では、ＮＨ３は約１００ｓｃｃｍの流量を有することがある。ＨＦは約１０ｓｃｃｍ〜約２，０００ｓｃｃｍの流量を有することができる。一部の実施形態では、ＨＦは約２００ｓｃｃｍの流量を有することがある。プロセス温度は約０℃〜約８０℃であってもよい。一部の実施形態では、プロセス温度は約３０℃であってもよい。プロセス圧力は約１ミリトール（ｍＴｏｒｒ）〜約１ａｔｍであってもよい。一部の実施形態では、プロセス圧力は３Ｔｏｒｒであってもよい。ＮＨ３およびＨＦの相互作用は後述の式として表されてもよい：
ＮＨ３（ｇ）＋ＨＦ（ｇ）→ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）
[0052]一部の実施形態では、ＮＨ３およびＨＦは、酸化シリコン層の一部と相互作用するためにチャンバに導入可能である。ＮＨ３およびＨＦは酸化シリコンと相互作用して、固体生成物、例えば（ＮＦ４）２ＳｉＦ６（ｓ）を形成してもよい。基板１００が、約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）の温度を有するペデスタル上に配置される実施形態もある。ペデスタルが約３０℃の温度を有することもある実施形態もある。ペデスタルの温度は望ましくは、プラズマおよび窒化シリコンの相互作用を高めることがある。酸化シリコンおよびプラズマの相互作用は以下の式として記述可能である：
ＮＨ４Ｆ（ｓ）および／またはＮＨ４Ｆｙ．ＨＦ（ｓ）＋ＳｉＯ２（ｓ）→（ＮＦ４）２ＳｉＦ６（ｓ）＋Ｈ２Ｏ
[0053]再度図２を参照すると、ステップ２４０は、固体生成物（ＮＦ４）２ＳｉＦ６を分解することができる。一部の実施形態では、ステップ２４０は、固体生成物を熱処置して、固体生成物（ＮＦ４）２ＳｉＦ６を実質的に昇華させるステップを含むことができる。一部の実施形態では、熱プロセスは、固体生成物（ＮＦ４）２ＳｉＦ６をシャワーヘッドに近づけることによって実施されてもよく、これは、約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）のプロセス温度を提供するように動作可能であってもよい。一実施形態では、プロセス温度は約１８０℃である。他の実施形態では、熱プロセスは、例えばオーブン、炉、高速熱アニーリング（ＲＴＡ）装置、あるいは他の熱装置によって実施されてもよい。固体生成物（ＮＦ４）２ＳｉＦ６の分解および／または昇華は以下の式として記述されてもよい：
（ＮＦ４）２ＳｉＦ６（ｓ）→ＳｉＦ４（ｇ）＋ＮＨ３（ｇ）＋ＨＦ（ｇ）
[0054]上記のように、固体生成物を除去するための方法のさらなる実施形態は、熱処置によって生成物を昇華させるのではなく（またはこれに加えて）、水溶液（例えば純水）で生成物含有基板をリンスするステップを含んでもよい。基板はまた、水溶液リンスではなく（またはこれに加えて）エタノールやグリコールなどの極性溶媒でリンスされてもよい。
例示的実施形態３
[0055]一部の実施形態では、誘電層１２０は窒化シリコン層であってもよい。第１の前駆体は、例えば水素（Ｈ２）、アンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）、アジ化水素酸（ＨＮ３）、他の水素含有前駆体およびこれらの種々の組み合わせであってもよい。第２の前駆体は、例えばフッ化水素（ＨＦ）、三フッ化窒素（ＮＦ３）、四フッ化ケイ素（ＳｉＦ４）、テトラフルオロメタン（ＣＦ４）、フルオロメタン（ＣＨ３Ｆ）、ジフルオロメタン（ＣＨ２Ｆ２）、トリフルオロメタン（ＣＨＦ３）、オクタフルオロプロパン（Ｃ３Ｆ８）、ヘキサフルオロエタン（Ｃ２Ｆ６）、他のフッ素含有前駆体またはこれらの種々の組み合わせであってもよい。水素（Ｈ２）などの第１の前駆体および三フッ化窒素（ＮＦ３）などの第２の前駆体はプラズマとしてイオン化可能である。一部の実施形態では、イオン化プロセスは、誘電層１２０を堆積するチャンバ内で生じる可能性がある。一部の実施形態では、イオン化プロセスは熱的に生じて、誘電層１２０を堆積するチャンバに導入されることが可能である。一部の実施形態では、エッチングプロセス１３０は、堆積チャンバと異なるエッチングチャンバ内で実行可能である。
[0056]一部の実施形態では、ＮＦ３は約１０標準立方センチメートル毎分（ｓｃｃｍ）〜約１，０００ｓｃｃｍの流量を有することがある。一部の実施形態では、ＮＦ３は約１００ｓｃｃｍの流量を有することがある。Ｈ２は約１０ｓｃｃｍ〜約３，０００ｓｃｃｍの流量を有することが可能である。一部の実施形態では、Ｈ２は約６００ｓｃｃｍの流量を有することがある。プロセス温度は約０℃〜約８０℃であってもよい。一部の実施形態では、プロセス温度は約３０℃であってもよい。プロセス圧力は約１ミリトール（ｍＴｏｒｒ）〜約１ａｔｍであってもよい。一部の実施形態では、プロセス圧力は３Ｔｏｒｒであってもよい。プラズマ電力は約１０ワット〜約２，０００ワットであってもよい。一部の実施形態では、プラズマ電力は約４５ワットであってもよい。
[0057]その後、プラズマは酸化シリコン層の一部をエッチングするためにチャンバに導入されてもよい。遠隔発生プラズマは酸化シリコンと相互作用して、固体生成物、例えば（ＮＦ４）２ＳｉＦ６を形成することがある。基板１００が、約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）の温度を有するペデスタル上に配置される実施形態もある。ペデスタルが約３０℃の温度を有することもある実施形態もある。ペデスタルの温度は望ましくは、プラズマおよび窒化シリコンの相互作用を高めることもある。酸化シリコンおよびプラズマの相互作用は以下の式として記述可能である：
ＮＦ３（ｇ）＋Ｈ２（ｇ）＋Ｓｉ３Ｎ４→（ＮＦ４）２ＳｉＦ６（ｓ）
[0058]再度図２を参照すると、ステップ２４０は固体生成物（ＮＦ４）２ＳｉＦ６を分解することができる。一部の実施形態では、ステップ２４０は、固体生成物を熱処置して、固体生成物（ＮＦ４）２ＳｉＦ６を実質的に昇華させるステップを含むことができる。一部の実施形態では、熱プロセスは、固体生成物（ＮＦ４）２ＳｉＦ６をシャワーヘッドに近づけることによって実施されてもよく、これは約−５０℃〜約１，０００℃のプロセス温度を提供するように動作可能であってもよい。一実施形態では、プロセス温度は約１８０℃である。他の実施形態では、熱プロセスは、例えばオーブン、炉、高速熱アニーリング（ＲＴＡ）装置あるいは他の熱装置によって実施されてもよい。固体生成物（ＮＦ４）２ＳｉＦ６の分解および／または昇華は以下の式として記述されてもよい：
（ＮＦ４）２ＳｉＦ６（ｓ）→ＳｉＦ４（ｇ）＋ＮＨ３（ｇ）＋ＨＦ（ｇ）
[0059]上記のように、固体生成物を除去するための方法のさらなる実施形態は、熱処置によって生成物を昇華させるのではなく（またはこれに加えて）水溶液（例えば純水）で生成物含有基板をリンスするステップを含むこともある。基板はまた、水溶液リンスではなく（またはこれに加えて）エタノールやグリコールなどの極性溶媒でリンスされてもよい。
[0060]再度図１Ｃを参照すると、誘電層１２０のピンチオフおよびネガティブプロファイルは実質的に排除されてもよい。エッチングされた誘電層１２０ａは、（図１Ｄに示されている）誘電層１４０などの後続の誘電層がトレンチ１１５ｂ内に望ましく形成されるような所望のプロファイルを有することもある。
[0061]図１Ｄおよび図２を参照すると、ステップ２５０は、エッチング済み誘電層１２０ａ上に誘電層１４０を形成することができる。誘電層１４０は、例えば酸化物、窒化物、酸窒化物、低誘電率誘電材料、超低誘電率誘電材料、他の誘電材料またはこれらの種々の組み合わせから形成されてもよい。誘電層１４０は、例えばＣＶＤプロセス、スピンコーティングプロセス、誘電層を形成するように適合された他の方法またはこれらの種々の組み合わせによって形成されてもよい。一部の実施形態では、誘電層１４０は、高アスペクト比プロセス（ＨＡＲＰ）酸化物、ｅＨＡＲＰ酸化物、大気圧ＣＶＤ（ＡＰＣＶＤ）酸化物または高温アンドープケイ酸塩ガラス（ＨＴＵＳＧ）などの熱ＣＶＤ酸化物；高密度プラズマ（ＨＤＰ）酸化物；プラズマＣＶＤ（ＰＥＣＶＤ）酸化物；高温酸化物、中温酸化物または低温酸化物などの炉堆積酸化物；原子層堆積（ＡＬＤ）酸化物および他の酸化物であってもよい。一部の実施形態では、誘電層１４０は、例えばＰＥＣＶＤ窒化物、炉堆積窒化物、ＨＤＰ窒化物、熱ＣＶＤ窒化物、ＡＬＤ窒化物および他の窒化物であってもよい。一部の実施形態では、誘電層１４０は高アスペクト比プロセス（ＨＡＲＰ）キャップ層と称されることもある。（図１Ｂに示されている）誘電層１２０のピンチオフおよびネガティブプロファイルは実質的に除去されるため、誘電層１４０は望ましくは、エッチング済み誘電層１２０ａ間のギャップ内に充填されてもよい。
[0062]一部の実施形態では、エッチングバックプロセスおよび／または化学的機械的平坦化（ＣＭＰ）プロセスが、誘電層１４０の上部表面を実質的に平坦化するために実行される。
[0063]図３は、例示的トレンチ分離構造を形成するための例示的プロセスの概略フローチャートである。図３を参照すると、ステップ３１０、３２０、３３０、３４０および３５０はそれぞれ、図２と関連して上述されたステップ２１０、２２０、２３０、２４０および２５０と類似している。
[0064]図３において、ステップ３１２は、誘電層１２０を形成する前にライナーを形成してもよい。一部の実施形態では、ライナーは、酸化シリコン層、窒化シリコン層、酸窒化シリコン層、シリコンオキシカーバイド層および他の誘電層のうちの少なくとも１つを含むことができる。一部の実施形態では、エッチングプロセスは、約８：１以上の誘電層１２０対ライナーのエッチング選択率を有することがある。
[0065]一部の実施形態では、ライナーは酸化物であり、誘電層１２０は窒化物である。プラズマ反応を使用する実施形態について、誘電層１２０対ライナーのエッチング選択率は、プロセス温度、プラズマ電力、ＮＦ３流量、ＮＨ３流量および／またはプロセス圧力を変更することによって修正可能である。プラズマ反応を使用しない実施形態については、誘電層１２０対ライナーのエッチング選択率は、プロセス温度、ＮＨ３流量、ＨＦ流量および／またはプロセス圧力を変更することによって修正可能である。
[0066]一部の実施形態では、ライナーは窒化物であり、誘電層１２０は酸化物である。プラズマ反応を使用する実施形態については、誘電層１２０対ライナーのエッチング選択率は、プロセス温度、プラズマ電力、ＮＦ３流量、Ｈ２流量および／またはプロセス圧力を変更することによって修正可能である。
[0067]再度図３を参照すると、ステップ３１４は、第３の前駆体および第４の前駆体から導出された反応剤とライナーを相互作用させて、固体生成物を形成することができる。一部の実施形態では、ステップ３１４は、図２と関連して上述されたステップ２３０と類似している可能性もある。ステップ３１６は、固体生成物を分解してライナーの一部を除去することができる。一部の実施形態では、ステップ３１６は、図２と関連して上述されたステップ２４０に類似している可能性がある。
[0068]一部の実施形態では、ステップ３１４および３１６は、エッチング済みライナーが、（図１Ａに示されている）誘電層１２０が形成可能な所望のプロファイルを提供できるように、ライナーの一部を除去することができる。ステップ３１４および３１６を使用してライナーの一部をエッチングすることによって、誘電層１２０のピンチオフおよびネガティブプロファイルは望ましくは排除されてもよい。
[0069]図４は、例示的トレンチ分離構造を形成するための例示的プロセスの概略フローチャートである。図４を参照すると、ステップ４１０、４２０、４３０、４４０および４５０はそれぞれ、図２と関連して上述されたステップ２１０、２２０、２３０、２４０および２５０と類似している。
[0070]図４において、ステップ４４２は、第３の前駆体および第４の前駆体から導出された反応剤とエッチング済み誘電層１２０ａの別の部分を相互作用させて、固体生成物を形成することが可能である。一部の実施形態では、ステップ４４２は、図２と関連して上述されたステップ２３０と類似している場合もある。ステップ４４４は、固体生成物を分解して、エッチング済み誘電層１２０ａの相互作用部分を除去することが可能である。一部の実施形態では、ステップ４４４は、図２と関連して上述されたステップ２４０と類似している場合もある。
[0071]一部の実施形態では、ステップ４４２および４４４は、エッチング済み誘電層１２０ａが、（図１Ａに示されている）誘電層１４０が形成可能な所望のプロファイルを提供できるように、エッチング済み誘電層１２０ａの一部を除去することができる。ステップ４４２および４４４を使用してエッチング済み誘電層１２０ａの一部をエッチングすることによって、誘電層１２０のピンチオフおよびネガティブプロファイルは望ましくは排除可能である。一部の実施形態では、ステップ４４２および４４４は、エッチング済み誘電層１２０ａの所望のプロファイルを達成するために１回以上反復可能である。
[0072]本発明は図１Ａ〜１Ｄおよび２〜４と関連して上述された実施形態に制限されない点が注目される。半導体基板のギャップまたは開口内の誘電層を望ましく充填するための他の方法は、上述の例示的実施形態に基づいて修正可能である。例えば、図３に示されているステップ３１２〜３１６は、半導体基板のギャップまたは開口内の誘電層を望ましく充填するために、図４に示されているステップ４４２〜４４４と組み合わされてもよい。
例示的膜堆積システム
[0073]誘電層を堆積可能な堆積システムは、他のタイプのシステムのうち、高密度プラズマ化学気相堆積（ＨＤＰ−ＣＶＤ）システム、プラズマ化学気相堆積（ＰＥＣＶＤ）システム、減圧化学気相堆積（ＳＡＣＶＤ）システムおよび熱化学気相堆積システムを含むことがある。本発明の実施形態を具現化可能なＣＶＤシステムの具体例は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．ｏｆ Ｓａｎｔａ Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉａから入手可能なＣＥＮＴＵＲＡ ＵＬＴＩＭＡＴＭＨＤＰ−ＣＶＤチャンバ／システム、およびＰＲＯＤＵＣＥＲＴＭＣｅｌｅｒａＴＭＰＥＣＶＤなどのＰＲＯＤＵＣＥＲＴＭＰＥＣＶＤチャンバ／システムを含んでいる。
[0074]本発明の例示的方法と併用可能な基板処理システムの例は、２００６年５月３０日に出願され、かつ「ＰＲＯＣＥＳＳ ＣＨＡＭＢＥＲ ＦＯＲ ＤＩＥＬＥＣＴＲＩＣ ＧＡＰＦＩＬＬ」と題された、Ｌｕｂｏｍｉｒｓｋｙらへの共に譲渡された米国仮特許出願第６０／８０３，４９９号に示されかつ説明されているものを含み、この内容全体は参照により本明細書に組み込まれる。さらなる例示的システムは、米国特許第６，３８７，２０７号および第６，８３０，６２４号に示されかつ説明されているものを含むことがあり、これらもまた参照により本明細書に組み込まれる。
[0075]次に図５Ａを参照すると、チャンバ壁１５ａおよびチャンバ蓋アセンブリ１５ｂを含む真空または処理チャンバ１５を有するＣＶＤシステム１０の垂直断面図が示されている。ＣＶＤシステム１０は、プロセスチャンバ１５内にセンタリングされる加熱ペデスタル１２上に静止可能な基板（図示せず）にプロセスガスを分散させるためのガス分布マニホルド１１を含有してもよい。ガス分布マニホルド１１は、容量プラズマを形成するための電極として作用するために、導電性材料から形成されてもよい。処理中、基板（例えば、半導体ウェーハ）は、ペデスタル１２の平坦な（またはわずかに凸状の）表面１２ａ上に位置決め可能である。ペデスタル１２は（図５Ａに描かれている）下部ロード／オフロード位置と、マニホルド１１に近く隣接している（図５Ａにおいて破線１４で示されている）上部処理位置間でコントロール可能に移動可能である。中央ボード（図示せず）は、ウェーハの位置に関する情報を提供するためのセンサーを含んでもよい。
[0076]堆積ガスおよびキャリアガスは、従来の平坦な円形ガス分布フェースプレート１３ａの穿孔を介してチャンバ１５に導入可能である。一部の実施形態では、堆積プロセスガスは、入口マニホルド１１を介して、従来の穴あきブロッカープレートを介して、次いでガス分布フェースプレート１３ａのホールを介してチャンバに流入可能である。
[0077]マニホルド１１に達する前に、堆積ガスおよびキャリアガスはガスソースからガス供給ラインを介して混合システムに入力可能であり、ここでこれらは結合されてから、マニホルド１１に送られることが可能である。一部の実施形態では、各プロセスガスの供給ラインは、（i）チャンバへのプロセスガスの流れを自動的または手動でシャットオフするために使用可能な複数の安全シャットオフバルブ（図示せず）と、（ii）供給ラインを介するガスの流れを測定する質量流コントローラ（これも図示せず）とを含むことができる。有毒ガスがプロセスで使用される場合、複数の安全シャットオフバルブは従来の構成の各ガス供給ラインに位置決めされる。
[0078]ＣＶＤシステム１０で実行される堆積プロセスは熱プロセスおよび／またはプラズマプロセスであってもよい。プラズマプロセスにおいて、ＲＦ電源は、プロセスガス混合物を励起して、フェースプレート１３ａとペデスタル１２間の円筒形領域内にプラズマを形成するために、ガス分布フェースプレート１３ａとペデスタル１２間に電力を供給することが可能である。（この領域を「反応領域」と本明細書では称することにする。）プラズマの構成要素は反応して、ペデスタル１２上にサポートされている半導体ウェーハの表面に所望の膜を堆積する。ＲＦ電源は、真空チャンバ１５に導入された反応種の分解を高めるために、１３．５６ＭＨｚの高ＲＦ周波数（ＲＦ１）で、かつ３６０ＫＨｚの低ＲＦ周波数（ＲＦ２）で通常電力を供給する混合周波数ＲＦ電源であってもよい。熱プロセスにおいて、ＲＦ電源４４は利用されず、プロセスガス混合物は熱的に反応して、ペデスタル１２上にサポートされている半導体ウェーハの表面に所望の膜を堆積することができ、これは熱エネルギーを反応に提供するために抵抗加熱される。
[0079]プラズマ堆積プロセス中、プラズマは、排気通路２３およびシャットオフバルブ２４を囲むチャンバ本体１５ａの壁を含むプロセスチャンバ１０全体を加熱することができる。プラズマがオンにされない場合、あるいは熱堆積プロセス中、熱い液体がプロセスチャンバ１５の壁１５ａを循環されて、チャンバを高温に維持する。チャンバ壁１５ａの残りの部分の通路は示されていない。チャンバ壁１５ａを加熱するのに使用される流体は、通常の流体タイプ、つまり水ベースエチレングリコールやオイルベース熱転送流体を含むことができる。（「熱交換器」による加熱と称される）この加熱は望ましくは、望ましくない反応生成物の凝縮を削減および／または排除することができ、また冷却真空通路の壁に凝縮し、かつガス流のない期間に処理チャンバに再度移入する場合にプロセスを汚染する恐れのあるプロセスガスおよび他の汚染物の揮発性生成物の排除を改良することができる。
[0080]反応副生成物を含む、層に堆積されないガス混合物の残りは真空ポンプ（図示せず）によってチャンバ１５から排出される。一部の実施形態では、ガスは、反応領域を囲む環状スロット形状オリフィス１６を介して、環状排出プレナム１７に排出可能である。環状スロット１６およびプレナム１７は、（壁の上部誘電ライニング１９を含む）チャンバの円筒形側壁１５ａの上部と、円形チャンバ蓋２０の底部との間のギャップによって定義可能である。スロットオリフィス１６およびプレナム１７の３６０度の円形対称性および均一性は、ウェーハ上に均一な膜を堆積するために、ウェーハ全体へのプロセスガスの均一な流れを達成するように構成可能である。
[0081]排出プレナム１７から、ガスは排出プレナム１７の横方向延長部分２１の下方を、閲覧ポート（図示せず）を超えて、下方に延びるガス通路２３を介して、（本体が下部チャンバ壁１５ａと一体化している）真空シャットオフバルブ２４を超えて、フォーライン（ｆｏｒｅｌｉｎｅ）（これも図示せず）を介して外部真空ポンプ（図示せず）に接続する排出出口２５に流れてもよい。
[0082]ペデスタル１２のウェーハサポートプラッター（好ましくは、アルミニウム、セラミック、あるいはこれらの組み合わせ）は、並列同心円の形態の２つの完全ターンを作るように構成されている埋め込みシングルループの埋め込みヒーター要素を使用して抵抗加熱されることが可能である。ヒーター要素の外側部分はサポートプラッターの周囲に隣接することが可能であるのに対して、内側部分は、より小さな半径を有する同心円の経路上にある。ヒーター要素への配線はペデスタル１２の茎部を通過可能である。
[0083]通常、チャンバライニング、ガス入口マニホルドフェースプレートおよび種々の他の反応器ハードウェアのうちのいずれかまたは全部は、アルミニウム、陽極酸化アルミニウムまたはセラミックなどの材料から作られることが可能である。このようなＣＶＤ装置の一例は、Ｚｈａｏらに発行された、「ＣＶＤ Ｐｒｏｃｅｓｓｉｎｇ Ｃｈａｍｂｅｒ」と題された、共に譲渡された米国特許第５，５５８，７１７号に説明されており、全体を参照により本明細書に組み込まれる。
[0084]リフト機構およびモーター３２（図５Ａ）は、ウェーハがロボットブレード（図示せず）によって、チャンバ１０の側部の挿入／除去開口２６を介してチャンバ１５の本体に対して転送されるに伴って、ヒーターペデスタルアセンブリ１２およびこのウェーハリフトピン１２ｂを上昇および／または下降させることができる。モーター３２は処理位置１４と下部ウェーハロード位置間でペデスタル１２を上昇および／または下降させることができる。供給ライン、ガス送出システム、スロットルバルブ、ＲＦ電源およびチャンバに接続されているモーター、バルブまたは流れコントローラ、および基板加熱システムは、このうちの一部のみが示されているコントロールライン全体でシステムコントローラによってコントロール可能である。コントローラは、コントローラのコントロール下の適切なモーターによって移動されるスロットルバルブおよびサセプターなどの移動可能な機械的アセンブリの位置を判断するための光学センサーからのフィードバックに左右される可能性がある。
[0085]例示的実施形態では、システムコントローラは、ハードディスクドライブ（メモリ）と、フロッピーディスクドライブとプロセッサとを含むことができる。プロセッサはシングルボードコンピュータ（ＳＢＣ）と、アナログおよびディジタル入力／出力ボードと、インタフェースボードと、ステッパーモーターコントローラボードとを含有してもよい。ＣＶＤシステム１０の種々のパーツは、ボードと、カードケージと、コネクタの寸法およびタイプとを定義するＶｅｒｓａ Ｍｏｄｕｌａｒ Ｅｕｒｏｐｅａｎ（ＶＭＥ）基準に準拠することが可能である。ＶＭＥ基準は、１６ビットデータバスおよび２４ビットアドレスバスを有するバス構造を定義可能である。
[0086]システムコントローラは、ＣＶＤマシーンのアクティビティをコントロール可能である。システムコントローラ実行システムはソフトウェアをコントロール可能であり、これはメモリなどのコンピュータ読み取り可能な媒体に記憶されているコンピュータプログラムである。一部の実施形態では、メモリはハードディスクドライブまたは他の種類のメモリであってもよい。コンピュータプログラムは、タイミング、ガスの混合物、チャンバ圧力、チャンバ温度、ＲＦ電力レベル、サセプター位置および特定のプロセスの他のパラメータを記す複数のセットの命令を含むことができる。例えばフロッピーディスクや他の適切なドライブを含む他のメモリデバイスに記憶されている他のコンピュータプログラムが、コントローラを操作するために使用されてもよい。
[0087]基板上に膜を堆積するプロセスや、チャンバ１５をクリーニングするプロセスは、コントローラによって実行されるコンピュータプログラム製品を使用して具現化可能である。コンピュータプログラムコードは任意の従来のコンピュータ読み取り可能なプログラミング言語、例えば６８０００アセンブリ言語、Ｃ、Ｃ＋＋、Ｐａｓｃａｌ、Ｆｏｒｔｒａｎなどで記述可能である。適切なプログラムコードが、従来のテキストエディタを使用して単一のファイルや複数のファイルに入力され、かつ、コンピュータのメモリシステムなどのコンピュータ使用可能な媒体に記憶および具体化される。入力されたコードテキストがハイレベル言語である場合、コードはコンパイルされて、得られるコンパイラコードは次いで、プリコンパイルＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）ライブラリルーチンのオブジェクトコードとリンクされる。リンクされたコンパイル済みオブジェクトコードを実行するために、システムユーザーはオブジェクトコードを呼び出し、コンピュータシステムにコードをメモリにロードさせる。ＣＰＵは次いでコードを読み取りかつ実行して、プログラムで識別されたタスクを実行する。
[0088]ユーザーとコントローラ３４間のインタフェースは、１つ以上のチャンバを含むこともある基板処理システムにおけるシステムモニターおよびＣＶＤシステム１０の簡略図である図５Ｂに示されているＣＲＴモニター５０ａおよびライトペン５０ｂを介するものであってもよい。一部の実施形態では、２つのモニター５０ａが使用可能であり、一方はオペレータ用のクリーンルーム壁に搭載され、他方はサービス技術者用の壁の背後にある。モニター５０ａは同じ情報を同時に表示可能である。一部の実施形態では、ライトペン５０ｂのみが有効化される場合がある。ライトペン５０ｂの先端のライトセンサーはＣＲＴディスプレイによって発光された光を検出することができる。特定のスクリーンや機能を選択するために、オペレータはディスプレイスクリーンの指定エリアにタッチすることができ、ペン５０ｂのボタンを押す。タッチされたエリアはそのハイライト色を変更することができ、あるいは新たなメニューやスクリーンが表示されて、ライトペンとディスプレイスクリーン間の通信を確認する。キーボード、マウス、あるいは他のポインティングまたは通信デバイスなどの他のデバイスが、ライトペン５０ｂの代わりに、またはこれに加えて使用されてもよく、ユーザーがコントローラ３４と通信できるようにする。
[0089]図５Ａは、ガス分布フェースプレート１３ａおよびガス分布マニホルド１１を含むプロセスチャンバ１５の蓋アセンブリ１５ｂに搭載された遠隔プラズマ発生器６０を示している。搭載アダプター６４は、図５Ａに最もよく見られるように、遠隔プラズマ発生器６０を蓋アセンブリ１５ｂに搭載することができる。アダプター６４は金属から作られることが可能である。アダプター６４はホール９５を含む場合があり、これはセラミック分離器６６に結合されている。混合デバイス７０は、ガス分布マニホルド１１（図５Ａ）の上流側に結合されてもよい。混合デバイス７０は、プロセスガスを混合するための混合ブロックのスロット内部に配置された混合挿入７２を含むことができる。セラミック分離器６６は、搭載アダプター６４と混合デバイス７０（図５Ａ）間に置かれることが可能である。セラミック分離器６６は、Ａｌ２Ｏ３（純度９９％）、Ｔｅｆｌｏｎ（登録商標）などのセラミック材料から作られてもよい。混合デバイス７０およびセラミック分離器６６は、インストールされる場合、蓋アセンブリ１５ｂの一部を形成してもよい。分離器６６は金属アダプター６４を混合デバイス７０およびガス分布マニホルド１１から分離して、より詳細に後述されるように、二次プラズマのポテンシャルを最小化して蓋アセンブリ１５ｂを形成することができる。３方向バルブは、直接または遠隔プラズマ発生器６０を介し、プロセスチャンバ１５へのプロセスガスの流れをコントロール可能である。
[0090]遠隔プラズマ発生器６０は望ましくは、高価かつ時間のかかる修正なしで蓋アセンブリ１５ｂに便宜的に搭載され、かつ既存のチャンバに容易に組み込まれることが可能なコンパクトな内蔵型ユニットであってもよい。適切なユニットの１つは、Ａｐｐｌｉｅｄ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．ｏｆ Ｗｏｂｕｒｎ，Ｍａｓｓから入手可能なＡＳＴＲＯＮ（登録商標）発生器であってもよい。ＡＳＴＲＯＮ（登録商標）発生器は、プロセスガスを解離させるために低電界トロイダルプラズマを利用する。一例では、プラズマは、ＮＦ３などのフッ素含有ガスおよびアルゴンなどのキャリアガスを含むプロセスガスを解離して、プロセスチャンバ１５における膜堆積物をクリーニングするために使用される自由なフッ素を発生させる。
例示的エッチングシステム
[0091]エッチングプロセスを具現化可能なエッチングシステムは、例えば、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．ｏｆ Ｓａｎｔａ Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉａから入手可能なＳｉＣｏｎｉＴＭ Ｐｒｅｃｌｅａｎチャンバ／システムを含んでもよい。
[0092]図６は、例示的エッチングチャンバの概略断面図である。エッチングチャンバ６００はチャンバ壁６３０を含むことがある。エッチングチャンバ６００は、プロセスチャンバ内にセンタリングされたペデスタル６２０上に静止する基板１００にプロセスプラズマ６１５を分散するためのチューブ、パイプおよび／またはマニホルドなどのプラズマ分布装置６１０を含んでもよい。エッチングチャンバ６００はプラズマ分布装置６１０を介してプラズマ発生器６０５に結合されてもよい。プラズマ発生器６０５はプラズマ６１５を発生させるように構成される。基板１００は、ピン６４０によってシャワーヘッド６５０に近い下部位置／上部位置間でコントロール可能に移動されてもよい。基板１００はトレンチ１１５および（図１Ｂに示されている）誘電層１２０をその上に形成してもよい。
[0093]一部の実施形態では、プラズマ分布装置６１０は、例えば図２〜４と関連して説明されたステップ２３０、３３０、４３０、３１４および４４２によって発生されたプラズマ６１５を処理チャンバ６００に導入してもよい。一部の実施形態では、エッチングプラズマ６１５の供給ラインは（i）チャンバへのプロセスプラズマの流れを自動的または手動でシャットオフするために使用可能な複数の安全シャットオフバルブ（図示せず）と、（ii）供給ラインを介してプラズマ６１５の流れを測定する質量流コントローラ（図示せず）とを含むことがある。
[0094]再度図６を参照すると、チャンバ壁６３０は、この上へのエッチャントおよび／または副生成物の凝縮を実質的に防止する温度を有することができる。一部の実施形態では、ペデスタル６２０は、約−１００℃〜約１，０００℃（例えば、約−５０℃〜約２００℃）の所望の温度を提供して、基板１００の表面、つまり基板１００上の誘電層１２０にエッチャントを凝縮させるように動作可能であってもよい。エッチャントは、その後、図２〜図４と関連して上述された固体生成物を発生させるために、基板１００上に形成された誘電層１２０と望ましく相互作用することもある。副生成物の発生後、ピン６４０は、シャワーヘッド６５０に近づく基板１００を持ち上げることもある。シャワーヘッド６５０は、約−５０℃〜約１，０００℃のプロセス温度を提供するように動作可能であってもよい。一部の実施形態では、シャワーヘッド６５０は、固体生成物を分解および／または昇華させて誘電層１２０およびライナーの一部を除去するための、図２〜図４と関連して上述されたステップ２４０、３４０、４４０、３１６および４４４を実行してもよい。
[0095]再度図６を参照すると、少なくとも１つのポンプチャネル６６０が、副生成物および／または分解済みガスを望ましく除去するためにエッチングチャンバ６００内に構成されてもよい。ポンプチャネル６６０は、副生成物が望ましく除去されるように、例えばポンプやモーターに結合されてもよい。一部の実施形態では、ポンプチャネル６６０は、副生成物が望ましく除去可能な少なくとも１つのアパーチャ（図示せず）を有してもよい。
[0096]一部の実施形態では、ＲＦ電源（図示せず）は、フッ素含有前駆体および水素含有前駆体を含むプロセスガスを励起してプラズマ６１５を形成するためのプラズマ発生器６０５に結合されてもよい。ＲＦ電源は、約５ワット〜３，０００ワットのＲＦ電力を提供するように動作可能であってもよい。ＲＦ電源は、約１００ｋＨｚ〜約６４ＭＨｚのＲＦ周波数で電力を供給してもよい。
[0097]システムコントローラ（図示せず）は、エッチングシステムのアクティビティのすべてをコントロール可能である。システムコントローラはシステムコントロールソフトウェアを実行し、これはメモリなどのコンピュータ読み取り可能な媒体に記憶されたコンピュータプログラムである。一部の実施形態では、メモリはハードディスクドライブであるが、メモリは他の種類のメモリであってもよい。コンピュータプログラムは、タイミング、ガスの混合物、チャンバ圧力、チャンバ温度、および特定のプロセスの他のパラメータを記す複数のセットの命令を含む。例えばフロッピーディスクや他の適切なドライブを含むメモリデバイスに記憶されている他のコンピュータプログラムもまたコントローラを操作するために使用されてもよい。
[0098]基板上の膜の一部をエッチングするためのプロセスが、上記のコントローラによって実行されるコンピュータプログラム製品を使用して具現化可能である。コンピュータプログラムコードは任意の従来のコンピュータ読み取り可能なプログラミング言語、例えば６８０００アセンブリ言語、Ｃ、Ｃ＋＋、Ｐａｓｃａｌ、Ｆｏｒｔｒａｎなどで記述可能である。適切なプログラムコードが、従来のテキストエディタを使用して単一のファイルまたは複数のファイルに入力され、またコンピュータのメモリシステムなどのコンピュータ使用可能な媒体に記憶または具体化される。入力されたコードテキストがハイレベル言語である場合、コードはコンパイルされ、また得られるコンパイラコードは次いで、プリコンパイルＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）ライブラリルーチンのオブジェクトコードとリンクされる。リンクされたコンパイル済みオブジェクトコードを実行するために、システムユーザーはオブジェクトコードを呼び出して、コンピュータシステムにコードをメモリにロードさせる。ＣＰＵはそしてコードを読み取りかつ実行して、プログラムで識別されたタスクを実行する。
[0099]複数の実施形態について説明してきたが、種々の修正、代替構成および同等物が本発明の主旨から逸脱することなく使用可能であることが当業者によって認識されるであろう。加えて、多数の周知のプロセスおよび要素については、本発明を不必要に妨害することを回避するために、説明しなかった。従って、上記説明は本発明の範囲を制限するものととられるべきではない。
[0100]一連の値が提供される場合、この範囲の上限と下限の間の、文脈が明確に示さない限り下限の単位の小数第１位までの各中間値もまた具体的に開示される点が理解される。上記範囲における規定値または中間値とこの規定範囲の他の規定または中間値との間の各より小さな範囲が包含される。これらのより小さな範囲の上限および下限は独立してこの範囲に含まれたり排除されたりしてもよく、限界値がより小さな範囲に両方とも含まれる場合または両方とも含まれない場合の各範囲もまた本発明に包含されており、規定範囲において具体的に排除された限界に付される。規定範囲が限界値の一方または両方を含む場合、これらの含まれている限界値のいずれかまたは両方を排除する範囲もまた含まれる。
[0101]文中および添付の請求項で使用されるように、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明確に示さない限り複数形も含んでいる。従って、例えば「一方法」という表記は複数のこのような方法を含んでおり、「前駆体」という表記は、１つ以上の前駆体、および当業者に公知の同等物などを含んでいる。
[0102]また用語「ｃｏｍｐｒｉｓｅ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅ」、「ｉｎｃｌｕｄｉｎｇ」および「ｉｎｃｌｕｄｅｓ」は、本明細書および以下の請求項で使用される場合には、規定の特徴部、整数、コンポーネントまたはステップの有無を特定することを意図しているが、１つ以上の他の特徴部、整数、コンポーネント、ステップ、動作またはグループの有無や追加を除外することはない。
例示的浅型トレンチ分離構造を形成するための例示的プロセス方法を示す概略図である。 例示的浅型トレンチ分離構造を形成するための例示的プロセス方法を示す概略図である。 例示的浅型トレンチ分離構造を形成するための例示的プロセス方法を示す概略図である。 例示的浅型トレンチ分離構造を形成するための例示的プロセス方法を示す概略図である。 例示的浅型トレンチ分離構造を形成するステップの例示的フローチャートを示す概略図である。 例示的トレンチ分離構造を形成するための例示的プロセスの概略フローチャートである。 例示的トレンチ分離構造を形成するための例示的プロセスの概略フローチャートである。 例示的薄膜堆積システムの垂直断面図を示している。 薄膜堆積システムの例示的システムモニター／コントローラコンポーネントの簡略図である。 例示的エッチングシステムの概略断面図である。
符号の説明
１０…ＣＶＤシステム、１１…マニホルド、１２…ペデスタル、１３ａ…ガス分布フェースプレート、１５…処理チャンバ、１５ａ…チャンバ壁、１５ｂ…チャンバ蓋アセンブリ、１６…スロット、１７…プレナム、１９…上部誘電ライニング、２０…円形チャンバ蓋、２１…横方向延長部分、２３…排出通路、２４…シャットオフバルブ、２５…排出出口、２６…挿入／除去開口、３２…モーター、３４…コントローラ、５０ａ…ＣＲＴモーター、５０ｂ…ライトペン、６０…遠隔プラズマ発生器、６４…アダプター、６６分離器、７０…混合デバイス、７２…混合挿入、１００…基板、１０５…パッド誘電層、１１０…パッド誘電層、１１５…トレンチ、１２０…誘電層、１３０…エッチングプロセス、１４０…誘電層、２００…例示的プロセス。６００…エッチングチャンバ、６１０…プラズマ分布装置、６１５…プラズマ、６２０…ペデスタル、６３０…チャンバ壁、６４０…ピン、６５０…シャワーヘッド。

Claims (25)

  1. 半導体構造を形成するための方法であって、
    基板の表面にわたって複数の特徴部を形成するステップであって、少なくとも１つの空間が２つの隣接する特徴部間にあるステップと、
    前記特徴部上かつ前記少なくとも１つの空間内に第１の誘電層を形成するステップと、
    前記第１の誘電層の一部を、第１の前駆体および第２の前駆体から導出された反応剤と相互作用させて第１の固体生成物を形成するステップと、
    前記第１の固体生成物を分解して、前記第１の誘電層の前記一部を実質的に除去するステップと、
    第２の誘電層を形成して、前記少なくとも１つの空間を実質的に充填するステップと、
    を備える方法。
  2. 複数の特徴部を形成するステップが、少なくとも複数のトレンチ、導電性ライン、開口およびトランジスタゲートを形成する工程を備える、請求項１に記載の方法。
  3. 前記第１の誘電層を形成するステップが酸化シリコン層を形成する工程を備える、請求項１に記載の方法。
  4. 前記第１の誘電層の前記一部を反応剤と相互作用させるステップが、
    前記第１の前駆体および前記第２の前駆体をイオン化する工程と、
    前記イオン化された第１の前駆体および前記イオン化された第２の前駆体を、前記第１の誘電層の前記一部と相互作用させる工程と、
    を備える、請求項１に記載の方法。
  5. 前記第１の前駆体がアンモニア（ＮＨ３）であり、前記第２の前駆体が三フッ化窒素（ＮＦ３）である、請求項１に記載の方法。
  6. 前記第１の誘電層の前記一部を前記反応剤と相互作用させるステップが、
    前記第１の誘電層の前記一部を前記第１の前駆体および前記第２の前駆体と相互作用させる工程を備える、請求項１に記載の方法。
  7. 前記第１の前駆体がアンモニア（ＮＨ３）であり、前記第２の前駆体がフッ化水素（ＨＦ）である、請求項１に記載の方法。
  8. 前記第１の誘電層を形成するステップが窒化シリコン層を形成する工程を備える、請求項１に記載の方法。
  9. 前記第１の誘電層の前記一部を反応剤と相互作用させるステップが、
    前記第１の前駆体および前記第２の前駆体をイオン化する工程と、
    前記窒化シリコン層の前記一部を、前記イオン化された第１の前駆体および前記イオン化された第２の前駆体と相互作用させる工程と、
    を備える、請求項８に記載の方法。
  10. 前記第１の前駆体が水素（Ｈ２）であり、前記第２の前駆体が三フッ化窒素（ＮＦ３）である、請求項９に記載の方法。
  11. 前記第１の固体生成物を分解するステップが、前記第１の固体生成物を熱処置して、前記第１の固体生成物を実質的に昇華させる工程を備える、請求項１に記載の方法。
  12. 前記第１の固体生成物を分解するステップが、前記生成物を液体溶液に溶解させる工程を備える、請求項１に記載の方法。
  13. 前記液体溶液が水または極性溶媒を備える、請求項１２に記載の方法。
  14. 前記第１の誘電層の下にライナーを形成するステップをさらに備えており、前記第１の誘電層対前記ライナーのエッチング選択率が約５：１以上である、請求項１に記載の方法。
  15. 前記ライナーの一部を、第３の前駆体および第４の前駆体から導出された反応剤と相互作用させて第２の固体生成物を発生させるステップと、
    前記第２の固体生成物を分解して、前記ライナーの前記一部を除去するステップと、
    をさらに備える、請求項１４に記載の方法。
  16. 前記第１の誘電層の別の部分を、第３の前駆体および第４の前駆体から導出された反応剤と相互作用させて、第２の固体生成物を発生させるステップと、
    前記第２の固体生成物を分解して、前記第１の誘電層の前記別の部分を除去するステップと、
    をさらに備える、請求項１に記載の方法。
  17. 前記第１の誘電層を前記特徴部上かつ前記少なくとも１つの空間内に形成するステップが約６００Ｔｏｒｒ以上のプロセス圧力を有する、請求項１に記載の方法。
  18. 前記第１の固体生成物を分解するステップが、前記除去された第１の誘電層の傾斜側壁と、前記除去された第１の誘電層の底部との間の角度を約８７°以下に形成する、請求項１に記載の方法。
  19. 底部および側壁を有する半導体構造に誘電材料を堆積するための方法であって、
    前記構造の前記底部および側壁上に第１の誘電層を形成するステップであって、前記層が前記構造を部分的に充填するステップと、
    前記第１の誘電層の一部を、第１の前駆体および第２の前駆体から導出された反応剤と相互作用させて第１の固体生成物を形成するステップと、
    前記第１の固体生成物を熱処置して、前記第１の固体生成物を実質的に昇華させて、前記構造に傾斜開口を形成するステップと、
    第２の誘電層を形成して、前記空間を実質的に充填するステップと、
    を備える方法。
  20. 前記構造がギャップであり、前記ギャップの前記底部と前記側壁のうちの１つとの間に形成された第１の角度が約８９°〜約９１°に及び、前記傾斜開口の側壁と底部との間の第２の角度が８７°未満である、請求項１９に記載の方法。
  21. 前記第１の誘電層の前記一部を反応剤と相互作用させるステップが、
    前記第１の前駆体および前記第２の前駆体からプラズマを形成する工程と、
    前記プラズマを前記第１の誘電層の前記一部と相互作用させる工程と、
    を備える、請求項２０に記載の方法。
  22. 前記第１の前駆体がアンモニア（ＮＨ３）であり、前記第２の前駆体が三フッ化窒素（ＮＦ３）またはフッ化水素（ＨＦ）である、請求項２１に記載の方法。
  23. 前記第１の誘電層の前記一部を反応剤と相互作用させるステップが、
    前記第１の前駆体および前記第２の前駆体をエッチングチャンバに導入する工程と、
    前記第１の誘電層の前記一部を前記第１の前駆体および前記第２の前駆体と相互作用させる工程と、
    を備える、請求項２１に記載の方法。
  24. 前記第１の誘電層を形成するステップが窒化シリコン層を形成するステップを備える、請求項１９に記載の方法。
  25. 前記第１の誘電層の前記一部を反応剤と相互作用させるステップが、
    前記第２の前駆体をイオン化する工程と、
    前記第１の前駆体および前記イオン化された第２の前駆体をエッチングチャンバに導入する工程と、
    前記窒化シリコンの前記一部を前記第１の前駆体および前記イオン化された第２の前駆体と相互作用させる工程と、
    を備える、請求項２４に記載の方法。
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CN (2) CN101299417B (ja)
TW (1) TWI389251B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012506149A (ja) * 2008-10-16 2012-03-08 アプライド マテリアルズ インコーポレイテッド 低いエッチング速度の誘電体ライナを用いたギャップ充填の改善
JP2012199306A (ja) * 2011-03-18 2012-10-18 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2012209394A (ja) * 2011-03-29 2012-10-25 Tokyo Electron Ltd 成膜装置及び成膜方法
JP2015088562A (ja) * 2013-10-29 2015-05-07 東京エレクトロン株式会社 シリコン酸炭窒化物膜、シリコン酸炭化物膜、シリコン酸窒化物膜の成膜方法および成膜装置
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
JP2016051884A (ja) * 2014-09-02 2016-04-11 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP2018152424A (ja) * 2017-03-10 2018-09-27 東京エレクトロン株式会社 成膜方法
KR20190099458A (ko) * 2016-12-31 2019-08-27 레르 리키드 쏘시에떼 아노님 뿌르 레？드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 저-k 에치 공정 동안 측벽 손상을 최소화하는 방법

Families Citing this family (217)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115516B2 (en) * 2001-10-09 2006-10-03 Applied Materials, Inc. Method of depositing a material layer
US8176101B2 (en) * 2006-02-07 2012-05-08 Google Inc. Collaborative rejection of media for physical establishments
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
US8357435B2 (en) 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
JP5691074B2 (ja) * 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9159808B2 (en) * 2009-01-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etch-back process for semiconductor devices
US8404561B2 (en) 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8211808B2 (en) * 2009-08-31 2012-07-03 Applied Materials, Inc. Silicon-selective dry etch for carbon-containing films
KR20110024629A (ko) * 2009-09-02 2011-03-09 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
US8501629B2 (en) * 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
SG181670A1 (en) * 2009-12-30 2012-07-30 Applied Materials Inc Dielectric film growth with radicals produced using flexible nitrogen/hydrogen ratio
US8329262B2 (en) 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
CN102754193A (zh) 2010-01-06 2012-10-24 应用材料公司 使用氧化物衬垫的可流动电介质
KR101837648B1 (ko) 2010-01-07 2018-04-19 어플라이드 머티어리얼스, 인코포레이티드 라디칼-컴포넌트 ｃｖｄ를 위한 인­시츄 오존 경화
US8173516B2 (en) * 2010-02-11 2012-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shallow trench isolation structure
WO2011109148A2 (en) 2010-03-05 2011-09-09 Applied Materials, Inc. Conformal layers by radical-component cvd
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8435902B2 (en) * 2010-03-17 2013-05-07 Applied Materials, Inc. Invertable pattern loading with dry etch
US9024273B2 (en) * 2010-04-20 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Method to generate molecular ions from ions with a smaller atomic mass
US8475674B2 (en) * 2010-04-30 2013-07-02 Applied Materials, Inc. High-temperature selective dry etch having reduced post-etch solid residue
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US8741778B2 (en) * 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8329552B1 (en) 2011-07-22 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN102427049A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 一种提高浅沟槽隔离制程均匀度的方法
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) * 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8927390B2 (en) * 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8461016B2 (en) 2011-10-07 2013-06-11 Micron Technology, Inc. Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP5794949B2 (ja) * 2012-05-29 2015-10-14 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
US9347696B2 (en) * 2012-06-05 2016-05-24 Applied Materials, Inc. Compact ampoule thermal management system
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
KR101401455B1 (ko) * 2012-10-17 2014-05-30 피에스케이 주식회사 기판 처리 방법
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
CN103531521A (zh) * 2013-10-18 2014-01-22 上海华力微电子有限公司 浅沟槽隔离结构的形成方法
CN103515289A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 一种浅沟槽隔离结构的形成方法
CN103515291A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 浅沟槽隔离结构的形成方法
US9472416B2 (en) * 2013-10-21 2016-10-18 Applied Materials, Inc. Methods of surface interface engineering
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
CN103545243B (zh) * 2013-11-13 2016-06-29 上海华力微电子有限公司 一种浅沟槽隔离结构的形成方法
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
CN104752310A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
CN103928387A (zh) * 2014-04-28 2014-07-16 上海集成电路研发中心有限公司 浅沟槽隔离结构的填充方法、半导体器件的制备方法
CN105448801A (zh) * 2014-05-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种形成浅沟槽隔离的方法
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
JP6494226B2 (ja) * 2014-09-16 2019-04-03 東京エレクトロン株式会社 エッチング方法
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
JP6250513B2 (ja) * 2014-10-03 2017-12-20 信越化学工業株式会社 塗布型ケイ素含有膜形成用組成物、基板、及びパターン形成方法
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9564341B1 (en) 2015-08-04 2017-02-07 Applied Materials, Inc. Gas-phase silicon oxide selective etch
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10256076B2 (en) 2015-10-22 2019-04-09 Applied Materials, Inc. Substrate processing apparatus and methods
JP6597296B2 (ja) * 2015-12-25 2019-10-30 東京エレクトロン株式会社 基板処理方法
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
WO2019066830A1 (en) * 2017-09-28 2019-04-04 Intel Corporation FILLING OPENINGS BY COMBINING FLUID AND NON-FLUID PROCESSES
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US11251047B2 (en) * 2017-11-13 2022-02-15 Applied Materials, Inc. Clog detection in a multi-port fluid delivery system
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
JP7004608B2 (ja) * 2018-05-11 2022-01-21 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10991805B2 (en) * 2018-07-31 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US10714347B2 (en) 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
EP3667745B1 (en) * 2018-12-10 2023-03-22 IMEC vzw Method for obtaining light emitting diodes reconstituted over a carrier substrate
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN110265402B (zh) * 2019-06-27 2020-09-18 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US11164878B2 (en) 2020-01-30 2021-11-02 International Business Machines Corporation Interconnect and memory structures having reduced topography variation formed in the BEOL
CN112366205B (zh) * 2020-11-09 2021-10-22 长江存储科技有限责任公司 一种半导体器件及其制备方法
WO2023159012A1 (en) * 2022-02-15 2023-08-24 Lam Research Corporation High pressure inert oxidation and in-situ annealing process to improve film seam quality and wer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02256235A (ja) * 1988-12-27 1990-10-17 Toshiba Corp 表面処理方法
JP2001135622A (ja) * 1999-10-25 2001-05-18 Samsung Electronics Co Ltd 酸化膜除去法及び酸化膜除去のための半導体製造装置
JP2001267536A (ja) * 2000-03-07 2001-09-28 Samsung Electronics Co Ltd 半球形粒子膜を備えた半導体素子の製造方法
JP2002141349A (ja) * 2000-08-24 2002-05-17 Applied Materials Inc Ｈｄｐ−ｃｖｄを用いて高いアスペクト比のギャップ充填を達成するためのガス化学サイクリング
JP2002517089A (ja) * 1998-05-22 2002-06-11 アプライド マテリアルズ インコーポレイテッド 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法
WO2006069085A2 (en) * 2004-12-21 2006-06-29 Applied Materials, Inc. An in-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3205345A1 (de) * 1982-02-15 1983-09-01 Philips Patentverwaltung Gmbh, 2000 Hamburg "verfahren zur herstellung von fluordotierten lichtleitfasern"
US4690746A (en) * 1986-02-24 1987-09-01 Genus, Inc. Interlayer dielectric process
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US4960488A (en) * 1986-12-19 1990-10-02 Applied Materials, Inc. Reactor chamber self-cleaning process
DE3856483T2 (de) * 1987-03-18 2002-04-18 Toshiba Kawasaki Kk Verfahren zur Herstellung von Dünnschichten
US4851370A (en) * 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JPH0258836A (ja) 1988-08-24 1990-02-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4894352A (en) * 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride
US5030319A (en) * 1988-12-27 1991-07-09 Kabushiki Kaisha Toshiba Method of oxide etching with condensed plasma reaction product
US5061838A (en) * 1989-06-23 1991-10-29 Massachusetts Institute Of Technology Toroidal electron cyclotron resonance reactor
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JP2960466B2 (ja) * 1990-03-19 1999-10-06 株式会社日立製作所 半導体デバイスの配線絶縁膜の形成方法及びその装置
US5089442A (en) * 1990-09-20 1992-02-18 At&T Bell Laboratories Silicon dioxide deposition method using a magnetic field and both sputter deposition and plasma-enhanced cvd
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JP3206916B2 (ja) 1990-11-28 2001-09-10 住友電気工業株式会社 欠陥濃度低減方法、紫外線透過用光学ガラスの製造方法及び紫外線透過用光学ガラス
EP0519079B1 (en) * 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
JP2697315B2 (ja) 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JPH04341568A (ja) * 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
DE69224640T2 (de) 1991-05-17 1998-10-01 Lam Res Corp VERFAHREN ZUR BESCHICHTUNG EINES SIOx FILMES MIT REDUZIERTER INTRINSISCHER SPANNUNG UND/ODER REDUZIERTEM WASSERSTOFFGEHALT
JP2699695B2 (ja) * 1991-06-07 1998-01-19 日本電気株式会社 化学気相成長法
US5279865A (en) * 1991-06-28 1994-01-18 Digital Equipment Corporation High throughput interlevel dielectric gap filling process
JPH05226480A (ja) * 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
US5290382A (en) * 1991-12-13 1994-03-01 Hughes Aircraft Company Methods and apparatus for generating a plasma for "downstream" rapid shaping of surfaces of substrates and films
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
JP2792335B2 (ja) * 1992-05-27 1998-09-03 日本電気株式会社 半導体装置の製造方法
US5252178A (en) * 1992-06-24 1993-10-12 Texas Instruments Incorporated Multi-zone plasma processing method and apparatus
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
US5271972A (en) 1992-08-17 1993-12-21 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5756402A (en) * 1992-12-28 1998-05-26 Kabushiki Kaisha Toshiba Method of etching silicon nitride film
US5624582A (en) * 1993-01-21 1997-04-29 Vlsi Technology, Inc. Optimization of dry etching through the control of helium backside pressure
US5302233A (en) * 1993-03-19 1994-04-12 Micron Semiconductor, Inc. Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
US5416048A (en) * 1993-04-16 1995-05-16 Micron Semiconductor, Inc. Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage
US5505816A (en) 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
US5468342A (en) 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5563105A (en) * 1994-09-30 1996-10-08 International Business Machines Corporation PECVD method of depositing fluorine doped oxide using a fluorine precursor containing a glass-forming element
US5571576A (en) 1995-02-10 1996-11-05 Watkins-Johnson Method of forming a fluorinated silicon oxide layer using plasma chemical vapor deposition
US6039851A (en) * 1995-03-22 2000-03-21 Micron Technology, Inc. Reactive sputter faceting of silicon dioxide to enhance gap fill of spaces between metal lines
US5571577A (en) * 1995-04-07 1996-11-05 Board Of Trustees Operating Michigan State University Method and apparatus for plasma treatment of a surface
US20010028922A1 (en) * 1995-06-07 2001-10-11 Sandhu Gurtej S. High throughput ILD fill process for high aspect ratio gap fill
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
JPH09106899A (ja) * 1995-10-11 1997-04-22 Anelva Corp プラズマｃｖｄ装置及び方法並びにドライエッチング装置及び方法
US5599740A (en) * 1995-11-16 1997-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Deposit-etch-deposit ozone/teos insulator layer method
DE69623651T2 (de) * 1995-12-27 2003-04-24 Lam Res Corp Verfahren zur füllung von gräben auf einer halbleiterscheibe
US5679606A (en) * 1995-12-27 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. method of forming inter-metal-dielectric structure
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
US5872052A (en) * 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
US5648175A (en) * 1996-02-14 1997-07-15 Applied Materials, Inc. Chemical vapor deposition reactor system and integrated circuit
US5858876A (en) * 1996-04-01 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Simultaneous deposit and etch method for forming a void-free and gap-filling insulator layer upon a patterned substrate layer
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
US6313035B1 (en) * 1996-05-31 2001-11-06 Micron Technology, Inc. Chemical vapor deposition using organometallic precursors
US6170428B1 (en) * 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
US5661093A (en) * 1996-09-12 1997-08-26 Applied Materials, Inc. Method for the stabilization of halogen-doped films through the use of multiple sealing layers
US5804259A (en) * 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US5939831A (en) * 1996-11-13 1999-08-17 Applied Materials, Inc. Methods and apparatus for pre-stabilized plasma generation for microwave clean applications
FR2756663B1 (fr) 1996-12-04 1999-02-26 Berenguer Marc Procede de traitement d'un substrat semi-conducteur comprenant une etape de traitement de surface
US5953635A (en) * 1996-12-19 1999-09-14 Intel Corporation Interlayer dielectric with a composite dielectric stack
US5913140A (en) * 1996-12-23 1999-06-15 Lam Research Corporation Method for reduction of plasma charging damage during chemical vapor deposition
US5800621A (en) * 1997-02-10 1998-09-01 Applied Materials, Inc. Plasma source for HDP-CVD chamber
US6013584A (en) * 1997-02-19 2000-01-11 Applied Materials, Inc. Methods and apparatus for forming HDP-CVD PSG film used for advanced pre-metal dielectric layer applications
US6479373B2 (en) 1997-02-20 2002-11-12 Infineon Technologies Ag Method of structuring layers with a polysilicon layer and an overlying metal or metal silicide layer using a three step etching process with fluorine, chlorine, bromine containing gases
US6190233B1 (en) * 1997-02-20 2001-02-20 Applied Materials, Inc. Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
US5990000A (en) 1997-02-20 1999-11-23 Applied Materials, Inc. Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
US6059643A (en) * 1997-02-21 2000-05-09 Aplex, Inc. Apparatus and method for polishing a flat surface using a belted polishing pad
US5850105A (en) 1997-03-21 1998-12-15 Advanced Micro Devices, Inc. Substantially planar semiconductor topography using dielectrics and chemical mechanical polish
US6030666A (en) * 1997-03-31 2000-02-29 Lam Research Corporation Method for microwave plasma substrate heating
US5968610A (en) * 1997-04-02 1999-10-19 United Microelectronics Corp. Multi-step high density plasma chemical vapor deposition process
US6204200B1 (en) * 1997-05-05 2001-03-20 Texas Instruments Incorporated Process scheme to form controlled airgaps between interconnect lines to reduce capacitance
US6189483B1 (en) * 1997-05-29 2001-02-20 Applied Materials, Inc. Process kit
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6136685A (en) * 1997-06-03 2000-10-24 Applied Materials, Inc. High deposition rate recipe for low dielectric constant films
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6150628A (en) 1997-06-26 2000-11-21 Applied Science And Technology, Inc. Toroidal low-field reactive gas source
US6013191A (en) * 1997-10-27 2000-01-11 Advanced Refractory Technologies, Inc. Method of polishing CVD diamond films by oxygen plasma
US5976327A (en) 1997-12-12 1999-11-02 Applied Materials, Inc. Step coverage and overhang improvement by pedestal bias voltage modulation
US5920792A (en) * 1998-03-19 1999-07-06 Winbond Electronics Corp High density plasma enhanced chemical vapor deposition process in combination with chemical mechanical polishing process for preparation and planarization of intemetal dielectric layers
US6194038B1 (en) * 1998-03-20 2001-02-27 Applied Materials, Inc. Method for deposition of a conformal layer on a substrate
US6602434B1 (en) * 1998-03-27 2003-08-05 Applied Materials, Inc. Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window
US6395150B1 (en) * 1998-04-01 2002-05-28 Novellus Systems, Inc. Very high aspect ratio gapfill using HDP
US6030881A (en) * 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
KR100296137B1 (ko) * 1998-06-16 2001-08-07 박종섭 보호막으로서고밀도플라즈마화학기상증착에의한절연막을갖는반도체소자제조방법
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6074954A (en) 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
US6203863B1 (en) * 1998-11-27 2001-03-20 United Microelectronics Corp. Method of gap filling
US6197705B1 (en) * 1999-03-18 2001-03-06 Chartered Semiconductor Manufacturing Ltd. Method of silicon oxide and silicon glass films deposition
US6099697A (en) * 1999-04-13 2000-08-08 Applied Materials, Inc. Method of and apparatus for restoring a support surface in a semiconductor wafer processing system
US6503843B1 (en) * 1999-09-21 2003-01-07 Applied Materials, Inc. Multistep chamber cleaning and film deposition process using a remote plasma that also enhances film gap fill
US6335261B1 (en) * 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6372657B1 (en) * 2000-08-31 2002-04-16 Micron Technology, Inc. Method for selective etching of oxides
JP2002222934A (ja) * 2001-01-29 2002-08-09 Nec Corp 半導体装置およびその製造方法
US6740601B2 (en) 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
US6846745B1 (en) * 2001-08-03 2005-01-25 Novellus Systems, Inc. High-density plasma process for filling high aspect ratio structures
US6596654B1 (en) * 2001-08-24 2003-07-22 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6794290B1 (en) * 2001-12-03 2004-09-21 Novellus Systems, Inc. Method of chemical modification of structure topography
US6677247B2 (en) * 2002-01-07 2004-01-13 Applied Materials Inc. Method of increasing the etch selectivity of a contact sidewall to a preclean etchant
US6869880B2 (en) * 2002-01-24 2005-03-22 Applied Materials, Inc. In situ application of etch back for improved deposition into high-aspect-ratio features
US6908862B2 (en) * 2002-05-03 2005-06-21 Applied Materials, Inc. HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
US6802944B2 (en) * 2002-10-23 2004-10-12 Applied Materials, Inc. High density plasma CVD process for gapfill into high aspect ratio features
US6858532B2 (en) * 2002-12-10 2005-02-22 International Business Machines Corporation Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling
US6808748B2 (en) * 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US20040211357A1 (en) * 2003-04-24 2004-10-28 Gadgil Pradad N. Method of manufacturing a gap-filled structure of a semiconductor device
US7205240B2 (en) * 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
JP4239750B2 (ja) 2003-08-13 2009-03-18 セイコーエプソン株式会社 マイクロレンズ及びマイクロレンズの製造方法、光学装置、光伝送装置、レーザプリンタ用ヘッド、並びにレーザプリンタ
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7202172B2 (en) * 2003-12-05 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectronic device having disposable spacer
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
US20060051966A1 (en) * 2004-02-26 2006-03-09 Applied Materials, Inc. In-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber
US7390710B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
US7700479B2 (en) * 2006-11-06 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning processes in the formation of integrated circuit interconnect structures
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02256235A (ja) * 1988-12-27 1990-10-17 Toshiba Corp 表面処理方法
JP2002517089A (ja) * 1998-05-22 2002-06-11 アプライド マテリアルズ インコーポレイテッド 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法
JP2001135622A (ja) * 1999-10-25 2001-05-18 Samsung Electronics Co Ltd 酸化膜除去法及び酸化膜除去のための半導体製造装置
JP2001267536A (ja) * 2000-03-07 2001-09-28 Samsung Electronics Co Ltd 半球形粒子膜を備えた半導体素子の製造方法
JP2002141349A (ja) * 2000-08-24 2002-05-17 Applied Materials Inc Ｈｄｐ−ｃｖｄを用いて高いアスペクト比のギャップ充填を達成するためのガス化学サイクリング
WO2006069085A2 (en) * 2004-12-21 2006-06-29 Applied Materials, Inc. An in-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012506149A (ja) * 2008-10-16 2012-03-08 アプライド マテリアルズ インコーポレイテッド 低いエッチング速度の誘電体ライナを用いたギャップ充填の改善
JP2012199306A (ja) * 2011-03-18 2012-10-18 Tokyo Electron Ltd 成膜方法及び成膜装置
KR101514867B1 (ko) * 2011-03-18 2015-04-23 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
JP2012209394A (ja) * 2011-03-29 2012-10-25 Tokyo Electron Ltd 成膜装置及び成膜方法
KR101502205B1 (ko) * 2011-03-29 2015-03-12 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
JP2015088562A (ja) * 2013-10-29 2015-05-07 東京エレクトロン株式会社 シリコン酸炭窒化物膜、シリコン酸炭化物膜、シリコン酸窒化物膜の成膜方法および成膜装置
KR101874667B1 (ko) 2013-10-29 2018-07-04 도쿄엘렉트론가부시키가이샤 실리콘 산탄질화물막, 실리콘 산탄화물막, 실리콘 산질화물막의 성막 방법 및 성막 장치
JP2016051884A (ja) * 2014-09-02 2016-04-11 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20190099458A (ko) * 2016-12-31 2019-08-27 레르 리키드 쏘시에떼 아노님 뿌르 레？드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 저-k 에치 공정 동안 측벽 손상을 최소화하는 방법
KR102546860B1 (ko) 2016-12-31 2023-06-22 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 저-k 에치 공정 동안 측벽 손상을 최소화하는 방법
JP2018152424A (ja) * 2017-03-10 2018-09-27 東京エレクトロン株式会社 成膜方法

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