JPH0258836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0258836A JPH0258836A JP21030388A JP21030388A JPH0258836A JP H0258836 A JPH0258836 A JP H0258836A JP 21030388 A JP21030388 A JP 21030388A JP 21030388 A JP21030388 A JP 21030388A JP H0258836 A JPH0258836 A JP H0258836A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超ＬＳＩなどの高集積化に際し、多層配線にお
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
従来の技術
ＬＳＩの集積度が増すにつれ、配線を多層に積み重ねる
技術が用いられており、微細な配線間に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下ＣＶＤ法と記す）により
、微細な配線間へのＳｉｏ２膜等の絶縁膜の埋込みの検
討が種々なされている。例えば、第４図に示すように、
第４（ＮＡにおいて、Ｓｉ基板１００にＡ１配線パター
ン１０２ （１０２Ａ〜１０２（２）が形成されている
上にテトラエトキシシラン（ＴＥ０１）のような有機オ
キシシラン類を原料ガスとしてプラズマＣＶＤ法で酸素
と反応させ５ｉｎ２膜１０４を堆積する。上記例に示し
たように、有機オキシシランを用いたＳｉＯ２膜はシラ
ン系ガスの反応による５ｉｎ２膜に比ベオーバーハング
が少な（、良好な段差被覆性を有しているので、配線間
隙を埋込むのに適している。〔例えばＶＬＳ Ｉマルチ
レベル インターコネクション コンファレンス（Ｉ
Ｅ Ｅ Ｅ ＶＭ Ｉ （２） Ｊｕｎｅ１５−１６
．１９８７ Ｍ、Ｊ、Ｔｈ。
技術が用いられており、微細な配線間に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下ＣＶＤ法と記す）により
、微細な配線間へのＳｉｏ２膜等の絶縁膜の埋込みの検
討が種々なされている。例えば、第４図に示すように、
第４（ＮＡにおいて、Ｓｉ基板１００にＡ１配線パター
ン１０２ （１０２Ａ〜１０２（２）が形成されている
上にテトラエトキシシラン（ＴＥ０１）のような有機オ
キシシラン類を原料ガスとしてプラズマＣＶＤ法で酸素
と反応させ５ｉｎ２膜１０４を堆積する。上記例に示し
たように、有機オキシシランを用いたＳｉＯ２膜はシラ
ン系ガスの反応による５ｉｎ２膜に比ベオーバーハング
が少な（、良好な段差被覆性を有しているので、配線間
隙を埋込むのに適している。〔例えばＶＬＳ Ｉマルチ
レベル インターコネクション コンファレンス（Ｉ
Ｅ Ｅ Ｅ ＶＭ Ｉ （２） Ｊｕｎｅ１５−１６
．１９８７ Ｍ、Ｊ、Ｔｈ。
ｍａ″Ａ １．０μｍＣＭＯ８ＬＥＶＥＬ ＭＥＴＡＬ
ＴＥＣｔｌＮＯＬＯＧＹ ｌＮＣ０ＲＰＯＲＡＴＩ
ＮＧ ＰＬＡＳＭＡ ＥＮＨＡＮＣＥＤ ＴＥ０
１”参照〕 また、その他の例では、第５図に示すように、Ｓｉ基板
１００にＡＩ配線パターン１０２（１０２Ａ〜１０２（
２）が形成されている上にＴＥ０１と０２のプラズマ反
応によりＳｉｎ、、膜１０４を堆積した後、Ａｒスパッ
タ法によりＳｉＯ□膜１０４の角を４５°の角度でエツ
チングしＳ ｒ ０２膜１０５を得る。そして、再びＴ
Ｅ０１と０２のプラズマ反応によりＳ ｉＯ２膜１０６
を堆積して層間絶縁膜を形成する。このように、Ａｒス
パッタによりＳｉＯ２膜の角を４５゛の角度でエツチン
グすることによって、より微細な間隙を埋め込むことが
できる（電子材料１９８７年９月Ｐ、 １１６−Ｐ、
１２２ｒＰＲＥｃＩｓＩＯＮ５０００ ＣＶ Ｄとその
機能」参照）。
ＴＥＣｔｌＮＯＬＯＧＹ ｌＮＣ０ＲＰＯＲＡＴＩ
ＮＧ ＰＬＡＳＭＡ ＥＮＨＡＮＣＥＤ ＴＥ０
１”参照〕 また、その他の例では、第５図に示すように、Ｓｉ基板
１００にＡＩ配線パターン１０２（１０２Ａ〜１０２（
２）が形成されている上にＴＥ０１と０２のプラズマ反
応によりＳｉｎ、、膜１０４を堆積した後、Ａｒスパッ
タ法によりＳｉＯ□膜１０４の角を４５°の角度でエツ
チングしＳ ｒ ０２膜１０５を得る。そして、再びＴ
Ｅ０１と０２のプラズマ反応によりＳ ｉＯ２膜１０６
を堆積して層間絶縁膜を形成する。このように、Ａｒス
パッタによりＳｉＯ２膜の角を４５゛の角度でエツチン
グすることによって、より微細な間隙を埋め込むことが
できる（電子材料１９８７年９月Ｐ、 １１６−Ｐ、
１２２ｒＰＲＥｃＩｓＩＯＮ５０００ ＣＶ Ｄとその
機能」参照）。
発明が解決しようとする課題
しかし、第４図及び第５図に示す従来の製造方法におい
ては、下記のような問題点がある。
ては、下記のような問題点がある。
微細な、特にアスペクト比が１以上の配線間隙を埋込む
ことができない。つまり第４図に示す例では、ＴＥ０１
を原料としたプラズマＣＶＤ法によるＳ ｉＯ２膜はオ
ーバーハングか少ないという特徴を有しているが、平坦
部膜厚が凹部内の膜圧に比べ２倍程度厚いため、間隙の
アスペクト比が０．８以上になると、第４図Ｂに示すよ
うに空隙１０８ （１０８Ａ〜１０８Ｂ）が生じてしま
う。
ことができない。つまり第４図に示す例では、ＴＥ０１
を原料としたプラズマＣＶＤ法によるＳ ｉＯ２膜はオ
ーバーハングか少ないという特徴を有しているが、平坦
部膜厚が凹部内の膜圧に比べ２倍程度厚いため、間隙の
アスペクト比が０．８以上になると、第４図Ｂに示すよ
うに空隙１０８ （１０８Ａ〜１０８Ｂ）が生じてしま
う。
また、第５図に示すように、Ａｒスパッタ法により５ｉ
ｎ２膜１０４の角を４５°の角度でエツチングする例に
おいても、ＡＩ配線間隙のアスペクト比が１以上になる
と、素子特性の劣化を防止するためＡＩ配線１０２ （
１０２Ａ〜１０２（２）表面を直接Ａｒスパッタしない
ようにした場合、間隙底部まで傾斜を有するように３１
０２膜１０４をエツチングすることができない。そのた
め５ｉ０２膜１０６を堆積した際、第５図Ｃに示すよう
に空隙１０８（１０８Ａ〜１０８Ｂ）が生じてしまう。
ｎ２膜１０４の角を４５°の角度でエツチングする例に
おいても、ＡＩ配線間隙のアスペクト比が１以上になる
と、素子特性の劣化を防止するためＡＩ配線１０２ （
１０２Ａ〜１０２（２）表面を直接Ａｒスパッタしない
ようにした場合、間隙底部まで傾斜を有するように３１
０２膜１０４をエツチングすることができない。そのた
め５ｉ０２膜１０６を堆積した際、第５図Ｃに示すよう
に空隙１０８（１０８Ａ〜１０８Ｂ）が生じてしまう。
本発明は、このような従来の問題に鑑み、これらの問題
点を解決し、製造歩留り及び信頼性に優れ、高集積化を
可能とする半導体装置の製造方法を提供することを目的
とする。
点を解決し、製造歩留り及び信頼性に優れ、高集積化を
可能とする半導体装置の製造方法を提供することを目的
とする。
課題を解決するための手段
本発明は、表面の少な（とも一部分に、その法線が基板
積面法線と８０”以上の角度をなる傾斜部を有する半導
体基板上に第１の絶縁膜を形成する第１の工程と、前記
第１の絶縁膜の一部をエツチングし、前記傾斜部におけ
る絶縁膜表面の法線が基板主面法線と６０”〜８５°の
角度をなす様に加工する第２の工程と、前記第１の絶縁
膜上に気相反応により第２の絶縁膜を形成する第３の工
程を備えてなることを特徴とする半導体装置の製造方法
である。
積面法線と８０”以上の角度をなる傾斜部を有する半導
体基板上に第１の絶縁膜を形成する第１の工程と、前記
第１の絶縁膜の一部をエツチングし、前記傾斜部におけ
る絶縁膜表面の法線が基板主面法線と６０”〜８５°の
角度をなす様に加工する第２の工程と、前記第１の絶縁
膜上に気相反応により第２の絶縁膜を形成する第３の工
程を備えてなることを特徴とする半導体装置の製造方法
である。
作 用
本発明は上記構成により、次のように作用する。
（１）傾斜部における第１の絶縁膜表面の法線が基板主
面法線と６０゜〜８５°の角度をなす様に第１の絶縁膜
を加工することにより、第２の絶縁膜を形成した際、ア
スペクト比が１以上の間隙を空隙な（埋込むことができ
る。
面法線と６０゜〜８５°の角度をなす様に第１の絶縁膜
を加工することにより、第２の絶縁膜を形成した際、ア
スペクト比が１以上の間隙を空隙な（埋込むことができ
る。
（２） 空隙を生じることなく微細な間隙を埋めこむ
ことができるので、半導体基板表面の平坦化工程が容易
となり、上層の配線の形成が容易になる。
ことができるので、半導体基板表面の平坦化工程が容易
となり、上層の配線の形成が容易になる。
また、下層の配線の断線が防止できる。
（３）有機オキシシランの熱分解反応による絶縁膜の形
成工程とプラズマ分解反応による絶縁膜の形成工程を組
合わせることによって、微細な凹部への絶縁膜の埋込み
を容易にできる。
成工程とプラズマ分解反応による絶縁膜の形成工程を組
合わせることによって、微細な凹部への絶縁膜の埋込み
を容易にできる。
実施例
実施例１
以下、本発明の製造方法を具体例に基づいて説明する。
第１図Ａ−Ｃは本発明による一実施例の製造工程で２層
配線の層間絶縁膜形成工程を示す。第１図Ａに示す半導
体Ｓｉ基板２に回路素子が形成され、基板主面に対して
ほぼ垂直な側面を有する第１のＡＩＩ線４Ａ〜４Ｃ（全
体を言うときはＡＩＩ線４と記す）が形成された基板を
プラズマＣＶＤ装置内に設置し、基板温度を３９０℃に
保ち、ＴＥＯＳと０２の混合ガスを導入し、真空度がＩ
Ｑ Ｔｏｒｒの状態でブラズムを生成し、第１の絶縁膜
としてのＳｉＯ２膜６を０．６μｍ堆積する。しかる後
に、第１図Ｂに示すように、上記Ａで示す基板をドライ
エツチング装置内に設置し、ＣＦ４とＡｒの混合ガスを
導入し、真空度が０．０５ Ｔ。
配線の層間絶縁膜形成工程を示す。第１図Ａに示す半導
体Ｓｉ基板２に回路素子が形成され、基板主面に対して
ほぼ垂直な側面を有する第１のＡＩＩ線４Ａ〜４Ｃ（全
体を言うときはＡＩＩ線４と記す）が形成された基板を
プラズマＣＶＤ装置内に設置し、基板温度を３９０℃に
保ち、ＴＥＯＳと０２の混合ガスを導入し、真空度がＩ
Ｑ Ｔｏｒｒの状態でブラズムを生成し、第１の絶縁膜
としてのＳｉＯ２膜６を０．６μｍ堆積する。しかる後
に、第１図Ｂに示すように、上記Ａで示す基板をドライ
エツチング装置内に設置し、ＣＦ４とＡｒの混合ガスを
導入し、真空度が０．０５ Ｔ。
ｒｒの状態でプラズマ生成し、５ｉ０２膜６を０．３μ
ｍエツチングして、ＳｉＯ２膜８を得る。このとき、Ａ
ｒガスによりＳ ｉ Ｏ２膜６を４５°の角度でエツチ
ングしながら、ＣＦ４ガスにより５ｉ０２膜６を異方性
エツチングすることによって、Ａ１配線（４Ａ〜４（２
）の間隙内のＳｉｎ、、膜８が間隙底部まで６０”〜８
５°の角度の傾斜をもつ様に加工することができる。こ
の後、第１図Ｃに示すように、上記Ｂで示す基板をプラ
ズマＣＶＤ装置内に設置し、基板温度を３９０℃に保ち
、ＴＥＯＳと０２の混合ガスを導入し、真空度が１０Ｔ
ｏｒｒの状態でプラズマ生成し、第２の絶縁膜としての
ＳｉＯ２膜１０を０．５μｍ堆積する。このとき、Ｓｉ
ｎ、、膜８は間隙底部まで６０゜〜８５°の傾斜を有し
、基板主面に対し垂直かあるいはそれ以上の角度を有す
る側面を持たないので、Ｓ ｉＯ２膜１０によりアスペ
クト比が１以上のＡ１配線４（４Ａ〜４（２）の間隙を
空隙な（埋込むことができる。
ｍエツチングして、ＳｉＯ２膜８を得る。このとき、Ａ
ｒガスによりＳ ｉ Ｏ２膜６を４５°の角度でエツチ
ングしながら、ＣＦ４ガスにより５ｉ０２膜６を異方性
エツチングすることによって、Ａ１配線（４Ａ〜４（２
）の間隙内のＳｉｎ、、膜８が間隙底部まで６０”〜８
５°の角度の傾斜をもつ様に加工することができる。こ
の後、第１図Ｃに示すように、上記Ｂで示す基板をプラ
ズマＣＶＤ装置内に設置し、基板温度を３９０℃に保ち
、ＴＥＯＳと０２の混合ガスを導入し、真空度が１０Ｔ
ｏｒｒの状態でプラズマ生成し、第２の絶縁膜としての
ＳｉＯ２膜１０を０．５μｍ堆積する。このとき、Ｓｉ
ｎ、、膜８は間隙底部まで６０゜〜８５°の傾斜を有し
、基板主面に対し垂直かあるいはそれ以上の角度を有す
る側面を持たないので、Ｓ ｉＯ２膜１０によりアスペ
クト比が１以上のＡ１配線４（４Ａ〜４（２）の間隙を
空隙な（埋込むことができる。
なお、上記第１の絶縁膜を形成するプラズマＣＶＤにお
いて、ＴＥＯＳと０２の代りにＳｉＨ４とＯ２あるいは
ＳｉＨ４とＮ２０を用いても同様の結果が得られる。ま
た、上記ドライエツチングにおいて、ＣＦ４の代りにＣ
ＨＦ３を用いても同様の結果が得られる。また、上記第
１及び第２の絶縁膜を形成するプラズマＣＶＤにおいて
、ＴＥＯＳの代りにテトラメトキシシラン［Ｓ ｉ （
ＯＣＨ３）４〕を用いても同様の結果が得られる。
いて、ＴＥＯＳと０２の代りにＳｉＨ４とＯ２あるいは
ＳｉＨ４とＮ２０を用いても同様の結果が得られる。ま
た、上記ドライエツチングにおいて、ＣＦ４の代りにＣ
ＨＦ３を用いても同様の結果が得られる。また、上記第
１及び第２の絶縁膜を形成するプラズマＣＶＤにおいて
、ＴＥＯＳの代りにテトラメトキシシラン［Ｓ ｉ （
ＯＣＨ３）４〕を用いても同様の結果が得られる。
また、述べるまでもな（上記ＳｉＯ２膜６をエツチング
してＳ ＋ ０２膜８を得る工程において、ＡＩ配配線
間間隙内５ｉｎ２膜８の基板主面に対する傾斜が８５°
に近いほど、より微細なＡＩＩ線間隙を空隙なく埋込む
ことができる。また、このエツチング工程において、Ａ
１配置＆！Ｊ１４（４Ａ〜４（２）表面を直接Ａｒプラ
ズマ雰囲気中にさらすことな（、間隙底部まで５ｉｎ２
膜８に傾斜を形成することができるので、回路素子にＡ
ｒプラズマによる損傷を与えることがない。
してＳ ＋ ０２膜８を得る工程において、ＡＩ配配線
間間隙内５ｉｎ２膜８の基板主面に対する傾斜が８５°
に近いほど、より微細なＡＩＩ線間隙を空隙なく埋込む
ことができる。また、このエツチング工程において、Ａ
１配置＆！Ｊ１４（４Ａ〜４（２）表面を直接Ａｒプラ
ズマ雰囲気中にさらすことな（、間隙底部まで５ｉｎ２
膜８に傾斜を形成することができるので、回路素子にＡ
ｒプラズマによる損傷を与えることがない。
また、上記実施例は、基板主面に対してほぼ垂直な側面
を有するＡＩＩ線上に層間絶縁膜を形成する場合につい
て述べたが、上記実施例の製造方法はＡＩ配線が基板主
面に対して９０゛以上の角度の側面を有する場合におい
ても、同様の効果を得ることができる。
を有するＡＩＩ線上に層間絶縁膜を形成する場合につい
て述べたが、上記実施例の製造方法はＡＩ配線が基板主
面に対して９０゛以上の角度の側面を有する場合におい
ても、同様の効果を得ることができる。
実施例２
第１図を用いて、本発明による第２の製造工程実施例の
２層配線の層間絶縁膜形成工程を示す。
２層配線の層間絶縁膜形成工程を示す。
第１図ＡでＳｉ基板２に回路素子が形成され、基板主面
に対してほぼ垂直な側面を有する。
に対してほぼ垂直な側面を有する。
第１のＡ！配線４（４Ａ〜４（２）が形成された基板に
実施例１と同様にプラズマＣＶＤ法を用いて、第１の絶
縁膜としての５ｉｎ２膜６を０．６μｍ堆積する。そし
て、第１図Ｂに示すように、実施例１と同様にＡｒおよ
び弗化物ガスを用いたドライエツチング法によって、５
ｉｎ２膜６を０．３μｍエツチングとして６０゜〜８５
°の傾斜を有するＳｉＯ膜８を得る。しかる後に、第１
図Ｃに示すように、基板を熱ＣＶＤ装置内に設置し、基
板温度を３９０℃に保ち、ＴＥＯＳと０３の混合ガスを
導入し、真空度が６０Ｔｏｒｒの状態で熱反応により第
２の絶縁膜としてのＳｉｎ、、膜１０を０．５μｍ堆積
し、Ａｌ配線４の間隙を埋込む。
実施例１と同様にプラズマＣＶＤ法を用いて、第１の絶
縁膜としての５ｉｎ２膜６を０．６μｍ堆積する。そし
て、第１図Ｂに示すように、実施例１と同様にＡｒおよ
び弗化物ガスを用いたドライエツチング法によって、５
ｉｎ２膜６を０．３μｍエツチングとして６０゜〜８５
°の傾斜を有するＳｉＯ膜８を得る。しかる後に、第１
図Ｃに示すように、基板を熱ＣＶＤ装置内に設置し、基
板温度を３９０℃に保ち、ＴＥＯＳと０３の混合ガスを
導入し、真空度が６０Ｔｏｒｒの状態で熱反応により第
２の絶縁膜としてのＳｉｎ、、膜１０を０．５μｍ堆積
し、Ａｌ配線４の間隙を埋込む。
なお、上記第２の絶縁膜を形成する熱ＣＶＤにおいて、
ＴＥＯＳの代わりにテトラメトキシシラン（Ｓ ｉ （
ＯＣＨ３）４）を用いても同様の結果が得られる。
ＴＥＯＳの代わりにテトラメトキシシラン（Ｓ ｉ （
ＯＣＨ３）４）を用いても同様の結果が得られる。
実施例３
第２図を用いて本発明による第３の実施例の製造工程で
２層配線の層間絶縁膜形成工程を示す。
２層配線の層間絶縁膜形成工程を示す。
第２図ＡでＳｉ基板２に回路素子が形成され、基板主面
に対してほぼ垂直な側面を有する第１のＡｌ配線４（４
Ａ〜４（２）が形成された基板に実施例１と同様にプラ
ズマＣＶＤ法を用いて、第１の絶縁膜としての５ｉｎ２
膜６を０．６μｍ堆積する。しかる後に第２図Ｂに示す
ように、基板上にレジスト膜７を１．５μｍ程度の厚さ
で塗布し、基板表面を平坦化する。その後、基板をドラ
イエツチング装置内に設置し、０２ガスを導入し、真空
度が０． Ｉ Ｔｏｒｒの状態でプラズマ生成し、前記
レジストＩＩＩ ７を１．５μｍエツチングし、第２図
Ｃに示すようにＳｉｎ、、膜６上の凹部にレジスト膜７
（７Ａ〜７Ｄ）を形成する。しかる後に、第２図りに示
すように、基板をドライエツチング装置内に設置し、０
２Ｆ６と０２の混合ガスを導入し、真空度が２Ｔｏｒｒ
の状態でプラズマ生成し、前記レジスト膜７（７Ａ〜７
Ｄ＞及びＳ ｉＯ２膜６をエツチングして、Ｓｉ○２膜
８を得る。このとき、０２ガスによりレジスト１Ｉ７（
７Ａ〜７Ｄ）をエツチングしながら、０２Ｆ６と０゜の
混合ガスによりＳｉＯ２膜６を等方性エツチングするこ
とによって、Ａｌ配線４（４Ａ〜４（２）の間隙内の５
ｉｎ２膜８を間隙底部まで６０”〜８５゜の角度の傾斜
をもつ様に加工することができる。
に対してほぼ垂直な側面を有する第１のＡｌ配線４（４
Ａ〜４（２）が形成された基板に実施例１と同様にプラ
ズマＣＶＤ法を用いて、第１の絶縁膜としての５ｉｎ２
膜６を０．６μｍ堆積する。しかる後に第２図Ｂに示す
ように、基板上にレジスト膜７を１．５μｍ程度の厚さ
で塗布し、基板表面を平坦化する。その後、基板をドラ
イエツチング装置内に設置し、０２ガスを導入し、真空
度が０． Ｉ Ｔｏｒｒの状態でプラズマ生成し、前記
レジストＩＩＩ ７を１．５μｍエツチングし、第２図
Ｃに示すようにＳｉｎ、、膜６上の凹部にレジスト膜７
（７Ａ〜７Ｄ）を形成する。しかる後に、第２図りに示
すように、基板をドライエツチング装置内に設置し、０
２Ｆ６と０２の混合ガスを導入し、真空度が２Ｔｏｒｒ
の状態でプラズマ生成し、前記レジスト膜７（７Ａ〜７
Ｄ＞及びＳ ｉＯ２膜６をエツチングして、Ｓｉ○２膜
８を得る。このとき、０２ガスによりレジスト１Ｉ７（
７Ａ〜７Ｄ）をエツチングしながら、０２Ｆ６と０゜の
混合ガスによりＳｉＯ２膜６を等方性エツチングするこ
とによって、Ａｌ配線４（４Ａ〜４（２）の間隙内の５
ｉｎ２膜８を間隙底部まで６０”〜８５゜の角度の傾斜
をもつ様に加工することができる。
このとき、５ｉ０２膜８には基板主面に対して垂直な側
面は残存しない。この後第２図Ｅのように、実施例１と
同様にプラズマＣＶＤ法を用いて、第２の絶縁膜として
の５ｉｎ２膜１０を０．５μｍ堆積し、Ａｌ配線４の間
隙を埋込む。
面は残存しない。この後第２図Ｅのように、実施例１と
同様にプラズマＣＶＤ法を用いて、第２の絶縁膜として
の５ｉｎ２膜１０を０．５μｍ堆積し、Ａｌ配線４の間
隙を埋込む。
なお、上記実施例３において、ＴＥＯＳと０２を用いた
プラズマＣＶＤ法により第２の絶縁膜を形成する代わり
に、実施例２のごと＜ＴＥＯＳと０３を用いた熱ＣＶＤ
法により第２の絶縁膜を形成しても同様の結果が得られ
る。
プラズマＣＶＤ法により第２の絶縁膜を形成する代わり
に、実施例２のごと＜ＴＥＯＳと０３を用いた熱ＣＶＤ
法により第２の絶縁膜を形成しても同様の結果が得られ
る。
実施例４
第３図を用いて本発明による第４の実施例の製造工程で
２層配線の層間絶縁膜の形成工程を示す。第３図ＡでＳ
ｉ基板２に回路素子が作成され、基板主面に対してほぼ
垂直な側面を有する第１のＡｌ配線４（４Ａ〜４（２）
が形成された基板に実施例１と同様にプラズマＣＶＤ法
を用いて、第１の絶縁膜としてのＳｉ○２ｉｏを０．６
μｍ堆積する。しかる後に第３図Ｂに示すように、実施
例１と同様にＡｒおよび弗化物ガスを用いたドライエツ
チング法によって、Ｓ ｌ ０２膜６を０．３μｍエツ
チングして６０゜〜８５°の傾斜を有するＳ ｉ０２膜
８を得る。次に、第３図Ｃに示すように、実施例２と同
様にＴＥＯＳと０３の混合ガスによる熱ＣＶＤ法で５ｉ
ｎ２膜９を０．２μｍ堆積し、前記Ａｌ配線４００．８
μｍ以下の間隙を埋込む。そして、第３図りに示すよう
に、実施例１と同様にＴＥＯＳと０２の混合ガスによる
プラズマＣＶＤ法でＳ ｉ０２膜１０を０．３ μｍ堆
積する。このとき、ＴＥＯＳの熱反応による５ｉｎ２膜
９はＴＥＯＳのプラズマ反応によるＳ ｊＯ２膜ｌＯよ
りも段差被覆性が優れており、１μｍ以下の間隙を埋込
むのに適している。しかし、このＴＥＯＳの熱反応によ
るＳ ｉｏ ２膜９は膜質が悪（、厚（堆積すると後の
熱処理の工程においてクラックが生じる恐れがあり、Ｔ
ＥＯＳのプラズマ反応による５ｉｎ２膜１０を堆積する
ことによって、クラックの発生を防止することができる
。また、ＴＥＯＳの熱反応による５ｉ０２膜の堆積速度
が０．２μｍ／糟ｉｎであるのに比べ、ＴＥＯＳのプラ
ズマ反応によるＳｉｎ、、膜の堆積速度は０．８μｍ
／ ｍ ｉ ｎと速いので、スルーブツトの向上が図れ
る。また、上記ＴＥＯＳの熱反応によるＳｉＯ２膜厚と
上記ＴＥＯＳのプラズマ反応による５ｉ０２膜厚を適当
に選び、これら各工程をくり返すことによって、任意の
寸法の前記Ａ１配線４の間隙を埋込むことができる。
２層配線の層間絶縁膜の形成工程を示す。第３図ＡでＳ
ｉ基板２に回路素子が作成され、基板主面に対してほぼ
垂直な側面を有する第１のＡｌ配線４（４Ａ〜４（２）
が形成された基板に実施例１と同様にプラズマＣＶＤ法
を用いて、第１の絶縁膜としてのＳｉ○２ｉｏを０．６
μｍ堆積する。しかる後に第３図Ｂに示すように、実施
例１と同様にＡｒおよび弗化物ガスを用いたドライエツ
チング法によって、Ｓ ｌ ０２膜６を０．３μｍエツ
チングして６０゜〜８５°の傾斜を有するＳ ｉ０２膜
８を得る。次に、第３図Ｃに示すように、実施例２と同
様にＴＥＯＳと０３の混合ガスによる熱ＣＶＤ法で５ｉ
ｎ２膜９を０．２μｍ堆積し、前記Ａｌ配線４００．８
μｍ以下の間隙を埋込む。そして、第３図りに示すよう
に、実施例１と同様にＴＥＯＳと０２の混合ガスによる
プラズマＣＶＤ法でＳ ｉ０２膜１０を０．３ μｍ堆
積する。このとき、ＴＥＯＳの熱反応による５ｉｎ２膜
９はＴＥＯＳのプラズマ反応によるＳ ｊＯ２膜ｌＯよ
りも段差被覆性が優れており、１μｍ以下の間隙を埋込
むのに適している。しかし、このＴＥＯＳの熱反応によ
るＳ ｉｏ ２膜９は膜質が悪（、厚（堆積すると後の
熱処理の工程においてクラックが生じる恐れがあり、Ｔ
ＥＯＳのプラズマ反応による５ｉｎ２膜１０を堆積する
ことによって、クラックの発生を防止することができる
。また、ＴＥＯＳの熱反応による５ｉ０２膜の堆積速度
が０．２μｍ／糟ｉｎであるのに比べ、ＴＥＯＳのプラ
ズマ反応によるＳｉｎ、、膜の堆積速度は０．８μｍ
／ ｍ ｉ ｎと速いので、スルーブツトの向上が図れ
る。また、上記ＴＥＯＳの熱反応によるＳｉＯ２膜厚と
上記ＴＥＯＳのプラズマ反応による５ｉ０２膜厚を適当
に選び、これら各工程をくり返すことによって、任意の
寸法の前記Ａ１配線４の間隙を埋込むことができる。
なお、上記実施例４において、Ａｒおよび弗化物ガスを
用いたドライエツチング法により、６０〜８５°の傾斜
を有するようにＳｉＯ２膜６をエツチングする代りに、
実施例３のごとく、ＳｉＯ２膜６の上の凹部にレジスト
膜を形成した後、０２および弗化物ガスを用いたドライ
エツチング法によりＳｉ○２膜６をエツチングしても同
様の結果が得られる。
用いたドライエツチング法により、６０〜８５°の傾斜
を有するようにＳｉＯ２膜６をエツチングする代りに、
実施例３のごとく、ＳｉＯ２膜６の上の凹部にレジスト
膜を形成した後、０２および弗化物ガスを用いたドライ
エツチング法によりＳｉ○２膜６をエツチングしても同
様の結果が得られる。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。
よれば、次のような効果が得られる。
間隙に形成した第１の絶縁膜を間隙底部まで６０〜８５
“の傾斜を有し、基板主面に対し垂直な側面が残らない
ようにエツチングすることにより、第２の絶縁膜を形成
した際、アスペクト比が１以上の微細な間隙を空隙なく
埋込むことができる。
“の傾斜を有し、基板主面に対し垂直な側面が残らない
ようにエツチングすることにより、第２の絶縁膜を形成
した際、アスペクト比が１以上の微細な間隙を空隙なく
埋込むことができる。
空隙を生じることな（微細な間隙を埋込むことができる
ので、半導体基板表面の平坦化工程が容易となり、多層
配線の層間絶縁膜の形成に適用すれば、上層の配線の形
式が用意になる。また、下層の配線の断線が防止できる
。さらには、多層配線を実現することにより、素子の高
集積化ならびに高速化が図れる。
ので、半導体基板表面の平坦化工程が容易となり、多層
配線の層間絶縁膜の形成に適用すれば、上層の配線の形
式が用意になる。また、下層の配線の断線が防止できる
。さらには、多層配線を実現することにより、素子の高
集積化ならびに高速化が図れる。
有機オキシシランの熱分解反応による絶縁膜の堆積工程
とプラズマ分解反応による絶縁膜の堆積工程を組合わせ
ることによって、微細な凹部への絶縁膜の埋込みを容易
にできる。
とプラズマ分解反応による絶縁膜の堆積工程を組合わせ
ることによって、微細な凹部への絶縁膜の埋込みを容易
にできる。
以上のように、本発明は微細な凹部に空隙を生じること
なく絶縁膜を埋込むことができるため、素子の高集積化
ならびに信頼性の向上に大きく寄与するものである。
なく絶縁膜を埋込むことができるため、素子の高集積化
ならびに信頼性の向上に大きく寄与するものである。
第１図は本発明による半導体装置の製造方法の実施例１
及び２を説明するための工程断面図、第２図は本発明に
よる製造方法の実施例３を説明するための工程断面図、
第３図は本発明による製造方法の実施例４を説明するた
めの工程断面図、第４図は従来の製造方法の一実施例を
説明するための工程断面図、第５図は従来の製造方法の
他の実施例を説明するための工程断面図である。 ２・・・・・・Ｓｉ基板、４Ａ、４Ｂ、４Ｃ，・・・・
・・ＡＩ配線、６，８，９．１０・・・・・・ＣＶＤ−
３ｉｎ２膜、７．７Ａ、７Ｂ、７Ｃ，？Ｄ・・・・・・
レジスト膜。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ’７．７／４．７Ｂ、７Ｑ−レジ”ズ１４第 図 ８−ＣＶＤ−鼠０ご項 ？、１０− ＣＶＤ−Σ１０♂履（、落どの瀬シ矛層υ
憾
及び２を説明するための工程断面図、第２図は本発明に
よる製造方法の実施例３を説明するための工程断面図、
第３図は本発明による製造方法の実施例４を説明するた
めの工程断面図、第４図は従来の製造方法の一実施例を
説明するための工程断面図、第５図は従来の製造方法の
他の実施例を説明するための工程断面図である。 ２・・・・・・Ｓｉ基板、４Ａ、４Ｂ、４Ｃ，・・・・
・・ＡＩ配線、６，８，９．１０・・・・・・ＣＶＤ−
３ｉｎ２膜、７．７Ａ、７Ｂ、７Ｃ，？Ｄ・・・・・・
レジスト膜。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ’７．７／４．７Ｂ、７Ｑ−レジ”ズ１４第 図 ８−ＣＶＤ−鼠０ご項 ？、１０− ＣＶＤ−Σ１０♂履（、落どの瀬シ矛層υ
憾
Claims (4)
- （１）表面の少なくとも一部分に、その法線が基板主面
法線と８０゜以上の角度をなす傾斜部を有する半導体基
板上に第１の絶縁膜を形成する第１の工程と、前記第１
の絶縁膜の一部をエッチングし、前記傾斜部における絶
縁膜表面の法線が基板主面法線と６０゜〜８５゜の角度
をなす様に加工する第２の工程と、前記第１の絶縁膜上
に気相反応により第２の絶縁膜を形成する第３の工程を
備えてなることを特徴とする半導体装置の製造方法。 - （２）第２の工程が第１の絶縁膜をアルゴンガスおよび
弗化物ガスを含むプラズマ中でエッチングすることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）第２の工程が、第１の絶縁膜を、その凹部内にレ
ジストを形成した後に、酸素および弗化物ガスを含むプ
ラズマ中でエッチングすることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （４）第２の絶縁膜を形成する第３の工程が有機オキシ
シランとオゾンの熱分解反応が有機オキシシランと酸素
のプラズマ生成によるプラズマ分解反応のうち少なくと
もどちらかの反応か、または前記２反応のくり返しによ
って絶縁膜を形成する工程であることを特徴とする特許
請求の範囲第１から第３項のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030388A JPH0258836A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030388A JPH0258836A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258836A true JPH0258836A (ja) | 1990-02-28 |
Family
ID=16587171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21030388A Pending JPH0258836A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258836A (ja) |
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541127A (en) * | 1991-04-17 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of sidewall insulating film |
| US6559026B1 (en) | 2000-05-25 | 2003-05-06 | Applied Materials, Inc | Trench fill with HDP-CVD process including coupled high power density plasma deposition |
| US6596653B2 (en) | 2001-05-11 | 2003-07-22 | Applied Materials, Inc. | Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD |
| US6740601B2 (en) | 2001-05-11 | 2004-05-25 | Applied Materials Inc. | HDP-CVD deposition process for filling high aspect ratio gaps |
| US6808748B2 (en) | 2003-01-23 | 2004-10-26 | Applied Materials, Inc. | Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology |
| US6812153B2 (en) | 2002-04-30 | 2004-11-02 | Applied Materials Inc. | Method for high aspect ratio HDP CVD gapfill |
| US6821577B2 (en) | 1998-03-20 | 2004-11-23 | Applied Materials, Inc. | Staggered in-situ deposition and etching of a dielectric layer for HDP CVD |
| US6869880B2 (en) | 2002-01-24 | 2005-03-22 | Applied Materials, Inc. | In situ application of etch back for improved deposition into high-aspect-ratio features |
| US6908862B2 (en) | 2002-05-03 | 2005-06-21 | Applied Materials, Inc. | HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features |
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| US7087497B2 (en) | 2004-03-04 | 2006-08-08 | Applied Materials | Low-thermal-budget gapfill process |
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| US9607856B2 (en) | 2013-03-05 | 2017-03-28 | Applied Materials, Inc. | Selective titanium nitride removal |
| US9659753B2 (en) | 2014-08-07 | 2017-05-23 | Applied Materials, Inc. | Grooved insulator to reduce leakage current |
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| US9847289B2 (en) | 2014-05-30 | 2017-12-19 | Applied Materials, Inc. | Protective via cap for improved interconnect performance |
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| US10256079B2 (en) | 2013-02-08 | 2019-04-09 | Applied Materials, Inc. | Semiconductor processing systems having multiple plasma configurations |
-
1988
- 1988-08-24 JP JP21030388A patent/JPH0258836A/ja active Pending
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