JP2008147514A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルのスケーラビリティをプロセスの微細化に追随させることのできるデュアルポートメモリセルを提供する。
【解決手段】１つのメモリセルを、第１ポートアクセストランジスタ（ＡＴＡ）と第２ポートアクセストランジスタ（ＡＴＢ）と、これらのアクセストランジスタに共通に結合されるストレージトランジスタ（ＤＤＳＴ）で構成する。第１ポートアクセストランジスタは、このストレージトランジスタの第１電極（ＤＮＡ）に結合し、第２ポートアクセストランジスタは、このストレージトランジスタの第３電極（ＤＮＢ）に結合する。これらの第１ポートおよび第２ポートアクセストランジスタは、それぞれ第１および第２ポートワード線選択時に選択状態とされ、対応のストレージトランジスタの対応の第２および第３電極を、それぞれ第１および第２ポートビット線（ＢＬ２Ａ，ＢＬ２Ｂ）に結合する。
【選択図】図５

Description

この発明は、半導体記憶装置に関し、特に、絶縁膜上に形成されるＳＯＩ（シリコン・オン・インシュレータ）構造のトランジスタを備える半導体記憶装置に関する。より特定的には、この発明は、複数のポートを介してアクセス可能なマルチポート半導体記憶装置のメモリセルアレイの配置に関する。
画像データ処理分野などにおいて、高速で大量のデータを処理するために、プロセッサなどのロジックとメモリ装置とが同一の半導体チップ上に集積化されるシステムＬＳＩが広く用いられている。このシステムＬＳＩにおいては、ロジックとメモリ装置とがチップ上配線で相互接続されるため、以下の利点が得られる：
（１） 信号配線の負荷がボード上配線に比べて小さく、高速でデータ／信号を伝達することができる、
（２） ピン端子数の制約を受けないため、データのバス幅を大きくすることができ、データ転送のバンド幅を広くすることができる、
（３） 半導体チップ上に各構成要素が集積されるため、小型軽量のシステムを実現することができる、および
（４） 半導体チップ上に形成される構成要素として、ライブラリ化されたマクロを配置することができ、設計効率が改善される。
上記の理由などから、システムＬＳＩが各分野において広く用いられてきている。集積されるメモリ装置としては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、およびフラッシュメモリ等の不揮発性半導体記憶装置などが使用される。また、ロジックとしても、制御およびデータ処理を行なうプロセッサ、アナログ・デジタル変換回路等のアナログ処理回路、および専用の論理処理を行なう論理回路などが用いられる。
このメモリ装置の中に、高速のメモリシステムを実現するために、２つのポートを有し、これらの２つのポートから個々にアクセスすることのできるデュアルポートＲＡＭがある。デュアルポートＲＡＭでは、１つのアクセスポートからデータを読み書きしている間に、もう一方のアクセスポートを介してデータの書込／読出を行なうことができる。
従来では、ＳＲＡＭセルをベースとしたデュアルポートＲＡＭが広く用いられてきている。しかしながら、データ処理量の増大に伴い、メモリ容量を大きくする必要があり、非特許文献１（H. Hidaka, et al., “A High-Density Dual-Port Memory Cell Operation and Array Architecture for ULSI DRAM's” ISSCC, vol.27, No.4, 1992, pp.610-617）および特許文献２（Y. Agata, et al., “An 8ns Random Cycle Embedded RAM Macro with Dual-Port Interleaved DRAM Architecture (D2RAM)”, ISSCC Digest of Technical Papers, 2000, pp.392-393.）に記述されているように、ＤＲＡＭメモリセルをベースとしたデュアルポートＲＡＭが出現している。
この非特許文献１に示されるデュアルポートＲＡＭにおいては、１個のキャパシタと２個のトランジスタを用いて１つのメモリセルが構成される。異なるポートのビット線を交互に配置することにより、ビット線間容量結合によるノイズを低減する。また、センスアンプをビット線の両側に設け、センスアンプに、分割および非分割ビット線を結合する。このビット線容量の非平衡を利用して、メモリセルデータの読出電圧差を設け、両側のセンスアンプで、分割および非分割ビット線に読出されたデータ各々を並行して増幅する。
特許文献１は、折返しビット線構造を利用し、各ビット線対毎にセンスアンプを設けることにより、高密度でメモリセルを配置することを図り、また、異なるポートのビット線を交互に配置することによりノイズマージンを改善することを図る。
非特許文献２（Y. Agata, et al., “An 8ns Random Cycle Embedded RAM Macro with Dual-Port Interleaved DRAM Architecture (D2RAM)”, ISSCC Digest of Technical Papers, 2000, pp.392-393.）に示される構成においても、同様、２トランジスタ／１キャパシタ型ＤＲＡＭセルを利用する。この非特許文献２に示される構成においては、メモリセルは、オープンビット線構造に配置し、センスアンプの配置ピッチを低減し、応じてメモリセルサイズを低減する。ビット線は、異なるポート毎に交互に配置され、１つのポートアクセス時、別のポートのビット線をシールド線として利用して、ビット線間容量結合ノイズを低減することを図る。
この非特許文献２に示される構成においては、アクセスを高速に行なうために、２つのポートから交互にアクセスし、内部のデータ転送動作をパイプライン化している。また、書込動作を高速化するため、転送動作前にメモリセルへの書込を行ない、データの書込後センス／リストアを行なうことにより書込時間を短縮することを図る。
また、消費電力を低減しかつ高速動作を実現するメモリセル構造が、非特許文献３（F. Morishita, et al., “A Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI”, Proc. CICC, 2005, pp435-p438）および非特許文献４（K. Arimoto, et al., “A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory”, Proc. VLSI Symp.）に示されている。
非特許文献３に示される構成においては、メモリセルは、直列に接続される２つのＳＯＩ（シリコン・オン・インシュレータ）トランジスタで構成される。１つのトランジスタのボディ領域を記憶ノードとして利用し、別のトランジスタをアクセストランジスタとして利用する。ボディ領域の電位に応じて、この記憶用のトランジスタのしきい値電圧が変化する。データ記憶用トランジスタのソースノードを、電源電圧レベルに維持する。データ読出時、メモリセルを流れる電流を検知してデータの読出を行なう。
この非特許文献３に示されるメモリセル構造においては、データ記憶用トランジスタのボディ領域と制御電極との間の容量結合を利用してデータの書込を行なう。
また、非特許文献４（K. Arimoto, et al., “A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory”, Proc. VLSI Symp.）に示される構成においては、非特許文献３と同様、アクセス用トランジスタとデータ記憶用のトランジスタとで１つのメモリセルが構成される。データ読出動作は、非特許文献３に示される構成と同じであるものの、データ書込時、ＧＩＤＬ（ゲート・インデュースト・ドレイン・リーク；Gate Induced Drain Leakage）電流をゲート−ボディ領域間の容量結合に加えて利用する。
非特許文献４は、このＧＩＤＬ電流を利用することにより、記憶ノードの電位をほぼ電源電圧レベルまで高くすることを図る。
また、非特許文献４に示される構成においては、センスアンプとして、制御ゲートがボディ領域に直接接続されるトランジスタが利用される。このゲートとボディ領域とを直接接続することにより、ボディ効果を利用して、センストランジスタの制御電極（ビット線）の電位変化を、高速で検知することを図る。すなわち、このボディ領域とゲート電極とが相互接続されるトランジスタを交差結合してセンスアンプを構成する。また、この交差結合型センスアンプを利用することにより、センスアンプを各ビット線対に対しても受けて、書込および読出両者に用いることを図る。
H. Hidaka, et al., "A High-Density Dual-Port Memory Cell Operation and Array Architecture for ULSI DRAM's" ISSCC, vol.27, No.4, 1992, pp.610-617 Y. Agata, et al., "An 8ns Random Cycle Embedded RAM Macro with Dual-Port Interleaved DRAM Architecture (D2RAM)", ISSCC Digest of Technical Papers, 2000, pp.392-393. F. Morishita, et al., "A Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI", Proc. CICC, 2005, pp435-p438 K. Arimoto, et al., "A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory", Proc. VLSI Symp.
製造プロセスの微細化が進むにつれて、比例縮小則に沿って、素子が微細化され、また電源電圧が低下される。ＤＲＡＭセルにおいては、データの読出は、ビット線電圧と参照電圧の差（読出電圧）を検出することにより行なわれる。この読出電圧は、ビット線容量とメモリセルキャパシタの容量比に依存する。十分な読出電圧を得るためには、メモリセルキャパシタは、このビット線容量に応じてその容量値を決定する必要がある。
したがって、ＤＲＡＭセルにおいては、トランジスタのサイズはスケーリングルールに従って縮小することができても、キャパシタは、スケーリングすることができない。このため、上述の非特許文献１および２に記載されるＤＲＡＭセル型大容量デュアルポートＲＡＭのメモリセルをスケーリングするためには、一段と複雑なＤＲＡＭプロセスが必要となる。たとえば、メモリセルキャパシタを三次元構造にする、またはキャパシタ電極表面に細かな凹凸を形成するなどの処理が必要となる。このため、プロセスコストの上昇が益々大きくなるという問題が生じる。
また、ＤＲＡＭセル型デュアルポートＲＡＭセルは、データ読出によりメモリセルの記憶データが破壊される破壊読出である。したがって、１つのポートからメモリセルに対しアクセスを行なっている場合、そのメモリセルへのデータの再書込（リストア）が完了するまで、この１つのポートからアクセスを維持する必要がある。この間、別のアクセスポートからの同一メモリセルへのアクセスは禁止する必要がある。また、同一アドレスのメモリセルにたとえば２つのポートから同時にアクセスした場合、ＤＲＡＭセルのメモリセルキャパシタの蓄積電荷が２つのポートに分散されるため、読出電圧が低下し、誤読出が生じる可能性がある。これを防止するためには、同一アドレスのワード線の複数ポートからの同時アクセスを禁止するというアドレス仲裁を行なう必要がある。
したがって、同一アドレスへの複数ポートからのアクセスに制約があり、効率的にアクセスを行なうことができなくなるという問題が生じる。また、このようなアドレス競合を回避する場合、外部のプロセッサまたはロジックなどはウエイト状態とされるため、処理効率が低下する。
また、上述の非特許文献３および４に示されるメモリにおいては、直列に接続されるトランジスタでメモリセルが構成されるため、メモリセルサイズのスケーリングを、製造プロセスの微細化に追随して行なうことができる。しかしながら、これらの非特許文献３および４においては、シングルポート構成のみが考察されており、デュアルポートなどのマルチポート構成については何ら考察されていない。
特に、非特許文献３および４に示されるメモリ（ＴＴＲＡＭ；ツイン・トランジスタ・ＲＡＭ）においては、メモリセル内において記憶用のトランジスタのソースノードがたとえば電源電圧レベルに固定される。この記憶用トランジスタおよびアクセストランジスタの直列体を通して流れる電流を検出して、データの読出が行なわれる。したがって、このデータ記憶用のトランジスタに対し、異なるポートに対するアクセス用のトランジスタを配置するためには、各ポートに対して読出電流の大きさが同一となるように、メモリセルのトランジスタの配置に工夫が必要となる。
特に、非特許文献３に示されるように、アクセス用トランジスタの活性領域とビット線とが並行して平面レイアウトにおいて重なり合うように配置されるメモリセルレイアウトでは、２ポート構成を実現することは困難である。すなわち、１つの列においてデータ記憶用のトランジスタとアクセス用のトランジスタとが列方向に沿って整列して配置されるため、２つのポートのアクセストランジスタをデータ記憶用のトランジスタに対して対照的に配置するのは、困難である。
それゆえ、この発明の目的は、製造プロセスの微細化に対してもメモリセルのスケーラビリティが追随することのできるデュアルポートＲＡＭを提供することである。
この発明の他の目的は、各アクセスポートに対するアクセス制約が大幅に緩和されるデュアルポートＲＡＭを提供することである。
この発明は、要約すれば、ツイン・トランジスタＲＡＭ（ＴＴＲＡＭ）セルをベースとし、ストレージトランジスタの構成を２ポート動作に適した構成に変更してデュアルポートＲＡＭを実現するものである。
すなわち、この発明の一実施の形態に従う半導体記憶装置は、行列状に配列され、各々が絶縁膜上に形成される複数のメモリセルを有する。各メモリセルは、情報を記憶する第１のトランジスタと、この第１のトランジスタと直列に接続される第２のトランジスタと、この第１のトランジスタと直列に接続される第３のトランジスタとを含む。メモリセル行の各々に対応して第１および第２のワード線が配設される。第１のワード線は、対応の行のメモリセルの第２のトランジスタの制御電極に接続される。各第２のワード線は、対応の行のメモリセルの第３のトランジスタの制御電極に接続される。第２および第３のトランジスタは、第１のトランジスタの固定電圧を受ける導通ノードと対向する同じ側の導通ノードに接続される。
さらに、メモリセル行または列に対応して複数のチャージ線が配置される。各チャージ線は対応の行のメモリセルの第１のトランジスタの制御電極に接続される。さらに、メモリセル列の各々に対応して第１および第２のビット線が配列される。第１のビット線を対応の列のメモリセルの第２のトランジスタが接続される。第２のビット線は、対応の列のメモリセルの第３のトランジスタが接続される。
また、別の実施の形態においては、メモリセルストレージトランジスタのボディ領域へ電荷をアクセストランジスタを介して転送するかまたは、このボディ領域の電圧を読出ゲートに受けて読出す。また、別の実施の形態においては、読出用のトランジスタとストレージトランジスタとが共用される。
この発明に従う半導体記憶装置においては、ＴＴＲＡＭセルをベースに用いてデュアルポートＲＡＭを構成している。したがって、個別キャパシタ素子をデータ記憶用に利用していないので、製造プロセスの微細化に追随してメモリセルをスケーリングすることができる。
また、メモリセルキャパシタへの電荷の再書込を行なう時間が不要となり、高速アクセスが実現される。
［発明の前提となる素子構造］
図１は、この発明のベースとして用いられるシングルポートＴＴＲＡＭセルの断面構造を概略的に示す図である。図１において、ＴＴＲＡＭセルは、ＳＯＩ基板１上に形成される。このＳＯＩ基板１は、シリコン基板２と、このシリコン基板２上に形成される埋込絶縁膜層３と、埋込絶縁層３上に形成されるシリコン層（活性層）４を含む。
シリコン層４は、Ｎ型不純物領域１０、１２、および１４と、Ｎ型不純物領域１０および１２の間に形成されるＰ型不純物領域１１と、Ｎ型不純物領域１２および１４の間に形成されるＰ型不純物領域１３を含む。このシリコン層により１つのＴＴＲＡＭセルが形成される。
隣接メモリセルとは、実質的にシャロートレンチアイソレーション（ＳＴＩ）構造であるフルトレンチアイソレーション領域１５により分離される。Ｐ型不純物領域１１上にゲート絶縁膜１６およびゲート電極１７が順次積層される。ゲート電極１７が、ワード線ＷＬに接続される。一方、Ｐ型不純物領域１３上には、ゲート絶縁膜１８およびゲート電極１９が、この順に積層される。ゲート電極１９が、チャージ線ＣＬに結合される。
不純物領域１０−１２、およびゲート絶縁膜１６およびゲート電極１７により、アクセストランジスタＡＴが構成される。同様、不純物領域１２−１４とゲート絶縁膜１８およびゲート電極１９により、情報を記憶する電荷蓄積（ストレージ）トランジスタＳＴが構成される。
この電荷蓄積トランジスタＳＴのボディ領域は、Ｐ型不純物領域１３により形成される。このＰ型不純物領域１３は、チャネルが形成されるチャネル形成領域１３ａと、電荷を蓄積する電荷蓄積ノード１３ｂを含む。この不純物領域１３は、下部に埋込絶縁層３が形成されており、フローティング状態とされる。この電荷蓄積用のストレージトランジスタ（以下、ストレージトランジスタと称す）ＳＴをＳＯＩトランジスタで構成し、そのフローティングボディ（フローティング状態のボディ領域）を用いて電荷を蓄積する。
図２は、図１に示すＴＴＲＡＭセルの電気的等価回路を示す図である。図２に示すように、ＴＴＲＡＭセルは、ビット線ＢＬとソース線ＳＬの間に、アクセストランジスタＡＴおよび電荷蓄積トランジスタＳＴが直列に接続される。このストレージトランジスタＳＴのフローティングボディの電荷蓄積ノード１３ｂを、情報を記憶するストレージノードＳＮとして利用する。トランジスタＡＴおよびＳＴの間のノード（プリチャージノード）ＰＮの電位を調整して、チャージ線ＣＬとストレージノードＳＮおよびチャージノードＰＮとの間の選択的な容量結合により、電荷を蓄積する。
この電荷蓄積トランジスタＳＴは、ストレージノードＳＮ（電荷蓄積ノード１３ｂ）にホールが蓄積されていると、そのしきい値電圧が低くなる。一方、ストレージノードＳＮにホールが蓄積されていない場合、この電荷蓄積トランジスタＳＴのしきい値電圧が高くなる。このしきい値電圧の高低によりデータ“０”および“１”を記憶する。データの読出時においては、ソース線ＳＬからビット線ＢＬに電流を流し、このビット線を流れる電流を検知する。
図３は、図１および２に示すＴＴＲＡＭセルのデータの書込および読出動作を示す信号タイミング図である。以下、図３を参照して、図１および２に示すＴＴＲＡＭセルのデータの書込および読出動作について順に説明する。なお、ソース線ＳＬには、電源電圧ＶＤＤが常時供給される。
（１） データ“０”の書込動作（０Ｗ）：
ビット線ＢＬは、プリチャージ時およびスタンバイ時、接地電圧レベル（ＧＮＤ）に設定される。この状態で、ワード線ＷＬを接地電圧ＧＮＤから中間電圧（ＶＤＤ／２）のハイレベルに上昇させる。このとき並行して、チャージ線ＣＬを、Ｈレベル（電源電圧ＶＤＤレベル）から接地電圧ＧＮＤレベルに低下させる。
この状態において、アクセストランジスタＡＴが導通し、アクセストランジスタＡＴを介してビット線ＢＬの接地電圧が、プリチャージノードＰＮに伝達され、プリチャージノードＰＮが、電源電圧ＶＤＤから接地電圧レベルに低下する（プリチャージノードＰＮは、スタンバイ時Ｈレベルである）。
また、チャージ線ＣＬの電圧降下により、ストレージトランジスタＳＴにおいて、そのゲート−ボディ領域間の容量結合によりストレージノードの電圧レベルが、ＨレベルからＬレベルに低下する（ストレージノードＳＮに、データ“１”が書込まれている状態を想定する）。これにより、ストレージノードＳＮにホールが蓄積されていない状態が形成される（データ“０”が格納される）。
次いで、ビット線ＢＬを、書込データに応じてＬレベルに維持したまま、チャージ線ＣＬを、ＬレベルからＨレベルに上昇させる。このとき、ワード線ＷＬは、ハイレベル（中間電圧レベル）であり、ビット線ＢＬはＬレベルである。アクセストランジスタＡＴは導通状態にあり、プリチャージノードＰＮは、Ｌレベルに維持されている。したがって、チャージ線ＣＬの電圧が上昇し、ストレージトランジスタＳＴのボディ領域のチャネル側形成領域１３ｂにチャネルが形成されると、チャネルがシールド層として機能する。これにより、電荷蓄積ノード１３ｂ（ストレージノードＳＮ）の電圧が、少し上昇しても、その少し上昇した電圧レベルに維持される。すなわち、ソース線ＳＬから注入されたホールは、この電荷蓄積トランジスタに形成されるチャネルを介してプリチャージノードＰＮ（不純物領域１２）に流入しても、アクセストランジスタＡＴが導通状態であり、接地電圧レベルのビット線ＢＬに放電される。したがって、ストレージノードＳＮには、ホールが蓄積されていない状態が維持され、データ“０”が格納される。
この後、ワード線ＷＬを、接地電圧レベルに低下させて、アクセストランジスタＡＴを非導通状態に設定する。このとき、チャージ線ＣＬは、Ｈレベルであり、ソース線ＳＬからの流入ホールにより、このプリチャージノードＰＮの電圧レベルは、電源電圧ＶＤＤレベルに上昇する。
（２） データ“０”の読出動作（０Ｒ）：
ビット線ＢＬをＬレベルに設定する。ワード線ＷＬをハイレベルに駆動し、アクセストランジスタＡＴを導通状態とする。この状態で、チャージ線ＣＬをＨレベルに維持する。ストレージトランジスタＳＴのしきい値電圧は、ストレージノードＳＮにホールが蓄積されていないため、高い状態となっている。したがって、ソース線ＳＬからこのストレージトランジスタＳＴおよびアクセストランジスタＡＴを介してビット線ＢＬに流れる電流量は少ない。
アクセストランジスタＡＴが導通状態となると、このプリチャージノードＰＮの電圧レベルは、ビット線ＢＬとの結合により若干低下する（電圧低下量は、アクセストランジスタＡＴのしきい値電圧とワード線電圧とにより決定され、また、ソース線ＳＬからのホールの注入により抑制される）。
読出完了後、ワード線ＷＬを接地電圧レベルに駆動して、アクセストランジスタＡＴを非導通状態に設定すると、このプリチャージノードＰＮには、ソース線ＳＬからホールが流入し、その電圧レベルが、Ｈレベルに復帰する。
（３） データ“０”の保持動作（０Ｈ）：
このデータ保持動作時においては、ビット線ＢＬが、Ｌレベルから中間電圧レベルのハイレベルに駆動される。ワード線ＷＬが、このビット線ＢＬの電圧上昇と並行して中間電圧レベルのハイレベルに駆動されると、ワード線ＷＬとビット線ＢＬの間には電圧差は生じない。したがって、アクセストランジスタＡＴは非導通状態である（ワード線ＷＬの電圧とビット線ＢＬの電圧の差は、アクセストランジスタＡＴのしきい値以下であるため）。このとき、プリチャージノードＰＮは、ビット線ＢＬの電圧レベル以上である。
このとき、図３において示すように、チャージ線ＣＬをＬレベルに低下させた場合、プリチャージノードＰＮおよびストレージノードＳＮの電圧レベルが、ゲートカップリングにより低下する。しかしながら、チャージ線ＣＬを再びＨレベルに駆動することにより、プリチャージノードＰＮおよびストレージノードＳＮの電圧レベルは、元の電圧レベルに復帰する。
このデータ“０”の保持動作は、選択行非選択列のメモリセルにおいても、確実にデータ“０”が保持されることを示す。非選択ビット線は、ワード線電圧の変化に応じて中間電圧のハイレベルに設定される。
（４） データ“１”の書込動作（１Ｗ）：
このデータ書込時、まず、ビット線ＢＬが接地電圧レベルにプリチャージされる。続いて、ワード線ＷＬをハイレベルに駆動し、また、並行してチャージ線ＣＬをＬレベルに駆動する。これにより、プリチャージノードＰＮの電圧レベルが、ビット線ＢＬへのホール流出によりその電圧レベルがＬレベルに低下する。また、ストレージノードＳＮ（電荷蓄積ノード１３ｂ）の電圧レベルが、チャージ線との間のゲートカップリングにより低下する。
続いて、ビット線ＢＬを中間電圧レベルのハイレベルに駆動する。これにより、ワード線ＷＬとビット線ＢＬの電位が等しくなり、アクセストランジスタＡＴが非導通状態となる。応じて、プリチャージノードＰＮ（不純物領域１２）がフローティング状態となる。この状態で、チャージ線ＣＬの電圧レベルを上昇させる。ストレージノードＳＮの電圧レベル、すなわち電荷蓄積トランジスタＳＴのボディ領域の電圧レベルが接地電圧レベルであり、しきい値電圧が高い状態である。したがって、チャージ線ＣＬの電圧レベルが上昇しても、この電荷蓄積トランジスタＳＴには、殆どチャネルは形成されず、容量結合に対するシールド層は存在せず、いわゆるチャネルブロックは行なわれない。
したがって、このチャージ線ＣＬの電圧レベルの上昇に従って、ゲートカップリングにより、ストレージノードＳＮ電圧レベルが上昇する。すなわち、ソース線ＳＬからストレージノードＳＮに供給されたホールは、ビット線ＢＬに放出されず、ストレージノードＳＮに蓄積される。これにより、データ“１”を記憶する状態が形成される。このとき、また、プリチャージノードＰＮは、フローティング状態にあり、チャージ線ＣＬの電圧レベルの上昇に従って、ストレージノードＳＮの電圧レベルの上昇と並行して、ＬレベルからＨレベルに上昇する。
（５） データ“１”の読出動作（１Ｒ）：
データ読出時においては、ビット線ＢＬをＬレベルに設定し、ワード線ＷＬをハイレベルに設定する。これにより、アクセストランジスタＡＴが導通状態となる。チャージ線ＣＬは、Ｈレベルである。ストレージノードＳＮにホールが蓄積されており、このストレージトランジスタＳＴのしきい値電圧は低い状態にある。したがって、このチャージ線ＣＬにおいて、図１に示すチャネル形成領域１３ａにチャネルが形成され、ソース線ＳＬからストレージトランジスタＳＴおよびアクセストランジスタＡＴを介してビット線ＢＬに大きな電流が流れる。このビット線ＢＬに流れる電流量は、ワード線ＷＬの電圧レベルが中間電圧レベルであり、比較的小さな値に抑制され、大電流が流れるのは防止される。この電流を検出することにより、データ“１”を読出すことができる。
（６） データ“１”の保持動作（１Ｈ）：
この保持動作では、ビット線ＢＬをＬレベルからハイレベルに上昇させる。これと並行して、ワード線ＷＬが、ハイレベルに駆動される。この状態では、アクセストランジスタＡＴは、非導通状態にある。したがって、ソース線ＳＬからビット線ＢＬには、電流は流れず、データ“１”が保持される。そのとき、チャージ線ＣＬが接地電圧レベルに駆動されても、プリチャージノードＰＮおよびストレージノードＳＮは、その電圧レベルが容量結合より低下しても、チャージ線ＣＬの電圧上昇により、再び容量結合により元の電圧レベルに復帰する。
したがって、選択行非選択列のメモリセルに対しては、非選択ビット線ＢＬを、ワード線駆動時にハイレベルに維持することにより、確実に、その記憶データを保持することができる。
なお、このＴＴＲＡＭセルにおいて、フローティングボディ領域に電荷が蓄積される。この蓄積電荷がリークにより消失するまでに要する時間は十分長く、ほぼリフレッシュフリーと考えられる（通常のＤＲＡＭセルに比べて）。しかしながら、リフレッシュ動作を行なう場合には、記憶データを読出し、読出したデータに応じてビット線ＢＬの電位を変化させることにより、記憶データの再書込を行なってリフレッシュを実行する。
この図３に示すタイミング図から明らかなように、データ読出時、ＴＴＲＡＭセルの記憶データの破壊が防止され、いわゆるＤＲＡＭセルにおける再書込期間（リストア時間）は不要である．すなわちセンス動作完了後直ちにワード線ＷＬを非選択状態へ駆動しても、その記憶データは破壊されない。本発明においては、このＴＴＲＡＭセルの特性を生かして、デュアルポート構成において各ポートからのアクセス時間を短縮する。
［実施の形態１］
図４は、この発明の実施の形態１に従う半導体記憶装置（以下、デュアルポートＲＡＭと称す）の全体の構成を概略的に示す図である。図４において、デュアルポートＲＡＭは、メモリセル（図示せず）が行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１に対しては、後に詳細に説明するように、２つのポートＡおよびＢからのアクセスを行なうことのできるデュアルポートセルが配置される。このデュアルポートセルは、ＴＴＲＡＭセルをベースとして構成される。
このデュアルポートＲＡＭは、さらに、ポートＡおよびポートＢからのアクセスを行なうために、ポートＡインターフェイス回路２２ＡおよびポートＢインターフェイス回路２２Ｂを含む。ここで、「ポート」は、データのアクセスが行なわれる部分を示す。したがってデータバスに結合される信号／データの入出力部分を、メモリ全体について参照する場合には示す。一方、メモリセルについてポートの用語を用いる場合には、データの書込／読出が行なわれる部分、すなわち、ビット線、アクセストランジスタおよびワード線を示す。インターフェイス回路２２Ａおよび２２Ｂ各々には、外部からのコマンドＣＭＤおよびアドレス信号ＡＤＤおよびデータＤが与えられ、また、インターフェイス回路２２Ａおよび２２Ｂ各々は、外部へ出力データＱを出力する。
このデュアルポートＲＡＭは、さらに、ポートＡインターフェイス回路２２ＡからコマンドＣＭＤに従って生成される制御信号に従って、ポートＡからのアクセスの動作に必要な制御を行なうポートＡ制御回路２３Ａと、ポートＢインターフェイス回路２２ＢからのコマンドＣＭＤに従って生成される制御信号に従って、ポートＢからのアクセスに必要な動作制御を行なうポートＢ制御回路２３Ｂを含む。
ポートＡ制御回路２３ＡおよびポートＢ制御回路２３Ｂは、ポートＡおよびポートＢからのアクセスに必要な動作を制御する。また、異なるポートから同一のメモリセルに対する書込が行なわれるとき、または、同一のメモリセルに対する読出および書込が行なわれる場合に、アクセスを調整する仲裁回路が設けられる。しかしながら、図４においては、このアクセス仲裁回路は示していない。このアクセス仲裁回路は、単に、ポートＡおよびＢからのアクセス時のアドレスを比較し、アドレス一致時に、アクセスが書込を含む場合に所定の規則に従って仲裁を行なう。例えば、先にアクセス要求を発行したポートからのアクセスを許可し、このアクセス許可されたポートのアクセス完了後、別のポートのアクセスが許可される。
デュアルポートＲＡＭは、さらに、ポートＡ制御回路２３Ａの制御の下に、メモリセルアレイ１のメモリセル行を選択状態へ駆動するポートＡ行選択駆動回路２４Ａと、ポートＢ制御回路２３Ｂの制御の下に、メモリセルアレイ１の選択行を選択状態へ駆動するポートＢ行選択駆動回路２４Ｂを含む。これらのポートＡ行選択駆動回路２４Ａは、アドレスデコード回路およびワード線駆動回路を含む。ワード線駆動回路は、メモリセル行それぞれに対応してアドレスデコード信号に従って対応の行選択状態へ駆動するワード線ドライバを含む。ポートＢ行選択駆動回路２４Ｂも同様、行アドレス信号をデコードするデコード回路と、このデコードアドレス信号に従ってメモリセルアレイ１の選択行を選択状態へ駆動するワード線駆動回路を含む。このワード線駆動回路においては、メモリセルアレイ１のメモリセル行それぞれに対応して設けられるワード線ドライバが設けられる。
このデュアルポートＲＡＭは、さらに、ポートＡ制御回路２３Ａの制御の下に、メモリセルアレイ１の列を選択するポートＡ列選択回路２５Ａと、ポートＡ制御回路２３Ａの制御の下に、このポートＡ列選択回路２５Ａにより選択されたメモリセル列に対しデータの読出／書込を行なうポートＡ読出／書込回路２６Ａを含む。
ポートＡ列選択回路は、列アドレス信号をデコードする列アドレスデコード回路と、この列アドレスデコード回路からの列選択信号に従ってメモリセルアレイ１の対応の列を選択する列選択ゲートを含む。ポートＡ読出／書込回路２６Ａは、センスアンプ回路および書込ドライブ回路を含み、ポートＡからのアクセス時、選択メモリセルからの電流の検出（データの読出）および選択メモリセルへのデータの書込（ビット線電圧の設定）を行なう。
ポートＢについても同様、ポートＢ列選択回路２５ＢおよびポートＢ読出／書込回路２６ｂが設けられる。これらの回路２５ｂおよび２６ｂは、ポートＢ制御回路２３ｂの制御の下に動作タイミングが規定される。これらのポートＢ列選択回路２５ＢおよびポートＢ読出／書込回路２６ｂは、ポートＡ列選択回路２５ＡおよびポートＡ読出／書込回路２６Ａと同様の構成を備える。この読出／書込回路２６Ａおよび２６Ｂの構成要素としては、たとえば非特許文献３に示される構成が用いられてもよい。また、メモリセルアレイ１内において、ビット線対各々に対し、交差結合型センスアンプが設けられてもよい（非特許文献４参照）。
また、図４においては、ポートＡおよびポートＢの行および列選択回路がメモリセルアレイ１に関して対向して配置されるように示される。しかしながら、このポートＡおよびポートＢについて、行選択駆動回路がメモリセルアレイ１の同じ側に配置され、またポートＡおよびポートＢの列選択回路が、メモリセルアレイ１の同じ側に配置されてもよい。なお、図４においては、チャージ線ＣＬを駆動する回路は示していない。このチャージ線駆動回路は、ポートＡまたはポートＢからアクセスが行なわれるときには、アドレス指定された行に対応するチャージ線を選択状態（Ｌレベル）へワンショット駆動する。
図５は、図４に示すメモリセルアレイ１の構成を概略的に示す図である。図５においては、２行２列に配列されるメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１およびＭＣ２２を代表的に示す。行方向に整列するメモリセルＭＣ１１およびＭＣ１２に対し、ポートＡワード線ＷＬ１ＡおよびポートＢワード線ＷＬ１Ｂとチャージ線ＣＬ１が配設される。また、行方向に整列して配置されるメモリセルＭＣ２１およびＭＣ２２に対しては、ポートＢワード線ＷＬ２ＢおよびポートＡワード線ＷＬ２Ａと、チャージ線ＣＬ２が設けられる。
列方向に整列して配置されるメモリセルＭＣ１１およびＭＣ２１に対しては、ポートＡビット線ＢＬ１ＡおよびポートＢビット線ＢＬ１Ｂが設けられる。列方向に整列するメモリセルＭＣ１２およびＭＣ２２に対しポートＢビット線ＢＬ２ＢおよびポートＡビット線ＢＬ２Ａが設けられる。各メモリセル列に対応してソース線ＳＬ１およびＳＬ２が設けられる。これらのソース線ＳＬ１およびＳＬ２は、共通に、電源ノードに結合され、常時、電源電圧を供給する。これらのソース線ＳＬ１およびＳＬ２に結合される共通ソース線は、図５においては示していない。
メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２は、同一の構成を有するため、図５においては、メモリセルＭＣ１２において、その構成要素に対し参照符号を付す。メモリセルＭＣ１２は、ポートＡアクセストランジスタＡＴＡと、ポートＢアクセストランジスタＡＴＢと、これらのアクセストランジスタＡＴＡおよびＡＴＢにより共有されるダブルドレインストレージトランジスタＤＤＳＴを含む。
ポートＡアクセストランジスタＡＴＡは、ポートＡワード線ＷＬ１Ａの選択時に導通し、プリチャージノードＰＮＡをポートＡビット線ＢＬ２Ａに結合する。ポートＢアクセストランジスタＡＴＢは、ポートＢワード線ＷＬ１Ｂの選択時に導通し、プリチャージノードＰＮＢをビット線ＢＬ２Ｂに接続する。
ダブルドレインストレージトランジスタＤＤＳＴは、２つのドレインノードＤＮＡおよびＤＮＢを含み、これらがそれぞれ、プリチャージノードＰＮＡおよびＰＮＢに結合される。このダブルドレインストレージトランジスタＤＤＳＴは、チャージ線ＣＬ１の電圧変化に従ってボディ領域に電荷（ホール）を蓄積する。ダブルドレインストレージトランジスタＤＤＳＴのソースは、ソース線ＳＬ２に接続されて、常時、電源電圧を受ける。
メモリセルＭＣ（ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２を総称的に示す）は、行方向および列方向において、鏡映対称に配置される。メモリセル内において、アクセストランジスタＡＴＡおよびＡＴＢとダブルドレインストレージトランジスタＤＤＳＴとが、ＳＯＩトランジスタで構成される。したがって、その動作においては、先に図２および３を参照して説明したように、１つのポートからのアクセス時に、シングルポートＴＴＲＡＭセルのアクセス動作と同様にして実行される（非特許文献３および４参照）。２つのポートからのアクセスの競合時には、先に説明したように、図示しないアクセス仲裁回路により仲裁が行なわれて、１つのポートからのアクセスが行なわれる。
図６（Ａ）は、図５に示すダブルドレインストレージトランジスタＤＤＳＴの平面レイアウトを概略的に示す図である。ダブルドレインストレージトランジスタＤＤＳＴは、ダブルドレインＳＯＩトランジスタで構成される。このダブルドレインＳＯＩトランジスタ（ダブルドレインストレージトランジスタ）ＤＤＳＴは、ゲート電極３２に関して対向して配置されるＮ型不純物領域３０ａおよび３０ｂと、このゲート電極３２の短辺側に配置されるＮ型不純物領域３１を含む。これらのＮ型不純物領域３０ａ，３０ｂおよび３１は、ゲート電極３２に対して自己整合的に形成される。このゲート電極３２下部に、Ｐ型のボディ領域３３が形成される。このボディ領域３３は、Ｎ型不純物領域３０ａ，３０ｂおよび３１を連結するように配置される。
図６（Ｂ）は、この図６（Ａ）に示すダブルドレインＳＯＩトランジスタの電気的等価回路を示す図である。図６（Ｂ）において、ダブルドレインＳＯＩトランジスタ（ダブルドレインストレージトランジスタＤＤＳＴ）は、ゲート電極Ｇと、ソースノードＳと、２つのドレインノードＤＮ１およびＤＮ２を含む。
ゲート電極Ｇは、図６（Ａ）に示すゲート電極３２に対応し、ソースノードＳが、図６（Ａ）に示すＮ型不純物領域３１に対応する。ドレインノードＤＮ１およびＤＮ２は、たとえば、図６（Ａ）に示す不純物領域３０ａおよび３０ｂに対応する。このドレインノードＤＮ１およびＤＮ２と不純物領域３０ａおよび３０ｂの対応関係は逆であってもよい。
このゲート電極下部に、ボディ領域３３が形成され、電荷蓄積ノードが形成される。この図６（Ａ）に示すように、ダブルドレインストレージトランジスタＤＤＳＴのドレインノード３０Ａおよび３０Ｂは、ゲート電極３３に関して対向して配置される。したがって、このＮ型不純物領域３１は、ソース線ＳＬ（ＳＬ１，ＳＬ２）に接続される。不純物領域３０Ａおよび３０Ｂは、図５のプリチャージノードＰＮＡおよびＰＮＢを介して対応のアクセストランジスタＡＴＡおよびＡＴＢに結合される。したがって、このダブルドレインストレージノードＤＤＳＴのソースノード（不純物領域３１）からアクセストランジスタＡＴＡおよびＡＴＢの一方導通ノード（プリチャージノードに接続されるノード）に至るまでの長さを互いに等しくすることができ、応じて配線抵抗／容量を等しくすることができる。これにより、正確に、ポートＡおよびＢアクセス時にデータの書込／読出を行なうことができる。
図７は、図６（Ａ）に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。図７において、埋込絶縁膜３４上にＮ型不純物領域３１およびＰ型ボディ領域３３が形成される。このＮ型不純物領域３１に隣接して、素子分離層３５が設けられ、また、ボディ領域３３に隣接して、素子分離領域３５が設けられる。この素子分離領域３５は、たとえば、シャロー・トレンチ・アイソレーション構造を有し、隣接セルと完全に分離される（フル・トレンチ・アイソレーション構造を利用する）。
このボディ領域３３上に図示しないゲート絶縁膜を介してゲート電極３２が形成される。このゲート電極３２がＨレベルに維持されると、このボディ領域３３の電荷蓄積領域（図示せず）にホールが蓄積されているか否かに従って、選択的にチャネルが、ボディ領域３３の表面（チャネル形成領域）に形成される。
図８は、図６（Ａ）に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。この図８に示す構造においては、ボディ領域３３の両側に、Ｎ型不純物領域３０ａおよび３０ｂが配設される。これらのＮ型不純物領域３０ａおよび３０ｂの外側に、素子分離領域３５が設けられる。ボディ領域３３上に、図示しないゲート絶縁膜を介してゲート電極３２が形成される。したがって、このゲート電極３２に電圧が印加され、このボディ領域３３の表面にチャネルが形成された場合、Ｎ型不純物領域３０ａおよび３０ｂが電気的に結合され、同電位とされる。また、これらの不純物領域３０ａおよび３０ｂは、スタンバイ時においては、ソース線ＳＬからの電流により電源電圧レベルに維持される。
図６（Ａ）から図８に示すように、ダブルドレインストレージトランジスタＤＤＳＴが、ＴＴＲＡＭセルのストレージトランジスタと同様、ＳＯＩトランジスタで構成される。したがって、このボディ領域３３に対し、電荷（ホール）を蓄積し、記憶データに応じて、このダブルドレインストレージトランジスタのしきい値電圧を設定して、データの記憶を行なうことができる。
図９は、１つのメモリセルに対するポートＡおよびポートＢからのアクセス時の動作を示す信号波形図である。データの読出時、ビット線ＢＬは接地電圧レベルに維持される。この状態で、ポートＡワード線ＷＬＡを選択状態へ駆動する。応じて、プリチャージノードＰＮの電圧レベルが低下する。ストレージノードＳＮの電圧レベルは、記憶データに応じて、ＨレベルまたはＬレベルであり、変化はしない。
ビット線ＢＬを流れる電流は、図４に示す読出／書込回路でセンスする。この場合、センスアンプ活性化信号ＳＥＮＡを活性化し、内部読出データＤｏｕｔが内部データＱＡとして確定状態とされると、ワード線ＷＬＡを非選択状態へ駆動することができる。すなわち、メモリセルには、キャパシタは用いられていないため、キャパシタから流出した電荷を再度キャパシタに書込むリストア動作は不要である。したがって、データ読出後即座に、ワード線ＷＬＡを非選択状態へ駆動することができる。
また、プリチャージノードＰＮＡも元の電圧レベルに復帰する。このプリチャージノードＰＮＡおよびＰＮＢの電圧レベルは、データ読出時、接地電圧レベルのビット線ＢＬに接続されるため、その電圧レベルが低下する。したがって、プリチャージノードＰＮＡが元の電圧レベルに復帰するのを待たず、時刻ｔ２において、ポートＢワード線ＷＬＢを選択状態へ駆動することができる。これにより、同一メモリセルに対し、ポートＡおよびポートＢから並行してアクセスが行なわれる場合に、文献１または２において示されるように、アクセス仲裁を行なうにしても、ポートＢがアクセス待機状態に維持される期間を短くすることができ、高速アクセスを実現することができる。
また、インターリーブ態様でポートＡおよびポートＢから交互にアクセスする場合においても、各ポートのアクセス時間を短縮することができ、高速アクセス可能なメモリシステムを実現することができる。
図１０は、図５に示すＷＬＡドライバ、ＷＬＢドライバおよびＣＬドライバの構成の一例を示す図である。図１０においては、ポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢにそれぞれ対応して設けられるワード線ドライバＷＤＡおよびＷＤＢとチャージ線ＣＬに対して設けられるＣＬドライバＣＬＤを代表的に示す。
ＷＬＡドライバＷＤＡは、ポートＡロウアドレス信号ＸＡをデコードするＡＮＤ型デコーダＧ１と、このＡＮＤ型デコーダＧ１の出力信号とポートＡワード線活性化タイミング信号ＲＸＡとに従って対応のワード線ＷＬＡを、中間電圧レベルの基準電圧Ｖｒｅｆレベルに駆動するＡＮＤ型ドライバＧ２を含む。
ＷＬＡドライバＷＤＢは、ポートＢロウアドレス信号ＸＢを受けるＡＮＤ型デコーダＧ３と、ＡＮＤ型デコーダＧ３の出力信号とポートＢワード線活性化タイミング信号ＲＸＢとに従ってワード線ＷＬＢを、選択時、中間電圧Ｖｒｅｆレベルに駆動するＡＮＤ型ドライバＧ４を含む。
ＣＬＡドライバＣＬＤは、これらのＡＮＤ型デコーダＧ１およびＧ３の出力信号を受けるＯＲ型デコーダＯＧ１と、このＯＲ型デコーダＯＧ１とチャージ線駆動タイミング信号とを受けるＮＡＮＤ型ドライバＮＧ１を含む。
ＡＮＤ型デコーダＧ１およびＧ３は、それぞれ、対応のアドレス信号ＸＡおよびＸＢが対応のワード線ＷＬＡおよびＷＬＢをそれぞれ指定しているときに、Ｈレベルの信号を出力する。ワード線活性化タイミング信号ＲＸＡおよびＲＸＢは、行選択動作時に活性化され、その活性状態のときにはＨレベルである。したがって、選択行のワード線ＷＬＡおよびＷＬＢは、中間電圧Ｖｒｅｆレベルに駆動される。ワード線ＷＬＡおよびＷＬＢは、非選択時、接地電圧レベルである。
ＣＬドライバＣＬＤにおいて、ＯＲ型デコーダＯＧ１は、ワード線ＷＬＡおよびＷＬＢのいずれかが選択されるときに、Ｈレベルの信号を出力する。チャージ線駆動タイミング信号ＣＬＸは、チャージ線電圧レベル変化時、Ｈレベルに駆動される。したがって、選択行のチャージ線ＣＬは、ＯＲ型デコーダＯＧ１の出力信号がＨレベルであり、またチャージ線駆動活性化タイミング信号ＣＬＸがＨレベルに駆動されると、Ｌレベルに駆動される。非選択行においては、ＯＲ型デコーダＯＧ１の出力信号はＬレベルであり、チャージ線ＣＬは、Ｈレベル（電源電圧ＶＤＤレベル）に維持される。
この図１０に示すドライバＷＤＡ、ＷＤＢおよびＣＬＤの構成は単なる一例であり、アドレス指定された行に対応するワード線が選択状態（中間電圧レベル）に駆動され、またポートＡおよびＢからのアクセス時に、対応の行が選択されるときに、チャージ線ＣＬが選択状態へ駆動される構成が利用されればよい。
図１１は、図５に示すメモリセルアレイの平面レイアウトを概略的に示す図である。図１１において、Ｘ方向に沿って連続的に第２メタル配線４０ａ、４０ｂ、４０ｃ、および４０ｄがそれぞれ、ワード線ＷＬ１Ａ、ＷＬ１Ｂ、ＷＬ２ＢおよびＷＬ２Ａに対応して配置される。これらの第２メタル配線４０ａ−４０ｄに整列して、Ｘ方向に沿ってポリシリコンゲート電極層４５ａ、４５ｂ、４５ｃ、４５ｄが配設される。これらの第２メタル配線４０ａ−４０ｄと対応のポリシリコンゲート配線４５ａ−４５ｄは、図示しない領域において、電気的にコンタクトがとられる。これにより、いわゆるワード線シャント構造が実現される。また、ゲート配線は、それぞれ、アクセストランジスタのゲート電極を構成する。
また、チャージ線ＣＬ１およびＣＬ２を構成する第２メタル配線４１ａおよび４１ｂが、第２メタル配線４０ａおよび４０ｂの間および第２メタル配線４０ｃおよび４０ｄの間に行方向に連続的に延在するように配設される。この第２メタル配線４１ａおよび４１ｂが、それぞれチャージ線ＣＬ１およびＣＬ２に対応する。
Ｙ方向に沿って第１メタル配線４２ａおよび４２ｂが配設される。これらの第１メタル配線層４２ａおよび４２ｂは、第２メタル配線よりも下層の配線層に形成される配線であり、それぞれソース線ＳＬを構成する。これらの第１メタル配線４２ａおよび４２ｂの間に、所定の間隔をおいて、第１メタル配線４３ａ、４３ｂ、４３ｃおよび４３ｄが配設される。これらの第１メタル配線４３ａ−４３ｄは、それぞれ、ビット線ＢＬ１Ａ、ＢＬ１Ｂ、ＢＬ２ＢおよびＢＬ２Ａを構成する。
この第１メタル配線４３ａおよび４３ｂの間に、活性領域３７ａがＹ方向に連続的に延在して配置される。同様、第１メタル配線層４３ｃおよび４３ｄの間に活性領域３７ｂがＹ方向に沿って連続的に配設される。
活性領域３７ａは、ビット線ＢＬ１Ａを構成する第１メタル配線層４３ａとビット線コンタクトＣＴａを介して電気的に接続される。ビット線コンタクトＣＴａの下部領域には、メモリセルのアクセストランジスタの不純物領域が活性領域３７ａから突出するように形成される。
ここで、活性領域３７ａは、チャージ線ＣＬ１およびＣＬ２をそれぞれ構成する第２メタル配線４１ａおよび４１ｂ下部において、Ｘ方向に沿って第１メタル配線４２ａ下部にまで連続的に延在する突出部を有する。この突出部３９ａおよび３９ｂが、それぞれ不純物領域を構成し、ソース線コンタクトＣＣＴａおよびＣＣＴｂを介して第１メタル配線４２ａに電気的に接続される。
チャージ線ＣＬ１およびＣＬ２を構成する第２メタル配線４１ａおよび４１ｂそれぞれに対応して、ポリシリコンゲート配線４４ａおよび４４ｂがＸ方向に延在して形成される。これらのゲート配線４４ａおよび４４ｂは、第１メタル配線４２ａおよび４３ａの間の領域から第１メタル配線４３ｄおよび４２ｂの間の領域まで延在する。
ポリシリコンゲート配線４４ａおよび４４ｂは、第１メタル配線４３ｂおよび４３ｃの間の領域において、ビアＶＴａおよびＶＴｂを介して、上部に形成される第２メタル配線４１ａおよび４１ｂに電気的に接続される。これらのビアＶＴａおよびＶＴｂの形成領域においては、ポリシリコンゲート配線４４ａおよび４４ｂと対応の第２メタル配線４１ａおよび４１ｂの間の中間の第１メタル配線が形成される。
メモリセルＭＣ１１は、ビット線コンタクトＣＴａおよびＣＴｃとソース線コンタクトＣＣＴａとビアＶＴａにより、Ｘ方向およびＹ方向の境界領域が規定される。
活性領域３７ｂは、その突出部を構成する不純物領域が、ビット線コンタクトＣＴｅおよびＣＴｆにより、第２メタル配線４３ｄに電気的に接続される。また、活性領域３７ｂは、第２メタル配線４１ａおよび４１ｂに対応する領域において、Ｘ方向に延在する突出部を有し、ソース線コンタクトＣＣＴｃおよびＣＣＴｄによりソース線ＳＬを構成する第２メタル配線４２ｂに電気的に接続される。
この図１０に示す４ビットのメモリセルの平面レイアウトが、Ｘ方向に沿って繰返し配置され、Ｙ方向に沿っては、同様、繰返し配置される。したがって、ビット線コンタクトは、２つのメモリセルでそれぞれ共有され、また、ソース線コンタクトも、Ｘ方向に隣接するメモリセルにより共有される。
この図１０に示すように、活性領域を、１つのメモリセル領域内において横Ｔ字形に配置することにより、ポートＡおよびポートＢアクセストランジスタに対して対称的にダブルドレインストレージトランジスタを配設することができる。また、活性領域３７ａおよび３７ｂは、各メモリセル領域に分離することなく、Ｙ方向に連続的に直線的に延在して配置することにより、そのレイアウトが容易となる。
また、そのメモリセルの平面レイアウトは、対称な形状であり、各部分も、直線的にＸ方向およびＹ方向に延在するだけであり、平面レイアウトのパターン描画が容易となる。
以上のように、この発明の実施の形態１に従えば、デュアルポートＲＭセルを、ＴＴＲＡＭセルをベースとして形成している。したがって、メモリセルはキャパシタレスメモリセルで構成されるため、プロセスの微細化に追随してメモリセルのスケーリングを容易に行なうことができる。また、メモリセルに対する読出は非破壊読出であり、データリストア完了まで待機するというアクセスポートに対するアクセス制約を大幅に緩和することができる。これにより、高速で動作する大容量デュアルポートＲＡＭを実現することができる。
［実施の形態２］
図１２は、この発明の実施の形態２に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。図１２においては、２行３列に配列されるメモリセルを代表的に示す。
図１２において、矩形形状の活性領域５０ａ、５０ｂおよび５０ｃが、Ｘ方向に沿って間をおいて整列して配置される。また、活性領域５０ｄおよび５０ｅが、これらのＸ方向に沿って整列してかつ間をおいて配置される。活性領域５０ａ−５０ｃと活性領域５０ｄおよび５０ｅとは、Ｘ方向において１／２列ずらせて配置される。
このメモリセル行に対応して、第２メタル配線５１ａおよび５１ｂがＹ方向についての両端部に配置される。これらの第２メタル配線５１ａおよび５１ｂは、それぞれ、ソース線ＳＬ１およびＳＬ２を構成する。これらのソース線ＳＬ１およびＳＬ２は、図示しない領域において共通ソース線に結合され電源電圧を受ける。第２メタル配線５１ａはソースビア／コンタクトＳＣＴａおよびＳＣＴｂを介して対応の活性領域５０ａ−５０ｃに電気的に接続される。ソースビア／コンタクトＳＣＴａおよびＳＣＴｂは、交互に配列される。同様、第２メタル配線５１ｂも、ソースビア／コンタクトＳＣＴａおよびＳＣＴｂを介して、対応の活性領域５０ｄおよび５０ｅに電気的に接続される。
この行方向において、第２メタル配線５１ａに隣接してＸ方向に延在してチャージ線ＣＬ１を構成する第２メタル配線５２ａが配設される。同様、チャージ線ＣＬ２を構成する第２メタル配線５２ｂが、第２メタル配線５１ｂに隣接してＸ方向に延在して配置される。
これらのチャージ線を構成する第２メタル配線５２ａおよび５２ｂは、それぞれ下層に形成されるポリシリコンゲート配線５４ａおよび５４ｂに、図示しない部分において電気的に接続される。ポリシリコンゲート配線５４ａは、対応の活性領域のＸ方向についての中央部に設けられる脚部５５ｂを有し、またポリシリコンゲート配線５４ｂも、対応の活性領域５０ｄおよび５０ｅのＸ方向についての中央部に配置される脚部５５ａおよび５５ｃを有する。これらの脚部５５ａ、５５ｂ、および５５ｃは、活性領域の配置のＹ方向に沿ったずれに応じて、Ｘ方向について交互に配置される。
第２メタル配線５２ａおよび５２ｂの間に、第２メタル配線５３ａおよび５３ｂがＸ方向に連続的に延在して配置される。これらの第２メタル配線５３ａおよび５３ｂは、それぞれワード線ＷＬ１ＡおよびＷＬ１Ｂの部分を構成する。第２メタル配線５３ａは、Ｙ方向における活性領域の間の領域において、ワード線ビア／コンタクトＷＣＴａおよびＷＣＴｂを介してポリシリコンゲート配線部分５８に電気的に結合される。
このポリシリコンゲート配線部分５８は、Ｙ方向に延在するゲート配線部分５７ｂとＸ方向に対応の活性領域を横切るように配置されるゲート配線部分５７ａとに連結される。これらのゲート配線部分５７ａ、５７ｂおよび５８により、ポートＡアクセストランジスタのゲート電極が形成される。
ワード線ビア／コンタクトＷＣＴａを介して、ワード線ＷＬ１Ａを構成する第２メタル配線層５３ａは、さらに、活性領域５０ｄ内に延在するゲート配線部分５７ｃおよび５７ｄに電気的に接続される。ゲート配線部分５７ｃは、Ｙ方向に沿って活性領域の一部に延在し、またゲート配線部分５７ｄが、ゲート配線部分５７ｃに連結され、Ｘ方向に沿ってこの活性領域５０ｄを横切るように配置される。これらのゲート配線部分５７ｃおよび５７ｄは、活性領域５０ｄに形成されるポートＡアクセストランジスタのゲート電極を構成する。
ワード線ＷＬ１Ｂを構成する第２メタル配線５３ｂは、同様、ワード線ビア／コンタクトＷＣＴｂを介して下層に形成されるゲートポリシリコン配線部分に結合される。ワード線ビア／コンタクトＷＣＴｂに結合されるゲート配線部分は、ゲート配線部分５７ａ−５７ｄおよび５８と、Ｘ方向に関して鏡映対称の形状に配置される。１つの活性領域において、チャージ線に結合される脚部５５ａ−５５ｃが、それぞれ対応の活性領域内においてゲート電極部分の間に配置される。したがって、１つの活性領域においては、鏡映対称に配置されるＬ字型のゲート電極の間に、ストレージトランジスタのゲート電極の一部（脚部）が配置される。このワード線の交差配置により隣接行のメモリセルのアクセストランジスタを並行して選択する構成を配線レイアウトを錯綜させることなく実現することができる。
Ｙ方向に沿って連続的に延在する第１メタル配線６０ａ−６０ｈが、Ｘ方向において間をおいて配置される。これら第１メタル配線６０ａ−６０ｈは、それぞれビット線ＢＬ２Ａ、ＢＬ１Ａ、ＢＬ３Ｂ、ＢＬ２Ｂ、ＢＬ４Ａ、ＢＬ３Ａ、ＢＬ５ＢおよびＢＬ４Ｂを構成する。したがって、この図１２に示すビット線配置においては、１つのポートについて２つのビット線を単位として交互にポートＡ用のビット線対およびポートＢ用のビット線対が配置される。
ビット線ＢＬ１Ａを構成する第１メタル配線６０ａは、ビット線ビア／コンタクトＢＣＴＡ１を介して活性領域５０ａに電気的に接続される。ビット線ＢＬ２Ａを構成する第１メタル配線６０ａは、ビット線ビア／コンタクトＢＣＴＡ２を介して活性領域５０ｄに電気的に接続される。ビット線ＢＬ５Ｂの構成する第１メタル配線６０ｇは、ビット線ビア／コンタクトＢＣＴＢ１を介して活性領域５０ｃに結合される。ビット線ＢＬ４Ｂを構成する第１メタル配線６０ｈは、ビット線ビア／コンタクトＢＣＴＢ２を介して活性領域５０ｅに電気的に結合される。
したがって、１つの活性領域においては、ポートＡ用のビット線ビア／コンタクトＢＣＴＡとポートＢ用のビット線ビア／コンタクトＢＣＴＢが、Ｘ方向についての中央部のストレージトランジスタの脚部５５に関して対称的な位置に配置される。
活性領域５０ｂ、５０ｄおよび５０ｅにおいても、それぞれビット線に接続されるビット線ビア／コンタクトは設けられるが、図１２においては、図面の煩雑化を避けるために、ビット線ＢＬ３Ｂ、ＢＬ２Ｂ、ＢＬ４ＡおよびＢＬ３Ａについてのビット線ビア／コンタクトの参照符号は示していない。
この図１２に示すメモリセルの配線レイアウトにおいても、実施の形態１と同様、１つのメモリセルＭＣが、１つのストレージトランジスタと２つのアクセストランジスタで構成される。１つのワード線の選択時、ポートＡまたはポートＢについて２つのアクセストランジスタが並行して導通し、対をなすビット線を介して並列にデータの読出／書込が実行される。
この図１２に示すメモリセルのレイアウトにおいては、矩形形状の活性領域５０（５０ａ−５０ｅ）が、間をおいて行および列方向に配置される。これらの活性領域は、後に詳細に説明するように、埋込絶縁膜上に形成される。したがって、メモリセルＭＣを構成するストレージトランジスタおよびアクセストランジスタはともにＳＯＩ構造のトランジスタである。
図１３は、図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。図１３において活性領域５０Ｅは、埋込絶縁膜７０上に形成される。この埋込絶縁膜７０は、シリコン基板６５上に形成される。
活性領域においては、Ｎ型不純物領域７１ａ−７１ｄが間をおいて形成され、これらのＮ型不純物領域の間に、Ｐ型不純物領域７２ａ、７２ｂおよび７２ｃが設けられる。これらのＰ型不純物領域７２ａ−７２ｃの各々が、ボディ領域として作用する。
Ｐ型不純物領域７２ａ、７２ｂおよび７２ｃ上に、それぞれ、図示しないゲート絶縁膜を介してゲート配線７３ａ、７３ｂおよび７３ｃが形成される。中央のゲート配線７３ｂが、チャージ線ＣＬ２に結合されるゲート電極であり、ストレージトランジスタのゲート電極を構成する。ゲート配線７３ａおよび７３ｂは、それぞれ、ポートＡアクセストランジスタおよびポートＢアクセストランジスタのゲート電極を構成する。
Ｎ型不純物領域７１ａは、ビット線ビア／コンタクトＢＣＴＡを介して、第１メタル配線７５ａに電気的に接続される。このビット線ビア／コンタクトＢＣＴＢ１は、中間の第１メタル配線７５ａとＮ型不純物領域７１ａを電気的に接続するコンタクト７４ａを含む。第１メタル配線６０ｅが、図１２に示す第１メタル配線６０ｅに対応し、ビット線ＢＬ４Ａを構成する。
Ｎ型不純物領域７１ｄは、ビット線ビア／コンタクトＢＣＴＢ１を介して第１メタル配線６０ｈに結合される。このビット線ビア／コンタクトＢＣＴＢ１は、中間層の第１メタル配線層７５ｂとＮ型不純物領域７１ｄを電気的に接続するコンタクト７４ｂを含む。この第１メタル配線６０ｈが、図１２に示すビット線ＢＬ４ｂを構成する第１メタル配線６０ｈに対応する。
Ｎ型不純物領域７１ｂおよび７１ｃは、それぞれ、プリチャージノードである。したがって、活性領域内において、１つのストレージトランジスタと２つのアクセストランジスタが形成される。この活性領域は、両側に設けられる素子分離領域７８ａおよび７８ｂにより他の活性領域と分離される。この素子分離領域７８ａおよび７８ｂは、たとえばシャロートレンチ分離構造であり、埋込絶縁膜７０にまで到達する深さを有する。これにより、フルトレンチ分離を実現する。
Ｎ型不純物領域７１ｂおよび７１ｃの上層に、第１メタル配線６０ｆおよび６０ｇが設けられる。これらの第１メタル配線６０ｆおよび６０ｇは、それぞれビット線ＢＬ３ＡおよびＢＬ５Ｂを構成し、図示しない領域において下層のＮ型不純物領域７１ｂおよび７１ｃと電気的に接続される。最上層においては、第２メタル配線５３ｂが配設される。この第２メタル配線５３ｂは、ワード線ＷＬ１Ｂを構成する。
図１４は、図１２に示す線Ｌ１４−Ｌ１４に沿った断面構造を概略的に示す図である。この図１４に示す構造においては、埋込絶縁膜７０上には、Ｎ型不純物領域７９とＰ型不純物領域７２ａが形成される。Ｐ型不純物領域７２ａ上および素子分離領域７８ｄの一部領域上に渡ってゲート配線７３ｂが配設される。
Ｎ型不純物領域７９は、２つのアクセストランジスタに共通なソースノードであり、図１２に示すソースコンタクトＳＣＴａおよびＳＣＴｂを介してソース線ＳＬ（ＳＬ２）に電気的に接続される。
このＮ型不純物領域７９外部に、素子分離領域７８ｃが形成される。この素子分離領域７８ｃおよび７８ｄは、また、シャロートレンチ分離構造を有し、埋込絶縁膜７０にまで到達する深さを有する。図１３および図１４に示す素子分離領域７８ａ−７８ｄは、活性領域５０（５０ｅ）を取囲むように連続的に延在して形成される。
図１３に示す断面構造において、Ｎ型不純物領域７１ｂおよび７１ｃは、ストレージトランジスタのドレイン領域を構成する。したがってこの実施の形態２においても、ストレージトランジスタとして、ダブルドレインＳＯＩトランジスタをストレージトランジスタとして利用することができる。
また、各ポートのアクセストランジスタは、そのゲート電極がＬ字状に形成されており、そのチャネル領域を大きくすることができ、比較的大きな電流を導通時駆動することができる。同様、ストレージトランジスタにおいても、そのボディ領域はＴ字型であり、電荷蓄積領域を、大きく取ることができ、記憶データに応じて、確実に、ボディ領域の電位変化を大きく生じさせることができる。
図１５は、チャージ線ドライバＣＬＤの構成を示す図である。図１５において、ＣＬドライバＣＬＤは、対応の行の選択時、２ビットのメモリセルを選択するため、これらの２行に配列されるチャージ線ＣＬ１およびＣＬ２を並行して駆動する。このＣＬドライバＣＬＤは、内部構成は図１０に示す構成と同様であり、ポートＡロウアドレスおよびポートＢロウアドレスに従って、対応の行の選択時、これらの２つのチャージ線ＣＬ１およびＣＬ２を選択状態に駆動する。
図１５に示す構成においては、ＣＬドライバＣＬＤの出力が分岐されてチャージ線ＣＬ１およびＣＬ２を駆動している。しかしながら、チャージ線ＣＬ１およびＣＬ２それぞれにＣＬドライバが設けられ、それぞれ、同じアドレス信号（またはアドレスデコード信号）に従って、対応のチャージ線を選択状態に駆動する構成が利用されてもよい。
図１６は、図１２に示す配置のメモリセルの電気的等価回路を示す図である。図１６においては、隣接する３つの活性領域に配置されるメモリセルＭＣａ、ＭＣｂおよびＭＣｃを代表的に示す。
メモリセルＭＣａは、ダブルドレインストレージトランジスタＤＤＳＴａと、ポートＡアクセストランジスタＡＴＡａと、ポートＢアクセストランジスタＡＴＢａとを含む。アクセストランジスタＡＴＡａおよびＡＴＢａのゲートは、それぞれ、ポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢに結合される。アクセストランジスタＡＴＡａは、導通時、ダブルドレインストレージトランジスタＤＤＳＴａの第１のプリチャージノード（第１ドレイン電極）ＰＮ１をビット線ＢＬ１に結合する。アクセストランジスタＡＴＢａは、導通時、ダブルドレインストレージトランジスタＤＤＳＴａの第２のプリチャージノード（第２ドレイン電極）ＰＮ２をビット線ＢＬＢ１に結合する。ダブルドレインストレージトランジスタＤＤＳＴａのゲートは、チャージ線ＣＬ１に電気的に接続され、そのソース電極がソース線ＳＬに結合される。
メモリセルＭＣｂも同様、ダブルドレインストレージトランジスタＤＤＳＴｂ、ならびにポートＡアクセストランジスタＡＴＡｂおよびポートＢアクセストランジスタＡＴＢｂを含む。アクセストランジスタＡＴＡｂおよびＡＴＢｂは、それぞれ、ゲートが、ワード線ＷＬＡおよびＷＬＢに結合される。ダブルドレインストレージトランジスタＤＤＳＴｂは、チャージ線ＣＬ２にそのゲートが結合され、ソースノードがソース線ＳＬに結合される。ポートＡアクセストランジスタＡＴＡｂは、このストレージトランジスタＤＤＳＴｂの第２のプリチャージノード（第２ドレイン電極）を導通時、ビット線ＢＬＡ０に結合する。アクセストランジスタＡＴＢｂは、導通時、ストレージトランジスタＤＤＳＴｂの第１のプリチャージノード（第１ドレイン電極）ＰＮ１を、ビット線ＢＬＢ２に結合する。
メモリセルＭＣｃは、ダブルドレインストレージトランジスタＤＤＳＴｃと、ポートＡアクセストランジスタＡＴＡｃと、ポートＢアクセストランジスタＡＴＢｃとを含む。ストレージトランジスタＤＤＳＴｃは、ゲートがチャージ線ＣＬ２に結合され、ソースがソース線ＳＬに結合される。ポートＡアクセストランジスタＡＴＡｃは、導通時、ストレージトランジスタＤＤＳＴｃの第２のプリチャージノードＰＮ２をビット線ＢＬＡ２に結合する。ポートＢアクセストランジスタＡＴＢｃは、導通時、ストレージトランジスタＤＤＳＴｃの第１プリチャージノードＰＮ１を、ビット線ＢＬＢ３に結合する。
この図１６に示すように、メモリセルの配置において、Ｙ方向においては、ポートＢのアクセストランジスタが整列して配置され、また、同様、ポートＡのアクセストランジスタが整列して配置される。各行ごとに、メモリセルＭＣにおけるポートＡアクセストランジスタおよびポートＢアクセストランジスタの位置が交換される。
この図１６に示すように、１つのワード線ＷＬＡまたはＷＬＢを選択した場合、２ビットのメモリセルのデータが、対をなすビット線に並行して読出される。
チャージ線ＣＬ２およびＣＬ１は、データ書込時、ワード線ＷＬＡまたはＷＬＢが選択状態へ駆動されたときに、並行して選択状態へ駆動される。データ読出時においては、チャージ線ＣＬ１およびＣＬ２は、Ｈレベルに維持される。
本実施の形態２における半導体記憶装置において、ポートＡおよびポートＢからの書込アクセスが競合した場合、ある優先順位または規則に従って、一方のポートの書込は停止される。したがって、各行に対応してチャージ線ＣＬが設けられる配置において、１つのワード線により２行のメモリセルが選択される場合、先に図１５を参照して説明したように、チャージ線ＣＬ１およびＣＬ２は、同じチャージ線ドライバで駆動する。
なお、本実施の形態２においては、物理的なレイアウトにおいては、２行のメモリセルが並行して選択される。しかしながら、論理的なアドレスにおいては、１ページすなわち１行アドレスに対応するメモリセルが、ポートＡまたはポートＢからのアクセスにより選択されて、ポートＢビット線ＢＬＢまたはポートＡビット線ＢＬＡに選択メモリセルのストレージトランジスタが結合される。最終的に、外部へ読出されるまたは外部から書込まれるメモリセルデータのビット数は、外部のデータバスのバス幅に応じて適切に定められる。
また、クロック信号の立上りおよび立下りに同期してダブルデータレートでデータが転送されるとき、ワード線を選択状態に維持した状態で、対を成すビット線においてビット線を順次選択して、偶数アドレスおよび奇数アドレスのデータをビット線対の一方および他方のビット線に順次書込むまたは読出す構成が利用されてもよい。
また、対をなすビット線ＢＬＢ１およびＢＬＢ２に、それぞれ個々のメモリセルのビット値が読出されてもよい。ビット線ＢＬＢ１およびＢＬＢ２に相補データ対は読出されない。この場合、メモリセルＭＣａのデータに対して相補のデータが、メモリセルＭＣｂおよびＭＣｃに格納する必要があり、結果的にメモリセルＭＣｂおよびＭＣｃに、同一論理のデータを格納する必要があるためである。
相補データを読出す場合には、同一行（物理的レイアウトにおいて）に隣接するメモリセルに相補データを書込むように構成する。この場合、図１２に示す構成において、たとえば、ビット線ＢＬ１ＡおよびＢＬ４Ａに相補データが読出される。また、ビット線ＢＬ３ＢおよびＢＬ５Ｂに相補データが読出される。
以上のように、この発明の実施の形態２に従えば、メモリセルを活性領域ごとに区分して配置している。したがって、１つのワード線により、２行のメモリセルを並行して選択する配置を実現することができ、１つのワード線により選択されるビット数、すなわちページサイズを大きく取ることができ、アクセス効率を改善することができる。
また、ダブルドレインＳＯＩトランジスタをストレージトランジスタとして用いており、ポートＡおよびポートＢからのストレージトランジスタに対する電流の伝搬経路をビット線対について等しくすることができ、確実なデータの書込／読出を実現することができる。
また、ストレージトランジスタのゲート電極をＴ字構造に形成しており、ストレージトランジスタをダブルドレイン構造として、活性領域内において対称的に異なるポートのアクセストランジスタを配置することができる。
また、メモリセルは、キャパシタレスセル構造であり、実施の形態１と同様、プロセスの微細化に追随してメモリセルのスケーリングを容易に行なうことができる。また、メモリセルデータが非破壊読出であり、リストア期間のアクセス禁止というポートアクセスに対する制約を大幅に緩和することができる。
［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。図１７において、Ｘ方向に沿って連続的に延在してかつ互いに間をおいて、第２メタル配線８０ａ、８１ａ、８２ａおよび８３ａが配設される。第２メタル配線８０ａは、書込ワード線ＷＷＬ１を構成し、第２メタル配線８１ａは、ソース線ＳＬ１を構成する。第２メタル配線８２ａは、チャージ線ＣＬ１を構成し、第２メタル配線８３ａが、読出ワード線ＲＷＬ１を構成する。
さらに、Ｘ方向に延在してかつ互いに間をおいて、第２メタル配線８３ｂ、８２ｂ、８１ｂ、８０ｂおよび８０ｃが配設される。第２メタル配線８３ｂは、読出ワード線ＲＷＬ２を構成し、第２メタル配線８２ｂがチャージ線ＣＬ２を構成する。第２メタル配線８１ｂが、ソース線ＳＬ２を構成し、第２メタル配線８０ｂが、書込ワード線ＷＷＬ２を構成する。第２メタル配線８０ｃは、書込ワード線ＷＷＬ３を構成する。
第２メタル配線８０ａに整列してＸ方向に沿ってポリシリコンゲート配線８４ａが配設される。第２メタル配線８２ａに整列して、ポリシリコンゲート配線８４ｂが配設される。また、第２メタル配線８３ａおよび８３ｂそれぞれに整列して、ポリシリコンゲート配線８４ｃおよび８４ｂが設けられる。第２メタル配線８２ｂおよび８０ｂに整列して、ポリシリコンゲート配線８４ｅおよび８４ｆが設けられる。第２メタル配線８０ｃに対しても整列して、ポリシリコンゲート配線が設けられるが、図１７においては図面を簡略化するために示していない。
これらのポリシリコンゲート配線８４ａ−８４ｆは、図１７においては、Ｘ方向に沿って区分されるように示される。しかしながら、これらのポリシリコンゲート配線８４ａ−８４ｆは、各々、第２メタル配線８０ａ−８３ａおよび８３ｂ−８０ｂと同様、Ｘ方向に沿って連続的に延在し、それぞれ対応の第２メタル配線と図示しない部分において電気的にコンタクトが取られる。
Ｙ方向に沿って連続的に延在してかつ互いに間をおいて、第１メタル配線８５ａ、８６ａ、８５ｂおよび８６ｂが配置される。第１メタル配線８５ａが、読出ビット線ＲＢＬ１を構成し、第１メタル配線８６ａが、書込ビット線ＷＢＬ１を構成する。第１メタル配線８５ａおよび８６ｂが、それぞれ、読出ビット線ＲＢＬ２および書込ビット線ＷＢＬ２を構成する。
第２メタル配線８１ａから第２メタル配線８１ｂにわたって、Ｙ方向に延在して活性領域９０ａおよび９０ｂが形成される。また、活性領域９０ａおよび９０ｂに隣接して、チャージ線を構成する第２メタル配線８２ａおよび８２ｂ各々から書込ワード線ＷＷＬ１およびＷＷＬ２を構成する第２メタル配線８０ａおよび８０ｂを超えて、Ｐ型不純物領域９２ａ、９２ｂ、９２ｃおよび９２ｄが設けられる。
第２メタル配線８１ａは、ソースビア／コンタクト９５ａおよび９５ｃを介して、それぞれ、Ｎ型活性領域９０ａおよび９０ｂに電気的に結合される。また、活性領域９０ａおよび９０ｂは、ビット線コンタクト９６ａおよび９６ｂを介して、読出ビット線ＲＢＬ１およびＲＢＬ２を構成する第１メタル配線８５ａおよび８５ｂに電気的に接続される。これらのビット線コンタクト９６ａおよび９６ｂは、それぞれ、第１メタル配線を中間層として用いて、第２メタル配線８５ａおよび８５ｂに対する電気的接続を形成する。
第２メタル配線８１ｂは、またソースビア／コンタクト９５ｂおよび９５ｄを介してそれぞれ活性領域９０ａおよび９０ｂに電気的に接続される。
Ｐ型不純物領域９２ａおよび９２ｂは、それぞれ、ビット線コンタクト９７ａおよび９７ｂを介して第１メタル配線８６ａに電気的に接続される。Ｐ型不純物領域９２ｃおよび９２ｄが、それぞれ、ビット線コンタクト９７ｃおよび９７ｄを介して第１メタル配線８６ｂに電気的に接続される。
１つのメモリセルＭＣの領域は、Ｙ方向において、延在し読出ビット線用のコンタクト９６（９６ａ−９６ｄ）から書込ビット線用のコンタクト９７（９７ａ−９７ｃ）の間、およびＸ方向において読出ビット線ＲＢＬおよび書込ビット線ＷＢＬの間に延在する領域により規定される。
この図１７に示すメモリセルＭＣにおいては、読出ビット線ＲＢＬおよび書込ビット線ＷＢＬがそれぞれ設けられ、また、読出ワード線ＲＷＬおよび書込ワード線ＷＷＬが設けられる。したがって、読出ポートおよび書込ポートが個々に設けられ、データの読出は、読出ポート（読出ビット線ＲＢＬおよび読出ワード線ＲＷＬ）を介して行なわれ、データの書込は書込ポート（書込ビット線ＷＢＬおよび書込ワード線ＷＷＬ）を介して行なわれる。
書込ビット線には、Ｐ型不純物領域９２（９２ａ−９２ｄ）が電気的に結合される。このＰ型不純物領域９２（９２ａ−９２ｄ）は、それぞれ隣接する活性領域９０（９０ａ，９０ｂ）のチャージ線ＣＬ（ＣＬ１，ＣＬ２）下部に設けられるＰ型ボディ領域に連結される。したがって、Ｐ型ＳＯＩトランジスタを書込用のトランジスタとして用いて、ストレージトランジスタのボディ領域に電荷を注入する。従って、実施の形態１において示したメモリセルの活性領域の配置と同様の活性領域の配置を利用して、従って配線レイアウトも同様のレイアウトを利用して、ストレージトランジスタのボディ領域への電荷の書込を行なう構成を実現することができる。
なお、書込ビット線コンタクト９７（９７ａ−９７ｄ）は、Ｙ方向において隣接するメモリセルにより共有される。したがって、この図１７に示す活性領域のレイアウトが、Ｙ方向に沿って繰返し配設され、また、Ｘ方向に沿ってこの図１７に示す配線レイアウトが繰返し配置される。
図１８は、図１７に示すＬ１８−Ｌ１８に沿った断面構造を概略的に示す図である。図１８において、Ｐ型不純物領域９２ｂは、埋込絶縁膜１０１上に形成される。この埋込絶縁膜１０１は、シリコン基板１００表面上に形成される。
Ｐ型不純物領域９２ｂは、Ｎ型領域１０３ａおよび１０４と、Ｎ型領域１０３ａおよび１０４の間に形成される高濃度Ｐ型領域１０２ａと、Ｎ型領域１０４に隣接してＰ型領域1０２ａと反対側に配置される高濃度Ｐ型領域１０２ｂと、高濃度Ｐ型領域１０２ｂに隣接して配置されるＰ型領域１０２ｃとを含む。
Ｎ型領域１０３ａ、Ｎ型領域１０４およびＰ型不純物領域１０２ｃ上に、図示しないポリシリコンゲート配線１０４ａと図１７に示すポリシリコンゲート配線８４ｆおよび８４ｅとがそれぞれ形成される。ポリシリコンゲート配線８４ｆおよび８４ｅは、それぞれ、書込ワード線ＷＷＬ２およびチャージ線ＣＬ２を構成する。
ポリシリコンゲート配線１０４ａは、図１７に示す第２メタル配線８０ｃに電気的に結合され、書込ワード線ＷＷＬ３を構成する。高濃度Ｐ型領域１０２ａは、ビット線コンタクト９７ｂを介して、第１メタル配線８６ａに電気的に接続される。この第１メタル配線８６ａは、書込ビット線ＷＢＬ１を構成する。
Ｐ型不純物領域１０２ｂ上層に第２メタル配線８１ｂが配置される。この第２メタル配線８１ｂは、ソース線ＳＬ２を構成する。
活性領域９２ｂの周辺には、素子分離領域１０５ａおよび１０５ｂが形成される（シャロートレンチ分離によるフルトレンチアイソレーション構造を実現する）。
図１９は、図１７に示す線Ｌ１９−Ｌ１９に沿った断面構造を概略的に示す図である。図１９において、図１８に示す高濃度Ｐ型領域１０２ｂに隣接して、活性領域９０ａの一部であるＮ型不純物領域１０６が配置される。このＮ型不純物領域１０６は、ソースビア／コンタクト９５ｂを介して第２メタル配線８１ｂに電気的に接続される。これらの不純物領域１０６および１０２ｂ外部には、素子分離領域１０５ｃおよび１０５ｄが設けられる。
Ｎ型不純物領域１０６が、ソース線ＳＬ２（第２メタル配線８１ｂ）を介して電源電圧ＶＤＤを受ける。高濃度Ｐ型領域１０２ｂは、逆バイアス状態にされ、これらの不純物領域１０６およびＰ型領域１０２ｂの間が非導通状態に維持される。
図２０は、１つのメモリセルにおける不純物領域の配置を概略的に示す図である。図２０において、図１９に示すように、Ｐ型領域１０２ｂに隣接してＮ型不純物領域１０６が配置される。このＮ型不純物領域１０６に、ソース線ＳＬを介して電源電圧が供給される。このＮ型不純物領域１０６は、活性領域９０ａ内の一部を構成する。この活性領域９０ａにおいては、Ｎ型不純物領域１０７ａおよび１０７ｂが設けられる。Ｎ型不純物領域１０７ｂが、読出ビット線ＲＢＬ１に結合される。不純物領域１０７ａおよび１０７ｂの間に、Ｐ型不純物領域１０８が設けられる。
このＰ型不純物領域１０８の上層に、読出ワード線ＲＷＬ２を構成するポリシリコンゲート配線８４ｄが設けられる。したがって、このＰ型不純物領域１０８が、読出用のＳＯＩトランジスタのボディ領域を構成する。一方、図１８に示すＰ型不純物領域１０３ｃは、Ｎ型不純物領域１０７ａおよび１０６の間の領域にまで延在して形成される。これらのＰ型不純物領域１０２ｃ上に、チャージ線ＣＬ２を構成するポリシリコンゲート配線８４ｅが設けられる。
Ｐ型不純物領域１０２ｂおよび１０２ａの間に、Ｎ型領域１０４が設けられる（図１８参照）。このＮ型領域１０４上に、書込ワード線ＷＷＬ２を構成するポリシリコンゲート配線８４ｆが設けられる。このＮ型領域１０４は、書込用のアクセストランジスタのボディ領域を構成する。
図２１は、図２０に示すメモリセルのデータ書込時の信号波形を示す図である。以下、図２１を参照して、図２０に示すメモリセルのデータ書込動作について説明する。
スタンバイ状態においては、書込ワード線ＷＷＬ２は、電源電圧レベルであり、また、書込ビット線ＷＢＬ１は、接地電圧レベルである。今、ストレージノードＳＮ（Ｐ型領域１０３ｃ）の電位が、Ｈレベルにあるとする。
読出ワード線ＲＷＬ２はＬレベル、チャージ線ＣＬ２はＨレベルである。したがって、Ｐ型領域１０８においては、チャネルは形成されず、Ｎ型不純物領域１０７ａおよび１０７ｂは分離状態にある。
また、チャージ線ＣＬ２は、電源電圧レベルであり、このＰ型領域１０３ｃは、記憶データに応じた電位に維持される。ソース線ＳＬと読出ビット線ＲＢＬ１に接続されるＮ型不純物領域１０７ａの間は、チャネルは形成されず、ソース線ＳＬと読出ビット線ＲＢＬ１とは、分離状態にある。
スタンバイ状態においては、書込ビット線ＷＢＬ１が、Ｌレベルまたはそれより低いＬＬレベルであり、書込ワード線ＷＷＬ２よりも低い電圧レベルである。従って、Ｎ型領域１０４においてはチャネルは形成されず、Ｐ型領域１０２ａおよび１０２ｂの間は分離状態にある。
Ｌデータの書込時においては、まず、書込ビット線ＷＢＬ１をＬレベルに設定し、続いて書込ワード線ＷＷＬ２を、この書込ビット線ＷＢＬ１よりも低いＬレベルに駆動する。書込ワード線ＷＷＬ２のＬレベルは、書込ビット線ＷＢＬ１の電圧レベルと同じであってもよく、それよりも低い電圧レベルであってもよい。従って、書込ワード線ＷＷＬのＬレベルは、接地電圧レベルであってもよく、また負電圧レベルであってもよい。また、書込ビット線のＬレベルは、好ましくは接地電圧レベルであり、ＬＬレベルは負電圧である。
この状態において、図２０においてＮ型領域１０４に反転層（チャネル）が形成される。したがって、書込ビット線ＷＢＬ１のＬレベル電圧が、Ｐ型不純物領域１０２ｂを介してＰ型領域１０３ｃに伝達され、このＰ型不純物領域１０３ｃ（ストレージノードＳＮ）の電圧レベルが、Ｌレベルに設定されて、Ｌレベルデータが書込まれる。データ書込完了後、書込ワード線ＷＷＬ２をＨレベル、書込ビット線ＷＢＬ１をスタンバイ状態のＬＬレベルに駆動する。
Ｈデータ書込時においては、書込ビット線ＷＢＬ１は、スタンバイ状態のＬＬレベルからＨレベルに駆動される。この状態においては、書込アクセストランジスタのボディ領域には、まだチャネルは形成されていない。続いて、書込ワード線ＷＷＬ２を、Ｌレベルに駆動する。応じて、Ｎ型領域１０４において反転層が形成され、書込ビット線ＷＢＬ１上のＨレベル電圧がＰ型領域１０３ｃに伝達されて、Ｐ型領域１０３ｃ（ストレージノードＳＮ）の電位が上昇する。
書込完了後、再び書込ワード線ＷＷＬ２を、例えば電源電圧レベルのＨレベルに駆動する。また、書込ワード線ＷＢＬ１を書込ワード線ＷＷＬのＬレベル電位よりも低いＬＬレベルに設定して、書込アクセストランジスタを非導通状態に設定する。
従って、書込アクセストランジスタを介して書込ビット線からストレージトランジスタのボディ領域に直接電荷を注入して、ストレージノードの電圧レベルを設定することができる。この直接書込により、確実にストレージトランジスタのボディ領域電圧を設定することができ、また、書込ワード線を選択状態に駆動した後に高速でデータの書込を行なうことができ、高速書込が実現される。
図２２は、図２０に示すメモリセルのデータ読出時の信号波形を概略的に示す図である。この場合、書込ワード線ＷＷＬ２および書込ビット線ＷＢＬ１を、それぞれＨレベルおよびＬＬレベルに維持する。この状態においては、書込アクセストランジスタは非導通状態であり、Ｎ型領域１０４にはチャネルは形成されず、ストレージトランジスタのボディ領域と書込ビット線とは確実に分離される。
読出時において、読出ワード線ＲＷＬ２を、Ｈレベルに駆動すると、Ｐ型不純物領域１０８にチャネルが形成され、Ｎ型不純物領域１０７ａおよび１０７ｂが電気的に接続される。チャージ線ＣＬ２はデータ読出時においてはＨレベルに維持される。応じて、Ｐ型領域１０３ｃにおいても、ボディ領域（Ｐ型領域１０３ｃ）の電位に応じてチャネルが選択的に形成される。これにより、読出ビット線ＲＢＬ１とソース線ＳＬの間で記憶データに応じた電流が流れ、この読出ビット線の電流を検出することにより、データの読出を行なうことができる。
図２３は、図１７に示すメモリセルアレイのメモリセルの配置の電気的等価回路を概略的に示す図である。図２３において、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１およびＭＣ２２が２行２列に配列される。メモリセル列それぞれに対応して、読出ビット線ＲＢＬ１およびＲＢＬ２がそれぞれ配設される。同様、またメモリセル列それぞれに対応して、書込ビット線ＷＢＬ１およびＷＢＬ２が配設される。
メモリセル行に対応して、書込ワード線ＷＷＬ１、ソース線ＳＬ１、チャージ線ＣＬ１、および読出ワード線ＲＷＬ１の組が配設される。同様、また、別のメモリセル行に対応して、読出ワード線ＲＷＬ２、チャージ線ＣＬ２、ソース線ＳＬ２、書込ワード線ＷＷＬ２が配設される。
この図２３に示すように、メモリセルＭＣは、列方向において、各行毎に鏡映対称に配置される。このように、読出ビット線を２つのメモリセルで共有し、また書込ビット線コンタクトを２つのメモリセルで共有する。
メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２は、同一構成を有するため、図２３においては、メモリセルＭＣ１１の構成要素に参照符号を付す。メモリセルＭＣ１１は、書込アクセストランジスタＡＴＷと、ストレージトランジスタＳＴと、読出アクセストランジスタＡＴＲを含む。書込アクセストランジスタＡＴＷは、書込ワード線ＷＷＬ１の信号電位に応答して導通し、ストレージトランジスタＳＴのボディ領域を、書込ビット線ＷＢＬ１に結合する。
ストレージトランジスタＳＴは、記憶データとチャージ線ＣＬ１上の電圧とに従ってソース線ＳＬ１を選択的にチャネルを形成して、ソース線ＳＬを読出アクセストランジスタＡＴＲの一方導通ノード（ソース）に結合する。読出アクセストランジスタＡＴＲは、読出ワード線ＲＷＬ１上の信号電位に応答して導通し、ストレージトランジスタＳＴを読出ビット線ＲＢＬ１に結合する。
図２３においては、列方向に沿ったワード線等の信号配線の配置順序を示すため、また、メモリセルＭＣ３１およびＭＣ３２の書込アクセストランジスタを示す。
書込アクセストランジスタＡＴＷが、ＰチャネルＳＯＩトランジスタで構成される。書込ワード線ＷＷＬを、たとえばＨレベル（電源電圧）とＬレベル（接地電圧または負電圧）の間で変化させる。
書込ビット線ＷＢＬを、スタンバイ時ＬＬレベル、Ｌレベルデータ書込時、Ｌレベル、Ｈレベルデータ書込時Ｈレベルに設定する。書込ビット線ＷＢＬをスタンバイ時または非選択時にＬＬレベルとＬレベルより低い電圧レベルに設定することにより、以下の効果が得られる。書込ワード線ＷＷＬが選択状態のＬレベルに駆動されても、選択行非選択列の書込アクセストランジスタＡＴＷは、確実に、オフ状態に維持することができる。また、非選択行選択列のメモリセルにおいて、書込アクセストランジスタＡＴＷは、書込ビット線がＬレベル、書込ワード線ＷＷＬがＨレベルであり、非導通状態を維持する。これにより、書込ワード線および書込ビット線の一方が選択状態とされる半選択状態のメモリセルに対して誤書込が生じるのを防止することができる。
なお、書込ワード線ＷＷＬのＬレベルと書込ビット線ＷＢＬのスタンバイ時の電圧レベルとは、同じであってもよい。この場合、書込アクセストランジスタＡＴＷのしきい値電圧の絶対値を小さくすることにより、確実に、２値データをストレージノードＳＮに伝達することができる。スタンバイ時においては、書込ワード線がＨレベルに駆動されるため、書込アクセストランジスタＡＴＷのしきい値電圧の絶対値が小さい場合においても、確実に書込アクセストランジスタを非導通状態に維持することができ、書込アクセストランジスタＡＴＷを介してのリーク電流は充分に抑制することができ、電荷保持特性の劣化は抑制される。
図２４は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図２４において、メモリセルアレイ１１０の両側に、書込ポートアクセス回路１１２および読出ポートアクセス回路１１４がそれぞれ設けられる。書込ポートアクセス回路１１２は、書込ワード線選択および駆動回路と、書込ビット線選択および駆動回路とを含む。読出ポートアクセス回路１１４は、読出ビット線選択および読出回路と、および読出ワード線選択および駆動回路と、チャージ線選択および駆動回路とを含む。
書込ポートアクセス回路１１２に対して書込ポート制御回路１１６が設けられ、読出ポートアクセス回路１１４に対して読出ポート制御回路１１８が設けられる。これらの書込ポート制御回路１１６および読出ポート制御回路１１８は、アクセスアドレスを相手側に知らせ、同一アドレスの競合時、所定のルールまたは優先順位に従ってアクセス競合を仲裁する。
書込ポートおよび読出ポートを介してインターリーブ態様でアクセスすることにより、高速でデータの書込および読出を行なうことができる。この実施の形態３においても、キャパシタの蓄積電荷の再書込みを行なう必要がなく、アクセスサイクルを短くすることができる。
なお、この発明の実施の形態３において、読出ビット線ＲＢＬおよびＲＢＬ１に対しては、データの読出だけが行なわれるように示している。しかしながら、この読出ビット線ＲＢＬを介してデータの書込および読出を、先の実施の形態１および２と同様に行なうこともできる。この場合、図２４に示す読出ポートアクセス回路１１４は、読出／書込ポートアクセス回路として構成され、さらに、この読出ポートアクセス回路１１４において書込ドライブ回路が設けられる。
以上のように、この発明の実施の形態３に従えば、ストレージトランジスタのボディ領域へ、直接データに応じた電荷を書込むように構成している。したがって確実に、所望の電位変化をボディ領域に生じさせることが可能となる。また、実施の形態１および２と同様、キャパシタレスメモリセル構造であり、プロセスの微細化に応じて、メモリのスケーラビリティを追随させることができる。
［実施の形態４］
図２５は、この発明の実施の形態４に従う半導体記憶装置のメモリセルアレイ部の平面レイアウトを概略的に示す図である。この図２５に示すメモリセルアレイの平面レイアウトは、以下の点で、図１２に示す実施の形態２に従うメモリセルアレイのレイアウトとその配置が異なる。すなわち、第１メタル配線６０ａ−６０ｈは、それぞれ、交互に、読出ビット線ＲＢＬおよび書込ビット線ＷＢＬに割当てられる。すなわち、ポートＡビット線ＢＬ２Ａ、ＢＬ１Ａ、ＢＬ４Ａ、ＢＬ３Ａが、読出ビット線ＲＢＬ２、ＲＢＬ１、ＲＢＬ４、およびＲＢＬ３として用いられる。ポートＢビット線ＢＬ３Ｂ、ＢＬ２Ｂ、ＢＬ５ＢおよびＢＬ４Ｂが、書込ビット線ＷＢＬ３、ＷＢＬ２、ＷＢＬ４として用いられる。
また、活性領域５０ａ−５０ｅにおいてポートＢにアクセスするトランジスタ形成領域は、Ｐ型不純物領域１２０ａおよび１２０ｂで形成される。
この図２５に示す平面レイアウトの他の配置は、図１２に示すメモリセルアレイの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
すなわち、この図２５に示すメモリセルアレイの平面レイアウトにおいては、ストレージトランジスタのボディ領域が、書込アクセス用のＰチャネルＭＯＳトランジスタに結合され、ストレージトランジスタのボディ領域へ、直接、書込ビット線ＷＢＬを介して伝達される書込データを書込む。
図２６は、図２５に示す線Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。この図２６に示す断面構造は、図１３に示す断面構造と、以下の点で、その構成が異なる。すなわち、埋込絶縁膜７０表面に形成される活性領域において、書込ビット線を構成する第１メタル配線６０ｈが、書込ビット線ビア／コンタクト７５ｂおよび７４ｂを介して、Ｐ型領域１３０ａに結合される。書込ワード線ＷＷＬ１を構成するポリシリコンゲート配線７３ｃ下部には、Ｎ型ボディ領域１３２ａが設けられる。このＮ型ボディ領域１３２ａに隣接して、高濃度Ｐ型領域１３０ｂが設けられる。この高濃度Ｐ型領域上層に、書込ビット線として利用される第１メタル配線６０が配置される。また、Ｎ型領域７２ａ上層の第１メタル配線６０ｆが、読出ビット線ＲＢＬ３として用いられる。
また、第１メタル配線６０ｅおよび６０ｈが、それぞれ、読出ビット線ＢＬ４および書込ビット線ＷＢＬ４として用いられる。上層の第２メタル配線５３ｂが、書込ワード線ＷＷＬとして用いられる。
この図２６に示す断面構造の他の構成は、図１３に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
すなわち、図２６に示すように、書込ビット線に結合される書込アクセストランジスタを、ＰチャネルＳＯＩトランジスタで構成する。このＰチャネルＳＯＩトランジスタのＰ型領域１３０ｂは、チャージ線ＣＬ２を構成するゲート電極配線７３ｂ下部のＰ型ボディ領域７２ｂに結合される。したがって、書込ビット線から、このストレージトランジスタのボディ領域（Ｐ型領域）７２ｂへ、直接電荷を転送することができる。
図２７は、図２５に示すメモリセルアレイの平面レイアウトの線Ｌ２７−Ｌ２７に沿った断面構造を概略的に示す図である。図２７において、図２６に示す断面構造の構成要素と対応する領域には同一参照番号を付す。
この図２７に示す断面構造において、活性領域が、素子分離領域７８ｃおよび７８ｄにより他の素子の活性領域と分離される。活性領域内において、埋め込み絶縁膜７０表面上にＰ型領域１３０ａ、Ｎ型領域１３２ａ、およびＰ型領域１３０ｂが、順に配置される。
Ｎ型ボディ領域１３２ａ上に、書込ワード線ＷＬＢを構成するゲート電極配線１３７ａが図示しないゲート絶縁膜を介して形成される。Ｐ型領域７２ｂ上に、ゲート絶縁膜（図示せず）を介して、チャージ線ＣＬ２を構成するポリシリコンゲート配線１３７ｂが設けられる。Ｐ型ボディ領域７２ｂに隣接して、Ｎ型不純物領域１３５が設けられる。このＮ型不純物領域１３５は、ソースビア／コンタクトＳＣＴｂを介して、ソース線ＳＬを構成する第２メタル配線５１ｂに結合される。
また、この第２メタル配線５１ｂと同一配線層に、チャージ線ＣＬ２を構成する第２メタル配線５２ｂ、書込ワード線ＷＷＬ１を構成する第２メタル配線５３ｂが配置される。
この図２７に示すように、ソース線ＳＬ（ＳＬ２）からＮ型不純物領域１３５に電源電圧が、常時供給される。
この書込ワード線を選択状態（ＬレベルまたはＬＬレベル）へ駆動することにより、Ｎ型不純物領域１３２ａにチャネルが形成され、Ｐ型領域１３０ａおよび１３０ｂが電気的に接続される。応じて、実施の形態３と同様にして、チャージ線を構成するゲート電極配線１３７ｂ下部のＰ型ボディ領域７２ｂに電荷（電子または正孔）を流入させることができ、このストレージトランジスタのボディ領域の電圧レベルを設定することができる。
このボディ領域７２ｂはメモリセルアレイの読出用のトランジスタのドレインノード（プリチャージノード）に結合される。したがって、チャージ線ＣＬ２（第２メタル配線５２ｂおよびゲート配線１３７ｂ）へＨレベルの電圧を供給することにより、このＰ型ボディ領域７２ｂにチャネルが形成され、ソース線ＳＬから、読出用のアクセストランジスタのプリチャージノードを電源電圧レベルにプリチャージすることができる。
図２８は、図２５に示すメモリセルアレイのレイアウトの電気的等価回路を示す図である。図２８においては、３個のメモリセルＭＣａ−ＭＣｃを示す。メモリセルＭＣａは、書込ビット線ＷＢＬ３と読出ビット線ＲＢＬ３とに結合される。メモリセルＭＣｂは、読出ビット線ＲＢＬ２と書込ビット線ＷＢＬ２とに結合される。メモリセルＭＣｃは、読出ビット線ＲＢＬ４および書込ビット線ＷＢＬ４に結合される。これらのメモリセルＭＣａ−ＭＣｃは、共通に、読出ワード線ＲＷＬ１および書込ワード線ＷＷＬ１に結合される。
メモリセルＭＣａ−ＭＣｃは、それぞれ同一の構成を有しているため、図２８においては、各対応する構成要素には同一の参照番号を付す。
メモリセルＭＣａ−ＭＣｃの各々は、データをボディ領域の電圧レベルに応じて記憶するストレージトランジスタＳＴと、書込アクセストランジスタＡＴＷと、読出アクセストランジスタＡＴＲを含む。
ストレージトランジスタＳＴは、導通時、ソース線ＳＬをプリチャージノードＰＮに結合する。書込アクセストランジスタＡＴＷは、導通時、対応の書込ビット線ＷＢＬ（ＷＢＬ３、ＷＢＬ２、ＷＢＬ４）を対応のストレージトランジスタＳＴのボディ領域に結合する。読出アクセストランジスタＡＴＲは、導通時、プリチャージノードＰＮを対応の読出ビット線ＲＢＬ（ＲＢＬ３，ＲＢＬ２，ＲＢＬ４）に結合する。
この図２８に示すアレイ配置においても、書込アクセストランジスタＡＴＷが、ビット線延在方向（列方向）に沿って整列して配置され、また、読出アクセストランジスタＡＴＲが、列方向に沿って整列して配置される。各行においては、読出アクセストランジスタＡＴＲと書込アクセストランジスタＡＴＷが、交互に配置される。
１つの書込ワード線ＷＷＬ１または１つの読出ワード線ＲＷＬ１の選択時、同一列の２つの隣接するメモリセルにおいて並行して、書込アクセストランジスタＡＴＷまたは読出アクセストランジスタＡＴＲが導通状態へ駆動される。これにより、２行のメモリセルを並行して、１つの書込または読出ワード線で選択することができる。
この図２８に示すメモリセルＭＣａのデータの書込は、先の実施の形態３において行なわれた書込と同様の動作により実行される。すなわち、選択行の書込ワード線の電圧レベルよりも非選択列の書込ビット線の電圧レベルを低くすることにより、選択行かつ非選択列のメモリセルへの誤書込を防止することができる。また、非選択行の書込ワード線の電圧レベルを、選択列の書込ビット線のＨデータ書込時の電圧レベル以上とすることにより、非選択行かつ選択列のメモリセルへの誤書込を防止することができる。
この実施の形態４においても、先の実施の形態３と同様、キャパシタレスメモリセルを利用しており、プロセスの微細化に追随してメモリセルのスケーリングを容易に実現することができる。また、メモリセルのデータが非破壊読出であり、アクセスポートに対するアクセス制約を大幅に緩和することができる。
なお、本実施の形態４においても、読出ビット線ＲＢＬに結合されるポートは、データの書込および読出両者を行なうことができる。また、このポートアクセス制御は、先の実施の形態３において図２４を参照して説明した構成を利用することができる。
［実施の形態５］
図２９は、この発明の実施の形態５に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。図２９においては、メモリセルアレイにおいて２行２列に配列されるメモリセルの活性領域とポリシリコンゲート電極配線の平面レイアウトを示す。図２９において、メモリセルトランジスタを形成する活性領域１９９ａおよび１９９ｂが配置される。活性領域１９９ａは、凸部領域２００ａと、この凸部領域２００ａと上側領域および下側領域それぞれにおいて連結する凹部領域２０２ａおよび２０２ｃとを含む。活性領域１９９ｂも同様、凸部領域２００ｂおよび凹部領域２０２ｂおよび２０２ｄとを含む。把手構造の活性領域１９９ａおよび１９９ｂの各々は、Ｙ方向に沿ってその凹部領域および凸部領域が、２つのメモリセルピッチごとに交互に配置され、Ｙ方向に沿って連続的に延在する。
活性領域１９９ａにおいては、この凹部領域２０２ａおよび２０２ｃ各々において、凸部領域２００ａと連結する部分においてＰ型不純物領域２０４ａおよび２０４ｃがそれぞれ形成される。同様、活性領域１９９ｂにおいても、凹部領域２０２ｂおよび２０２ｄの凸部２００ｂと連結する部分において、Ｐ型不純物領域２０４ｂおよび２０４ｄが設けられる。
ポリシリコンゲート電極配線２０６ａおよび２０６ｂが、Ｘ方向に沿って凹部領域２０２ａおよび２０２ｂを横切って凸部領域２００ａおよび２００ｂにそれぞれに到達する領域まで形成される。これらのゲートポリシリコン電極配線２０６ａおよび２０６ｂは、後に詳細に説明するように、データ読出のアクセストランジスタである読出ゲートＲＧ１およびＲＧ２を、それぞれ構成する。
同様、凹部領域２０２ｃおよび２０２ｄにおいても、Ｘ方向に沿って、凹部領域２０２ｃおよび２０２ｄを横切るように、ポリシリコンゲート電極配線２０６ｃおよび２０６ｄが設けられる。これらのポリシリコンゲート電極配線２０６ｃおよび２０６ｄは、それぞれ、データ読出用の読出ゲートＲＧ３およびＲＧ４を構成する。
Ｙ方向に沿って互いに間隔をおいてかつＸ方向に連続的に延在して、ポリシリコンゲート電極配線２０８ａ、２１０ａ、２１０ｂおよび２０８ｂが設けられる。ポリシリコンゲート電極配線２０８ａは、Ｐ型不純物領域２０４ａおよび２０４ｂに隣接して配設され、ゲートポリシリコン電極配線２０８ｂも、Ｐ型不純物領域２０４ｃおよび２０４ｄに隣接して配置される。ポリシリコンゲート電極配線２０８ａおよび２０８ｂは、チャージ線ＣＬ１およびＣＬ２を構成する。ポリシリコンゲート電極配線２１０ａおよび２１０ｂは、それぞれ書込ワード線ＷＷＬ１およびＷＷＬ２を構成する。
メモリセルＭＣは、Ｙ方向において書込ワード線から読出ゲートに至る凸部領域および凹部領域とにより構成される。この図２９に示すレイアウトがＸ方向およびＹ方向に沿って繰返し配置される。
図３０は、図２９に示す線Ｌ３０−Ｌ３０に沿った断面構造を概略的に示す図である。凹部領域２０２ｃは、シリコン基板２１１および埋込絶縁膜２１３の積層構造上に形成される。
この凹部領域２０２ｃにおいては、活性領域の一部を構成するＮ型不純物領域２１２ａ、２１２ｂおよび２１２ｃと、ゲート電極配線２０６ｃおよび２０８ｂそれぞれの下部に形成されるＰ型不純物領域２１４ａおよび２１４ｂとを含む。Ｐ型不純物領域２０４ｃは、Ｎ型不純物領域２１２ｂとＰ型不純物領域２１４ｂの間に形成されるＰ型不純物領域２１５ａに対応する。
凹部領域２０２ｃの外側に、素子分離領域２１６ａおよび２１６ａが形成され、他の素子と分離される。
図３１は、図２９に示す平面レイアウトの上層の第１メタル配線のレイアウトおよび対応のコンタクトを示す図である。図２９に示す平面レイアウトの構成要素と対応する部分には同一参照番号を併せて付す。
活性領域１９９ａにおいて、凹部領域２０２ａにおいて、その端部に中間層として利用される第１メタル配線を含むコンタクト２２０ａが形成される。ゲート電極配線２０６ａは、コンタクト２２６ａを介して逆Ｌ字型形状の第１メタル配線２２４ａに結合される。この第１メタル配線２２４ａは、コンタクト２２８ａを介してＰ型不純物領域２０４ａに電気的に接続される。
凹部領域２０２ｃにおいて、その端部に、中間層として利用される第１メタル配線を含むコンタクト２２０ｃが形成される。ゲート電極配線２０６ｃは、コンタクト２２６ｃを介して逆Γ字型形状の第１メタル配線２２４ｃに結合される。この第１メタル配線２２４ｃは、コンタクト２２８ｃを介してＰ型不純物領域２０４ｃに電気的に接続される。
活性領域１９９ｂにおいて、凹部領域２０２ｂの端部に、第１メタル配線を含むコンタクト２２０ｂが形成される。ゲート電極配線２０６ｂが、コンタクト２２６ｂを介して逆Ｌ字型形状の第１メタル配線２２４ｂに結合される。この第１メタル配線２２４ｂは、その他端において、コンタクト２２８ｂを介してＰ型不純物領域２０４ｂに電気的に接続される。
凹部領域２０２ｄにおいてもその端部に、第１メタル配線を含むコンタクト２２０ｄが形成される。ゲート電極配線２０６ｄに対し、逆Γ字型形状の第１メタル配線２２４ｄにコンタクト２２６ｄを介して電気的に接続される。この第１メタル配線２２４ｄは、その他端においてコンタクト２２８ｄを介してＰ型不純物領域２０４ｃに電気的に接続される。
図３０に示すＰ型不純物領域２１５ａ（２０４ｃ）が、ゲート電極配線２０６ｃに結合される。このＰ型不純物領域２１５ａ（２０４ｃ）は、ストレージトランジスタのボディ領域であり、その電位は、記憶データに応じて設定される（この構成については後に説明する）。したがって、図３０に示す読出ゲートＲＧ３下部のＰ型不純物領域２１４ａには、このＰ型不純物領域２１５ａ（２０４ｃ）の保持電位に応じて選択的にチャネルが形成される。これにより、読出ワード線を不要とする。
図３２は、図３１に示す配線レイアウトの上層の第２メタル配線および第３メタル配線のレイアウトを概略的に示す図である。図３２において、図２９および図３１に示す構成要素と対応する部分には、同一参照番号を付す。また、ゲート電極配線に接続する第１メタル配線のレイアウトも併せて示す（参照符号は付していない）。
図３２において、第２メタル配線２３０ａ、２３２ａ、２３０ｂおよび２３２ｂが、Ｙ方向に連続的に延在して、かつ互いに間をおいて配置される。第２メタル配線２３０ａは、活性領域１９９ａ外部に配置され、ビット線ビア／コンタクト２２０ｅを介して活性領域１９９ａに電気的に接続される。第２メタル配線２３２ａは、ビア／コンタクト２２０ａおよび２２０ｃを結ぶ直線に平行に配置される。この第２メタル配線２３２ａは、このビア／コンタクト２２０ａおよび２２０ｃを介して活性領域１９９ａの凹部領域と読出ゲート（ポリシリコンゲート電極）ＲＧ１およびＲＧ３外部の領域において電気的に接続される。
第２メタル配線２３０ｂは、活性領域１９９ｂの外部の凸部領域に隣接して配置される。この第２メタル配線２３０ｂは、ポリシリコンゲート電極配線２１０ａおよび２１０ｂの間に形成されるビア／コンタクト２２０ｆを介して活性領域１９９ｂに電気的に接続される。
第２メタル配線２３２ｂは、ビア／コンタクト２２０ｂおよび２２０ｄを結ぶ直線上に配設される。この第２メタル配線２３２ｂは、活性領域１９９ｂの凹部領域と、読出ゲート（ポリシリコンゲート電極）ＲＧ２およびＲＧ４外部の領域においてビア／コンタクト２２０ｂおよび２２０ｄにより電気的に接続される。第２メタル配線２３０ａおよび２３０ｂが、書込ビット線ＷＢＬ１およびＷＢＬ２を構成する。第２メタル配線２３２ａおよび２３２ｂが、読出ビット線ＲＢＬ１およびＲＢＬ２を構成する。
ポリシリコンゲート電極配線２０８ａ、２１０ａ、２１０ｂおよび２０８ａそれぞれに整列して、かつＸ方向に連続的に延在して、第３メタル配線２４２ａ、２４４ａ、２４４ｂ、および２４２ｂが配設される。第３メタル配線２４２ａおよび２４２ｂ外側の領域において、また第３メタル配線２４０ａおよび２４０ｂが配設される。
第３メタル配線２４０ａはビア／コンタクト２４５ａを介して活性領域１９９ａに電気的に接続され、また、ビア／コンタクト２４５ｂを介して活性領域１９９ｂに電気的に接続される。第３メタル配線２４０ｂは、またビア／コンタクト２４５ｂおよび２４５ｄを介してそれぞれ、活性領域１９９ａおよび１９９ｂに電気的に接続される。
第３メタル配線２４２ａ、２４４ａ、２４４ｂ、および２４２ｂは、それぞれ、対応のポリシリコンゲート電極配線２０８ａ、２１０ａ、２１０ｂ、２０８ｂと、図示しない領域において電気的に接続される。
第３メタル配線２４０ａおよび２４０ｂは、それぞれソース線ＳＬ１およびＳＬ２を構成し、図示しない領域において共通ソース線に電気的に結合される。第３メタル配線２４２ａおよび２４２ｂは、それぞれ、チャージ線ＣＬ１およびＣＬ２を構成する。第３メタル配線２４４ａおよび２４４ｂが、それぞれ、書込ワード線ＷＷＬ１およびＷＷＬ２を構成する。
この図３２に示す配線レイアウトから明らかなように、メモリセルを選択するワード線としては書込ワード線ＷＷＬ１およびＷＷＬ２が設けられ、読出を行なう際のアクセストランジスタを選択する読出ワード線は設けられていない。後に説明するように、読出メモリセル行の選択時においては、チャージ線を読出ワード線として利用する。
図３３は、この発明の実施の形態５に従う半導体記憶装置のメモリセルＭＣの平面レイアウトを概略的に示す図である。図３３において、Ｎ型不純物領域２５０および２５１の間に、読出ゲート（ポリシリコンゲート電極）ＲＧが配置される。Ｎ型不純物領域２５１に隣接して、Ｐ型不純物領域２５２が設けられる。このＰ型不純物領域２５２が、読出ゲートＲＧと第１メタル配線２５３を介して電気的に接続される。不純物領域２５１および２５２に隣接して、Ｎ型不純物領域２５４が設けられる。このＮ型不純物領域２５４とチャージ線ＣＬを介して対向してＮ型不純物領域２５５が配置される。このＮ型不純物領域２５５が、プリチャージノードとして用いられる。このＮ型不純物領域２５５と書込ワード線に関して対向して、Ｎ型不純物領域２５６が設けられる。
Ｎ型不純物領域２５０が、読出ビット線ＲＢＬに結合され、Ｎ型不純物領域２５６が、書込ビット線ＷＢＬに結合される。不純物領域２５０および２５１と読出ゲートＲＧとにより、データ読出用のアクセストランジスタが構成される。Ｎ型不純物領域２５４および２５５とＰ型不純物領域２５２とチャージ線ＣＬとにより、ストレージトランジスタが構成される。不純物領域２５５および２５６と書込ワード線ＷＷＬにより、データ書込用のアクセストランジスタが構成される。
チャージ線ＣＬの下部には、Ｐ型領域が形成されている。従って、ストレージトランジスタのボディ領域は、Ｐ型不純物領域２５２と同電位とされ、応じて、読出ゲートＲＧも、このストレージトランジスタのボディ領域（チャージ線ＣＬの下部）と同電位に維持される。
図３４は、図３２に示す平面レイアウトにおけるメモリセルの電気的等価回路を示す図である。図３４において、列方向に整列して配置されるメモリセルＭＣ１１およびＭＣ２１が、列方向に延在する読出ビット線ＲＢＬ１および書込ビット線ＷＢＬ１にの間に配列されて、これらのビット線に接続される。同様、列方向に整列して配置されるメモリセルＭＣ１２およびＭＣ２２が、書込ビット線ＷＢＬ２と読出ビット線ＲＢＬ２の間に配列されて、これらのビット線に接続される。
行方向に整列して配置されるメモリセルＭＣ１１およびＭＣ１２に対し、行方向に延在するソース線ＳＬ１、チャージ線ＣＬ１および書込ワード線ＷＷＬ１が共通に設けられる。行方向に整列して配置されるメモリセルＭＣ２１およびＭＣ２２に対し、行方向に延在する書込ワード線ＷＷＬ２、チャージ線ＣＬ２およびソース線ＳＬ２が共通に設けられる。
メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２は、同一構成を有するため、図３４においては、対応する部分には同一参照番号を付す。メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１およびＭＣ２２の各々は、データ読出用の読出アクセストランジスタＲＡＴと、データ書込用の書込アクセストランジスタＷＡＴと、データを記憶するストレージトランジスタＳＴを含む。
読出アクセストランジスタＲＡＴは、対応のストレージトランジスタＳＴのボディ領域（ストレージノードＳＮ）にそのゲートが接続され、そのゲート−ソース間電位に応じて、ソース線ＳＬ１と読出ビット線ＲＢＬ１の間に選択的に電流が流れる経路を形成する。
ストレージトランジスタＳＴは、そのゲートがチャージ線ＣＬ１に結合され、その一方導通ノード（ソース）がソース線ＳＬ１に結合され、その他方導通ノード（ドレイン）が、プリチャージノードＰＮに結合される。
書込アクセストランジスタＷＡＴは、書込ワード線ＷＷＬ１上の信号電位に応答してプリチャージノードＰＮを対応の書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）に電気的に結合する。
図３５は、この図３４に示すメモリセルのデータ書込時の動作を示す信号波形図である。図３５においては、信号線を参照する符号は、総称的な符号を利用し、例えば書込ワード線ＷＷＬ１のような特定の信号線を参照していない。任意の書込対象のメモリセルに対する書込時の信号波形を示す。
この図３５に示すデータ書込の信号波形は、実質的に、実施の形態１および２において示したデータ書込と同じ態様である。ただし、この書込時においては、読出ビット線ＲＢＬ（ＲＢＬ１、ＲＢＬ２）は、ソース線ＳＬと同じ電源電圧レベルのＨレベルに維持される。これにより、読出アクセストランジスタＲＡＴが、データ書込時に、そのゲート（読出ゲート）にＨレベルの信号を受けても、非導通状態を維持し、ソース線ＳＬと読出ビット線ＲＢＬの間に電流が流れるのを防止する。以下、図３５を参照して、図３４に示すメモリセルアレイのデータ書込動作について簡単に説明する。
時刻ｔａにおいて、まずデータ書込を行なうため、書込ワード線ＷＷＬを、電源電圧レベルよりも低い中間電圧レベルのハイレベルに駆動する。このとき、またチャージ線ＣＬを、接地電圧レベルへ駆動する。今、メモリセルＭＣ１１へのデータ書込を考える。書込ビット線ＷＢＬは、Ｌレベルである。これにより、メモリセルＭＣ１１においてプリチャージノードＰＮが接地電圧レベルへ駆動される。
また、このとき、チャージ線ＣＬの電圧レベルの低下に応じて、容量結合により、ストレージノードＳＮの電圧レベルがＨレベルからＬレベルに低下する。データ“０”の書込のとき、書込ビット線ＷＢＬはＬレベルに維持される。この状態においては、書込用のアクセストランジスタＲＡＴにおいてチャネルが形成され、プリチャージノードＰＮは、書込ビット線ＷＢＬ１と同じ電圧レベルに維持される。
時刻ｔｂにおいて、チャージ線ＣＬ（ＣＬ１）がＨレベルに駆動されても、ストレージトランジスタＳＴにおいてチャネルが形成されると、プリチャージノードＰＮの電位が、ストレージトランジスタＳＴのチャネル形成領域に伝達される。応じて、チャネルブロック作用により、ストレージノードＳＮのゲートカップリングによる電圧上昇が抑制され、その電圧レベルは少し上昇するだけである。
時刻ｔｃにおいて、書込ワード線ＷＷＬ（ＷＷＬ１）をＬレベルに駆動すると、応じて、書込用のアクセストランジスタＷＡＴが非導通状態となる。この後、プリチャージノードＰＮが、このストレージトランジスタＳＴを介してソース線ＳＬからの充電電荷により充電され、その電圧レベルがＨレベルに復帰する。
時刻ｔｄにおいて、データ“１”の書込が開始される。この場合、まず、書込ワード線ＷＷＬをハイレベル（中間電圧レベル）に駆動し、また、チャージ線ＣＬを、電源電圧レベルのＨレベルから接地電圧レベルのＬレベルに駆動する。応じて、書込対象のメモリセルＭＣ１１において、プリチャージノードＰＮが接地電圧レベルとなる。このチャージ線ＣＬの電位降下に応じて、Ｌレベルデータを記憶するストレージノードＳＮの電圧レベルが、接地電圧レベルに低下する。
このプリチャージノードＰＮのプリチャージ後、時刻ｔｅにおいて、書込ビット線ＷＢＬを、書込ワード線ＷＷＬと同じ中間電圧レベルのハイレベルに駆動する。書込用のアクセストランジスタＷＡＴが、そのゲートおよびソースが同一電圧レベルとなり、非導通状態となる。
書込ビット線ＷＢＬの電圧レベルが上昇した後、時刻ｔｆにおいて、チャージ線ＣＬの電圧レベルを、電源電圧レベルのＨレベルに上昇させる。書込アクセストランジスタＷＡＴは非導通状態であるため、プリチャージノードＰＮがフローティング状態である。したがって、このプリチャージノードＰＮおよびストレージノードＳＮが、チャージ線との間の容量結合により、電源電圧レベルのＨレベルに駆動される。
このとき、対応の読出アクセストランジスタＲＡＴのゲート電位も、電源電圧レベルとなる。しかしながら、読出ビット線ＲＢＬは、電源電圧レベルにプリチャージされており、読出アクセストランジスタＲＡＴのゲート、ソースおよびドレインがすべて同一電位であるため、非導通状態を維持し、対応の読出ビット線ＲＢＬの電位変化は生じない。
読出ビット線ＲＢＬを、チャージ線ＣＬのＨレベルと同一電圧レベルにプリチャージすることにより、この書込時に読出ビット線を介して不必要な電流が流れることを抑制することができる。
なお、このデータ書込時において、先の非特許文献４に示されるように、Ｈデータ書込時において、書込ビット線電圧を書込ワード線電圧の変化と同じタイミングで変化させても良い。この書込シーケンスにおいては、書込ビット線を書込ワード線よりも高い電圧レベルに駆動する。このときに、チャージ線ＣＬを同様、ＨレベルからＬレベルに変化させる。この状態で、チャージ線ＣＬとソース線ＳＬとの間の高電圧により、ＧＩＤＬ（ゲート誘起ドレインリーク）により、ソース線ＳＬからボディ領域に正孔を注入してその電位を上昇させる。この後、チャージ線ＣＬの電圧を上昇させて、ボディ領域とチャージ線との容量結合によりその電位をＨレベルに上昇させる。また、このとき、プリチャージノードも容量結合により、その電圧レベルがＨレベルに上昇する。この書込シーケンスでは、ストレージノードＳＮの電圧レベルを充分に高くすることが可能である。
図３６は、データ読出時の動作を示す信号波形図である。以下、図３６を参照して、図３４に示すメモリセルアレイのデータ読出について説明する。
データ読出時においては、書込ワード線ＷＷＬおよび書込ビット線ＷＢＬは、接地電圧レベルのＬレベルである。したがって、メモリセルＭＣ（ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２）においては、書込アクセストランジスタＷＡＴは非導通状態であり、プリチャージノードＰＮが、フローティング状態にある。
データ読出時、選択行に対応するチャージ線ＣＬをＨレベルに維持し、非選択行に対応するチャージ線ＣＬは、Ｌレベルに駆動する。この場合、ストレージトランジスタのゲートとボディ領域との間の容量結合により、非選択行のメモリセルのストレージトランジスタＳＴのボディ領域およびプリチャージノードの電圧レベルが、低下する。応じて、非選択行の読出アクセストランジスタＲＡＴのゲート電圧は、記憶データに係らずＬレベルとなる（接地電圧レベル以下）。
すなわち、ストレージノードＳＮにＨレベルデータが記憶されていても、チャージ線ＣＬをＬレベルに立下げることにより、このストレージノードＳＮのＨデータの電圧レベルが、接地電圧レベル以下に低下し、その電圧レベルが、ソース線ＳＬの電圧以下となる。したがって、読出時に、読出ビット線ＲＢＬを、たとえば接地電圧レベルに維持しても、非選択行の読出アクセストランジスタＲＡＴは、ゲート電圧がソース／ドレイン電圧以下となり、非導通状態を維持する。
選択行のチャージ線はＨレベルに維持する。選択列の読出ビット線ＲＢＬを、接地電圧レベルまたは電源電圧よりも低い所定の読出電圧レベルに駆動する。選択行かつ選択列のメモリセルの読出アクセストランジスタは、ゲート電圧が記憶データに応じた電圧レベルに設定され、ソースが読出ビット線に接続される不純物領域となる。これにより、ソース線ＳＬと読出ビット線ＲＢＬの間に、記憶データに応じた電流が流れ、データの読出を行なうことができる。非選択列の読出ビット線は電源電圧ベルのＨレベルに維持する。
すなわち、選択列非選択行のメモリセルにおいては、読出アクセストランジスタは、ゲート電位がボディ領域と同じＬレベル、ソース線ＳＬの電圧がＨレベル、および読出ビット線の電圧が接地電圧レベルである。この状態では、読出トランジスタのソースは、読出ビット線に接続される不純物領域であるものの、ゲートおよびソースが同一電位であり、非導通状態を維持する。
また、選択行非選択列のメモリセルにおいては、読出アクセストランジスタは、ゲート電圧がボディ領域の電圧レベルに応じた電圧、ソース線ＳＬに接続される不純物領域がＨレベル、および読出ビット線ＲＢＬに接続される不純物領域が電源電圧のＨレベルである。従って、読出トランジスタは、記憶データに係らず、ゲート電位が、ソース電圧以下であり、非導通状態を維持する。
従って、読出ゲートをストレージトランジスタのボディ領域に結合しても、非選択メモリセルの誤読出は生じず、正確に選択メモリセルのデータの読出を行なうことができる。
データ読出完了後、非選択行のチャージ線ＣＬを、再び、電源電圧レベルのＨレベルへ駆動する。これにより、非選択行のメモリセルにおいて、容量結合によりストレージトランジスタＳＴのボディ領域の電圧レベルが、元の電圧レベルに復帰する。これにより、非選択メモリセルのデータ破壊は防止することができる。
図３７は、この発明の実施の形態５に従う半導体記憶装置におけるチャージ線ＣＬを駆動する部分の構成の一例を示す図である。図３７において、書込ポート制御部において、書込チャージ線選択駆動回路２６０と、この書込チャージ線選択駆動回路の出力信号に従ってチャージ線ＣＬを駆動する書込チャージ線ドライバ２６２とが設けられる。
書込チャージ線選択駆動回路２６０は、書込ロウアドレス信号ＷＸＡＤをデコードするＡＮＤ型デコード回路Ｇ２０と、このＡＮＤ型デコード回路Ｇ２０の出力信号と書込チャージ線駆動タイミング信号ＷＣＬＸとに従ってチャージ線駆動タイミング信号を生成するＡＮＤ回路Ｇ２１を含む。
書込チャージ線ドライバ２６２は、トライステートインバータバッファで構成され、読出指示信号ＲＥＮＺの活性化時（Ｌレベルのとき）、出力ハイインピーダンス状態とされる。
読出ポート制御部においては、読出チャージ線選択駆動回路２６４と、この読出チャージ線選択駆動回路２６４の出力信号に従ってチャージ線ＣＬを駆動する読出チャージ線ドライバ２６６とが設けられる。
読出チャージ線選択駆動回路２６４は、読出ロウアドレス信号ＲＸＡＤを受けるＡＮＤ型デコード回路Ｇ２２と、ＡＮＤ型デコード回路Ｇ２２の出力信号と読出チャージ線活性化タイミング信号ＲＣＬＸＺとを受けるＮＯＲ回路ＮＧ２０とを含む。この読出チャージ線選択タイミング信号ＲＣＬＸＺは、活性化時、Ｌレベルである。
読出チャージ線ドライバ２６６は、トライステートインバータバッファで構成され、書込モード指示信号ＷＥＮＺの活性化時、出力ハイインピーダンス状態に設定される。書込モード指示信号ＷＥＮＺは、活性化時、Ｌレベルである。
図３８は、図３７に示すチャージ線駆動部の動作を示す信号波形図である。以下、図３８を参照して、図３７に示すチャージ線駆動部の動作について説明する。
スタンバイ状において書込モード指示信号ＷＥＮＺおよび読出モード指示信号ＲＥＮＺはともにＨレベルである。したがって、チャージ線ドライバ２６２および２６６において、トライステートインバータバッファは、ともに、活性状態にある。書込チャージ線活性化タイミング信号ＷＣＬＸはＬレベル、読出チャージ線活性化タイミング信号ＲＣＬＸＺは、Ｈレベルである。したがって、チャージ線選択駆動回路２６０および２６４の出力信号はともにＬレベルであり、チャージ線ＣＬは、チャージ線ドライバ２６２および２６６により電源電圧レベルのＨレベルに維持される。
書込モード時において、まず書込モード指示信号ＷＥＮＺがＬレベルとなり、読出チャージ線ドライバ２６６が、出力ハイインピーダンス状態に設定される。この状態において、書込チャージ線選択駆動回路２６０において、書込ロウアドレス信号ＷＸＡＤに従ってデコード動作を行なう。書込チャージ線駆動タイミング信号ＷＣＬＸの活性化に従って、選択行に対応するチャージ線ＣＬが、Ｌレベルに駆動される。非選択行のチャージ線ＣＬは、ＡＮＤ型デコード回路Ｇ２０の出力信号がＬレベルであり、書込チャージ線ドライバ２６２により、非選択行のチャージ線ＣＬは、電源電圧ＶＤＤレベルに維持される。
書込モードが完了すると、書込モード指示信号ＷＥＮＺは、Ｈレベルとなる。応じて、書込ポートが、スタンバイ状態となり、チャージ線ＣＬが、チャージ線ドライバ２６２および２６６を介して電源電圧レベルに充電されて維持される。
読出モード時においては、読出モード指示信号ＲＥＮＺがＬレベルとなり、応じて、書込チャージ線ドライバ２６２が、出力ハイインピーダンス状態に設定される。読出チャージ線ドライバ２６６は、書込モード指示信号ＷＥＮＺが、Ｈレベルであり、活性状態に維持される。
読出チャージ線選択駆動回路２６４において、読出ロウアドレス信号ＲＸＡＤに従ってデコード動作を行ない、ＡＮＤ型デコード回路Ｇ２２の出力信号が、選択行に対してはＨレベル、非選択行に対してはＬレベルとなる。
続いて、読出チャージ線活性化タイミング信号ＲＣＬＸＺがＬレベルとなると、ＮＯＲ回路ＮＧ２０は、インバータとして動作する。選択行に対しては、ＡＮＤ型デコード回路Ｇ２１の出力信号はＨレベルであり、したがって、チャージ線ＣＬは、スタンバイ時と同じ電源電圧レベルに維持される。一方、非選択行においては、ＡＮＤ型デコード回路Ｇ２２の出力信号がＬレベルであるため、読出チャージ線活性化タイミング信号ＲＣＬＸＺがＬレベルとなると、ＮＯＲ回路ＮＧ２０の出力信号がＨレベルとなり、応じて、チャージ線ＣＬが、読出チャージ線ドライバ２６６により接地電圧レベルに駆動される。
読出が完了すると、読出モード指示信号ＲＥＮＺがＨレベルとなり、書込チャージ線ドライバ２６２が活性化される。このとき、また、読出完了後、読出チャージ線活性化タイミング信号ＲＣＬＸＺは、Ｈレベルに復帰しており、チャージ線選択駆動回路２６４の出力信号はＬである。従って、チャージ線ＣＬは、両側のチャージ線ドライバ２６２および２６６により、電源電圧レベルに維持される。
この図３７に一例として示す構成を利用することにより、チャージ線ＣＬの選択状態時の電圧レベルを、書込時と読出時で切換えることができる。
なお、この発明の実施の形態５においては、書込ポートを書込および読出両者を行なうポートとして利用しても良い。すなわち、書込ビット線を読出ビット線としても利用し、また、書込ワード線を読出ワード線としても利用することにより、データの書込および読出を行なうことができる。書込ポートにおいて実施の形態１または２に示されるポート制御回路およびポートアクセス回路を配置することにより、この構成は実現することができる。
また、本実施の形態５においては、チャージ線ＣＬの電圧レベルを、選択行および非選択行に応じて選択的に変更している例を示している。しかしながら、データ読出時、チャージ線ＣＬはＨレベルに維持し、ソース線ＳＬの電圧レベルを、選択行／非選択行に応じて選択的に切換ても、同様の効果を得ることができる。
具体的に、一例として、以下の構成を利用することができる。データ書込時においては、ソース線ＳＬの電圧レベルを読出ビット線ＲＢＬのプリチャージ電圧と同一電圧レベルに設定して、読出アクセストランジスタのソースおよびドレインを同一電圧レベルに維持する。書込データに応じてストレージトランジスタＳＴのボディ領域ＳＮの電圧レベルが変化しても、読出アクセストランジスタを介して電流が流れるのを防止する。
データ読出時においては、非選択行（例えばＷＷＬ１／ＲＷＬ１）のソース線（例えばＳＬ１）を読出ビット線（例えばＲＢＬ１）に供給される読出電圧と同一電圧レベルに設定し、選択行のソース線（ＳＬ２）を読出ビット線に供給される読出電圧よりも低い電圧レベルに設定する。この場合、選択列かつ非選択行のメモリセル（ＭＣ１１）の読出アクセストランジスタ（ＲＡＴ）は、ゲート電位に係らずドレインおよびソースが同一電位となり、電流は流さない。選択列かつ選択行のメモリセル（ＭＣ２１）の読出アクセストランジスタは、ソース電位がドレイン電圧よりも低くなり、ゲート電位すなわちストレージトランジスタのボディ領域の電圧に応じて、読出ビット線からソース線に選択的に電流を流す。
この構成の場合、読出ビット線をデータ読出時に一定の読出電圧レベルに維持する必要があり、定電圧発生回路により、読出ビット線に一定の読出電圧を供給する（非選択メモリセルが、ソース−ドレインの電圧差により電流を流し、誤読出が生じるのを防止するため）。この構成としては、一例として、以下の構成を利用する。ソースフォロアトランジスタを利用して選択ビット線に読出電流を供給し、選択ビット線の電圧をソースフォロアトランジスタのゲート電位に応じた電圧レベルに維持する。データの読出は読出ビット線を流れる電流を検出することにより行なう。Ｈデータ格納時には、読出ビット線に電流が流れ、Ｌデータ格納時には読出ビット線には電流が流れない。
以上のように、この発明の実施の形態５に従えば、ストレージトランジスタのボディ領域（ストレージノード）の読出アクセストランジスタのゲートに結合している。したがって、読出ワード線を別途設けることなく、記憶データに応じて読出アクセストランジスタの導通／非導通を制御することができる。この場合、チャージ線ＣＬを、読出ワード線として利用することにより、正確に選択行の読出アクセストランジスタのみを導通状態として、データの読出を行なうことができ、配線レイアウトが簡略化される。また、読出ワード線を設ける必要がなく、配線のピッチ条件が緩和される。これにより、高密度でメモリセルを配置することができる。
また、メモリセルは、ストレージトランジスタのボディ領域の蓄積電荷を利用するキャパシタレス構造であり、先の実施の形態１から４と同様、プロセスの微細化に応じてメモリセルのスケーラビリティを追随させることができる。
［実施の形態６］
図３９は、この発明の実施の形態６に従う半導体記憶装置のメモリセルアレイのレイアウトを概略的に示す図である。図３９において、メモリセルＭＣを構成する活性領域が互いに間をおいて行列状に配列される。メモリセルＭＣを構成する活性領域は、Ｎ型不純物領域３００を含むＮ型活性領域と、Ｐ型不純物領域３０３を含むＰ型拡散領域３０２を含む。これらの不純物領域３００および３０３は、Ｘ方向について同じ幅で、Ｙ方向に関して対向して配置される。
不純物領域３００および３０３の境界領域に沿ってかつＸ方向に沿って連続的に延在して、ゲート電極配線３０５ａおよび３０５ｂが配設される。これらのゲート電極配線３０５ａおよび３０５ｂと平行に間をおいて、Ｘ方向に沿って連続的にゲート電極配線３０７ａおよび３０７ｂが配設される。ゲート電極配線３０７ａおよび３０７ｂは、Ｐ型拡散領域３０２（Ｐ型不純物領域）と交差するように配設される。また、ゲート電極配線３０５ａおよび３０５ｂは、それぞれ、各メモリセルＭＣの領域において、Ｎ型不純物領域３００とＹ方向に沿って横切るように配設される凸部配線（突出部）３０９を有する。
Ｎ型不純物領域３００と交差するようにＸ方向に連続的に延在して、第２メタル配線３１０ａおよび３１０ｂがそれぞれ配設される。第２メタル配線３１０ａおよび３１０ｂは、それぞれ、ソース線ＳＬ１およびＳＬ２を構成する。
また、ゲート電極配線３０５ａおよび３０５ｂそれぞれと平行に、第２メタル配線３１２ａおよび３１２ｂが配設される。これらの第２メタル配線３１２ａおよび３１２ｂは、それぞれ、ゲート電極配線３０５ａおよび３０５ｂと、図示しない領域において電気的にコンタクトが取られる。ゲート電極配線３０５ａおよび第２メタル配線３１２ａにより、読出ワード線ＲＷＬ１が構成される。ゲート電極配線３０５ｂおよび第２メタル配線３１２ｂにより、読出ワード線ＲＷＬ２が構成される。
また、ゲート電極配線３０７ａおよび３０７ｂに平行に第２メタル配線３１４ａおよび３１４ｂが配設される。これらのゲート電極配線３０７ａおよび３０７ｂは、それぞれ、第２メタル配線３１４ａおよび３１４ｂと図示しない領域において電気的にコンタクトが取られる。ゲート電極配線３０７ａおよび第２メタル配線３１４ａにより、書込ワード線ＷＷＬ１が構成され、ゲート電極配線３０７ｂおよび第２メタル配線３１４ｂにより、書込ワード線ＷＷＬ２が構成される。
メモリセルＭＣの境界領域に沿って、Ｙ方向に連続的に延在して、第１メタル配線３２０ａ、３２２ａ、３２０ｂおよび３２２ｂが配設される。第１メタル配線３２０ａおよび３２０ｂが、それぞれ、書込ビット線ＷＢＬ１およびＷＢＬ２を構成し、第１メタル配線３２２ａおよび３２２ｂが、それぞれ、読出ビット線ＲＢＬ１およびＲＢＬ２を構成する。
ソース線ＳＬ１およびＳＬ２をそれぞれ構成する第２メタル配線３１０ａおよび３１０ｂは、それぞれ、各対応のメモリセルＭＣの形成領域において、Ｎ型不純物領域３００とビア／コンタクト３２５を介して電気的に接続される。第１メタル配線３２０ａおよび３２０ｂは、書込ビット線コンタクト３２７を介して、対応のメモリセルＭＣのＰ型不純物領域３０３と電気的に接続される。読出ビット線ＲＢＬ１およびＲＢＬ２をそれぞれ構成する第１メタル配線３２２ａおよび３２２ｂは、メモリセルＭＣのＮ型不純物領域と読出ビット線コンタクト３２６を介して電気的に接続される。このソース線ビア／コンタクト３２５と読出ビット線コンタクト３２６は、ゲート電極配線３０５ａおよび３０５ｂのそれぞれの、突出部３０９に関して対向して配置される。
図３９に示すメモリセルの構成においては、チャージ線ＣＬは設けられない。読出ワード線ＲＷＬ１およびＲＷＬ２をそれぞれ構成するゲート電極配線３０５ａおよび３０５ｂ直下に形成されるＮチャネル領域（ボディ領域）をストレージノードとして利用する。これにより、２つのトランジスタ素子で１つのデュアルポートメモリセルを実現する。
図４０は、図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。ただし、図４０においては、上層の第２メタル配線３１０ｂ、３１２ｂおよび３１４ｂは図面を簡略化するために示していない。
図４０において、このメモリセルＭＣの活性領域は、埋込絶縁膜３３０表面に形成される。この活性領域の境界は、素子分離領域（ＳＴＩ膜：シャロー・トレンチ・アイソレーション膜）３３６ａおよび３３６ｂにより規定される。これらの素子分離領域３３６ａおよび３３６ｂの間の領域に、高濃度Ｐ型領域３３２ａおよび３３２ｂが間をおいて形成される。これらの高濃度Ｐ型領域３３２ａおよび３３２ｂは、図３９に示すＰ型不純物領域３０３を構成する。これらの高濃度Ｐ型領域３３２ａおよび３３２ｂの間に、Ｎ型領域３３３が設けられ、また高濃度Ｐ型領域３３２ｂと素子分離領域３３６ｂの間に、Ｐ型領域３３４が設けられる。
Ｎ型領域３３３上に、図示しないゲート絶縁膜を介してゲート電極配線３０７ｂが配設され、Ｐ型領域３３４上に、図示しないゲート絶縁膜を介してゲート電極配線３０５ｂが配設される。このゲート電極配線３０５ｂは、図３９に示す突出部３０９に対応する。
図４１は、図３９に示す線Ｌ４１−Ｌ４１に沿った断面構造を概略的に示す図である。この図４１においても、上層の配線、すなわち、第１メタル配線３２０ａおよび３２０ｂと第２メタル配線３１０ｂは、示していない。
図４１において、埋込絶縁膜３３０上に、高濃度Ｎ型領域３３８ａおよび３３８ｂが間をおいて形成される。これらの高濃度Ｎ型領域３３８ａおよび３３８ｂの間に、Ｐ型領域３３４が設けられる。高濃度Ｎ型領域３３８ａおよび３３８ｂは、図３９に示すＮ型不純物領域３００を構成する。図３９との対応において、高濃度Ｎ型領域３３８ｂは、ビア／コンタクトを介してソース線ＳＬ２を構成する第２メタル配線３１０ｂに接続される。高濃度Ｎ型領域３３８ａは、コンタクト（３２６）を介して書込ビット線ＷＢＬ１を構成する第１メタル配線３２２ａに接続される。
Ｐ型領域３３４表面上には、図示しないゲート絶縁膜を介してゲート電極配線３０５ｂ（突出部３０９）が配設される。
これらの図３９から図４１に示すように、メモリセルＭＣは、Ｐ型ＳＯＩトランジスタとＮ型ＳＯＩトランジスタとで構成される。実施の形態３と同様、データの書込時においては、Ｐ型トランジスタが用いられ、データの読出には、Ｎ型トランジスタを利用する。しかしながら、実施の形態３と異なり、チャージ線が設けられていない。このチャージ線電位に従ってボディ領域に電荷すなわちデータを記憶するストレージトランジスタとして、読出用のＮ型ＳＯＩトランジスタを利用する。
図４２は、図３９に示すメモリセルＭＣの配置をより具体的に示す図である。メモリセルＭＣの領域（活性領域）において、Ｎ型不純物３００において、高濃度Ｎ型領域３３８ａおよび３３８ｄの間に、逆Ｔ字型にゲート電極３０５ｂが設けられる。このゲート電極配線３０５ｂ下部に、Ｐ型ボディ領域（３３４）が形成される。高濃度Ｎ型領域３３３ａおよび３３８ｂは、それぞれコンタクト３２６およびビア／コンタクト３２７を介して、読出ビット線ＲＢＬおよびソース線ＳＬに電気的に接続される。
Ｐ型不純物領域３０２において、ゲート電極配線３０７ｂ下部に、Ｎ型領域３３３が形成される。このＮ型領域３３３の両側に、ゲート電極配線３０７ｂに関して対向して高濃度Ｐ型領域３３２ａおよび３３２ｂが設けられる。高濃度Ｐ型領域３３２ａが、コンタクト３２７を介して書込ビット線ＷＢＬに接続される。高濃度Ｐ型領域３３２ｂ、Ｐ型領域３３４、および高濃度Ｎ型領域３３８ａおよび３３８ｂとゲート電極配線３０５ｂにより、データを記憶するとともに記憶データを読出すストレージ／読出アクセストランジスタＳＲＡＴが形成される。Ｐ型領域３３４が、このストレージ／読出アクセストランジスタＳＲＡＴのボディ領域を構成する。
高濃度Ｐ型領域３３２ａ、および３３２ｂと、Ｎ型領域３３３とゲート電極配線３０７ｂにより、データの書込を行なう書込アクセストランジスタＰＷＡＴが形成される。Ｎ型領域３３３が、書込アクセストランジスタＰＷＡＴのボディ領域を構成する。書込アクセストランジスタＰＷＡＴの導通時、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域が書込ビット線に結合される。従って、データ書込時、書込ビット線ＷＢＬから高濃度Ｐ型領域３３２ｂへ伝達される電荷が、Ｐ型領域３３４に伝達されて蓄積される。従って、図２０に示す実施の形態３のメモリセル構造と同様、ボディ領域に直接電荷を書込むことにより、実施の形態３と同様の効果を得ることができる。
また、Ｐ型領域３３４は逆Ｔ字型に形成されており、その面積は、図２０に示すメモリセル構造よりもより広くすることができ、ボディ領域、すなわち、電荷蓄積領域を大きくすることができる。また、ストレージ／読出アクセストランジスタＳＲＡＴにおいて、ソースおよびドレイン領域を構成する不純物領域３３８ｂおよび３３８ａは、ゲート電極配線延在方向に沿って、ゲート電極の突出部３０９に関して対向して配置される。したがって、図２０に示すメモリセル構造に比べて、Ｙ方向（図３９参照）の長さをより短くすることができる。また、ストレージトランジスタは設けられていないため、メモリセルのサイズを低減することができる。
図４３は、図３９から図４２に示すメモリセルの電気的等価回路を示す図である。図４３においては、図３９に示すメモリセルの平面レイアウトに対応して、２行２列に配列されるメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１およびＭＣ２２を示す。
メモリセルＭＣ（ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２を総称する）は、Ｐ型書込アクセストランジスタＰＷＡＴと、Ｎ型ストレージ／読出アクセストランジスタＳＲＡＴとを含む。このＰ型書込アクセストランジスタＰＷＡＴの一方導通ノードが対応の書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２を総称する）に接続され、その他方導通ノードがストレージ／読出アクセストランジスタＳＲＡＴのボディ領域（ストレージノードＳＮ）に接続される。ストレージ／読出アクセストランジスタＳＲＡＴは、その一方導通ノード（ソースノード）が対応のソース線ＳＬ（ＳＬ１，ＳＬ２を総称する）に接続され、他方導通ノード（ドレインノード）は、対応の読出ビット線ＷＢＬ（ＲＢＬ１，ＲＢＬ２を総称する）に接続される。
この図４３に示すメモリセルＭＣの構成においては、図２３に示すメモリセルの配置との比較から明らかなように、図２３に示す読出アクセストランジスタＡＴＲとストレージトランジスタＳＴが、本実施の形態６においては１つのストレージ／読出アクセストランジスタＳＲＡＴにより形成される。したがって、トランジスタ素子の数がメモリセルにおいて１つ低減され、メモリセルサイズを低減することができる。また、この場合においても、メモリセルＭＣにおいては、書込ポート（書込ビット線および書込ワード線）と読出ポート（読出ビット線および読出ワード線）が別々に設けられており、デュアルポートメモリセルを実現することができる。
図４４は、図４３に示すメモリセルに対するデータの書込動作を示す信号波形図である。この図４４に示す信号波形図は、図２１に示す信号波形図と、チャージャ線ＣＬ２が設けられていないこと、およびストレージノードＳＮが読出アクセストランジスタＳＲＡＴのボディ領域と同じである点を除いて同じである。したがって、実施の形態３におけるデータ書込動作と同様の動作が行なわれる。以下、図４４に示す信号波形図を参照して、図３９から図４３に示す記憶装置のデータの書込動作について簡単に説明する。
スタンバイ状態においては、書込ワード線ＷＷＬ２は、電源電圧レベルであり、また、書込ビット線ＷＢＬ１は、接地電圧レベルである。読出ワード線ＲＷＬ２は、データ書込時、非選択状態のＬレベルに維持される。したがって、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域であるＰ型領域３３４においては、チャネルは形成されず、Ｎ型領域３３８ａおよび３３８ｂは、分離状態にある。また、Ｐ型領域３３４は、ストレージノードとしても機能しており、記憶データに応じた電位に維持される。
また、スタンバイ状態においては、書込ビット線ＷＬ１は、ＬレベルまたはＬレベルよりも低いＬＬレベルであり、書込ワード線ＷＷＬ２よりも低い電圧レベルである。したがって、Ｐ型書込アクセストランジスタＰＷＡＴにおいて、Ｎ型領域３３３にはチャネルは形成されず、Ｐ型領域３３２ａおよび３３２ｂは、分離状態にある。
Ｌデータ書込時においては、まず、書込ビット線ＷＢＬ１を、Ｌレベルに設定し、続いて、書込ワード線ＷＷＬ２を選択状態のＬレベルに駆動する。書込ワード線ＷＷＬ２のＬレベルは、書込ビットセＷＢＬ１の電圧レベルと同じであってもよく、また、それよりも低い電圧レベルであってもよい。したがって、実施の形態３と同様、選択状態の書込ワード線ＷＷＬのＬレベルは、接地電圧レベルであってもよく、また負電圧レベルであってもよい。また、好ましくは、書込ビット線ＷＢＬのデータ書込時のＬレベルは、接地電圧レベルであり、ＬＬレベルは、負電圧である。
この状態において、選択メモリセルＭＣ２１において、図４２に示すＮ型領域３３３に反転層（チャネル）が形成される。書込ビット線ＷＬ１のＬレベルの電圧が、Ｐ型領域３３２ａ、Ｎ型領域３３３およびＰ型領域３３２ｂを介してＰ型領域３３４に伝達される。したがって、ストレージノードＳＮ、すなわち、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域を構成するＰ型領域３３４の電圧レベルは、Ｌレベルに設定され、Ｌデータが書込まれる。選択行かつ非選択列のメモリセルにおいては、書込ビット線は、ＬＬレベルであり、選択状態の書込ワード線ＷＷＬ２の電圧レベル以下の電圧レベルであり、Ｐ型書込アクセストランジスタＰＷＡＴは非導通状態を維持する。非選択行かつ選択列のメモリセルにおいては、書込ワード線がＨレベルであり、Ｐ型書込アクセストランジスタＰＷＡＴは、非導通状態を維持する。
データ書込完了後、書込ワード線ＷＷＬ２を非選択状態のＨレベル、書込ビット線ＷＢＬ１をスタンバイ状態のＬＬレベルに駆動する。これにより、図４３に示すメモリセルＭＣ２１に対するＬデータの書込が完了する。
Ｈデータ書込時においては、書込ビット線ＷＢＬ１は、スタンバイ状態のＬＬレベルからＨレベルに駆動される。書込ワード線ＷＷＬ２が、まだ、Ｈレベルであり、Ｐ型書込アクセストランジスタＰＷＡＴにおいてはチャネルは形成されず、非導通状態を維持する。
続いて、選択された書込ワード線ＷＷＬ２をＬレベルに駆動する。応じて、選択メモリセルＭＣ２１のＮ型領域３３３において反転層が形成され、書込ビット線ＷＢＬ１上のＨレベル電圧がＰ型領域３３２ｂを介してストレージノードＳＮ（Ｐ型領域３３４）に伝達され、その電圧レベルが上昇する。このとき、読出ワード線ＲＷＬ２の電圧レベルはＬレベルであり、ストレージ／読出アクセストランジスタＳＲＡＴは、非導通状態を維持しており、確実に、ストレージノードＳＮに、Ｈデータを書込むことができる。
この選択行かつ非選択列のメモリセルにおいては、対応の書込ビット線ＷＢＬがＬＬレベルであり、Ｐ型書込アクセストランジスタＰＷＡＴは、非導通状態を維持する。非選択行のメモリセルにおいては、書込ワード線ＷＷＬがＨレベルであり、書込ビット線の電位に係らずＰ型書込アクセストランジスタＰＷＡＴは、非導通状態を維持する。
書込完了後、再び、この書込ワード線ＷＷＬ２を、たとえば電源電圧レベルのＨレベルに駆動する。また、書込ワード線ＷＢＬ１を書込ワード線ＷＷＬのＬレベル電位よりも低いＬＬレベルに設定して、Ｐ型書込アクセストランジスタＰＷＡＴを非導通状態に設定する。
したがってこの実施の形態６においても、書込アクセストランジスタＰＷＡＴを介して書込ビット線からストレージノードに直接電荷を注入して、その電圧レベルを設定することができる。したがって、データ書込について、実施の形態３と同様の効果を得ることができる。
図４５は、図４３に示すメモリセルＭＣ２１に対するデータの読出時の動作波形を示す図である。この図４５に示す信号波形図は、図２２に示す信号波形図において、チャージ線ＣＬ２が設けられていない点を除いて同じである。以下、図４５を参照して、この図４３に示すメモリセルＭＣ２１の記憶データの読出動作について簡単に説明する。
データ読出時においては、書込ワード線ＷＷＬ２は、非選択状態のＨレベルに維持され、また、書込ビット線ＷＢＬ１もスタンバイ状態時のＬＬレベルに維持される。読出ワード線ＲＷＬ２を、非選択状態のＬレベルから、選択状態のＨレベルに駆動する。この場合、Ｐ型領域３３４、すなわちストレージノードＳＮの記憶データに応じて、ストレージ／読出アクセストランジスタＳＲＡＴのしきい値電圧が定められており、このストレージ／読出アクセストランジスタＳＲＡＴは、記憶データに応じて導通または非導通状態となる。読出ビット線ＲＢＬ１は、接地電圧レベルに維持されている。ソース線ＳＬは、電源電圧レベルのＨレベルである。
メモリセルＭＣ２１の記憶データが、Ｈデータの場合、そのストレージノードＳＮ、すなわち、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域の電位が高く、そのしきい値電圧は低い状態に設定される。したがって、Ｈデータ記憶時においては、ストレージ／読出アクセストランジスタＳＲＡＴは、導通状態を維持し、読出ビット線ＲＢＬ１には、電流がソース線から供給される。一方、ストレージ／読出アクセストランジスタＳＲＡＴがＬデータを記憶しており、そのしきい値電圧が高い場合には、ストレージ／読出アクセストランジスタＳＲＡＴは非導通状態となり、ソース線ＳＬから読出ビット線ＲＢＬ１には電流が供給されない。読出ビット線ＲＢＬ１の電流を検出することにより、データの読出を行なうことができる。
この実施の形態６においては、実施の形態３のメモリセルの構成と比べて、データ記憶用のチャージトランジスタが不要となり、メモリセルサイズがさらに低減される効果を除いて、実施の形態３と同様の効果を得ることができ、同様の動作が実現される。
なお、このメモリセルの製造工程としては、通常のＳＯＩトランジスタの製造工程を利用することができる。すなわち、ボディ領域およびゲート電極配線の形成の後、Ｎ型不純物およびＰ型不純物注入領域に対して開口部を設ける。これらの開口部を介して、Ｎ型不純物およびＰ型不純物の低濃度でのイオン注入を行ない、ボディ領域および低濃度ソース／ドレイン不純物領域を形成する。その後、高濃度Ｎ型不純物領域および高濃度Ｐ型不純物領域に対し開口部を設けて、高濃度でのＮ型不純物およびＰ型不純物の注入を行なってソース／ドレイン領域を形成する。したがって、通常のＳＯＩトランジスタの形成工程を利用して、メモリセルトランジスタを形成することができる。しかしながら、ここでは、実施の形態１から５に対しても適用することのできるメモリセルトランジスタの別の製造プロセスについて図４６から図４８を参照して説明する。
図４６（Ａ）、図４７（Ａ）および図４８（Ａ）は、図３９に示す平面レイアウトの線Ｌ４０−Ｌ４０に沿った断面構造におけるＰ型不純物の注入工程を示し、図４６（Ｂ）、図４７（Ｂ）および図４８（Ｂ）においては、図３９に示す平面レイアウトの線Ｌ４１−Ｌ４１に沿った断面構造におけるＮ型不純物注入工程を示す。これらのＰ型不純物注入工程およびＮ型不純物注入工程は、異なる工程で行なわれる。
図４６（Ａ）において、まず、埋込絶縁膜３４０上に、Ｎ型領域３３３およびＰ型領域３３４とゲート電極配線３０７ｂおよび３０５ｂとが通常の工程により形成される。次いで、Ｐ型不純物注入領域に開口部を設ける。すなわち、ゲート電極配線３０７ｂおよび３０５ｂをマスクとして、これらの領域３５０ａおよび３５０ｂに低濃度でＰ型不純物をイオン注入する。これらの領域３５０ａおよび３５０ｂは、後に、高濃度Ｐ型領域（ソース／ドレイン領域）３３２ａおよび３３２ｂとなる領域である。
図４６（Ｂ）において、同様、埋込絶縁膜３４０、Ｐ型領域３３４およびゲート電極配線３０５ｂを形成した後、このＮ型不純物を低濃度に注入する領域に開口部を設ける。この場合においても、ゲート電極配線３０５ｂを介して、領域３５２ａおよび３５２ｂに対し、Ｎ型不純物を低濃度で注入する。これらの領域３５２ａおよび３５２ｂは、後に、高濃度Ｎ型領域３３８ａおよび３３８ｂとなる領域である。このＰ型不純物注入工程およびＮ型不純物注入工程のいずれが先に行なわれてもよい。
次に、図４７（Ａ）を参照して、図４６（Ａ）に示す低濃度でのＰ型不純物の注入の後、基板表面全面上にわたって、層間絶縁膜３５２を形成する。この後、高濃度Ｐ型不純物領域となる領域３５０ａに対し、貫通孔３５６ａを、この層間絶縁膜３５２に設ける。
一方、Ｎ型不純物については、図４６（Ｂ）に示す低濃度Ｎ型不純物注入の後、図４７（Ｂ）においては、層間絶縁膜３５２を形成した後、領域３５２ａおよび３５２ｂに対し、貫通孔３５６ｂおよび３５６ｃを層間絶縁膜３５２に形成する。
図４８（Ａ）において、図４７（Ａ）に示す貫通穴の形成後、貫通孔３５６ａを介してＰ型不純物を高濃度に注入し、領域３５０ａのＰ型不純物の濃度を高くして、高濃度Ｐ型領域３３２ａを形成する。残りの領域においては、層間絶縁膜３５２により、イオン注入は行なわれない。
図４８（Ｂ）において、図４７（Ｂ）に示す貫通穴形成工程後、貫通孔３５６ｂおよび３５６ｃを介してＮ型不純物領域を注入し、領域３５２ａおよび３５２ｂの不純物濃度を高くする。これにより、高濃度Ｎ型領域３３８ａおよび３３８ｂを形成する。
この製造プロセスにおいては、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域に隣接するＰ型領域３５０ｂは、低濃度の不純物領域である。しかしながら、この領域３５０ｂは、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域に電荷を転送することが要求されるだけであり、特に問題は生じない。このＰ型領域３５０ｂが高濃度不純物領域とされる場合には、貫通穴を形成してＰ型不純物を高濃度で注入する。
なお、図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）および図４８（Ｂ）に示す工程において、層間絶縁膜３５２を形成して不純物注入用の貫通孔を形成する場合、Ｐ型不純物の注入を行なう場合には、Ｎ型不純物注入用の貫通孔は形成されない。同様、Ｎ型不純物の注入時においては、Ｐ型不純物注入用の貫通孔は設けられない。これらの不純物注入工程は、それぞれ別工程において実行される。これらの図４８（Ａ）および図４８（Ｂ）に示す工程の完了後に、貫通穴を再度形成して、第１メタル配線に対するコンタクトを形成して、次いで、第１メタル配線を形成して、書込ビット線および読出ビット線を形成し、かつソース線に対するビア形成用の中間層を形成する。
これらの図４６（Ａ）および（Ｂ）から図４８（Ａ）および（Ｂ）において示すように、層間絶縁膜に貫通孔を設け、選択的にイオン注入を行なうことにより、必要な領域においてのみ、高濃度の不純物注入を行なって高濃度不純物領域を形成することができる。なお、貫通孔３５６ａ−３５６ｃを介してイオン注入により不純物注入を行なった後、熱処理を行なうことにより、注入された不純物を拡散させることができ、各領域の不純物濃度を高くすることができる。
この貫通孔を介して不純物イオン注入を行なうことにより、たとえば図４２に示すように、Ｔ字型にゲート電極配線が配設され、読出ゲート電極配線の両側の導電型が異なる場合においても、確実に、必要な領域に対して高濃度に不純物注入を行なうことができる。分離領域を設けることなく、導電型の異なる書込アクセストランジスタおよびストレージ／読出アクセストランジスタを並置することができる。
なお、図４６（Ａ）および（Ｂ）から図４８（Ａ）および（Ｂ）に示す製造プロセスは、実施の形態１から５のメモリセルトランジスタの製造プロセスとしても利用することができる。
［変更例］
図４９は、この発明の実施の形態６の変更例のメモリセルＭＣの平面レイアウトを概略的に示す図である。この図４９に示すメモリセルＭＣの構成は、以下の点で、図４２に示すメモリセルの平面レイアウトとその構成が異なる。すなわち、ストレージ／読出アクセストランジスタのソース領域を構成する高濃度Ｎ型領域３３８ａにおいては、ソース線ＳＬは接続されず、下部の貫通孔（コンタクト）３６５を介して基板側から、電源電圧Ｖｄｄが供給される。この図４９に示すメモリセルの平面レイアウトの他の構成は、図４２に示すメモリセルの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図５０は、図４９に示した線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。この図５０に示す構成においては、埋込絶縁膜３３０は、半導体基板領域３６０表面に形成される。この半導体基板領域３６０に対して、電源電圧Ｖｄｄがバイアス電圧として供給される。高濃度Ｐ型領域３３２ａは、コンタクト３２７を介して書込ビット線ＷＢＬに結合される。この図５０に示すメモリセルの断面構造の他の構成は、図４０に示すメモリセルの断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この半導体基板領域３６０は、ウェハレベルの基板であってもよく、また、メモリセルアレイが配置される領域に形成されるウェル領域であってもよい。このウェル領域に、埋込絶縁膜３３０を形成し、開口部を埋め込み絶縁膜３３０に形成して、ソースコンタクトを形成する。次いで、シリコン膜をエピタキシャル成長させた後に、メモリセルトランジスタを、たとえば図４６（Ａ）および（Ｂ）から図４８（Ａ）および（Ｂ）に示したプロセスを用いて形成する。
図５１は、図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。図５１において、高濃度Ｎ型領域３３８ａは、埋込絶縁膜３３０に形成された貫通孔（コンタクト）３６５を介して基板３６０に電気的に接続される。一方、高濃度Ｎ型領域３３８ｂは、コンタクト３２６を介して読出ビット線ＲＢＬに接続される。この高濃度Ｎ型領域３３８ａおよび３３８ｂの間に、Ｐ型領域３３４が、ストレージ／読出アクセストランジスタのボディ領域として配置される。このＰ型領域３３４上に、読出ワード線ＲＷＬを構成するゲート電極３０９が配設される。
コンタクト（貫通孔）３６５は、埋込絶縁膜３３０上にシリコン膜をエピタキシャル成長させる前に、予め形成される。
図５２は、この発明の実施の形態６の変更例のメモリセルアレイの電気的等価回路を示す図である。図５２に示す電気的等価回路は、図４３に示す回路図と以下の点で、その構成が異なる。すなわち、メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１およびＭＣ２２各々において、ストレージ／読出アクセストランジスタＳＲＡＴのソースノードが電源ノードＶｄｄに結合される。ソース線ＳＬ（ＳＬ１，ＳＬ２）は設けられない。したがって、ソース線ＳＬを配設する領域を、読出ワード線および書込ワード線を配設するための配線領域として利用することが可能となり、第２メタル配線のピッチ条件が緩和される。
なお、このメモリセルアレイの平面レイアウトは、先の図３９に示すメモリセルアレイにおいて、ソース線ＳＬを構成する第１メタル配線３１０ａおよび３１０ｂを除いた配線レイアウトと同じである。
なお、高濃度Ｐ型領域３３２ｂは、先の図４７（Ａ）および図４８（Ａ）に示すように低濃度のＰ型不純物領域であっても良い。
また、図５１および図５２に示すメモリセルの構成は、ソース線ＳＬが電源電圧レベルに固定される実施の形態１および２に対しても適用することができる。
以上のように、この発明の実施の形態６に従えば、ストレージトランジスタと読出アクセストランジスタとを１つのトランジスタで構成しており、メモリセルサイズを低減することができる。また、ストレージ／読出アクセストランジスタのゲート電極を逆Ｔ字型に配設しており、この脚部のゲート電極突出部に関して対向してストレージ／読出アクセストランジスタのソースおよびドレイン領域となる不純物領域を配置することができる。これにより、書込アクセストランジスタおよびストレージ／読出アクセストランジスタを、１つのメモリセル形成領域において明確に分離させることができる。また、確実に、書込アクセストランジスタの一方導通ノード（ドレイン）を、ストレージ／読出アクセストランジスタのボディ領域に接続することができる。さらに、ストレージ／読出アクセストランジスタの逆Ｔの字型のボディ領域構造により、電荷蓄積ノードの面積を増大させることができ、正確に記憶データに応じた電位変化を、このボディ領域（ストレージノード）に生じさせることができる。
［実施の形態７］
図５３は、この発明の実施の形態７に従う半導体記憶装置のアレイ部の平面レイアウトを概略的に示す図である。図５３において、Ｙ方向において隣接する２つのメモリセルＭＣに対して共通に活性領域が連続的に形成される。この２つのメモリセルに対する活性領域においては、Ｎ型活性領域４００が、Ｙ方向に連続的に形成される。このＮ型活性領域４００は、高濃度Ｎ型領域４０８ａを含む。
また、このメモリセル活性領域において、Ｎ型活性領域４００に隣接して、その両端に、高濃度Ｐ型不純物領域４０４ｂおよび４０４ａが設けられる。これらの高濃度Ｐ型不純物領域４０４ａおよび４０４ｂの間に、Ｐ型不純物領域４０２が設けられる。高濃度Ｐ型不純物領域４０４ａおよび４０４ｂは、それぞれ、Ｐ型領域４０６ａおよび４０６ｂを含む。
Ｘ方向に連続的に延在してゲート電極配線４１０ａ、４１２ａ、４１０ｂ、４１２ｂが間をおいて配設される。ゲート電極配線４１０ａと平行にその上層に、第２メタル配線４１４ａが設けられる。ゲート電極配線４１２ａ上層に、第２メタル配線４１８ａが、ゲート電極配線４１２ａと平行に配設される。ゲート電極配線４１０ａに平行に、Ｘ方向に延在する第２メタル配線４１８ａが設けられる。ゲート電極配線４１０ｂおよび４１２ｂの間の領域上層に、Ｘ方向に沿って延在して、第２メタル配線４１６ｂが配設される。ゲート電極配線４１２ｂに平行に、第２メタル配線４１４ｂが直線的にＸ方向に延在して配置される。
ゲート電極配線４１０ａおよび第２メタル配線４１４ａが、書込ワード線ＷＷＬ１を構成する。第２メタル配線４１６ａは、ソース線ＳＬ１を構成し、ソース線ビア／コンタクト４２６を介して下部のＮ型不純物領域に電気的に接続される。
ゲート電極配線４１２ａおよび第２メタル配線４１８ａは、読出ワード線ＲＷＬ１を構成する。ゲート電極配線４１０ｂおよび第２メタル配線４１８ｂが、読出ワード線ＲＷＬ２を構成する。第２メタル配線４１６ｂは、ソース線ＳＬ２を構成し、同様に、ソース線ビア／コンタクト４２６を介して下部のＮ型領域に電気的に接続される。
ゲート電極配線４１２ｂおよび第２メタル配線４１４ｂが、書込ワード線ＷＷＬ２を構成する。
このメモリセルアレイ配置において、さらに、Ｙ方向に沿って各メモリセルの活性領域境界領域に沿って、第１メタル配線４２０ａ、４２２ａ、４２０ｂおよび４２２ｂがＹ方向に連続的に延在して配置される。第１メタル配線４２０ａおよび４２０ｂは、コンタクト４２４を介して下部の高濃度Ｐ型領域４０６ａ，４０６ｂに電気的に接続される。第１メタル配線４２２ａおよび４２２ｂは、コンタクト４２８を介して、下部のＮ型不純物領域に電気的に接続される。
第１メタル配線４２０ａおよび４２０ｂは、それぞれ、書込ビット線ＷＢＬ１およびＷＢＬ２を構成する。第１メタル配線４２２ａおよび４２２ｂは、それぞれ、読出ビット線ＲＢＬ１およびＲＢＬ２を構成する。
図５４は、図５３に示す線Ｌ５４−Ｌ５４に沿った断面構造を概略的に示す図である。この図５４において、埋込絶縁膜５００上に、メモリセル形成用の活性領域が形成され、そのメモリセル形成の活性領域の境界は、素子分離領域（ＳＴＩ）５０８ａおよび５０８ｂにより規定される。
この埋込絶縁膜５００上に、Ｎ型領域５０５ａおよび５０５ｂが形成される。これらのＮ型領域５０５ａおよび５０５ｂは、図５３に示すＮ型領域４０８ａに含まれる。Ｎ型領域５０５ａおよび５０５ｂの表面に、高濃度Ｐ型領域５０４ａが形成され、Ｎ型領域５０５ｂ表面に、高濃度Ｐ型領域５０４ｂが設けられる。これらの高濃度Ｐ型領域５０４ａおよび５０４ｂは、浅く形成され、高濃度Ｐ型領域５０４ａおよび５０４ｂ底部には、それぞれ、Ｎ型領域５０５ａおよび５０５ｂが延在する。
これらの高濃度Ｐ型領域５０４ａおよび５０４ｂは、それぞれ書込ビット線ＷＢＬ１にコンタクト４２４を介して接続される。これらの高濃度Ｐ型領域５０４ａおよび５０４ｂは、図５３に示すＰ型領域４０６ａおよび４０６ｂに対応する。
Ｎ型領域５０５ａおよび５０５ｂの間に、Ｐ型領域５０３ｃ−５０３ａとＮ型領域５０２ｃおよび５０２ｂが交互に配設される。Ｐ型領域５０３ａ−５０３ｃおよびＮ型領域５０２ｂ，５０２ｃは、それぞれ埋込絶縁膜５００まで到達する深さを有する。
Ｎ型領域５０５ａ、５０５ｂおよび５０２ｃおよび５０２ｂ表面上に、図示しないゲート絶縁膜を介してゲート電極配線４１０ａ，４１２ａ，４１２ｂおよび４１０ｂがそれぞれ形成される。ゲート電極配線４１０ａが、書込ワード線ＷＷＬ１を構成し、ゲート電極配線４１２ａが読出ワード線ＲＷＬ１を構成する。ゲート電極配線４１２ｂが、読出ワード線ＲＷＬ２を構成し、ゲート電極配線４１０ｂが書込ワード線ＷＷＬ２を構成する。
図５５は、図５３に示す線Ｌ５５−Ｌ５５に沿った断面構造を概略的に示す図である。この図５５に示す構成においては、埋込絶縁膜５００表面に、Ｐ型領域５１０が連続的に形成される。このＰ型領域５１０は、その表面において、チャネル形成領域５１０ａ−５１０ｄを含む。このチャネル形成領域５１０ａ−５１０ｄを挟むように、高濃度Ｎ型領域５１２ａ−５１２ｅが浅く形成される。
チャネル形成領域５１０ａ−５１０ｄ上に図示しないゲート絶縁膜を介してゲート電極配線４１０ｂ，４１２ｂ，４１２ａおよび４１０ａがそれぞれ形成される。高濃度Ｎ型領域５１２ｂは、ソース線ＳＬ１に電気的にビア／コンタクト４２６を介して接続される。高濃度Ｎ型領域５１２ｃは、コンタクト４２８を介して読出ビット線ＲＢＬ１に接続される。高濃度Ｎ型領域５１２ｄが、ビア／コンタクト４２６を介してソース線ＳＬ２に接続される。
図５６は、図５３に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。図５６においては、Ｐ型領域５１０表面に、高濃度Ｎ型領域５１２ｄ（４０８ａ）が形成される。高濃度Ｎ型領域５１２ｄの注入深さは浅くされ、Ｐ型領域５１０が、高濃度Ｎ型領域５１２ｄ底部にまで延在する。この高濃度Ｎ型領域５１２ｄは、図５３に示すＮ型不純物領域４０８ａに対応し、ビア／コンタクトを介してソース線（ＳＬ２）に接続される。しかしながら、図５６においては、ソース線ＳＬは示していない。
図５４から図５６に示すように、高濃度Ｐ型領域は、Ｎ型領域表面に浅く形成され、また、高濃度Ｎ型領域は、Ｐ型領域表面に浅く形成される。同じ領域に対して、低濃度の不純物注入および高濃度の不純物注入の２段階の不純物注入を行なうのではなく、高濃度不純物領域には、低濃度不純物注入処理は行なわず、高濃度不純物注入プロセスのみが行なわれる。
図５７は、この発明の実施の形態７に従うメモリセルＭＣの平面レイアウトを概略的に示す図である。図５７において、Ｐ型領域５０３ｂに隣接して高濃度Ｎ型領域５１２ｃが設けられる。この高濃度Ｎ型領域５１２ｃは、読出ビット線ＲＢＬ１に接続される。
Ｐ型領域５０３ｂおよび高濃度Ｎ型領域５１２ｃに隣接して、Ｎ型領域５０２ｂおよびＰ型領域５１０ｂがそれぞれ形成される。これらの領域５０２ｂおよび５１０ｂ上に、読出ワード線ＲＷＬ２を構成するゲート電極配線４１２ｂが配設される。
Ｎ型領域５０２ｂおよびＰ型領域５１０ｂそれぞれに隣接してＰ型領域５０３ａおよび高濃度Ｎ型領域５１２ｄが配置される。これらの領域５０３ａおよび５１２ｄに隣接して、Ｎ型領域５０５ｂおよびＰ型領域５１０ａが配設される。Ｎ型領域５０５ｂおよびＰ型領域５１０ａと重なり合うように、書込ワード線ＷＷＬ２を構成するゲート電極配線４１４ｂが配設される。領域５０５ｂよび５１０ａに隣接して、高濃度Ｐ型不純物領域５０４ｂおよび高濃度Ｎ型領域５１２ｅが配置される。
高濃度Ｐ型領域５０４ｂが、書込ビット線ＷＢＬ１に電気的に接続される。高濃度Ｎ型領域５１２ｃが読出ビット線ＲＢＬ１にコンタクトを介して電気的に接続される。
図５４−図５６の断面構造から明らかなように、高濃度Ｎ型領域５１２ｃ、５１２ｄおよび５１２ｅ底部には、Ｐ型領域５１０が延在する。また、高濃度Ｐ型領域５０４ｂ底部には、Ｎ型領域５０５ｂが延在する。高濃度Ｎ型領域５１２ｄ底部において、Ｐ型領域５０３ａが、Ｐ型領域５１０および５１０ｂと電気的に接続される。したがって、このＰ型領域５０３ａは、高濃度Ｎ型領域５１２ａ、５１２ｂおよび５１２ｃで形成されるＮ型トランジスタのボディ領域とは連通しており、電気的に接続される。
この図５７に示す構成において、メモリセルＭＣにおいては、Ｐ型領域５０４ｂ、５０３ａ、およびゲート電極５０５ｂにより、Ｐ型書込アクセストランジスタＰＷＡＴが形成される。Ｎ型領域５１２ｄおよび５１２ｃおよびゲート電極配線４１２ａにより、Ｎ型ストレージ／読出アクセストランジスタＳＲＡＴが形成される。したがって、メモリセルの電気的等価回路としては、先の実施の形態６のメモリセルと同じ等価回路となる。また、データ書込時の信号波形は、先の図４４および図４５に示した信号波形と同じである。したがって、ここでは、その具体的な書込／読出動作は説明せず、図５８−図６０を参照して、データ書込時の電荷の流れについて説明する。なお、図５８−図６０においては、書込ワード線ＷＷＬ２が選択されたときの電流の流れを示す。
データ書込時、まず、書込ワード線ＷＷＬ２をＬレベルに設定する。この場合、図５８に示すように、書込ビット線ＷＢＬ２が、高濃度Ｐ型領域５０４ｂおよびＮ型領域５０５ｂ表面のチャネルを介してＰ型領域５０３ａに電気的に接続され、Ｐ型領域５０３ａに、記憶データに応じた電荷が伝達される。このＰ型領域５０３ａは、上述の様に、Ｎ型トランジスタ形成領域の底部に形成されるＰ型領域５１０に電気的に接続されている。ソース線ＳＬ２は、電源電圧レベルであり、従って、高濃度Ｎ型領域５１２ｄ下部のＰ型領域５１０においては、空乏層は狭くなり、電荷の転送経路が確保される。Ｐ型領域５１０ｂに対して電荷が書込ビット線から移動して蓄積される。これにより、ストレージ／読出アクセストランジスタＳＲＡＴのボディ領域に対して、記憶データに応じた電荷を蓄積することができる。
また、選択書込ワード線ＷＷＬ２がＬレベルであり、この書込時においては、書込ワード線下部のＰ型領域５１０ａにチャネルは形成されない。この状態においては、Ｎ型領域５１２ｅおよび５１２ｄは電気的に互いに分離された状態にある。
Ｎ型領域５０２ｂの両側には、低濃度のＰ型不純物領域５０３ａおよび５０３ｂが配置される。読出ワード線ＲＷＬ２は、Ｌレベルである。Ｎ型領域５０２ｂの表面にはチャネルは形成されない。従って、Ｐ型不純物領域５０３ａおよび５０３ｂが分離された状態に維持される。このＮ型領域５０２ｂが、電荷転送阻止層として機能し、電荷を転送する経路を規定する。Ｐ型領域（チャネル形成領域）５１０ｂにおいてはチャネルは形成されないため、ストレージ／読出アクセストランジスタＳＲＡＴは、非導通状態を維持する。Ｐ型領域５０３ａからＮ型不純物領域５１２ｄ下部のＰ型領域５１０を介して電流（正孔）がＰ型不純物領域５１０ｂに流れ込み、ストレージ／読出アクセストランジスタＳＲＡＴのしきい値電圧が変化する。
従って、２ビットのメモリセルに対してＰ型領域が連続的に形成される構成においても、確実に選択メモリセルのストレージ／読出アクセストランジスタＳＲＡＴのボディ領域に対して、記憶データに応じた電荷を蓄積することができる。
すなわち、ソース線ＳＬ２に接続される高濃度Ｎ型不純物領域５１２ｄは、その下部にＰ型領域５１０が形成され、このＰ型領域５１０を介して電荷を転送することができる。
また、図６０に示すように、読出ビット線ＲＢＬ１がＬレベルであり、電荷がさらに読出ワード線ＲＷＬ１下部のボディ領域にまで転送されるのは、抑制される。書込アクセストランジスタＰＷＡＴのボディ領域には、電荷は蓄積されないため、そのしきい値電圧は変化しない。単に読出ビット線ＲＢＬａに接続されるストレージ／アクセストランジスタＳＲＡＴのボディ領域に電荷が蓄積され、そのしきい値電圧が変化する。
書込完了後、この書込ワード線ＷＷＬ２をＨレベルに立上げると、Ｐ型領域５０３ａおよび５０４ｂが分離され、書込ビット線ＷＢＬ１への注入電荷の逆流は生じない。
書込ワード線ＷＷＬ２が非選択状態のＨレベルに駆動された場合、Ｐ型領域５１０ａにおいてチャネルが形成され、高濃度Ｎ型領域５１２ｄおよび５１２ｅが電気的に結合される。しかしながら、このＮ型領域５１２ｅは、書込ビット線および読出ビット線とは分離されており、特に問題は生じない。
この発明の実施の形態７に従う構成においては、メモリセルＭＣは、書込アクセストランジスタとストレージ／読出アクセストランジスタとの２つのトランジスタで構成でき、実施の形態６と同様の効果を得ることができる。また読出ビット線ＲＢＬおよび書込ビット線ＷＢＬが延在する方向においては、メモリセルを分離するための素子分離領域（ＳＴＩ分離領域）を設ける必要がなく、２つのメモリセルを連続的に配置することができる。したがって、非特許文献３または４に示されるシングルポートＴＴＲＡＭと同じセルトランジスタ配置を有する場合、高密度でメモリセルを配置することができ、高密度のデュアルポートＲＡＭを実現することができる。
また、メモリセルの製造プロセスとしては、先の実施の形態６において示した製造プロセスを利用することができる。
［実施の形態８］
図６１は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を概略的に示す図である。この図６１に示すメモリ装置の構成においては、読出ビット線ＲＢＬおよび書込ビット線ＷＢＬの対に対し、交差結合型センスアンプ回路Ｓ／Ａを設ける。図６１においては、読出ビット線ＲＢＬ１および書込ビット線ＷＢＬ１に対し交差結合型センスアンプ回路Ｓ／Ａ１が設けられ、読出ビット線ＲＢＬ２および書込ビット線ＷＢＬ２に対し交差結合型センスアンプ回路Ｓ／Ａ２が設けられる。この図６１に示すメモリセルアレイの他の構成は、先の図２３に示すメモリセルアレイの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
交差結合型センスアンプ回路Ｓ／Ａ１およびＳ／Ａ２は、インバータラッチの構成を含み、活性化時、ハイ側のビット線電位を電源電圧レベルに駆動し、ロー側のビット線電位を接地電圧レベルに駆動する。このセンスアンプ回路Ｓ／Ａ（Ｓ／Ａ１，Ｓ／Ａ２）は、データ読出時に活性化される。このセンスアンプ回路Ｓ／Ａの具体的構成としては、交差結合されたＰＭＯＳトランジスタおよび交差結合されるＮＭＯＳトランジスタで実現することができ、一般にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）において利用される構成を利用することができる。
図６２は、図６１に示す記憶装置のデータ読出時の信号波形を示す図である。以下、図６２を参照して、図６１に示す記憶装置のデータ読出動作について説明する。
データ書込時の動作波形は、先の実施の形態３において図２１を参照して説明した動作と同じである。従って、データ書込時の動作については省略する。
データ読出時、まず選択行の読出ワード線ＲＷＬ（ＲＷＬ２）をＨレベルに駆動する。このとき、チャージ線ＣＬ（ＣＬ２）は、電源電圧レベルのＨレベルである。選択行のソース線ＳＬ（ＳＬ２）は、Ｌレベル（接地電圧レベル）に設定する。この場合、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬを、中間電圧レベルにプリチャージする。書込ビット線ＷＢＬが、中間電圧レベルにプリチャージされても、書込ワード線ＷＷＬは、データ読出時、Ｈレベルであり、ビット線プリチャージ電圧より高い電圧レベルであり、書込アクセストランジスタは非導通状態を維持する。また、読出ビット線ＲＢＬを中間電圧レベルにプリチャージしても、非選択行においては、読出ワード線ＲＷＬは、Ｌレベルであり、読出アクセストランジスタＡＴＲは非導通状態であり、誤読出は生じない。
この読出ワード線ＲＷＬ２が選択状態へ駆動され、選択メモリセルの読出アクセストランジスタＡＴＲが導通すると、対応のストレージトランジスタＳＴの記憶データ（ボディ領域の電位）に従って、読出ビット線ＲＢＬから対応のソース線ＳＬ（ＳＬ２）へ電流が流れる経路が形成される。ストレージトランジスタＳＴのボディ領域の電圧が高く、しきい値電圧が低い場合には、読出ビット線ＲＢＬからソース線に電流が流れ、ビット線電位が低下する。一方、このストレージトランジスタＳＴのしきい値電圧が高い状態に設定されている場合には、読出ビット線ＲＢＬからソース線ＳＬに対して電流は流れず、読出ビット線ＲＢＬはほぼプリチャージ電圧レベルに維持される。したがって、実施の形態３（図２１から図２３参照）におけるメモリセルの構成と、読出データの論理値の関係が逆となる。
上述の様に、データ読出時、選択行に対応する読出ワード線ＲＷＬ２が選択状態へ駆動されると、選択された読出ワード線ＲＷＬ２に接続されるメモリセルのデータの読出が行なわれ、それぞれ対応の読出ビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２，…）の電圧レベルが対応のメモリセルの記憶データに応じて変化する。
次いで、読出ビット線の電位が充分に変化すると、センスアンプ回路Ｓ／Ａ１，Ｓ／Ａ２を活性化し、読出ビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）とプリチャージ電圧レベルに維持されている書込ビット線の電位を差動的に増幅する。すなわち、センスアンプ回路Ｓ／Ａによる差動増幅動作時、参照ビット線として書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２…）を利用する。したがって、センスアンプ回路Ｓ／Ａによるセンス動作完了後、読出ビット線ＲＢＬと対応の書込ビット線ＷＢＬとは、その電圧レベルは、逆となる。
センスアンプ回路Ｓ／Ａによるセンス動作完了後、選択行に対応する書込ワード線ＷＷＬ２を選択状態のＬレベルに駆動する。これにより、書込アクセストランジスタＰＷＡＴが導通し、ストレージトランジスタＳＴに、読出データの反転値が格納される。すなわち、ストレージトランジスタＳＴのボディ領域にホール（正孔）が蓄積されている場合には、そのしきい値電圧は低くなり、正孔の蓄積量が少ない場合には、ストレージトランジスタＳＴのしきい値電圧が高くなる。したがって、メモリセルＭＣにおいてＨデータが格納されている場合、読出ビット線の電位が低くなり、一方、Ｌデータを格納している場合には、読出ビット線電位はプリチャージ電圧レベルとほぼ同じである。
書込ビット線ＷＢＬは、センスアンプ回路Ｓ／Ａにより、読出ビット線ＲＢＬと反対の電圧レベルに駆動される。Ｈデータ格納時、書込ビット線へはＨレベルの電圧が伝達され、Ｌデータ格納時には、書込ビット線ＷＢＬへは接地電圧レベルの電圧が伝達される。これにより、メモリセルＭＣにおいてその記憶データの再書込を、リードベリファイライト動作を介して行なうことができる。すなわち、データ読出ごとにストレージノード（ストレージトランジスタＳＴのボディ領域）に対し、再書込（リストア動作）が自動的に行なわれる。これにより、ストレージノード（ストレージトランジスタＳＴのボディ領域）の電位の低下を抑制することができ、長期にわたって安定にデータを保持することができる。
読出動作が完了すると、読出ワード線ＲＷＬ２および書込ワード線ＷＷＬ２をそれぞれ、非活性状態（非選択状態）に駆動する。
図６３は、この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。図６３において、半導体記憶装置は、メモリセル（図示せず）が行列状に配列されるメモリセルアレイ６００を含む。メモリセルアレイ６００において、メモリセル行に対応して、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが配設され、メモリセル列に対応して書込ビット線ＷＢＬおよび読出ビット線ＲＢＬが配設される。
このメモリセルアレイ６００に対して、書込ワード線を選択する書込ワード線選択回路６０２と、読出ワード線ＲＷＬを選択する読出ワード線選択回路６０４とが設けられる。これらのワード線選択回路６０２および６０４は、活性化時、アドレス信号に従って、アドレス指定された行に対応する書込ワード線ＷＷＬおよび読出ワード線を選択する。
書込ビット線ＷＢＬおよび読出ビット線ＲＢＬに対してセンスアンプ回路群６０６が設けられる。このセンスアンプ回路群６０６は、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬのついに対応して設けられる、すなわちメモリセル列それぞれに対して設けられるセンスアンプ回路Ｓ／Ａを含む。このセンスアンプ回路群６０６のセンスアンプ回路Ｓ／Ａは、読出制御回路６１６からのセンスアンプ活性化信号ＳＡＥに従って、データ読出時活性化される。
データの書込および読出を行なうために、書込／読出列選択回路６０８、書込回路６１０、および読出回路６１２が設けられる。書込／読出列選択回路６０８は、書込ビット線ＷＢＬ各々に対して設けられる書込列選択ゲートと、書込列アドレス信号に従ってメモリセル列を選択する書込列選択信号を発生する書込列デコーダと、読出ビット線ＲＢＬそれぞれに対応して設けられる読出列選択ゲートと、読出列アドレス信号に従って読出列を選択する読出列デコーダとを含む。書込列デコーダからの書込列選択信号に従って、書込選択列に対して設けられた書込列選択ゲートが導通し、書込選択列の書込ビット線を書込回路６１０に結合する。読出列でコーダからの読出列選択信号に従って読出選択列の読出選択ゲートが導通し、読出選択列（センスアンプ回路）を読出回路６１２に結合する。
書込回路６１０は、データ書込時、与えられた書込データＤに従って、選択列の書込ビット線に内部書込データを伝達する。読出回路６１２は、データ読出時、選択列の読出ビット線（センスアンプ回路）から転送された内部読出データをバッファ処理して、外部への読出データＱを生成する。
これらの書込および読出を制御するために、書込指示信号ＷＲＩＴＥおよび読出指示信号ＲＥＡＤに従って、書込に必要な内部動作の実行の制御を行なう書込制御回路６１４と、読出指示信号ＲＥＡＤに従って、読出に必要な内部動作の制御を行なう読出制御回路６１６とが設けられる。
書込制御回路６１４は、書込ワード線選択回路６０２に対して書込ワード線活性化信号ＷＷＤＥを与える。また、書込制御回路６１４は、書込回路６１０および書込／読出列選択回路６０６の書込列選択部の動作を制御する。読出制御回路６１６は、読出時、読出ワード線活性化信号ＲＷＤＥを読出ワード線選択回路６０４へ与え、センスアンプ回路群６０６に対してセンスアンプ活性化信号ＳＡＥを与える。この読出制御回路６１６は、さらに、書込／読出列選択回路６０８の読出列選択部の動作を制御し、また、読出回路６１２のデータ読出動作を制御する。
なお、図６３においては示していないが、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬを読出時に中間電圧レベルにプリチャージするプリチャージ回路がさらに設けられる。このプリチャージ回路は、データ読出時にワンショットの形態で書込ビット線ＷＢＬおよび読出ビット線ＲＢＬを中間電圧にプリチャージしても良く、また、スタンバイ時には、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬを中間電圧レベルにプリチャージしても良い。データ書込時、書込ビット線に対するプリチャージ動作を停止する。
この図６３に示す半導体記憶装置においては、データ読出時、読出制御回路６１６が、読出指示ＲＥＡＤに従って読出ワード線活性化信号ＲＷＤＥを活性化する。応じて、読出ワード線選択回路６０４が、アドレス信号ＡＤをデコードし、選択行の読出ワード線ＲＷＬを選択状態に駆動する。
メモリセルのデータが読出されると、所定のタイミングで、読出制御回路６１６は、センスアンプ活性化信号ＳＡＥを活性化する。応じて、センスアンプ回路群６０６のセンスアンプ回路Ｓ／Ａが活性化され、読出ビット線ＲＢＬおよび書込ビット線ＷＢＬの電圧を差動的に増幅する。センス動作が完了し、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬの電圧がＨレベルおよびＬレベルに確定すると、書込制御回路６１４が、読出指示ＲＥＡＤに従って書込ワード線活性化信号ＷＷＤＥを活性化する。応じて、書込ワード線選択回路６０２が、読出指示とともに与えられたアドレス信号ＡＤをデコードして、選択行の書込ワード線ＲＷＬを選択状態へ駆動する。これにより、選択行のメモリセルのデータがセンスアンプ回路により再書き込みが行なわれる。
この再書き込み動作と並行して書込／読出列選択回路６０８が読出制御回路６１２の制御の下に読出ビット線選択を行ない、センスアンプ回路により増幅されてラッチされたデータを読出回路６１２へ転送する。読出回路６１２は、読出制御回路の制御の下に内部読出データから外部データＱを生成する。
読出サイクルが完了すると、書込制御回路６１４は書込ワード線選択回路６０２を非活性化し、読出制御回路６１６が、読出ワード線選択回路６０４およびセンスアンプ回路群６０６および書込／読出列選択回路６０８の読出列選択部および読出回路６１２を非活性化する。
データ書込時には、書込制御回路６１４が、書込指示ＷＲＩＴＥに従って書込ワード線選択回路６０２、書込回路６１４、書込／読出列選択回路６０８および書込回路６１０を制御して、書込ビット線ＷＢＬおよび書込ワード線をＷＷＬを選択して、選択行かつ選択列のメモリセルに対してデータの書込を実行する。読出制御回路６１６は、データ書込時にはスタンバイ状態にあり、データの読出動作は行なわれない。
なお、書込制御回路６１４において書込時および読出時に書込ワード線を選択するタイミングが異なる。このタイミングの調整は、以下の構成を利用することに意より実現することができる。すなわち、読出制御回路６１６においては、データ読出時、書込ワード線活性化信号ＲＷＤＥを遅延してセンスアンプ活性化信号を生成する。書込制御回路においては、書込時には、書込指示ＷＲＩＴＥに従って第１の書込行選択活性化信号を生成し、読出時には、読出指示ＲＥＡＤに従ってセンスアンプ活性化信号よりも遅延時間の大きなセンス遅延信号を生成する。これらの書込行選択活性化信号およびセンス遅延信号との論理和の信号を、書込ワード線活性化信号ＷＷＤＥとして生成する。
なお、書込制御回路６１４に対しては読出時、読出アドレス信号を与える必要がある。これは単に書込ポートのアドレス入力回路において、書込アクセスおよび読出アクセスの何れが行なわれてもアドレス信号を取り込むように構成することにより、容易に対処することができる。ただし、書込アドレス信号伝送線と読出アドレス信号伝送線とが別々に設けられている場合には、書込アドレス入力回路において書込アドレス信号および読出アドレス信号の一方を選択する回路を設ける必要がある。
なお、データ読出時の再書き込み時には、読出ワード線の信号を反転して対応の書込ワード線に伝達する構成が利用されてもよい。非選択読出ワード線はＬレベルであり、非選択書込ワード線は、Ｈレベルである。選択行においてのみ、読出ワード線がＨレベルであり、書込ワード線がＬレベルとなる。従って、各メモリセル行において読出ワード線と対応の書込ワード線とをインバータを介して結合しても、問題はない。この場合、書込制御回路６１４による書込ワード線の洗濯制御を行なう必要がなく、読出制御回路６１６が、センスアンプ活性化信号の遅延信号に従って、各読出ワード線に設けられたトライステートインバータを活性化する。
なお、この実施の形態８に示す再書込動作は、実施の形態４、６および７に示すストレージトランジスタが設けられていないメモリセル構造に対しても適用することができ、同様の効果を得ることができる。また、先の実施の形態６の変更例で示したメモリセルの製造工程プロセスおよびメモリデバイス基板からのソース線バイアスの構成は、実施の形態８に対して同様、適用することができる。
以上のように、この発明の実施の形態８に従えば、データ読出時、各メモリセル列に対して設けられたセンスアンプ回路により書込ビット線および読出ビット線の電圧を差動的に増幅し、その後、書込ワード線を介してストレージノードに転送している。従って、ストレージノードの電圧変化を抑制することができ、安定に長期に渡ってデータを保持することができる。
この発明は、一般に大容量デュアルポートＲＡＭに対して適用することができる。特に、３Ｄグラフィックおよびネットワーク機器などのプロセッサ／ロジックと同一半導体基板上に集積化される混載メモリに適用することにより、高集積化された高速アクセス可能なシステムＬＳＩを実現することができる。
この発明のベースとなるＴＴＲＡＭセルの断面構造を概略的に示す図である。 図１に示すＴＴＲＡＭセルの電気的等価回路を示す図である。 図１および図２に示すＴＴＲＡＭのデータ書込／読出の動作を示す信号波形図である。 この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。 図４に示すメモリセルアレイの構成およびチャージ線およびワード線ドライバの構成を概略的に示す図である。 （Ａ）は、ストレージトランジスタの平面レイアウトを示し、（Ｂ）は、ストレージトランジスタの電気的等価回路を示す図である。 図６（Ａ）に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。 図６（Ａ）に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。 この発明の実施の形態１におけるポート交互アクセス時の主要信号波形を示す図である。 図５に示すＣＬドライバ、ＷＬＢドライバおよびＷＬＢドライバの構成の一例を示す図である。 この発明の実施の形態１に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。 この発明の実施の形態２に従うメモリセルアレイの平面レイアウトを概略的に示す図である。 図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。 図１２に示す線Ｌ１４−Ｌ１４に沿った断面構造を概略的に示す図である。 この発明の実施の形態２に従う半導体記憶装置のチャージ線を駆動するＣＬドライバの構成を概略的に示す図である。 図１２に示すメモリセルアレイの電気的等価回路を示す図である。 この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。 図１７に示す線Ｌ１８−Ｌ１８に沿った断面構造を概略的に示す図である。 図１７に示す線Ｌ１９−Ｌ１９に沿った断面構造を概略的に示す図である。 この発明の実施の形態３におけるメモリセルアレイの不純物領域の配置をゲート電極とともに示す図である。 この発明の実施の形態３に従う半導体記憶装置のデータ読出動作を示す信号波形図である。 この発明の実施の形態３に従う半導体記憶装置のデータ書込時の信号波形を示す図である。 図１７に示すメモリセルアレイの電気的等価回路を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態４に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。 図２５に示す線Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。 図２５に示す線Ｌ２７−Ｌ２７に沿った断面構造を概略的に示す図である。 図２５に示すメモリセルアレイの電気的等価回路を示す図である。 この発明の実施の形態５に従う半導体記憶装置のメモリセルアレイの活性領域およびポリシリコンゲート電極配線の平面レイアウトを概略的に示す図である。 図２９に示す線Ｌ３０−Ｌ３０に沿った断面構造を概略的に示す図である。 図２９に示す平面レイアウトの上層の第１メタル配線の平面レイアウトを概略的に示す図である。 図３１に示す平面レイアウトの上層の第２および第３メタル配線のレイアウトを概略的に示す図である。 この発明の実施の形態５におけるメモリセルの不純物領域およびゲート電極の配置を概略的に示す図である。 図３２に示すメモリセルアレイの電気的等価回路を示す図である。 図３４に示すメモリセルアレイのデータ書込時の動作を示す信号波形図である。 図３５に示すメモリセルアレイのデータ読出時の信号波形を示す図である。 この発明の実施の形態５に従う半導体記憶装置のチャージ線を駆動する部分の構成を概略的に示す図である。 図３７に示すチャージ線駆動部の動作を示す信号波形図である。 この発明の実施の形態６に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。 図３９に示す線Ｌ４０−Ｌ４０に沿った断面構造を概略的に示す図である。 図３９に示す線Ｌ４１−Ｌ４１に沿った断面構造を概略的に示す図である。 図３９に示すメモリセルの不純物領域およびゲート電極のレイアウトを概略的に示す図である。 図３９に示すメモリセルアレイの電気的等価回路を示す図である。 この発明の実施の形態６に従う記憶装置のデータ書込時の動作を示す信号波形図である。 この発明の実施の形態６に従う記憶装置のデータ読出時の信号波形を示す図である。 （Ａ）は、実施の形態６のメモリセル製造工程のＰ不純物注入工程を示す図であり、（Ｂ）は、同メモリセルへのＮ型不純物注入工程を示す図である。 （Ａ）は、実施の形態６のメモリセル製造工程のＰ不純物注入工程を示す図であり、（Ｂ）は、同メモリセルへのＮ型不純物注入工程を示す図である。 （Ａ）は、この発明の実施の形態６におけるメモリセル製造工程のＰ型不純物注入工程を示し、（Ｂ）は、同メモリセルへのＮ型不純物注入工程を示す断面図である。 この発明の実施の形態６の変更例のメモリセルの平面レイアウトを概略的に示す図である。 図４９に示す線Ｌ５０−Ｌ５０に沿った断面構造を概略的に示す図である。 図４９に示す線Ｌ５１−Ｌ５１に沿った断面構造を概略的に示す図である。 この発明の実施の形態６の変更例のメモリセルのアレイの電気的等価回路を概略的に示す図である。 この発明の実施の形態７に従う半導体記憶装置のメモリセルアレイの平面レイアウトを概略的に示す図である。 図５３に示す線Ｌ５４−Ｌ５４に沿った断面構造を概略的に示す図である。 図５３に示す線Ｌ５５−Ｌ５５に沿った断面構造を概略的に示す図である。 図５３に示す線Ｌ５６−Ｌ５６に沿った断面構造を概略的に示す図である。 この発明の実施の形態７におけるメモリセルの背面レイアウトおよび電荷（ホール）の流れを模式的に示す図である。 図５７に示すメモリセルのデータ書込時の書込アクセストランジスタを介しての電荷（正孔）の流れる経路を概略的に示す図である。 図５７に示すメモリセルのソースノードに対する電荷の流れを示す図である。 図５７に示すメモリセルの基板領域への電荷の流れを模式的に示す図である。 この発明の実施の形態８に従う半導体記憶装置の要部の構成を概略的に示す図である。 図６１に示す半導体記憶装置のデータ読出時の動作を示す信号波形図である。 この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。
符号の説明
ＡＴ アクセストランジスタ、ＳＴ ストレージトランジスタ、ＤＤＳＴ ダブルドレインストレージトランジスタ、ＡＴＡ ポートＡアクセストランジスタ、ＡＴＢ ポートＢアクセストランジスタ、２１ メモリセルアレイ、２２Ａ ポートＡインターフェイス回路、２２Ｂ ポートＢインターフェイス回路、２３Ａ ポートＡ制御回路、２３Ｂ ポートＢ制御回路、２４Ａ ポートＡ行選択駆動回路、２４Ｂ ポートＢ行選択駆動回路、２５Ａ ポートＡ列選択回路、２５Ｂ ポートＢ列選択回路、２６Ａ ポートＡ読出／書込回路、２６Ｂ ポートＢ読出／書込回路、ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，ＭＣ メモリセル、ＷＤＡ１ ＷＬＡドライバ、ＣＬＤ１，ＣＬＤ２ ＣＬドライバ、ＷＤＢ１，ＷＤＢ２ ＷＬＢドライバ、ＷＤＡ２ ＷＬＡドライバ、３４ 埋込絶縁膜、３３ Ｐ型不純物領域、３０ａ，３０ｂ，３１ Ｎ型不純物領域、３２ ゲート電極、３７Ａ，３７Ｂ 活性領域、４５ａ−４５ｄ ポリシリコンゲート電極配線、４０ａ−４０ｃ，４１ａ−４１ｂ 第２メタル配線、４２ａ，４２ｂ，４３ａ−４３ｄ 第１メタル配線、５０ａ−５０ｅ 活性領域、５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂ，５４ａ，５４ｂ 第２メタル配線、６０ａ−６０ｈ 第１メタル配線、５５ａ−５５ｃ ポリシリコンゲート電極配線突出部、ＤＤＳＴ，ＤＤＳＴａ−ＤＤＳＴｃ ダブルドレインストレージトランジスタ、ＡＴＡａ−ＡＴＡｃ ポートＡアクセストランジスタ、ＡＴＢａ−ＡＴＢｃ ポートＢアクセストランジスタ、９０ａ，９０ｂ 活性領域、９２ａ−９２ｄ Ｐ型不純物領域、８４ａ−８４ｆ ポリシリコンゲート配線、８０ａ−８０ｃ，８１ａ，８１ｂ，８３ａ，８３ｂ 第２メタル配線、８５ａ，８５ｂ，８６ａ，８６ｂ 第２メタル配線、ＡＴＷ 書込アクセストランジスタ、ＡＴＲ 読出アクセストランジスタ、１２０ａ，１２０ｂ Ｐ型不純物領域、１３０ａ，１３０ｂ Ｐ型不純物領域、１３２ａ Ｎ型不純物領域、１９９ａ，１９９ｂ 活性領域、２００ａ，２００ｂ 凸部領域、２０２ａ−２０２ｄ 凹部領域、２０８ａ，２０８ｂ シリコンゲート電極配線、２０６ａ−２０６ｄ ゲート電極配線、ＲＡＴ 読出アクセストランジスタ、ＷＡＴ 書込アクセストランジスタ、２２４ａ−２２４ｄ 第１メタル配線、２４０ａ，２４０ｂ，２４２ａ，２４２ｂ，２４４ａ，２４４ｂ 第３メタル配線、２３０ａ，２３０ｂ，２３２ａ，２３２ｂ 第２メタル配線、２６０ 書込ポートチャージ線選択駆動回路、２６２ 書込ポートチャージ線ドライバ、２６４ 読出ポートチャージ線選択駆動回路、２６６ 読出ポートチャージ線ドライバ、 ３１０ａ，３１０ｂ，３１２ａ，３１２ｂ，３１４ａ，３１４ｂ 第２メタル配線、３０５ａ，３０５ｂ，３０７ａ，３０７ｂ ゲート電極配線、３０９ 突出部、３２５ ソース線ビア／コンタクト、３２６ 読出ビット線コンタクト、３２７ 書込ビット線コンタクト、３３０ 埋込絶縁膜、３３３ Ｎ型領域、３３４ Ｐ型領域、３３２ａ，３３２ｂ 高濃度Ｐ型領域、３３８ａ，３３８ｂ 高濃度Ｎ型領域、ＰＷＡＴ Ｐ型書込アクセストランジスタ、ＳＲＡＴ ストレージ／読出アクセストランジスタ、３４０ 埋込絶縁膜、３５０ａ，３５０ｂ Ｐ型領域、３３２ａ 高濃度Ｐ型領域、３５６ａ 貫通孔／コンタクト、３５２ａ，３５２ｂ Ｎ型領域、３５６ｂ，３５６ｃ コンタクト／貫通孔、３６５ 貫通孔（コンタクト）、４１０ａ，４１２ａ，４１０ｂ，４１２ｂ ゲート電極配線、４１４ａ，４１４ｂ，４１２ａ，４１２ｂ，４１６ａ，４１６ｂ，４１８ａ，４１８ｂ 第２メタル配線、４２０ａ，４２０ｂ，４２２ａ，４２２ｂ 第１メタル配線、４２４ 書込ビット線コンタクト、４２６ ソース線ビア／コンタクト、４２８ 読出ビット線コンタクト、４０８ａ Ｎ型不純物領域、４００ Ｎ型拡散領域、４０４ｂ，４０４ａ 高濃度Ｐ型拡散領域、４０６ａ，４０６ｂ 高濃度Ｐ型不純物領域、５１０ Ｐ型領域、５１０ａ−５１０ｄ チャネル形成領域、Ｓ／Ａ１，Ｓ／Ａ２ センスアンプ回路、６００ メモリセルアレイ、６０２ 書込ワード線選択回路、６０４ 読出ワード線選択回路、６０６ センスアンプ回路群、６１４ 書込制御回路、６１６ 読出制御回路。

Claims (25)

  1. 行列状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶し、かつ固定電圧を受ける第１の導通ノードと、前記ボディ領域により前記第１の導通ノードと分離されて配置される第２および第３の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第４の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの第３の導通ノードに接続される第５の導通ノードを有する第３のトランジスタとを含み、
    各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
    各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの第１のトランジスタの制御電極に接続される複数のチャージ線と、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルの第２のトランジスタの第６の導通ノードが接続される複数の第１のビット線と、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルの第３のトランジスタの第７の導通ノードが接続される複数の第２のビット線とを備える、半導体記憶装置。
  2. 各前記第１のトランジスタは、制御電極下部に形成されて前記ボディ領域を構成する第１の不純物領域と、前記第１の不純物領域に隣接して形成され、前記第２のトランジスタに接続される前記第２の導通ノードを構成する第２の不純物領域と、前記第１の不純物領域に関して前記第２の不純物領域と対向して配置され、前記第３のトランジスタに接続される第３の導通ノードを構成する第３の不純物領域と、前記第１の不純物領域の前記第２および第３の不純物領域が対向する辺と異なる領域において前記第１の不純物領域と隣接して配置され前記第１の導通ノードを構成する第４の不純物領域とを備える、請求項１記載の半導体記憶装置。
  3. 列方向に整列して配置されるメモリセルの第２および第３のトランジスタは、列方向に直線的に延在して配置される活性領域に形成され、対応の列の第１および第２のビット線は、対応の列のメモリセルの活性領域を間に挟むように配置され、
    前記第１のトランジスタは、前記第２および第３のトランジスタの形成領域の間の部分において前記活性領域から行方向に対応の第１ビット線を越えて突出する様に配置される突出領域に前記ボディ領域および前記第１の導通ノードを構成する領域が形成され、前記第２および第３の導通ノードを形成する領域は、前記第２および第３のトランジスタの第４および第５の導通ノードを形成する領域とそれぞれ共有される、請求項１記載の半導体記憶装置。
  4. 各メモリセル行において、前記第１および第２のワード線は、前記チャージ線を間に挟むように配置される、請求項１記載の半導体記憶装置。
  5. 各前記メモリセルは矩形形状の活性領域に形成され、
    各前記メモリセルの第１のトランジスタは、脚部と台部とを有するＴ字形構造の制御電極を有し、前記脚部に関して対向して前記第２および第３のトランジスタが配置され、
    前記第２および第３のトランジスタは、それぞれの制御電極が、前記脚部に関して対称なＬ字形構造を有する、請求項１記載の半導体記憶装置。
  6. 各前記第１のワード線は、列方向に沿って隣接する２行のメモリセルの第２のトランジスタの制御電極に接続され、
    前記第２のワード線は、前記列方向に沿って隣接する２行のメモリセルの第３のトランジスタの制御電極に接続され、
    前記第２および第３のトランジスタは行方向に沿って交互に配置され、
    隣接行の列方向に沿って整列して配列されるメモリセルは、異なるビット線に接続される、請求項５記載の半導体記憶装置。
  7. 各前記第１のワード線は、隣接する第２のワード線下部を延在して対応の第２のトランジスタの制御電極に電気的に結合される部分を有し、
    各前記第２のワード線は、隣接する第１のワード線下部を延在して対応の隣接メモリセルの第３のトランジスタの制御電極に電気的に結合する部分を有する、請求項５記載の半導体記憶装置。
  8. 行列状に配列され、各々が絶縁膜上に形成される複数のメモリセルを備え、各メモリセルは、ボディ領域の電圧により情報を記憶しかつ、固定電圧を受ける第１の導通ノードと、前記ボディ領域により前記第１の導通ノードと分離されて配置される第２の導通ノードとを有する第１のトランジスタと、前記第１のトランジスタの第２の導通ノードに接続される第３の導通ノードを有する第２のトランジスタと、前記第１のトランジスタの前記ボディ領域に接続される第４の導通ノードを有し、前記第１および第２のトランジスタと導電型の異なる第３のトランジスタとを含み、
    各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第２のトランジスタの制御電極が接続される複数の第１のワード線と、
    各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第３のトランジスタの制御電極が接続される複数の第２のワード線と、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの第１のトランジスタの制御電極に接続される複数のチャージ線と、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルの第２のトランジスタの第５の導通ノードが接続される複数の第１のビット線と、
    各前記メモリセル列に対応して配置され、各々に対応の列のメモリセルの第３のトランジスタの第６の導通ノードが接続される複数の第２のビット線とを備える、半導体記憶装置。
  9. 列方向に整列して配置されるメモリセルは、列方向に沿って凸部領域と凹部領域とが交互に配置されて連続的に列方向に沿って延在して配置される活性領域に形成され、
    前記第１および第２のトランジスタは前記凸部領域に形成され、前記第３のトランジスタは前記凹部領域に形成される、請求項８記載の半導体記憶装置。
  10. メモリセル各行において、前記第１および第２のワード線は前記チャージ線を間に挟むように配置される、請求項８記載の半導体記憶装置。
  11. メモリセル各行において、前記第２のワード線および前記チャージ線は、前記固定電圧を伝達する電圧線を間に挟むように配置され、前記電圧線はメモリセル行に対応して配置される、請求項８記載の半導体記憶装置。
  12. 各前記メモリセルは矩形形状の活性領域に形成され、
    各前記メモリセルの第１のトランジスタは、脚部と台部とを有するＴ字形構造の制御電極を有し、前記脚部に関して対向して前記第２および第３のトランジスタが配置され、
    前記第２および第３のトランジスタは、それぞれの制御電極が、前記脚部に関して対称なＬ字形構造を有し、
    各活性領域において、前記第２のトランジスタを形成する領域と前記第３のトランジスタを形成する領域の導電型が異なる、請求項８記載の半導体記憶装置。
  13. 各前記第１のワード線は、列方向に沿って隣接する２行のメモリセルの第２のトランジスタの制御電極に接続され、
    前記第２のワード線は、前記列方向に沿って隣接する２行のメモリセルの第３のトランジスタの制御電極に接続され、
    前記第２および第３のトランジスタは行方向に沿って交互に配置され、
    列方向においては、前記第２のトランジスタが整列して配置され、かつ前記第３のトランジスタが整列して配置され、
    隣接行の列方向に沿って整列して配列される２つの第２のトランジスタは、それぞれ異なるビット線に接続され、かつ隣接行の列方向に整列して配置される２つの第３のトランジスタは、異なるビット線に接続される、請求項８記載の半導体記憶装置。
  14. 列方向において第１および第２のトランジスタが交互に配置され、かつ前記列方向において前記第１および第３のトランジスタが交互に配置される、請求項１３記載の半導体記憶装置。
  15. 絶縁層上に形成されかつ行列状に配列される複数のメモリセルを備え、各前記メモリセルは、第１のトランジスタと、前記第１のトランジスタと直列に接続される第２のトランジスタと、前記第１のトランジスタのボディ領域が制御電極に接続されかつ前記第１のトランジスタと直列に接続される第３のトランジスタを備え、前記第１および第３のトランジスタの間の接続ノードは、所定の電圧を供給するソース線に結合され、
    各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第１のトランジスタの制御電極が接続する複数のチャージ線と、
    各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第２のトランジスタの制御電極が接続する複数のワード線と、
    各メモリセル行に対応して配置され、各々に対応の列のメモリセルの第２のトランジスタが接続する複数の第１のビット線と、
    各メモリセル列に対応して配置され、各々に対応の列のメモリセルの第３のトランジスタが接続する複数の第２のビット線とを備える、半導体記憶装置。
  16. 列方向に整列して配置されるメモリセルは、列方向に沿って凸部領域と凹部領域とが交互に配置されて連続的に列方向に沿って延在して配置される活性領域に形成され、
    前記第１および第２のトランジスタは前記凸部領域に形成され、前記第３のトランジスタは前記凹部領域に形成され、前記凹部領域において前記第１のトランジスタのボディ領域と結合される不純物領域が形成され、前記不純物領域が前記第３のトランジスタの制御電極に結合される、請求項１５記載の半導体記憶装置。
  17. 行列状に配列され、各々が、絶縁膜上に形成されかつ互いに導電型の異なる第１および第２のトランジスタを有し、前記第１のトランジスタが前記第２のトランジスタのボディ領域に電気的に接続される第１の導通ノードと第２の導通ノードと第１の制御電極とを有しかつ前記第２のトランジスタが基準電圧を受ける第３の導通ノードと第４の導通ノードと第２の制御電極とを有する複数のメモリセル、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの前記第１のトランジスタの第１の制御電極に接続される複数の第１のワード線、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの前記第２のトランジスタの第２の制御電極に接続される複数の第２のワード線、
    各前記メモリセル列に対応して配置され、各々が対応の列の前記第１のトランジスタの第２の導通ノードに接続する複数の第１のビット線、および
    各前記メモリセル列に対応して配置され、各々が対応の列の前記第２のトランジスタの第４の導通ノードに接続する複数の第２のビット線を備える、半導体記憶装置。
  18. 各前記メモリセルにおいて、
    前記第１のトランジスタは、前記第１の制御電極が対応の第１のワード線の一部を構成する直線的に配設される第１の電極配線で構成され、前記第１および第２の導通ノードが、前記第１電極配線に関して対向して配置される第１導電型の不純物領域で構成され、
    前記第２のトランジスタは、前記第２の制御電極が、前記第１電極配線と平行な第１部分と前記第１部分と交差する方向に延在する第２部分とを有する第２の電極配線で構成され、前記ボディ領域が前記第２の不純物領域と隣接してかつ前記第２電極配線の下部に形成される第１導電型の第３の不純物領域で構成され、前記第３および第４の導通ノードが、前記第２の部分に関して対向して配置される第２導電型の不純物領域で構成される、請求項１７記載の半導体記憶装置。
  19. 前記絶縁膜は前記基準電圧を受ける半導体基板上に形成され、
    前記第２のトランジスタの第３の導通ノードを構成する不純物領域は、前記絶縁膜に形成される貫通開口部を介して前記半導体基板上に電気的に接続される、請求項１８記載の半導体記憶装置。
  20. 各前記メモリセルにおいて、
    前記第１のトランジスタは、前記第１の制御電極が対応の第１のワード線の一部を構成する直線的に配設される第１の電極配線で構成され、前記第１および第２の導通ノードが、前記第１電極配線に関して対向して配置される第１導電型の第１および第２の不純物領域で構成され、前記第１の不純物領域は、前記第１のトランジスタのボディ領域を構成する第２導電型の第３の不純物領域表面に形成され、前記第２の不純物領域は前記絶縁膜にまで到達するように形成され、
    前記第２のトランジスタは、前記第２の制御電極が、前記第１電極配線と平行な第２の電極配線で構成され、前記ボディ領域が前記第２の不純物領域と電気的に接続されかつ前記第１のトランジスタ形成領域に隣接して形成されかつ前記第２のトランジスタ形成領域全体に渡って形成される第１導電型の第４の不純物領域で形成され、前記第３および第４の導通ノードが、前記第２の電極配線に関して対向して前記第４の不純物領域表面に形成される第２導電型の第５および第６の不純物領域で構成される、請求項１７記載の半導体記憶装置。
  21. 前記第５の不純物領域と前記第１の電極配線に関して対向して前記第１の不純物領域と隣接してかつ前記第４の不純物領域表面に形成される第２導電型の第７の不純物領域をさらに備える、請求項２０記載の半導体記憶装置。
  22. 各メモリセル列に対応して配置され、各々がデータ読出時に活性化され、活性化時、対応の列の第１および第２のビット線の電位を差動的に増幅してラッチする複数のセンスアンプ回路と、
    前記データ読出時に活性化され、活性化時、アドレス指定された行に対応して配置される第２のワード線を選択状態に駆動する第２ワード線選択回路と、
    前記データ読出時、前記センスアンプ回路の活性化後前記アドレス指定された行に対応して配置される第１のワード線を選択状態に駆動し、かつデータ書込時、アドレス信号に従ってアドレス指定された行に対応する第１のワード線を選択状態に駆動する第１ワード線選択回路とをさらに備える、請求項１７記載の半導体記憶装置。
  23. 行列状に配列され、各々が、電荷蓄積ノードと、データ書込時前記電荷蓄積ノードに書込データに応じた電荷を伝達する第１導電型の第１のトランジスタと、データ読出時、前記電荷蓄積ノードの電位に応じて選択的に基準電位ノードの電圧を伝達する第２導電型の第２のトランジスタとを有する複数のメモリセルと、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの前記第１のトランジスタの第１の制御電極に接続される複数の第１のワード線、
    各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの前記第２のトランジスタの第２の制御電極に接続される複数の第２のワード線、
    各前記メモリセル列に対応して配置され、各々が対応の列の前記第１のトランジスタの第１の導通ノードに接続する複数の第１のビット線、
    各前記メモリセル列に対応して配置され、各々が対応の列の前記第２のトランジスタの第２の導通ノードに接続する複数の第２のビット線、
    各前記メモリセル列に対応して配置され、データ読出時活性化され、活性化時、対応の列の第１および第２のビット線の電圧を差動的に増幅する複数のセンスアンプ回路、
    前記データ読出時、アドレス信号に従ってアドレス指定された行に対応して配置される第２のワード線をセンスアンプ回路の活性化前に選択状態に駆動し、かつ前記センスアンプ回路の活性化後前記アドレス指定された行に対応して配置される第１のワード線を選択状態に駆動する行選択回路を備える、半導体記憶装置。
  24. 前記電荷蓄積ノードは、前記基準電位ノードと対応の第２ビット線との間に前記第２のトランジスタと直列に接続される第２導電型の第３のトランジスタのボディ領域であり、前記ボディ領域が前記第１のトランジスタの導通時前記第１のトランジスタを介して対応の第１ビット線と電気的に結合される、請求項２３記載の半導体記憶装置。
  25. 前記電荷蓄積ノードは、前記第２のトランジスタのボディ領域であり、前記第２のトランジスタが前記基準電位ノードと対応の第２のビット線の間に接続され、前記第１のトランジスタが前記ボディ領域と対応の第１のビット線との間に接続される、請求項２３記載の半導体記憶装置。
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