WO2024116436A1 - メモリ素子を有する半導体装置 - Google Patents

メモリ素子を有する半導体装置 Download PDF

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WO2024116436A1
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impurity region
semiconductor layer
semiconductor
memory element
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望 原田
正一 各務
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
正一 各務
康司 作井
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    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor device having a memory element.
  • This application is an international patent application claiming priority to International Application No. PCT/JP2022/043781.
  • LSI Large Scale Integration
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the channel of an SGT extends perpendicularly to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, compared to planar MOS transistors, SGTs allow for higher density semiconductor devices.
  • this SGT As a selection transistor, it is possible to achieve high integration of DRAMs (Dynamic Random Access Memories) connected to a capacitor (see, for example, Non-Patent Document 2), PCMs (Phase Change Memories) connected to a resistive variable element (see, for example, Non-Patent Document 3), RRAMs (Resistive Random Access Memories) (see, for example, Non-Patent Document 4), and MRAMs (Magneto-Resistive Random Access Memories) that change resistance by changing the direction of magnetic spins using electric current (see, for example, Non-Patent Document 5).
  • DRAMs Dynamic Random Access Memories
  • PCMs Phase Change Memories
  • RRAMs Resistive Random Access Memories
  • MRAMs Magnetic-Resistive Random Access Memories
  • DRAM memory cells that do not have a capacitor and are composed of a single MOS transistor (see Non-Patent Document 6), and DRAM memory cells that have a groove for storing carriers and two gate electrodes (see Non-Patent Document 7).
  • DRAMs that do not have a capacitor have the problem that they are heavily influenced by the coupling of the floating body word line to the gate electrode and do not have a sufficient voltage margin.
  • This application relates to a semiconductor device that has a memory element that does not have a resistance change element or a capacitor and can be composed only of MOS transistors.
  • memory cells and MOS transistors in the peripheral logic circuits need to be manufactured with high density and low cost.
  • a semiconductor device having a memory element comprises: A semiconductor device including a memory element and a MOS transistor,
  • the memory element comprises: a columnar first semiconductor layer disposed on a substrate and standing vertically with respect to the substrate; a first impurity region connected to a bottom portion of the first semiconductor layer; a first gate insulating layer in contact with a side surface of the first semiconductor layer; a first gate conductor layer in contact with a side surface of the first gate insulating layer; a first insulating layer between the first impurity region and the first gate conductor layer; a second semiconductor layer connected to an upper portion of the first semiconductor layer; a second impurity region and a third impurity region contacting both ends of the second semiconductor layer in a horizontal direction; a second gate insulating layer in contact with the second semiconductor layer between the second impurity region and the third impurity region; a second gate conductor layer in contact with the second gate insulating layer;
  • the second invention is the first invention described above, characterized in that the first material layer is an insulating layer.
  • the third invention is characterized in that, in the above first invention, the first material layer comprises, from below, a second insulating layer, a third insulating layer in contact with the side surface of the third semiconductor layer, a first conductor layer in contact with the side surface of the third insulating layer, and a fourth insulating layer covering the first conductor layer and in contact with the third insulating layer.
  • the fourth invention is the third invention described above, characterized in that a constant or time-varying voltage is applied to the first conductor layer.
  • the fifth invention is the third invention described above, characterized in that it has a sixth impurity layer connected to the bottom of the third semiconductor layer.
  • the sixth invention is the first invention, characterized in that the top surface positions of the second semiconductor layer and the fourth semiconductor layer are substantially the same in the vertical direction.
  • the seventh invention is the first invention described above, characterized in that the bottom positions of the first semiconductor layer and the third semiconductor layer are substantially the same in the vertical direction.
  • the eighth invention is the first invention described above, characterized in that the bottom positions of the first semiconductor layer and the third semiconductor layer are different in the vertical direction.
  • the ninth invention is the first invention described above, characterized in that all or part of the first insulating layer has a material layer to which the first gate insulating layer extends.
  • a tenth aspect of the present invention is the first aspect of the present invention, wherein at a boundary between the first semiconductor layer and the second semiconductor layer, a length of a top portion of the first semiconductor layer in a direction from the second impurity region toward a third impurity region is greater than a length of a bottom portion of the second semiconductor layer; a sixth impurity region between the first and second semiconductor layers and the second impurity region, surrounding the second impurity region, having the same conductivity type as the second impurity region, and having a lower impurity concentration than the second impurity region; and a seventh impurity region located between the first and second semiconductor layers and the third impurity region, surrounding the third impurity region, having the same conductivity type as the third impurity region, and having a lower impurity concentration than the third impurity region.
  • An eleventh aspect of the present invention is the above-mentioned tenth aspect of the present invention, wherein at a boundary between the third semiconductor layer and the fourth semiconductor layer, a length of a top portion of the third semiconductor layer in a direction from the fourth impurity region toward a fifth impurity region is greater than a length of a bottom portion of the fourth semiconductor layer; an eighth impurity region between the fourth semiconductor layer and the fourth impurity region, surrounding the fourth impurity region, having the same conductivity type as the fourth impurity region, and having a lower impurity concentration than the fourth impurity region; and a ninth impurity region located between the fourth semiconductor layer and the fifth impurity region, in contact with the fifth impurity region, having the same conductivity type as the fifth impurity region, and having a lower impurity concentration than the fifth impurity region.
  • the twelfth invention is characterized in that in the first invention, the transistor of the memory element consisting of the second semiconductor layer, the second gate insulating layer, the second gate conductor layer, the second impurity region, and the third impurity region is a planar MOS transistor, and the transistor consisting of the fourth semiconductor layer, the third gate insulating layer, the third gate conductor layer, the fourth impurity region, and the fifth impurity region is a planar MOS transistor.
  • the thirteenth invention is characterized in that in the first invention, the transistor of the memory element consisting of the second semiconductor layer, the second gate insulating layer, the second gate conductor layer, the second impurity region, and the third impurity region is a planar MOS transistor, and the transistor consisting of the fourth semiconductor layer, the third gate insulating layer, the third gate conductor layer, the fourth impurity region, and the fifth impurity region is a fin-type MOS transistor.
  • the fourteenth invention is the first invention described above, characterized in that the first impurity region is connected to the bottom of the first semiconductor layer of another memory cell adjacent to the first semiconductor layer.
  • the fifteenth invention is the first invention described above, characterized in that the first impurity region is separated from the impurity layer at the bottom of the first semiconductor layer of another memory cell adjacent to the first semiconductor layer.
  • the sixteenth invention is the first invention described above, characterized in that the first gate conductor layer is divided into two in horizontal cross section.
  • the seventeenth invention is the first invention described above, characterized in that the first gate conductor layer is divided into two in the vertical direction.
  • the 18th invention is the first invention described above, characterized in that the first insulating layer is a thermally oxidized layer.
  • a nineteenth invention in the first invention, includes a memory write operation, in which voltages applied to the first impurity layer, the second impurity layer, the third impurity layer, the first gate conductor layer, and the second gate conductor layer are controlled to generate electrons and holes in the second semiconductor layer by an impact ionization phenomenon caused by a current flowing between the second impurity region and the third impurity region or a gate induced drain leakage current, and part or all of the electrons or holes, which are majority carriers, among the generated electrons and holes, remain mainly in the first semiconductor layer surrounded by the first gate insulating layer; a memory erase operation in which the electron group or the hole group, which are the remaining majority carriers, are mainly extracted from one or both of the second impurity region and the third impurity region;
  • the first impurity layer, the second impurity layer, the third impurity layer, the first gate conductor layer, and the second gate conductor layer are configured so as to perform the above.
  • 1 is a cross-sectional view of a memory cell included in a semiconductor device according to an embodiment
  • 1A and 1B are diagrams for explaining a write operation of a memory cell included in the semiconductor device according to the embodiment.
  • 1A and 1B are diagrams for explaining an erase operation of a memory cell included in the semiconductor device according to the embodiment.
  • 2 is a diagram for explaining the structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment
  • FIG. 2 is a diagram for explaining the planar structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
  • FIG. 2 is a diagram for explaining a cross-sectional structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
  • FIG. 2 is a diagram for explaining a cross-sectional structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
  • FIG. 2 is a diagram for explaining a cross-sectional structure of a memory cell and a MOS transistor of a logic circuit formed on the same substrate according to the embodiment;
  • FIG. 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • 1A to 1C are diagrams for explaining a manufacturing method for forming a memory cell according to the present embodiment and a MOS transistor of a logic circuit on the same substrate.
  • FIG. 1 The structure of the memory cell according to this embodiment will be described using FIG. 1.
  • the write mechanism of the memory cell according to this embodiment will be described using FIG. 2.
  • the data erase mechanism of the memory cell according to this embodiment will be described using FIG. 3.
  • the structures of the memory cell and the MOS transistor (MOS field effect transistor, hereafter referred to as MOS transistor) of the logic circuit according to this embodiment formed on the same substrate will be described using FIG. 4A, FIG. 4B, FIG. 5, FIG. 6, and FIG. 7.
  • FIG. 8A to FIG. 8L The manufacturing method of the other memory cell and the MOS transistor of the logic circuit according to this embodiment will be described using FIG. 9A and FIG. 9B.
  • FIG. 1 shows a vertical cross-sectional structure of a memory cell included in a semiconductor device according to an embodiment of the present invention.
  • An N layer 2 (an example of a "first impurity region” in the claims) containing donor impurities is present on a P layer substrate 1 (an example of a “substrate” in the claims) (hereinafter, a semiconductor region containing donor impurities is referred to as an "N layer”).
  • a columnar P layer 3a (an example of a "first semiconductor layer” in the claims) containing acceptor impurities is present on the upper layer of the N layer 2.
  • a P layer 3b (an example of a "second semiconductor layer” in the claims) is present on the P layer 3a.
  • a first gate insulating layer 5 (an example of a "first gate insulating layer” in the claims) is present in contact with the columnar side surface of the P layer 3a.
  • a first gate conductor layer 6 (an example of a “first gate conductor layer” in the claims) is present in contact with the outer side surface of the first gate insulating layer 5.
  • a first insulating layer 4 (an example of a "first insulating layer” in the claims) is present between the N layer 2 and the gate conductor layer 6.
  • a second insulating layer 8 is provided on the first gate insulating layer 5 and the first gate conductor layer 6.
  • N + layer 11a (an example of the "second impurity region” in the claims) containing high concentration donor impurities and an N + layer 11b (an example of the "third impurity region” in the claims) are provided on both sides of the P layer 3b in the X-X' direction.
  • a plan view is shown in FIG. 4b described later.
  • a second gate insulating layer 9 (an example of the "second gate insulating layer” in the claims) is provided in contact with the upper part of the P layer 3b between the N + layer 11a and the N + layer 11b.
  • a second gate conductor layer 10 (an example of the "second gate conductor layer” in the claims) is provided in contact with the upper part of the second gate insulating layer 9.
  • the N + layer 11a is connected to the source line SL
  • the N + layer 11b is connected to the bit line BL
  • the gate conductor layer 10 is connected to the word line WL
  • the gate conductor layer 6 is connected to the plate line PL
  • the N layer 2 is connected to the control line CDC.
  • the memory is operated by manipulating the potentials of the source line SL, the bit line BL, the plate line PL, and the word line WL.
  • a large number of the above-mentioned memory cells are arranged two-dimensionally on the P-layer substrate 1.
  • the MOS transistor in this memory cell operates with the components of the N + layer 11a as the source, the N + layer 11b as the drain, the second gate insulating layer 9 as the gate insulating layer, the second gate conductor layer 10 as the gate, and the P layer 3b as the channel.
  • 0V is applied to the P layer substrate 1, 0V is input to the N + layer 11a connected to the source line SL, 3V is input to the N + layer 11b connected to the bit line BL, 0V is input to the first gate conductor layer 6 connected to the plate line PL, and 1.5V is input to the second gate conductor layer 10 connected to the word line WL.
  • a partial inversion layer 12 is formed in the P layer 3b directly below the gate insulating layer 9 below the gate conductor layer 10, and a pinch-off point 13 exists. In this case, the MOS transistor having the second gate conductor layer 10 operates in the saturation region.
  • the electric field becomes maximum between the pinch-off point 13 and the N + layer 11b in the MOS transistor having the second gate conductor layer 10, and impact ionization occurs in this region. Due to this impact ionization, electrons accelerated from the N + layer 11a connected to the source line SL toward the N + layer 11b connected to the bit line BL collide with the Si lattice, and electron-hole pairs are generated by the kinetic energy. The generated holes 14a diffuse toward the lower hole concentration due to the concentration gradient. In addition, some of the generated electrons flow into the gate conductor layer 10, but most of them flow into the N + layer 11b connected to the bit line BL. Instead of causing the above-mentioned impact ionization, a gate-induced drain leakage (GIDL) current may be passed to generate the hole group 14a (see, for example, Non-Patent Document 8).
  • GIDL gate-induced drain leakage
  • Figure 2(b) shows the group of holes 14b accumulated in the P layer 3a when the word line WL, bit line BL, plate line PL, and source line SL become 0V immediately after writing.
  • the generated hole concentration is high in the region of the P layer 3b, and due to the gradient of the concentration, they move by diffusion toward the P layer 3a.
  • the group of holes 14b then accumulates at a higher concentration near the first gate insulating layer 5 of the P layer 3a. As a result, the hole concentration of the P layer 3a becomes higher than the hole concentration of the P layer 3b.
  • the P layer 3a which is essentially the substrate of the MOS transistor having the gate conductor layer 10 is charged with a positive bias.
  • the threshold voltage of the MOS transistor having the second gate conductor layer 10 is lowered by the positive substrate bias effect caused by the group of holes 14b accumulated in the P layer 3a.
  • the threshold voltage of the MOS transistor having the second gate conductor layer 10 connected to the word line WL is lowered.
  • This write state is assigned to logical memory data "1." Note that the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL described above are examples for performing a write operation, and other voltage conditions that allow a write operation may be used.
  • FIG. 3(a) shows a state immediately after the hole group 14b generated and accumulated by impact ionization before the erase operation is stored mainly in the P layer 3a.
  • a negative voltage VERA is applied to the source line SL.
  • the voltage of the plate line PL is set to, for example, 2V.
  • VERA is, for example, ⁇ 0.5V.
  • the hole group 14b generated by impact ionization in the previous cycle and stored mainly in the P layer 3a moves to the N + layer 11a connected to the source line.
  • an inversion layer 16 is formed at the interface between the first gate insulating layer 5 and the P layer 3a, and comes into contact with the N layer 2. Therefore, the holes 14b stored in the P layer 3a flow from the P layer 3a to the N layer 2 and the inversion layer 16, and recombine with the electrons.
  • the hole concentration in the P layer 3a decreases over time, and the threshold voltage of the MOSFET becomes higher than when "1" was written, returning to the initial state.
  • the MOSFET having the gate conductor layer 10 to which this word line WL is connected returns to the initial threshold. The erased state of this memory becomes the logical memory data "0".
  • the N + layer 11a, the N + layer 11b, and the N layer 2 can be electrically connected by the inversion layer 16, and the data erasing time can be shortened.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL described above are examples for performing an erase operation, and other voltage conditions that allow the erase operation may be used.
  • Figure 4A(a) shows the cross-sectional structure of the memory cell.
  • Figure 4A(b) shows the cross-sectional structure of the MOS transistor of the logic circuit formed on the same substrate as the memory cell.
  • Figure 4B(a) shows a plan view of the memory cell.
  • Figure 4B(b) shows a plan view of the MOS transistor of the logic circuit formed on the same substrate as the memory cell. Note that in Figures 4A and 4B, the same components as in Figure 1 are given the same reference numerals.
  • FIG. 4A(a) The memory cell structure shown in FIG. 4A(a) is the same as that shown in FIG. 1.
  • a columnar P layer 3aa (an example of the "third semiconductor layer” in the claims) stands vertically on a P layer substrate 1a connected to a P layer substrate 1 (an example of the "substrate” in the claims).
  • a first material layer (an example of the "first material layer” in the claims) consisting of an insulating layer 5a in contact with the side surface of the columnar P layer 3aa and insulating layers 4a, 13, and 8a stacked from below on the outer periphery of the insulating layer 5a.
  • P layer 3ba (an example of the "fourth semiconductor layer” in the claims) on the P layer 3aa.
  • N + layer 11aa an example of the "third impurity region” in the claims
  • N + layer 11ba an example of the "fourth impurity region” in the claims
  • a third gate insulating layer 9a is disposed between the N + layer 11aa and the N + layer 11ba and in contact with the upper part of the P layer 3ba.
  • a third gate conductor layer 10a (an example of the "third gate conductor layer” in the claims) is disposed on the third gate insulating layer 9a and in contact with the upper part of the P layer 3ba.
  • the third gate conductor layer 10a is connected to the gate line G, the N + layer 11aa is connected to the source line S, and the N + layer 11ba is connected to the drain line D.
  • the insulating layers 4a, 5a, 8a, and 13 may be layers formed from different materials or the same material, or the insulating layer 13 may be formed from a conductor layer. In this way, the material layer consisting of the insulating layers 4a, 5a, 8a, and 13 may take a form that includes or does not include a conductor material.
  • the top surface positions (line B in the figure) of the P layer 3a, which is the first semiconductor layer, and the P layer 3aa, which is the third semiconductor layer, are substantially aligned.
  • the bottom positions (line A in the figure) of the P layer 3a, which is the first semiconductor layer, and the P layer 3aa, which is the third semiconductor layer, are shown as being substantially aligned, but they may be different.
  • the top surface positions (line C in the figure) of the P layer 3b, which is the second semiconductor layer, and the P layer 3ba, which is the fourth semiconductor layer are shown as being substantially aligned, but they may be different.
  • FIG. 4B(a) shows a plan view of a portion corresponding to the cross-sectional view of the memory cell in FIG. 4A(a).
  • FIG. 4B(b) shows a plan view of a portion corresponding to the cross-sectional view of the MOS transistor of the logic circuit in FIG. 4A(b).
  • FIG. 4A is a cross-sectional view taken along line X-X' in FIG. 4B.
  • the layout of the N + layers 11a, 11b in the memory cell and the N + layers 11aa, 11ba in the MOS transistor of the logic circuit, and the layout of the second gate conductor layer 10 in the memory cell and the third gate conductor layer 10a in the MOS transistor of the logic circuit are the same.
  • the dimensions of the P layers 3a, 3b and the N + layers 11a, 11b may be different in practice depending on design requirements.
  • the MOS transistors in FIG. 4A(a) and (b) are both formed as the same planar type or fin type.
  • one of the MOS transistors in FIG. 4A(a) and (b) may be formed as a planar type and the other as a fin type.
  • the channel cross section of one or both of the MOS transistors in FIG. 4(a) and (b) may be U-shaped (see Non-Patent Document 9).
  • the N + layers corresponding to the N + layers 11a, 11b, 11aa, and 11ba are formed connected to both ends of the U-shaped channel.
  • the logic circuit region includes an STI (Shallow Trench Isolation) region or a DTI (Deep Trench Isolation) region for isolating the N-channel MOS transistor from the N-channel MOS transistor.
  • STI Shallow Trench Isolation
  • DTI Deep Trench Isolation
  • Figure 5 will be used to explain another example of the structure of a memory cell according to this embodiment and a MOS transistor of a logic circuit formed on the same substrate.
  • (a) shows the cross-sectional structure of a memory cell.
  • (b) shows the cross-sectional structure of a MOS transistor of a logic circuit formed on the same substrate as the memory cell. Note that in Figure 5, the same components as in Figure 4A are given the same reference numerals.
  • the cross-sectional structure of the memory cell shown in FIG. 5(a) is the same as that shown in FIG. 4A(a).
  • the insulating layers 4a, 5a, 8a, and 13 in FIG. 4A(b) are formed from a single insulating layer 19.
  • insulating layers 4 and 8 were required above and below the first gate conductor layer 6, which is a conductor layer.
  • the portion corresponding to the first gate conductor layer 6 is an insulating layer, so it may be formed from a single insulating layer 19 surrounding the P layer 3aa.
  • insulating layers 4a, 5a, 8a, and 13 in FIG. 4A (b) may be formed simultaneously.
  • insulating layers 4a, 13, and 8a may be formed simultaneously, leaving insulating layer 5a.
  • insulating layers 4a and 5a may be formed simultaneously.
  • insulating layers 4, 4a, 5, and 5a are formed simultaneously.
  • insulating layers 13 and 8a may be formed simultaneously.
  • FIG. 6 will be used to explain another example of the structure of a memory cell according to this embodiment and a MOS transistor of a logic circuit formed on the same substrate.
  • (a) shows the cross-sectional structure of a memory cell.
  • (b) shows the cross-sectional structure of a MOS transistor of a logic circuit formed on the same substrate as the memory cell. Note that in FIG. 6, the same components as those in FIG. 4A or FIG. 5 are given the same reference numerals.
  • the cross-sectional structure of the memory cell shown in FIG. 6(a) is the same as that shown in FIG. 4A(a).
  • the basic structure of the MOS transistor of the logic circuit shown in FIG. 6(b) is the same as that shown in FIG. 6(a).
  • the first gate conductor layer 6 is connected to the plate line PL, and the N + layer 2 is connected to the control line CDC.
  • the back gate conductor layer 6a is connected to the back gate line BGL
  • the N + layer 2a is connected to the control line CDCa.
  • the voltage applied to the back gate line BGL is controlled to control the voltage of the P layer 3aa.
  • the acceptor impurity concentration of the P layer 3aa may be made lower than the acceptor impurity concentration of the P layer 3ba.
  • MOS transistors with multiple threshold voltages are formed.
  • the threshold voltage can be changed, for example, by using a metal layer with a different work function for the third gate conductor layer 10a, or by changing the impurity concentration of the P layer 3ba.
  • the threshold voltage can be set simply by changing the voltage applied to the back gate line BGL.
  • the basic structure of the memory cell and the MOS transistors of the logic circuit are the same. This simplifies the manufacturing method, leading to lower costs for memory devices. Furthermore, by changing the voltage applied to the back gate conductor layer 6a depending on the operating period, for example, the circuit power consumption can be reduced.
  • Figure 7 will be used to explain another example of the structure of a memory cell according to this embodiment and a MOS transistor of a logic circuit formed on the same substrate.
  • (a) shows the cross-sectional structure of a memory cell.
  • (b) shows the cross-sectional structure of a MOS transistor of a logic circuit formed on the same substrate as the memory cell. Note that in Figure 7, the same components as in Figure 4A are given the same reference numerals.
  • the lengths of the P layers 3a and 3b in the horizontal direction between the N + layers 11a and 11b are the same at the interface between the P layers 3a and 3b, whereas in the example shown in FIG. 7(a), the horizontal length L1a of the P layer 3A corresponding to the P layer 3a is longer than the length L2a of the P layer 3B corresponding to the P layer 3b.
  • the N + layers 11a and 11b are located on top of the P layer 3A.
  • N layers 13aa and 13ab containing donor impurities are located between the P layers 3A and 3B and the N + layers 11a and 11b.
  • the N layers 13aa and 13ab are LDD (Lightly Doped Drain) regions.
  • the N layer 13aa is connected between the P layers 3A and 3B and the N + layer 11a.
  • the N layer 13ab is connected between the P layers 3A and 3B and the N + layer 11b.
  • the horizontal lengths of the P layer 3aa and the P layer 3ba are the same, whereas in the example shown in FIG. 7B, the horizontal length L1b of the P layer 3Aa corresponding to the P layer 3aa is longer than the length L2b of the P layer 3Ba corresponding to the P layer 3ba.
  • the N + layers 11aa and 11ba are located on top of the P layer 3Aa.
  • the bottom position of the P layer 3Aa (line A' in the figure) is above the top surface position of the N layer 2 around the bottom of the P layer 3A of the memory cell (line A in the figure).
  • the bottom position of the P layer 3Aa (line A' in the figure) is determined by the design requirements of the MOS transistor of the logic circuit, so it may be the same as or below the top surface position of the N layer 2 around the bottom of the P layer 3a of the memory cell (line A in the figure).
  • the N layers 13ba and 13bb may be formed to connect to the N + layers 11aa and 11ba and the P layer 3Aa, as in the N layers 13aa and 13ab in FIG. 7(a).
  • the N + layers 11a and 11b are formed in the P layer having the same shape as the P layer 3A in a plan view at line B. The same applies to the N + layers 11aa and 11ba.
  • FIG. 8A shows a cross-sectional view of a memory cell
  • FIG. 8I shows a cross-sectional view of a logic circuit MOS transistor formed on the same substrate as the memory cell.
  • an N layer 22 is formed on the top layer of a P layer substrate 20.
  • a P layer substrate 21 is connected to the P layer substrate 20 shown in (a), and the surface position of the P layer substrate 21 coincides with line A' (slightly above line A in FIG. 4A) of the top surface position of the N layer 22.
  • the N layer 22 is formed using ion implantation into the P layer substrate 20, plasma impurity doping, epitaxial crystal growth, etc.
  • the P layer 20 is etched to a specified depth, followed by epitaxial crystal growth of a semiconductor layer containing donor impurities, and surface CMP (Chemical Mechanical Polishing) to align the surface positions of the memory region and logic region.
  • CMP Chemical Mechanical Polishing
  • P layers 23a and 23b are formed simultaneously on N layer 22 and P layer 21 by, for example, epitaxial crystal growth. Then, a mask material layer 24a is formed on P layer 23a, and a mask material layer 24b is formed on P layer 23b.
  • the mask material layers 24a and 24b are used as masks, and the P layers 23a and 23b are etched by, for example, RIE (Reactive Ion Etching) so that the bottom of the etching is located at line A, forming the P layers 25a and 25b that are rectangular in plan view and columnar in vertical cross section.
  • the etching is performed so that the bottom of the etching is located at the top of the N layer 22a.
  • the surface positions of the outer periphery of the P layer 25a in the memory region and the outer periphery of the P layer 25b in the logic circuit region are substantially the same at the height of line A.
  • the top surface positions of the P layers 25a and 25b are substantially the same at the height of line C.
  • slight differences in etching speed occur due to differences in impurity concentration between the N + layer 22a and the P layer 21, and differences in the locations where the P layers 25a and 25b stand.
  • the top positions of the P layers 25a and 25b are substantially the same at the height of line C. If the bottom positions of the P layers 25a and 25b are to be different in the vertical direction, for example, the P layers 25a and 25b are formed separately using an etching mask material layer covering and an RIE etching method.
  • the surface layer of the P layer 25a and the surface layer of the N layer 22 are oxidized to form an insulating layer 27a, and at the same time, the surface layer of the columnar P layer 25b and the surface layer of the P layer substrate 21 are oxidized to form an oxidized insulating layer 27b.
  • the insulating layers 27a and 27b may be formed by other methods, such as ALD (Atomic Layer Deposition). Also, the outer periphery and side of the P layers 25a and 25b may be formed separately as the insulating layer 4 and insulating layer 4a, and the first gate insulating layer 5 and insulating layer 5a, which are separated from each other, as shown in FIG. 4A. Note that the insulating layers 27a and 27b may be formed separately on the side of the P layers 25a and 25b and on the outer periphery of the bottom of the P layers 25a and 25b.
  • a poly-Si layer 29 containing a large amount of donor or acceptor impurities is formed to surround the lower part of the insulating layers 27a, 27b covering the columnar P layers 25a, 25b.
  • an insulating layer 30 is formed on the poly-Si layer 29.
  • the insulating layer 30 may be formed by other methods, such as by oxidizing the upper surface of the poly-Si layer 29.
  • a SiO 2 layer 31 is formed on the insulating layer 30 using CVD (Chemical Vapor Deposition) and CMP, the upper surface of which corresponds to the upper surfaces of the mask material layers 24a and 24b.
  • material layers 32a and 32b are formed on the mask material layers 24a and 24b so as to be in contact with the mask material layers 24a and 24b and extend in the depth direction of the drawing. Then, a SiO2 layer (not shown) is covered by a CVD method, and a SiO2 layer 33 is formed by polishing the SiO2 layer 33 by a CMP method so that the upper surface position is the same as the upper surface position of the material layers 32a and 32b.
  • the exposed oxide insulating layers 27a and 27b are etched to form oxide insulating layers 27aa and 27ba.
  • N + layers 35a and 35b containing donor impurities are formed on the left and right sides of the exposed P layer 25a, respectively.
  • N+ layers 35aa and 35ba containing donor impurities are formed on the left and right sides of the exposed P layer 25b, respectively.
  • a SiO2 layer (not shown) is applied over the entire surface. Then, as shown in Fig. 8J, the SiO2 layer is polished by CMP so that the upper surface of the SiO2 layer coincides with the upper surface of the material layers 32a and 32b to form a SiO2 layer 36a. Then, the material layers 32a and 32b and the mask material layers 24a and 24b are removed to form holes 50a and 50b.
  • HfO2 layers 37a, 37b and TiN layers 38a, 38b are formed from the inside inside the holes 50a, 50b.
  • the HfO2 layers 37a, 37b may be a single layer or multiple layers of other material layers that will become a gate insulating layer.
  • the TiN layers 38a, 38b may be a single layer or multiple layers of other material layers that will become a gate insulating layer.
  • the whole is covered with an insulating layer 36b.
  • a wiring conductor layer 39 connected to the N + layer 35a through the formed contact hole, and a wiring layer 41 connected to the N + layer 35aa through the formed contact hole are formed on the insulating layer 36b.
  • the whole is covered with an insulating layer 36c.
  • a wiring layer 40 connected to the N + layer 35b through the formed contact hole, and a wiring conductor layer 42 connected to the N + layer 35ba through the formed contact hole are formed on the insulating layer 36c.
  • the wiring layer 39 is connected to the source line SL, and in a plan view, the wiring layer 40 perpendicular to the TiN layer 38a connected to the word line WL is connected to the bit line BL, the wiring conductor layer 41 is connected to the source wiring S, the TiN layer 38b is connected to the gate line (G), and the wiring conductor layer 42 is connected to the drain line D.
  • the poly-Si layer 29a is connected to the plate line (PL).
  • the shape of the wiring conductor layers 41 and 42 in the logic circuit area in a plan view is determined by the wiring relationships between the MOS transistors in the logic circuit design.
  • the TiN layers 38a and 38b may be formed by, for example, a gate-first method or a gate-last method (see, for example, Non-Patent Document 10).
  • Lightly-Doped Drain (LDD) regions may be formed between the P layer 25a and the N + layers 35a and 35b, and between the P layer 25b and the N + layers 35aa and 35ba.
  • LDD Lightly-Doped Drain
  • the P layer 25a may also be formed by depositing a layer of material that will become the gate conductor layer or dummy gate layer, and insulating layers above and below this, and then drilling holes through these layers, and then forming the layer using selective crystallization epitaxial method, MILC (Metal Induced Lateral Crystallization) method (see, for example, Reference 11), or the like.
  • the first gate conductor layer 29a may also be formed by etching the initially formed dummy gate material, and then filling the resulting space with the first gate conductor layer 29a.
  • FIG. 9A shows a cross-sectional view of a memory cell
  • FIG. 9C shows a cross-sectional view of a logic circuit MOS transistor formed on the same substrate as the memory cell.
  • the same mask material layer 24a as in FIG. 6B(a) is formed in the memory cell region of the P-layer substrate 20a, and the same mask material layer 24b as in FIG. 6B(b) is formed in the logic circuit region.
  • the P-layer substrate 20a is etched by RIE using the mask material layers 24a and 24b as etching masks to form columnar P-layers 25a and 25b.
  • a SiO2 layer 45 is formed whose upper surface is located at the same position as the upper surface of the mask material layer 24b.
  • a silicon nitride (SiN) layer 46 is formed to cover the P-layer 25a and the mask material layer 24a.
  • an ion implantation method is used to implant, for example, arsenic (As) ions into the upper portion of the P-layer substrate at the outer periphery of the P-layer 25a to form an N-layer 22a.
  • an N layer 22A is formed by thermal diffusion of donor impurities from the N layer 22a by heat treatment.
  • a SiO2 layer 47 is formed by thermal oxidation.
  • the SiO2 layer 47 corresponds to the insulating layer 27a on the outer periphery of the bottom of the P layer 25a in Fig. 8E.
  • the P layer 23a is etched so that the etching end is near the upper surface of the N layer 22, as shown in Figure 8C, using the mask material layer 24a as an etching mask, to form a columnar P layer 25a. Therefore, the relationship between the upper end position of the N layer 22 in contact with the bottom of the P layer 25a in the vertical direction and the bottom position of the polysilicon layer 29, which is the gate conductor layer, is determined by the accuracy of the RIE etching of the P layer 20a and the uniformity of the entire wafer.
  • the P layer 25a is first formed by RIE etching, and then the N layer 22a is formed by ion implantation on the upper surface of the P layer substrate 20, and the SiO 2 layer 47 is formed by thermal oxidation. Then, the insulating layer 27a is formed by the ALD method or thermal oxidation method with high accuracy.
  • the relationship between the bottom of the polysilicon layer 29 in the vertical direction and the top end position of the N layer 22A in contact with the bottom of the P layer 25a is determined by the thermal oxidation conditions for forming the SiO2 layer 47 and the heat treatment conditions for forming the N layer 22A after ion implantation.
  • the relationship between the bottom of the polysilicon layer 29 in the vertical direction and the top end position of the N layer 22A in contact with the bottom of the P layer 25a does not depend on the RIE etching accuracy and uniformity for forming the P layer 25a, so a memory cell with high accuracy and high uniformity is formed.
  • the manufacturing cost can be reduced.
  • the P-layer substrate 1 in FIG. 1 may be a semiconductor or insulating layer. Or it may be a well layer. This also applies to the other embodiments.
  • P + poly may be used for the gate conductor layer 6, and N + poly may be used for the gate conductor layer 10.
  • N + poly may be used for the gate conductor layer 10.
  • TaN (5.43 eV)/W and TiN lamination 4.7 eV
  • N + poly may be used for the gate conductor layer 22
  • P + poly P + type-polysilicon
  • the vertical cross-sectional shape of the P layers 3a, 3b, 3aa, and 3ba is described as being rectangular, but it may also be trapezoidal. This is the same in other embodiments.
  • the horizontal cross-sectional shape of the P layers 3a, 3b, 3aa, and 3ba may also be square or rectangular. This is the same in other embodiments.
  • the N layer 2 is shown as being connected to the adjacent memory cell, it may be located only at the bottom of the P layer 3. In this case, the N layer is not connected to the control line CDC. In this case as well, normal memory operation can be performed. This is the same in the other embodiments.
  • an N+ layer or a conductor layer containing a large amount of donor impurities may be provided on a part of the N layer 2 on the periphery of the P layer 3 or on the entire surface of the N layer 2 in a plan view. This is the same in other embodiments.
  • the N + layer 35a connected to the source line SL of the memory cell shown in FIG. 8L may be shared by adjacent cells.
  • the N + layer 35b connected to the bit line BL may be shared by adjacent cells. This allows for high integration of the memory area. This is the same in the other embodiments.
  • the first gate conductor layer 6 may be divided into two in the horizontal cross section and driven synchronously or asynchronously.
  • the divided two conductor layers are driven synchronously, the same operation as in FIG. 2 and FIG. 3 is performed.
  • a group of holes which is a signal charge, is mainly accumulated in the P layer 3 on the conductor layer side close to the N + layer 11a connected to the source line SL, and a fixed voltage is applied to the conductor layer close to the N + layer 11b connected to the bit line BL, thereby suppressing the deterioration of the retention characteristic and the disturbance characteristic due to the potential fluctuation of the P layer 3a caused by the application of the bit line access pulse voltage.
  • the first gate conductor layer 6 may be divided into two in the vertical direction and driven synchronously or asynchronously.
  • the divided two conductor layers are driven synchronously, the same operation as in FIG. 2 and FIG. 3 is performed.
  • the two divided conductor layers are driven asynchronously, for example, a fixed voltage is applied to the conductor layer close to the N + layer 11b connected to the bit line BL, and the potential fluctuation of the P layer 3a surrounded by the other conductor layer away from the N + layer 11b due to the application of a bit line access pulse voltage is reduced, thereby suppressing the deterioration of the retention characteristics and disturbance characteristics. This is the same in other embodiments.
  • the P-layer substrate 1 in FIG. 1 may be an SOI (Silicon On Insulator) substrate or a substrate with a well structure.
  • a MOS transistor circuit isolated by an insulating layer may be provided under the N-layer 2. This also applies to the other embodiments.
  • the N + layer 11a and the N + layer 11b may be formed of a P + layer (a semiconductor region containing a high concentration of acceptor impurities) in which holes are the majority carriers, and the memory may be operated by using electrons as the write carriers.
  • P + layer a semiconductor region containing a high concentration of acceptor impurities
  • the memory may be operated by using electrons as the write carriers.
  • a P-well structure or an SOI (Silicon On Insulator) substrate may be used for the P-layer substrate 1. This also applies to the other embodiments.
  • the present invention allows for various embodiments and modifications without departing from the broad spirit and scope of the present invention.
  • the above-described embodiments are intended to illustrate examples of the present invention, and do not limit the scope of the present invention.
  • the above-described embodiments and modifications can be combined in any manner. Furthermore, even if some of the constituent elements of the above-described embodiments are omitted as necessary, they will still fall within the scope of the technical concept of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)

Abstract

Ｐ層基板１上に立つ柱状Ｐ層３ａを囲んだ第１のゲート絶縁層５と第１のゲート導体層６と、Ｐ層３ａの上面に接したＰ層３ｂに接した第２ゲート絶縁層９と、Ｐ層３ｂの両端のＮ+層１１ａ、１１ｂと、を有するメモリセルと、同じＰ層基板１に繋がるＰ層基板１ａ上に立つ柱状Ｐ層３ａａと、Ｐ層３ａａに接した第３のゲート絶縁層９ａと、第３のゲート導体層１０ａ、Ｐ層３ｂａの両端のＮ+層１１ａａ、１１ｂａと、を有するＭＯＳトランジスタとにおいて、Ｐ層３ｂとＰ層３ｂａの底部が実質的に同じ位置にある。

Description

メモリ素子を有する半導体装置
　本発明は、メモリ素子を有する半導体装置に関する。
　本願は、国際出願番号PCT/JP2022/043781に基づいて優先権を主張する国際特許出願である。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子を含む半導体装置の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Randum Access Memory、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-Resistive Randum Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（非特許文献７を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、メモリ素子を有する半導体素子に関する。
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．Ｗ.　Sｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ２ｂ０１２ｂ２７　（２０１０） Ｋ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｎ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１） Ｍａｒｔｉｎ　Ｍ. Ｆｒａｎｋ, "Ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　Ｉｎｎｏｖａｔｉｏｎｓ　Ｅｎａｂｌｉｎｇ　Ｃｏｎｔｉｎｕｅｄ　ＣＭＯＳ　Ｓｃａｌｉｎｇ"　Ｐｒｏｃ．ｏｆ　ｔｈｅ　４１ｔｈ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｐｐ．５０－５８（２０１１） Ｈ．Ｍｉｙａｇａｗａ　ｅｔａｌ．"Ｍｅｔａｌ－Ａｓｓｉｓｔｅｄ　Ｓｏｌｉｄ―Ｐｈａｓｅ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ　Ｐｒｏｃｅｓｓ　ｆｏｒ　Ｖｅｒｔｉｃａｌ　Ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｓｉ　Ｃｈａｎｎｅｌ　ｉｎ　３Ｄ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ",　ＩＥＤＭ１９　ｄｉｇｅｓｔ　ｐａｐｅｒ，ｐｐ．６５０－６５３　（２０１９）
　メモリ装置において、メモリセルと周辺ロジック回路のＭＯＳトランジスタとを高密度に、且つ低コストに製造する必要がある。
　上記の課題を解決するために、第１発明に係るメモリ素子を有する半導体装置は、
　メモリ素子とＭＯＳトランジスタとを含む半導体装置であって、
　前記メモリ素子は、
　基板上に、前記基板に対して、垂直方向に立つ柱状の第１の半導体層と、
　前記第１の半導体層の底部に繋がる第１の不純物領域と、
　前記第１の半導体層の側面に接する第１のゲート絶縁層と、
　前記第１のゲート絶縁層の側面に接する第１のゲート導体層と、
　前記第１の不純物領域と前記第１のゲート導体層との間にある第１の絶縁層と、
　前記第１の半導体層の上方に繋がる第２の半導体層と
　前記第２の半導体層の水平方向の両端に接する第２の不純物領域及び第３の不純物領域と、
　前記第２の不純物領域と前記第３の不純物領域の間の前記第２の半導体層に接する第２のゲート絶縁層と、
　前記第２のゲート絶縁層に接した第２のゲート導体層と、を有し、
　前記ＭＯＳトランジスタは、
　前記基板上に、前記基板に対して、垂直方向に立つ柱状の第３の半導体層と、
　前記第３の半導体層の側面に接する第１の材料層と、
　前記第３の半導体層の上方に繋がる第４の半導体層と
　前記第４の半導体層の水平方向の両端に接する第４の不純物領域及び第５の不純物領域と、
　前記第４の不純物領域と前記第５の不純物領域の間の前記第４の半導体層に接する第３のゲート絶縁層と、
　前記第３のゲート絶縁層に接する第３のゲート導体層と、を有し、
　前記第１の半導体層と、前記第３の半導体層の頂部が、垂直方向において実質的に同じ位置にある、
　ことを特徴とする。
　第２発明は、上記の第１発明において、前記第１の材料層が絶縁層であることを特徴とする。
　第３発明は、上記の第１発明において、前記第１の材料層は、下から第２の絶縁層と、前記第３の半導体層の側面に接した第３の絶縁層と、前記第３の絶縁層の側面に接した第１の導体層と、前記第１の導体層を覆って前記第３の絶縁層に接する第４の絶縁層と、からなることを特徴とする。
　第４発明は、上記の第３発明において、前記第１の導体層に一定、又は時間的に変化する電圧が印加されることを特徴とする。
　第５発明は、上記の第３発明において、前記第３の半導体層の底部に繋がる第６の不純物層を、有することを特徴とする。
　第６発明は、上記の第１発明において、垂直方向において、前記第２の半導体層と、前記第４の半導体層との上面位置が実質的に同じであることを特徴とする。
　第７発明は、上記の第１発明において、垂直方向において、前記第１の半導体層と、前記第３の半導体層との底部位置が実質的に同じであることを特徴とする。
　第８発明は、上記の第１発明において、垂直方向において、前記第１の半導体層と、前記第３の半導体層との底部位置が異なることを特徴とする。
　第９発明は、上記の第１発明において、前記第１の絶縁層の全て、または一部が、前記第１のゲート絶縁層が伸延した材料層を有することを特徴とする。
　第１０発明は、上記の第１発明において、前記第１の半導体層と前記第２の半導体層との境界部において、前記第２の不純物領域から第３の不純物領域間に向かう方向における、前記第１の半導体層の頂部の長さが、前記第２の半導体層の底部の長さより大きく、
　前記第１及び第２の半導体層と前記第２の不純物領域との間にあり、前記第２の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第２の不純物領域より不純物濃度の低い第６の不純物領域と、
　前記第１及び前記第２の半導体層と前記第３の不純物領域との間にあり、前記第３の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第３の不純物領域より不純物濃度の低い第７の不純物領域と、を有することを特徴とする。
　第１１発明は、上記の第１０発明において、前記第３の半導体層と前記第４の半導体層との境界部において、前記第４の不純物領域から第５の不純物領域間に向かう方向における、前記第３の半導体層の頂部の長さが、前記第４の半導体層の底部の長さより大きく、
　前記第４の半導体層と前記第４の不純物領域との間にあり、前記第４の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第４の不純物領域より不純物濃度の低い第８の不純物領域と、
　前記第４半導体層と前記第５の不純物領域との間にあり、前記第５の不純物領域に接して、同じ極性の導電型を持ち、且つ前記第５の不純物領域より不純物濃度の低い第９の不純物領域と、を有することを特徴とする。
　第１２発明は、上記の第１発明において、前記メモリ素子の、前記第２の半導体層と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物領域と、前記第３の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記第４の半導体層と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物領域と、前記第５の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタであることを特徴とする。
　第１３発明は、上記の第１発明において、前記メモリ素子の、前記第２の半導体層と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物領域と、前記第３の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記第４の半導体層と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物領域と、前記第５の不純物領域、からなるトランジスタがフィン型ＭＯＳトランジスタであることを特徴とする。
　第１４発明は、上記の第１発明において、前記第１の不純物領域が前記第１の半導体層に隣接した他のメモリセルの第１の半導体層の底部に繋がっていることを特徴とする。
　第１５発明は、上記の第１発明において、前記第１の不純物領域が前記第１の半導体層に隣接した他のメモリセルの第１の半導体層の底部の不純物層から分離していることを特徴とする。
　第１６発明は、上記の第１発明において、前記第１のゲート導体層が水平断面において２つに分割されていることを特徴とする。
　第１７発明は、上記の第１発明において、前記第１のゲート導体層が垂直方向に２つに分割されていることを特徴とする。
　第１８発明は、上記の第１発明において、前記第１の絶縁層が熱酸化層であることを特徴とする。
　第１９発明は、上記の第１発明において、前記１の不純物層と、前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層に印加する電圧を制御して、前記第２の半導体層内に、前記第２の不純物領域と前記第３の不純物領域との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体層内に残存させる、メモリ書き込み動作と、
　残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第２の不純物領域と、前記第３の不純物領域の一方もしくは両方から主に抜きとる、メモリ消去動作と、
を行うように、前記１の不純物層と、前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層とが構成されていることを特徴とする。
実施形態に係る半導体装置に含まれるメモリセルの断面構造図である。 実施形態に係る半導体装置に含まれるメモリセルの書き込み動作を説明するための図である。 実施形態に係る半導体装置に含まれるメモリセルの消去動作を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの平面構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの断面構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの断面構造を説明するための図である。 本実施形態に係る同一基板上に形成したメモリセルと、ロジック回路のＭＯＳトランジスタとの断面構造を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。 本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。
　以下、本発明の一実施形態に係る、メモリ素子を有する半導体装置と、その製造方法について、図面を参照しながら説明する。
　図１を用いて、本実施形態に係るメモリセルの構造を説明する。図２を用いて、本実施形態に係るメモリセルの書き込みメカニズムを説明する。図３を用いて、本実施形態に係るメモリセルのデータ消去メカニズムを説明する。図４Ａ、４Ｂ、図５、図６、図７を用いて、同一基板上に形成した、本実施形態に係るメモリセルとロジック回路のＭＯＳトランジスタ（ＭＯＳ電界効果トランジスタ、以後ＭＯＳトランジスタと呼ぶ）の構造を説明する。そして、図８Ａ～図８Ｌを用いて、図４Ａ、４Ｂで示した、同一基板上に形成した、本実施形態に係る、メモリセルとロジック回路のＭＯＳトランジスタの製造方法を説明する。図９Ａ、９Ｂを用いて、本実施形態に係る、他のメモリセルとロジック回路のＭＯＳトランジスタの製造方法を説明する。
　図１に、本発明の実施形態に係る半導体装置に含まれるメモリセルの垂直断面構造を示す。Ｐ層基板１（特許請求の範囲の「基板」の一例である）上にドナー不純物を含むＮ層２（特許請求の範囲の「第１の不純物領域」の一例である）がある（以下、ドナー不純物を含む半導体領域を「N層」と称する）。Ｎ層２の上層に、アクセプタ不純物を含む柱状のＰ層３ａ（特許請求の範囲の「第１の半導体層」の一例である）がある。Ｐ層３ａ上にＰ層３ｂ（特許請求の範囲の「第２の半導体層」の一例である）がある。Ｐ層３ａの柱状の側面に接して第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。第１のゲート絶縁層５の外側の側面に接して第１のゲート導体層６（特許請求の範囲の「第１のゲート導体層」の一例である）がある。Ｎ層２とゲート導体層６の間に第１の絶縁層４（特許請求の範囲の「第１の絶縁層」の一例である）がある。第１のゲート絶縁層５と第１のゲート導体層６上に第２の絶縁層８がある。Ｐ層３ｂのＸ－Ｘ’線方向の両側に高濃度のドナー不純物を含んだＮ+層１１ａ（特許請求の範囲の「第２の不純物領域」の一例である）とＮ+層１１ｂ（特許請求の範囲の「第３の不純物領域」の一例である）がある。平面図は、後述の図４ｂに示す。Ｎ+層１１ａとＮ+層１１ｂとの間のＰ層３ｂの上部に接した第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。第２のゲート絶縁層９の上部に接して第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。
　Ｎ+層１１ａはソース線ＳＬに、Ｎ+層１１ｂはビット線ＢＬに、ゲート導体層１０はワード線ＷＬに、ゲート導体層６はプレート線ＰＬに、Ｎ層２は制御線ＣＤＣに、それぞれ接続している。ソース線ＳＬ、ビット線ＢＬ、プレート線ＰＬ、ワード線ＷＬの電位を操作することで、メモリ動作をさせる。実際のメモリ装置では、上述のメモリセルがＰ層基板１上に２次元状に多数配置されている。
　図２を参照して、本発明の実施形態に係るメモリセルの書き込み動作を説明する。図２（ａ）に示すように、このメモリセルの中のＭＯＳトランジスタはソースとなるＮ+層１１ａ、ドレインとなるＮ+層１１ｂ、ゲート絶縁層となる第２のゲート絶縁層９、ゲートとなる第２のゲート導体層１０、チャネルとなるＰ層３ｂを構成要素として動作する。例えば、Ｐ層基板１に０Ｖを印加し、ソース線ＳＬの接続されたＮ+層１１ａに０Ｖを入力し、ビット線ＢＬの接続されたＮ+層１１ｂに３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層６に０Ｖを、ワード線ＷＬの接続された第２のゲート導体層１０に１．５Ｖを入力する。ゲート導体層１０の下にあるゲート絶縁層９の直下のＰ層３ｂに一部反転層１２が形成されて、ピンチオフ点１３が存在する。この場合、第２のゲート導体層１０を有するＭＯＳトランジスタは飽和領域で動作する。
　この結果、第２のゲート導体層１０を有するＭＯＳトランジスタの中でピンチオフ点１３とＮ+層１１ｂの間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層１１ａからビット線ＢＬの接続されたＮ+層１１ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔１４ａはその濃度勾配によって、より正孔濃度の薄い方に向かって拡散していく。また、生成された電子の一部はゲート導体層１０に流れるが、大半はビット線ＢＬに接続されたＮ+層１１ｂに流れる。なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群１４ａを生成してもよい（例えば非特許文献８を参照）。
　図２（ｂ）に、書き込み直後にワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬ、ソース線ＳＬが０ＶになったときのＰ層３ａに蓄積された正孔群１４ｂを示す。初期において、生成された正孔濃度はＰ層３ｂの領域で高濃度となり、その濃度の勾配によってＰ層３ａの方へ拡散によって移動する。そして、正孔群１４ｂはＰ層３ａの第１のゲート絶縁層５の近傍により高濃度に蓄積する。この結果、Ｐ層３ａの正孔濃度はＰ層３ｂの正孔濃度に比較して高濃度となる。Ｐ層３ａとＰ層３ｂとが電気的につながっているために実質的にゲート導体層１０を持つＭＯＳトランジスタの基板であるＰ層３ａを正バイアスに充電する。第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は、Ｐ層３ａに蓄積される正孔群１４ｂによる正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続された第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は低くなる。この書込み状態を論理記憶データ“１”に割り当てる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　次に、図３を用いて消去動作メカニズムを説明する。図３（ａ）に、消去動作前における、インパクトイオン化により生成され、蓄積された正孔群１４ｂが主にＰ層３ａに蓄えられた直後の状態を示している。消去動作時には、ソース線ＳＬの電圧を、負電圧ＶＥＲＡを印加する。また、プレート線ＰＬの電圧を例えば２Ｖにする。ここで、ＶＥＲＡは、例えば、－０．５Ｖである。その結果、Ｐ層３ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層１１ａとＰ層３ｂとのＰＮ接合が順バイアスとなる。その結果、図３（ｂ）に示すように、前のサイクルでインパクトイオン化により生成された、主にＰ層３ａに蓄えられていた正孔群１４ｂが、ソース線に接続されているＮ+層１１ａに移動する。また、プレート線ＰＬに２Ｖの電圧を印加した結果、第１のゲート絶縁層５とＰ層３ａの界面に反転層１６が形成され、Ｎ層２と接触する。そのためにＰ層３ａに蓄積された正孔１４ｂはＰ層３ａからＮ層２や反転層１６に流れて、電子と再結合する。その結果、Ｐ層３ａの正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴは初期のしきい値に戻る。このメモリの消去状態は論理記憶データ“０”となる。
　なお、データの消去時にプレート線ＰＬに、例えば２Ｖをかければ反転層１６によってＮ+層１１ａと、Ｎ+層１１ｂと、Ｎ層２とが電気的に接続でき、データの消去時間を短縮できる。この場合、第１の絶縁層４および、第２の絶縁層８の膜厚を第１のゲート絶縁層５と同程度の膜厚にするのが望ましい。また、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。
　図４Ａ、図４Ｂを用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造を説明する。図４Ａ（ａ）はメモリセルの断面構造を示す。図４Ａ（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。図４Ｂ（ａ）はメモリセルの平面図を示す。図４Ｂ（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの平面図を示す。なお、図４Ａ、図４Ｂにおいて、図１と同じ構成部分には同じ符号を付してある。
　図４Ａ（ａ）に示すメモリセル構造は図１と同様である。図４Ａ（ｂ）に示す、ロジック回路のＭＯＳトランジスタでは、Ｐ層基板１（特許請求の範囲の「基板」の一例である）に繋がったＰ層基板１ａ上に、垂直方向に立つ柱状のＰ層３ａａ（特許請求の範囲の「第３の半導体層」の一例である）がある。柱状のＰ層３ａａの側面に接した絶縁層５ａと、絶縁層５ａの外周部に下から積層した絶縁層４ａ、１３、８ａとよりなる第１の材料層（特許請求の範囲の「第１の材料層」の一例である）がある。Ｐ層３ａａ上にＰ層３ｂａ（特許請求の範囲の「第４の半導体層」の一例である）がある。Ｐ層３ｂａの水平方向の両端に接して高濃度のドナー不純物を含んだＮ+層１１ａａ（特許請求の範囲の「第３の不純物領域」の一例である）とＮ+層１１ｂａ（特許請求の範囲の「第４の不純物領域」の一例である）がある。Ｎ+層１１ａａとＮ+層１１ｂａとの間のＰ層３ｂａ上部に接して第３のゲート絶縁層９ａ（特許請求の範囲の「第３のゲート絶縁層」の一例である）がある。第３のゲート絶縁層９ａの上に接して第３のゲート導体層１０ａ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。
　第３のゲート導体層１０ａはゲート線Ｇに繋がり、Ｎ+層１１ａａはソース線Ｓに繋がり、Ｎ+層１１ｂａはドレイン線Ｄに繋がっている。絶縁層４ａ、５ａ、８ａ、１３は別々の材料、又は同一の材料から形成された層、または絶縁層１３が導体層から形成されていてもよい。このように絶縁層４ａ、５ａ、８ａ、１３よりなる材料層は、導体材料を含む、又は含まない形態をとることが出来る。
　第１の半導体層であるＰ層３ａと第３の半導体層であるＰ層３ａａの上面位置（図中のＢ線）は実質的に一致している。図４Ａでは、第１の半導体層であるＰ層３ａと第３の半導体層であるＰ層３ａａの底部位置（図中のＡ線）を実質的に一致させて示したが、異なってもよい。同じく、図４Ａでは、第２の半導体層であるＰ層３ｂと第４の半導体層であるＰ層３ｂａの上面位置（図中のＣ線）を実質的に一致させて示したが、異なってもよい。
　図４Ｂ（ａ）に図４Ａ（ａ）のメモリセルの断面図に対応する部分の平面図を示す。図４Ｂ（ｂ）に図４Ａ（ｂ）のロジック回路のＭＯＳトランジスタの断面図に対応する部分の平面図を示す。図４ＢのX-X’線に沿った断面図が図４Ａである。図４Ｂ（ａ）、（ｂ）では、メモリセルにおけるＮ+層１１ａ、１１ｂとロジック回路のＭＯＳトランジスタのＮ+層１１ａａ、１１ｂａの配置形状、メモリセルにおける第２のゲート導体層１０とロジック回路のＭＯＳトランジスタにおける第３のゲート導体層１０ａの配置形状は同じである。これに対して、平面視において、Ｐ層３ａ、３ｂ、Ｎ+層１１ａ、１１ｂの実際には各寸法は設計要求に対応させて違わせてもよい
　なお、図４Ａ（ａ）、（ｂ）のＭＯＳトランジスタは、両者が同じプレナー型、またはフィン（Ｆｉｎ）型で形成される。又は、図４Ａ（ａ）、（ｂ）のＭＯＳトランジスタは、一方がプレナー型、他方がフィン（Ｆｉｎ）型で形成されてもよい。また、図４（ａ）、（ｂ）のＭＯＳトランジスタの一方、または両者のチャネル断面がＵ字形状（非特許文献９を参照）であってもよい。この場合、Ｎ+層１１ａ、１１ｂ、１１ａａ、１１ｂａに対応するＮ+層はＵ字形状チャネルの両端に接続して形成される。
　また、ロジック回路の領域におけるＣＭＯＳ回路では、ＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタとがＰ層基板１に繋がる同一基板上に形成される。ＰチャネルＭＯＳトランジスタでは、Ｎ+層１１ａａ、１１ｂａがＰ+層になり、他に設計要求により構造寸法、不純物濃度、Ｎ層ウェル層の形成などがＮチャネルＭＯＳトランジスタと変わるが、基本構造は同じである。また、ロジック回路の領域にはＮチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを分離するためのＳＴＩ（Shallow Trench Isolation）領域、又はＤＴＩ（Deep Trench Isolation）領域が存在する。
　図５を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造の別の例を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図５において、図４Ａと同じ構成部分には同じ符号を付してある。
　図５（ａ）に示すメモリセルの断面構造は図４Ａ（ａ）に示したものと同様である。そして、図５（ｂ）に示すロジック回路のＭＯＳトランジスタでは、図４Ａ（ｂ）における絶縁層４ａ、５ａ、８ａ、１３が、一つの絶縁層１９で形成されている。メモリセルでは、導体層である第１のゲート導体層６の上下に絶縁層４、８が必要であった。これに対して、ロジック回路のＭＯＳトランジスタでは第１のゲート導体層６に対応する部分が絶縁層となるので、Ｐ層３ａａを囲んで一つの絶縁層１９で形成されてもよい。
　なお、絶縁層１９の形成は、図４Ａ（ｂ）の絶縁層４ａ、５ａ、８ａ、１３の内の少なくとも２つ以上を同時に形成してもよい。例えば、絶縁層５ａを残して、絶縁層４ａ、１３、８ａを同時に形成してもよい。また、絶縁層４ａ、５ａを同時に形成してもよい。この場合、絶縁層４、４ａ、５、５ａが同時に形成される。また、絶縁層１３、８ａを同時に形成してもよい。
　図６を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造のさらに別の例を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図６において、図４Ａ又は図５と同じ構成部分には同じ符号を付してある。
　図６（ａ）に示すメモリセルの断面構造は図４Ａ（ａ）に示したものと同様である。そして、図６（ｂ）に示すロジック回路のＭＯＳトランジスタの基本構造は図６（ａ）と同様である。ただし、図６（ａ）では第１のゲート導体層６はプレート線ＰＬに接続し、Ｎ+層２は制御線ＣＤＣに接続させる。これに対し、図６（ｂ）ではバックゲート導体層６ａはバックゲート線ＢＧＬに接続し、一方、図６（ｂ）ではＮ+層２ａは制御線ＣＤＣａに接続させる。バックゲート線ＢＧＬに印加する電圧を制御して、Ｐ層３ａａの電圧を制御する。これによって、Ｐ層３ａａ上にあるＰ層３ｂａ、第３のゲート絶縁層９ａ、第３のゲート導体層１０ａ、Ｎ+層１１ａａ、１１ｂａよりなるＭＯＳトランジスタの閾値電圧を変化させる。これにより、ロジック回路にある複数のＭＯＳトランジスタの、それぞれの閾値電圧をバックゲート線ＢＧＬに印加する電圧を変えて任意に設定できる。なお、図６（ｂ）において、Ｎ+層２ａを設けなくてもよい。この場合、制御線ＢＧＬに印加する電圧をＰ層３ａａ全体が空乏化する条件で駆動するのが望ましい。このためにはＰ層３ａａのアクセプタ不純物濃度をＰ層３ｂａのアクセプタ不純物濃度より小さくしてもよい。
　実際のロジック回路では、複数の閾値電圧を持つＭＯＳトランジスタが形成される。この閾値電圧の変化は、例えば第３のゲート導体層１０ａに異なる仕事関数の金属層を用いる方法、又はＰ層３ｂａの不純物濃度を変える方法などにより行う。これに対して、図６に示した実施形態ではバックゲート線ＢＧＬに印加する電圧を変えるだけで、この閾値電圧を設定することが出来る。そして、メモリセルと、ロジック回路のＭＯＳトランジスタの基本構造は同じである。これにより、製造方法の簡易化が図られ、メモリ装置の低価格化につながる。更に、バックゲート導体層６ａへの印加電圧を動作期間によって変化させることによって、例えば回路消費電力の低減が図られる。
　図７を用いて同一基板上に形成した、本実施形態に係るメモリセルと、ロジック回路のＭＯＳトランジスタの構造のさらに別の例を説明する。（ａ）はメモリセルの断面構造を示す。（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面構造を示す。なお、図７において、図４Ａと同じ構成部分には同じ符号を付してある。
　図５（ａ）では、Ｐ層３ａとＰ層３ｂの境界面において、Ｎ+層１１ａ、１１ｂ間の水平方向におけるＰ層３ａ、３ｂの長さは同じであるのに対し、図７（ａ）に示す例では、Ｐ層３ａに対応するＰ層３Ａの水平方向の長さＬ１ａは、Ｐ層３ｂに対応するＰ層３Ｂの長さＬ２ａより長くなっている。平面視において、Ｎ+層１１ａ、１１ｂはＰ層３Ａの上部にある。Ｐ層３Ａ、３ＢとＮ+層１１ａ、１１ｂとの間にドナー不純物を含むＮ層１３ａａ、１３ａｂがある。Ｎ層１３ａａ、１３ａｂはＬＤＤ（Lightly Doped Drain）領域である。Ｎ層１３ａａはＰ層３Ａ、３ＢとＮ+層１１ａとの間に、繋がってある。同じく、Ｎ層１３ａｂはＰ層３Ａ、３ＢとＮ+層１１ｂとの間に、繋がってある。
　図５（ｂ）では、Ｐ層３ａａとＰ層３ｂａの水平方向における長さは同じであるのに対し、図７（ｂ）に示す例では、Ｐ層３ａａに対応するＰ層３Ａａの水平方向の長さＬ１ｂは、Ｐ層３ｂａに対応するＰ層３Ｂａの長さＬ２ｂより長くなっている。平面視において、Ｎ+層１１ａａ、１１ｂａはＰ層３Ａａの上部にある。Ｐ層３ＢａとＮ+層１１ａａ、１１ｂａとの間にＬＤＤであるドナー不純物を含むＮ層１３ｂａ、１３ｂｂがある。垂直方向において、Ｐ層３Ａａの底部位置（図中のＡ’線）は、メモリセルのＰ層３Ａの底部周辺のＮ層２の上面位置（図中のＡ線）より上にある。
　なお、Ｐ層３Ａａの底部位置（図中のＡ’線）はロジック回路のＭＯＳトランジスタの設計要求より定められるので、メモリセルのＰ層３ａの底部周辺のＮ層２の上面位置（図中のＡ線）と同じでもよく、又は下にあってもよい。また、工程の簡略化のため、Ｎ層１３ｂａ、１３ｂｂは、図７（ａ）のＮ層１３ａａ、１３ａｂと同じくＮ+層１１ａａ、１１ｂａとＰ層３Ａａの間まで繋がって形成してもよい。また、図７（ａ）におけるＮ+層１１ａ、１１ｂの形成は、平面視において、Ｐ層３Ａと同じ形状のＰ層をＰ層３Ａ上に形成して、Ｎ+層１１ａ、１１ｂ領域のＰ層に、例えばイオン注入法によりドナー不純物イオンを打ち込み、その後熱処理を行って形成してもよい。この場合、平面視において、Ｂ線においてＰ層３Ａと同じ形状を持つＰ層の中にＮ+層１１ａ、１１ｂが形成される。このことは、Ｎ+層１１ａａ、１１ｂａについても同様である。
　図８Ａ～図８Ｉを用いて、同一基板上にメモリセルとロジック回路のＭＯＳトランジスタを形成する工程を説明する。各図において、（ａ）はメモリセルの断面図を、（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面図を示す。
　図８Ａに示すように、（ａ）のメモリセル領域ではＰ層基板２０の上層にＮ層２２を形成する。（ｂ）に示すロジック回路領域では、Ｐ層基板２１は（ａ）に示すＰ層基板２０と繋がり、且つ表面位置がＮ層２２の上面位置のＡ’線（図４ＡにおけるＡ線より少し上方）で一致しているＰ層基板２１がある。Ｎ層２２はＰ層基板２０へのイオン注入、プラズマ不純物ドーピング、エピタキシャル結晶成長法などを用いて形成する。エピタキシャル結晶成長法では、Ｐ層２０を所定の深さエッチングして、その後、ドナー不純物を含んだ半導体層のエピタキシャル結晶成長、そしてメモリ領域とロジック領域の表面位置を同じくするための、表面ＣＭＰ（Chemical Mechanical Polishing）するなどの工程を行う。
　次に、図８Ｂに示すように、Ｎ層２２上とＰ層２１上に、例えばエピタキシャル結晶成長法により、同時にＰ層２３ａ、２３ｂを形成する。そして、Ｐ層２３ａ上にマスク材料層２４ａを、Ｐ層２３ｂ上にマスク材料層２４ｂを形成する。
　次に、図８Cに示すように、マスク材料層２４ａ、２４ｂをマスクにして、例えばＲＩＥ（Reactive Ion Etching）法によりＰ層２３ａ、２３ｂを、エッチング底部の位置がＡ線になるようにエッチングして、平面視において矩形状であり、垂直断面において柱状のＰ層２５ａ、２５ｂを形成する。メモリセル領域では、そのエッチング底部がＮ層２２ａの上部になるようにエッチングする。これにより、メモリ領域でのＰ層２５ａの外周部とロジック回路領域でのＰ層２５ｂの外周部との表面位置が実質的にＡ線の高さで同じになる。そして、Ｐ層２５ａとＰ層２５ｂの頂部上面位置が実質的にＣ線の高さで同じになる。実際のＲＩＥエッチングではＮ+層２２ａとＰ層２１の不純物濃度の違い、またＰ層２５ａ、２５ｂの立っている場所の違いなどによりエッチング速度に僅かな差が生じる。これによって、メモリ領域でのＰ層２５ａの外周部とロジック回路領域でのＰ層２５ｂの外周部の表面位置は僅かな差が生じるが、実質的にＡ線の高さで同じになる。同様に、Ｐ層２５ａとＰ層２５ｂとの頂部位置も、実質的にＣ線の高さで同じになる。なお、垂直方向において、Ｐ層２５ａ、２５ｂの底部位置を違わせる場合は、例えば、エッチングマスク材料層被覆と、ＲＩＥエッチング法を用いてＰ層２５ａ、２５ｂを別々に形成させる。
　次に、図８Ｄに示すように、Ｐ層２５ａの表層、Ｎ層２２の表層を酸化して絶縁層２７ａを形成し、同時に柱状のＰ層２５ｂの表層、Ｐ層基板２１の表層を酸化して酸化絶縁層２７ｂを形成する。絶縁層２７ａ、２７ｂは例えばＡＬＤ（Atomic Layer Deposition）などの他の方法で形成してもよい。また、Ｐ層２５ａ、２５ｂの外周部と、側面とは図４Ａで示したように、互いに分かれた絶縁層４、絶縁層４ａと、第１のゲート絶縁層５、絶縁層５ａとを別々に形成してもよい。なお、絶縁層２７ａ、２７ｂはＰ層２５ａ、２５ｂの側面と、Ｐ層２５ａ、２５ｂ底部の外周部とを別々に形成してもよい。
　次に、図８Ｅに示すように、柱状のＰ層２５ａ、２５ｂを覆った部分の絶縁層２７ａ、２７ｂの下方を囲んで、例えばドナー又はアクセプタ不純物を多く含んだポリＳｉ層２９を形成する。そして、ポリＳｉ層２９上に、絶縁層３０を形成する。これにより、メモリ領域とロジック回路領域で、絶縁層３０の表面位置はＢ線の高さで、実質的に同じになる。絶縁層３０はポリＳｉ層２９の上面を酸化するなど他の方法で形成してもよい。
　次に、図８Ｆに示すように、ＣＶＤ（Chemical Vapor Deposition）法とＣＭＰ法を用いて、絶縁層３０上にあって上面位置がマスク材料層２４ａ、２４ｂの上面位置となるＳｉＯ2層３１を形成する。
　次に、図８Ｇに示すように、マスク材料層２４ａ、２４ｂ上に、マスク材料層２４ａ、２４ｂに接して図面奥行方向に伸延する材料層３２ａ、３２ｂを形成する。そして、ＣＶＤ法でＳｉＯ2層（図示せず）を覆い、ＣＭＰ法で上面位置が材料層３２ａ、３２ｂの上面位置になるように研磨してＳｉＯ2層３３を形成する。
　次に、図８Ｈに示すように、ＳｉＯ2層３１、３３を除去した後、露出している酸化絶縁層２７ａ、２７ｂをエッチングして、酸化絶縁層２７ａａ、２７ｂａを形成する。
　次に、図８Ｉに示すように、露出しているＰ層２５ａの左側面と右側面にドナー不純物を含んだＮ+層３５ａ、３５ｂをそれぞれ形成する。同時に、露出しているＰ層２５ｂの左側面と右側面にドナー不純物を含んだＮ+層３５ａａ、３５ｂａをそれぞれ形成する。
　次に、ＳｉＯ2層（図示せず）を全体に被覆する。そして、図８Ｊに示すように、ＣＭＰ法により、そのＳｉＯ2層の上面位置が材料層３２ａ、３２ｂの上面位置になるように研磨してＳｉＯ2層３６ａを形成する。そして、材料層３２ａ、３２ｂ、マスク材料層２４ａ、２４ｂを除去して、孔５０ａ、５０ｂを形成する。
　次に、図８Ｋに示すように、孔５０ａ、５０ｂの内部に内側よりＨｆＯ2層３７ａ、３７ｂ、ＴｉＮ層３８ａ、３８ｂを形成する。なお、ＨｆＯ2層３７ａ、３７ｂはゲート絶縁層となる単層、又は複数層よりなる他の材料層を用いてもよい。同様に、ＴｉＮ層３８ａ、３８ｂもゲート絶縁層となる単層、又は複数層よりなる他の材料層を用いてもよい。
　次に、図８Ｌに示すように、全体を絶縁層３６ｂで覆う。そして、形成したコンタクトホールを介してＮ+層３５ａに繋がる配線導体層３９と、形成したコンタクトホールを介してＮ+層３５ａａに繋がる配線層４１を絶縁層３６ｂ上に形成する。全体を絶縁層３６ｃで覆う。そして、形成したコンタクトホールを介してＮ+層３５ｂに繋がる配線層４０と、形成したコンタクトホールを介してＮ+層３５ｂａに繋がる配線導体層４２を絶縁層３６ｃ上に形成する。配線層３９はソース線ＳＬに繋がり、平面視において、ワード線ＷＬに繋がるＴｉＮ層３８ａに対して直交してある配線層４０はビット線ＢＬに繋がり、配線導体層４１はソース配線Ｓに繋がり、ＴｉＮ層３８ｂはゲート線（Ｇ）に繋がり、配線導体層４２はドレイン線Ｄに繋がっている。ポリＳｉ層２９ａはプレート線（ＰＬ）に接続している。これによって、繋がったＰ層基板２０、２１上にメモリセルとＮチャネルＭＯＳトランジスタが形成される。絶縁層３０の上部に形成したメモリセルのＭＯＳトランジスタと、ロジック回路のＭＯＳトランジスタは、垂直方向において同じ工程をもって形成される。これにより、製造方法の簡易化が図られる。また、メモリセルのポリＳｉ層２９、絶縁層２７ａａ、２７ｂａ、３０部分の形成においても、メモリセルとロジック回路において共通化が図られる工程が多く、製造方法の簡易化が図られる。
　なお、ロジック回路領域の配線導体層４１、４２の平面視における形状は、ロジック回路設計における各ＭＯＳトランジスタ間の結線関係によって決まる。
　また、図８Ｅ～図８Ｈにおいては、ゲート導体層となるポリＳｉ層２９を形成した後に、ロジック回路領域のポリＳｉ層２９を除去して、そこにＳｉＯ2層３１を埋め込んだが、最初にポリＳｉ層２９の代わりに絶縁層を形成して、メモリ領域の絶縁層を除去して、そこにＰ層２５ａを囲んで酸化絶縁層２７ａａに対応する絶縁層と、ゲート導体層を形成してもよい。
　また、ＴｉＮ層３８ａ、３８ｂは、例えばGate-first法、又はGate-last法などの方法で形成してもよい（例えば、非特許文献１０を参照）。また、Ｐ層２５ａとＮ+層３５ａ、３５ｂとの間、そしてＰ層２５ｂとＮ+層３５ａａ、３５ｂａとの間に、ＬＤＤ（Lightly-Doped Drain）領域を形成してもよい。
　また、図８Ａ～図８Ｌの（ｂ）ではロジック回路領域のＮチャネルＭＯＳトランジスタの製造方法を説明した。実際のロジック回路領域ではＰチャネルＭＯＳトランジスタも形成される。このＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタでのＮ+層３５ａａ、３５ｂａがアクセプタ不純物を多く含むＰ+層になり、設計要求によってゲート絶縁層３２ｂ、ゲート導体層３３ｂの材料、厚さなどが変えられる場合があるが、基本構造はＮチャネルＭＯＳトランジスタと同じである。ＮチャネルＭＯＳトランジスタとの電気的分離のため、ウェル構造を用いてもよい。
　また、Ｐ層２５ａの形成は、層状にゲート導体層、又はダミーゲート層となる材料層、この上下の絶縁層を堆積した後に、これらの層を貫通する孔を開け、そして選択結晶エピタキシャル法、ＭＩＬＣ（Metal Induced Lateral Crystallization）法（例えば、参考文献１１を参照）などにより形成してもよい。また、第１のゲート導体層２９ａは最初に形成したダミーゲート材料をエッチングした後に、出来た空間に第１のゲート導体層２９ａを埋め込んで形成してもよい。
　図９Ａ～図９Ｃを用いて、同一基板上にメモリセルとロジック回路のＭＯＳトランジスタを形成する別の工程の例を説明する。各図において、（ａ）はメモリセルの断面図を、（ｂ）はメモリセルと同じ基板上に形成したロジック回路のＭＯＳトランジスタの断面図を示す。
　図９Ａに示すように、Ｐ層基板２０ａのメモリセル領域に、図６Ｂ（ａ）におけると同じマスク材料層２４ａ、ロジック回路領域に図６Ｂ（ｂ）におけると同じマスク材料層２４ｂを形成する。
　次に、図９Ｂに示すように、マスク材料層２４ａ、２４ｂをエッチングマスクにしてＲＩＥ法によりＰ層基板２０ａをエッチングして柱状のＰ層２５ａ、２５ｂを形成する。ロジック回路領域において、上面位置がマスク材料層２４ｂの上面位置と同じＳｉＯ2層４５を形成する。メモリ領域では、Ｐ層２５ａ、マスク材料層２４ａを覆って、例えば窒化シリコン（ＳｉＮ）層４６を形成する。そして、イオン注入法により、例えばヒ素（Ａｓ）イオンをＰ層２５ａの外周部のＰ層基板の上部に打ち込んでＮ層２２ａを形成する。
　次に、図９Ｃに示すように、熱処理によりＮ層２２ａからのドナー不純物の熱拡散によりＮ層２２Ａを形成する。熱酸化によりＳｉＯ2層４７を形成する。ＳｉＯ2層４７は、図８ＥにおけるＰ層２５ａ底部の外周部の絶縁層２７ａに対応する。ＳｉＮ層４６とＳｉＯ2層４５を除去した後、図８Ｄ～図８Ｌと同じ工程を行い、メモリセルとロジック回路のＭＯＳトランジスタを形成する。
　図８Ａ～図８Ｅでの工程では、Ｎ層２２を形成した後に、図８Ｃで示したようにマスク材料層２４ａをエッチングマスクにしてエッチング終端がＮ層２２の上面近傍にあるようにＰ層２３ａをエッチングして柱状のＰ層２５ａを形成している。このため、垂直方向におけるＰ層２５ａの底部に接したＮ層２２の上端位置とゲート導体層であるポリＳｉ層２９の底部位置の関係は、Ｐ層２０ａのＲＩＥエッチングの精度とウエハ全体の均一性により決まる。これに対して、図９Ａ～９Ｃでは、先にＲＩＥエッチングによりＰ層２５ａを形成してから、Ｐ層基板２０上面へのイオン注入によるＮ層２２ａと、熱酸化によるＳｉＯ2層４７の形成を行っている。そして、精度の高いＡＬＤ法又は熱酸化法で絶縁層２７ａの形成を行っている。これにより、垂直方向におけるポリＳｉ層２９の底部と、Ｐ層２５ａの底部に接したＮ層２２Ａの上端位置の関係は、ＳｉＯ2層４７形成の熱酸化条件、イオン注入後のＮ層２２Ａ形成の熱処理条件で決まる。これによって、垂直方向におけるポリＳｉ層２９の底部と、Ｐ層２５ａの底部に接したＮ層２２Ａの上端位置の関係は、Ｐ層２５ａ形成のＲＩＥエッチング精度、均一性には依存しないので、高精度、高均一性のメモリセルが形成される。また、図８Ａ、８Ｂに示したようなエピタキシャル結晶成長法によるＰ層２３ａ、２３ｂを形成する必要がないので、製造の低コスト化が図られる。
　なお、図１のＰ層基板１は半導体、又は絶縁層でもよい。またはウェル層であってもよい。このことは、他の実施例についても同様である。
　また、図１において、ゲート導体層６に、例えばＰ+ポリ、ゲート導体層１０にＮ+ポリを用いてもよい。また、ゲート導体層６の仕事関数がゲート導体層１０の仕事関数よりも大きければ、例えば、Ｐ+ポリ（５．１５ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）、Ｐ+ポリ（５．１５ｅＶ）／シリサイドとＮ+ポリ（４．０５ｅＶ）の積層、ＴａＮ（５．４３ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）などの組み合わせであってもよい。また、Ｐ層３ａにＮ型半導体を使用した場合には、第１のゲート導体層６の仕事関数が第２のゲート導体層１０の仕事関数よりも小さければ、例えば、Ｎ+ポリをゲート導体層２２に、ゲート導体層１０にP+ポリ(Ｐ+type-polysilicon)を用いれば、同様の効果が得られる。なお第１のゲート導体層６、第２のゲート導体層１０は半導体であっても金属であっても、その化合物であってもよい。このことは、他の実施例においても同様である。
　また、図４Ａにおいて、Ｐ層３ａ、３ｂ、３ａａ、３ｂａの垂直断面形状は矩形状として説明したが、台形状の形であってもよい。これは他の実施形態においても同様である。また、Ｐ層３ａ、３ｂ、３ａａ、３ｂａの水平断面は正方形状、又は長方形状であってもよい。このことは、他の実施例においても同様である。
　また、図１ではＮ層２は隣接のメモリセルまで繋がっているように描いているが、Ｐ層３の底部のみにあってもよい。この場合、Ｎ層は制御線ＣＤＣには接続されない。この場合も、正常なメモリ動作を行うことができる。このことは、他の実施例においても同様である。
　また、図１で示したＮ層２が隣接のメモリセルまで繋がって、制御線CDCに繋げている場合、平面視において、Ｐ層３の外周部のＮ層２の一部、又は全面に、ドナー不純物を多く含むＮ+層、又は導体層を設けてもよい。このことは、他の実施例においても同様である。
　また、図８Ｌに示したメモリセルのソース線ＳＬに繋がるＮ+層３５ａが隣同士のセルで共有されていてもよい。また、ビット線ＢＬに繋がるＮ+層３５ｂが隣同士のセルで共有されていてもよい。これによって、メモリ領域の高集積化が図られる。このことは、他の実施例においても同様である。
　また、図１において、第１のゲート導体層６を水平断面において２つに分割して、同期、又は非同期で駆動するようにしてもよい。分割した２つ導体層に同期して駆動する場合は、図２、図３と同じ動作がなされる。また、分割した２つの導体層を非同期で駆動する場合、例えばソース線ＳＬに繋がるＮ+層１１ａに近い導体層側のＰ層３に信号電荷である正孔群を主に蓄積させ、ビット線BＬに繋がるＮ+層１１ｂに近い導体層に固定電圧を印加して、ビット線アクセスパルス電圧印加によるＰ層３ａの電位変動によるリテンション特性、ディスターバンス特性の低下を抑圧させる。また、第１のゲート導体層６を垂直方向において２つに分割して、同期、又は非同期で駆動するようにしてもよい。分割した２つ導体層に同期して駆動する場合は、図２、図３と同じ動作がなされる。また、分割した２つの導体層を非同期で駆動する場合、例えば、ビット線BＬに繋がるＮ+層１１ｂに近い導体層に固定電圧を印加して、ビット線アクセスパルス電圧印加によるＮ+層１１ｂから離れた他方の導体層で囲まれたＰ層３ａの電位変動を低減させてリテンション特性、ディスターバンス特性の低下を抑圧させる。このことは、他の実施例においても同様である。
　また、図１におけるＰ層基板１はＳＯＩ（Silicon On Insulator）基板、又はウェル構造などの基板を用いてもよい。また、Ｎ層２の下に、絶縁層で分離されたＭＯＳトランジスタ回路が設けられてもよい。このことは、他の実施例においても同様である。
　また、図１において、Ｎ+層１１ａとＮ+層１１ｂを、正孔が多数キャリアであるＰ+層（アクセプタ不純物を高濃度で含む半導体領域）で形成して、書き込みのキャリアを電子にしてメモリを動作させてもよい。この場合、第１のゲート導体層６の仕事関数は第２のゲート導体層１０の仕事関数よりも低い材料を用いることが望ましい。このことは、他の実施例においても同様である。
　また、図１でＰ層基板１にＰウェル構造、又はＳＯＩ（Silicon On Insulator）基板などを用いてもよい。このことは、他の実施例においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有した半導体装置を用いれば高性能で、且つ低コストの半導体装置を供与することができる。
１、１ａ、２０、２０ａ、２１：Ｐ層基板
２、１１ａ、１１ｂ、１１ａａ、１１ｂａ、２２、３５ａ、３５ｂ、３５ａａ、３５ｂａ：Ｎ+層
２、２２、２２Ａ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ：Ｎ層
３、３ａ、３ｂ、３Ａ、３Ｂ、３Ａａ、３Ｂａ、３ａａ、３ｂａ、２３ａ、２３ｂ、２５ａ、２５ｂ：Ｐ層
４：第１の絶縁層
４ａ、５ａ、８ａ、１９、２７ａ、２７ｂ、３０ａ、３０ｂ、、３１ａ、３１ｂ、３１ｃ、３２、３６ａ、３６ｂ、３６ｃ、３７：絶縁層
５：第１のゲート絶縁層
６：第１のゲート導体層
６ａ：バックゲート導体層
８：第２の絶縁層
９：第２のゲート絶縁層
９ａ：第３のゲート絶縁層
１０：第２のゲート導体層
１０ａ：第３のゲート導体層
１２：反転層
１３：ピンチオフ点
１４ａ、１４ｂ：正孔群
１６：反転層
２４ａ、２４ｂ、３４ａ、３４ｂ：マスク材料層
２７ａ、２７ｂ、２７ａａ、２７ｂａ：酸化絶縁層
２９ａ、２９ｂ：ポリＳｉ層
３１、３３、３６ａ、４５、４７：ＳｉＯ2層
３２ａ、３２ｂ：材料層
３７ａ、３７ｂ：ＨｆＯ2層
３３ａａ、３３ｂａ、３８ａ、３８ｂ：ＴｉＮ層
５０ａ、５０ｂ：孔
３９、４０、４１、４２：配線導体層
４６：ＳｉＮ層
ＳＬ：ソース線
ＷＬ：ワード線
ＢＬ：ビット線
ＰＬ：プレート線
ＣＤＣ、ＣＤＣａ：制御線
ＢＧＬ：バックゲート線
Ｓ：ソース配線
Ｇ：ゲート線
Ｄ：ドレイン線

Claims (19)

  1. 　メモリ素子とＭＯＳトランジスタとを含む半導体装置であって、
    　前記メモリ素子は、
    　基板上に、前記基板に対して、垂直方向に立つ柱状の第１の半導体層と、
    　前記第１の半導体層の底部に繋がる第１の不純物領域と、
    　前記第１の半導体層の側面に接する第１のゲート絶縁層と、
    　前記第１のゲート絶縁層の側面に接する第１のゲート導体層と、
    　前記第１の不純物領域と前記第１のゲート導体層との間にある第１の絶縁層と、
    　前記第１の半導体層の上方に繋がる第２の半導体層と
    　前記第２の半導体層の水平方向の両端に接する第２の不純物領域及び第３の不純物領域と、
    　前記第２の不純物領域と前記第３の不純物領域の間の前記第２の半導体層に接する第２のゲート絶縁層と、
    　前記第２のゲート絶縁層に接した第２のゲート導体層と、を有し、
    　前記ＭＯＳトランジスタは、
    　前記基板上に、前記基板に対して、垂直方向に立つ柱状の第３の半導体層と、
    　前記第３の半導体層の側面に接する第１の材料層と、
    　前記第３の半導体層の上方に繋がる第４の半導体層と
    　前記第４の半導体層の水平方向の両端に接する第４の不純物領域及び第５の不純物領域と、
    　前記第４の不純物領域と前記第５の不純物領域の間の前記第４の半導体層に接する第３のゲート絶縁層と、
    　前記第３のゲート絶縁層に接する第３のゲート導体層と、を有し、
    　前記第１の半導体層と、前記第３の半導体層の頂部が、垂直方向において実質的に同じ位置にある、
    　ことを特徴とするメモリ素子を有する半導体装置。
  2. 　前記第１の材料層が絶縁層である、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  3. 　前記第１の材料層は、下から第２の絶縁層と、前記第３の半導体層の側面に接した第３の絶縁層と、前記第３の絶縁層の側面に接した第１の導体層と、前記第１の導体層を覆って前記第３の絶縁層に接する第４の絶縁層と、からなる、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  4. 　前記第１の導体層に一定、又は時間的に変化する電圧が印加される、
    　ことを特徴とする請求項３に記載のメモリ素子を有する半導体装置。
  5. 　前記第３の半導体層の底部に繋がる第６の不純物層を、有する、
    　ことを特徴とする請求項３に記載のメモリ素子を有する半導体装置。
  6. 　垂直方向において、前記第２の半導体層と、前記第４の半導体層との上面位置が実質的に同じである、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  7. 　垂直方向において、前記第１の半導体層と、前記第３の半導体層との底部位置が実質的に同じである、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  8. 　垂直方向において、前記第１の半導体層と、前記第３の半導体層との底部位置が異なる、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  9. 　前記第１の絶縁層の全て、または一部が、前記第１のゲート絶縁層が伸延した材料層を有する、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  10. 　前記第１の半導体層と前記第２の半導体層との境界部において、前記第２の不純物領域から第３の不純物領域間に向かう方向における、前記第１の半導体層の頂部の長さが、前記第２の半導体層の底部の長さより大きく、
    　前記第１及び第２の半導体層と前記第２の不純物領域との間にあり、前記第２の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第２の不純物領域より不純物濃度の低い第６の不純物領域と、
    　前記第１及び前記第２の半導体層と前記第３の不純物領域との間にあり、前記第３の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第３の不純物領域より不純物濃度の低い第７の不純物領域と、を有する、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  11. 　前記第３の半導体層と前記第４の半導体層との境界部において、前記第４の不純物領域から第５の不純物領域間に向かう方向における、前記第３の半導体層の頂部の長さが、前記第４の半導体層の底部の長さより大きく、
    　前記第４の半導体層と前記第４の不純物領域との間にあり、前記第４の不純物領域を囲み、同じ極性の導電型を持ち、且つ前記第４の不純物領域より不純物濃度の低い第８の不純物領域と、
    　前記第４半導体層と前記第５の不純物領域との間にあり、前記第５の不純物領域に接して、同じ極性の導電型を持ち、且つ前記第５の不純物領域より不純物濃度の低い第９の不純物領域と、を有する、
    　ことを特徴とする請求項１０に記載のメモリ素子を有する半導体装置。
  12. 　前記メモリ素子の、前記第２の半導体層と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物領域と、前記第３の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記第４の半導体層と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物領域と、前記第５の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタである、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  13. 　前記メモリ素子の、前記第２の半導体層と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物領域と、前記第３の不純物領域、からなるトランジスタがプレナー型ＭＯＳトランジスタであり、前記第４の半導体層と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物領域と、前記第５の不純物領域、からなるトランジスタがフィン型ＭＯＳトランジスタである、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  14. 　前記第１の不純物領域が前記第１の半導体層に隣接した他のメモリセルの第１の半導体層の底部に繋がっている、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  15. 　前記第１の不純物領域が前記第１の半導体層に隣接した他のメモリセルの第１の半導体層の底部の不純物層から分離している、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  16. 　前記第１のゲート導体層が水平断面において２つに分割されている、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  17. 　前記第１のゲート導体層が垂直方向に２つに分割されている、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  18. 　前記第１の絶縁層が熱酸化層である、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
  19. 　前記１の不純物層と、前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層に印加する電圧を制御して、前記第２の半導体層内に、前記第２の不純物領域と前記第３の不純物領域との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体層内に残存させる、メモリ書き込み動作と、
    　残存させた多数キャリアである前記電子群又は前記正孔群を主に前記第２の不純物領域と、前記第３の不純物領域の一方もしくは両方から主に抜きとる、メモリ消去動作とを行うように、前記１の不純物層と、前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層とが構成されている、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。
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