WO2022239192A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2022239192A1
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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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Definitions

  • the present invention is a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 6 shows the write operation of a DRAM memory cell composed of a single MOS transistor that does not have the capacitor described above
  • FIG. 7 shows problems in operation
  • FIG. 6 shows the write operation of the DRAM memory cell.
  • FIG. 6(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 6B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 6(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • ⁇ 0.8.
  • FIG. 8(a) shows a "1" write state
  • FIG. 8(b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: a first semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a second semiconductor matrix connected to the first semiconductor matrix, having the same conductivity as the first semiconductor matrix, and having an impurity concentration lower than that of the first semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface on one end side of the semiconductor base; a second gate insulating layer connected to the first gate insulating layer and surrounding part or all of the side surface of the semiconductor base on the other end side; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; a first impurity layer outside one end of the first gate conductor layer in the extending direction of the semiconductor matrix and having a polarity opposite to that of the first semiconductor matrix; and a second gate conductor layer.
  • a second impurity layer outside one end of the second semiconductor matrix and having a polarity opposite to that of the second semiconductor matrix; a first wiring conductor layer connected to the first impurity layer; a second wiring conductor layer connected to the second impurity layer; a third wiring conductor layer connected to the first gate conductor layer; a fourth wiring conductor layer connected to the second gate conductor layer;
  • the first invention is characterized in that the impurity concentration of the first semiconductor matrix is lower than the impurity concentration of the first impurity layer (second invention).
  • the wiring connected to the first wiring conductor layer is a source line
  • the wiring connected to the second wiring conductor layer is a bit line
  • the wiring connected to the third wiring conductor layer. is a first drive control line
  • the wiring connected to the fourth wiring conductor layer is a word line
  • the source line, the bit line, the first drive control line, and the word line are connected to The memory erasing operation and the memory writing operation are performed according to the applied voltage (a third invention).
  • the outer circumference of the first semiconductor base body when viewed from the central axis direction is outside the outer circumference of the second semiconductor base body (fourth invention).
  • the first gate capacitance between the first gate conductor layer and the first semiconductor base body is a capacitance between the second gate conductor layer and the second semiconductor base body. It is characterized by being larger than the second gate capacitance (fifth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a structural diagram of a memory device having SGTs according to the second embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. A method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • An N + layer 3a (which is an example of the "first impurity layer” in the claims) is provided on a substrate 1 (which is an example of the “substrate” in the claims).
  • a first silicon semiconductor pillar 2a (which is an example of the “first semiconductor matrix” in the scope of claims) having a P-type conductivity containing acceptor impurities (hereinafter referred to as a silicon semiconductor
  • the pillar is called a “Si pillar”.
  • the second Si pillar 2b there is an N + layer 3b (which is an example of the "second impurity layer” in the claims).
  • the acceptor impurity concentration of the Si pillar 2a is higher than the acceptor impurity concentration of the Si pillar 2b.
  • a portion of the Si pillars 2a and 2b between the N + layers 3a and 3b becomes a channel region 7.
  • a first gate insulating layer 4a which is an example of the "first gate insulating layer” in the claims
  • surrounding the second Si pillar 2b is a second gate. and an insulating layer 4b (which is an example of the "second gate insulating layer” in the claims).
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b. Then, there is a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims). The first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • the channel region 7 includes a first channel region 7a of a P + layer surrounded by a first gate insulating layer 4a, a second channel region 7b of a P layer surrounded by a second gate insulating layer 4b, consists of As a result, the N + layers 3a and 3b, the P + -type first Si pillar 2a, the P-type second Si pillar 2b, the first gate insulating layer 4a, the second gate insulating layer 4b, and the first gate are formed.
  • a dynamic flash memory cell consisting of conductor layer 5a and second gate conductor layer 5b is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • the first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the
  • the structure is such that the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. is desirable.
  • a plurality of dynamic flash memory cells as described above are two-dimensionally arranged on the substrate 1 .
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is equal to that of the second gate conductor layer by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. It may be larger than the gate capacitance of 5b.
  • the boundary between the first channel region 7a of the P + layer of the first Si pillar 2a and the second channel region 7b of the P layer of the second Si pillar 2b is or above the first Si pillar 2a or below the second Si pillar 2b.
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of a plate line.
  • second gate conductor layer 5b may be divided into two or more and each may be operated synchronously or asynchronously as a conductor electrode of a word line. This also provides dynamic flash memory operation.
  • FIG. 2 illustrates the erase operation mechanism.
  • Channel region 7 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. Since the acceptor impurity concentration of the first channel region 7a is higher than that of the second channel region 7b, the accumulated hole density in the first channel region 7a is higher than that in the second channel region 7b. and.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the source N + layer 3a connected to the source line SL and the channel region 7 is forward biased.
  • the threshold voltage of the N channel MOS transistor of dynamic flash memory cell 9 increases due to the substrate bias effect.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer 12a is formed in the first channel region 7a inside the first gate conductor layer 5a connected to the plate line PL.
  • the first N-channel MOS transistor with one gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface of the second channel region 7b inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the first N-channel MOS transistor having the first gate conductor layer 5a. work.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series has a second
  • the electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • Electron-hole pairs can be generated by the impact ionization phenomenon at the boundary between the N + layer 3 a and the channel region 7 or at the boundary between the N + layer 3 b and the channel region 7 .
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. In this case, more holes are accumulated in the first channel region 7a than in the second channel region 7b. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered. The write state of this channel area 7 is assigned to logical storage data "1".
  • a second boundary region between the N + layer 3a and the first channel region 7a, or a second boundary region between the N + layer 3b and the second channel region. 7b electron-hole pairs may be generated by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11.
  • FIG. The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) if the memory block selected before writing is in the erased state "0" in advance, the floating voltage V FB of the channel region 7 is V ERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4A(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4B(a), the vertical length of the first gate conductor layer 5a connected to the plate line PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • the size of the memory cell in plan view is increased. .DELTA.V.sub.FB may be made even smaller without compromising integration.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • the channel region 7 may have a floating body structure separated from the substrate 1 .
  • Non-Patent Document 11 GAA (Gate All Around: see, for example, Non-Patent Document 11) technology and Nanosheet technology (see, for example, Non-Patent Document 12), which is one of SGTs
  • the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash memory operation can be performed if the channel region has a floating body structure.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V ErasePL of the plate line PL may be a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • first Si pillar 2a and the second Si pillar 2b shown in FIG. 1 are rectangular, these vertical cross sections may be trapezoidal.
  • the vertical cross sections of the Si pillar 2a and the Si pillar 2b may be different, such as a rectangular shape and a trapezoidal shape.
  • the first Si pillar 2a and the second Si pillar 2b may be formed of different semiconductor material layers.
  • the dynamic flash memory operation can be performed.
  • the dynamic flash memory operation can also be performed by dividing the first gate conductor layer 5a into a plurality of conductor layers and driving each one synchronously or asynchronously.
  • the second gate conductor layer 5b can be divided into multiple conductor layers and driven synchronously or asynchronously to achieve dynamic flash memory operation.
  • the N + layer 3a also serves as a wiring conductor layer for the source line SL.
  • a conductor layer such as a W layer may be connected to the N + layer 3a at the bottom of the Si pillar 2a as the source line SL.
  • a conductor layer made of a metal such as a W layer or an alloy may be formed on the N + layer 3a outside the region where many Si pillars 2a are formed two-dimensionally.
  • a dynamic flash memory operation is also performed in a structure in which the conductivity polarities of the N + layers 3a and 3b, the first channel region 7a of the P + layer, and the second channel region 7b of the P layer are reversed.
  • the conductivity polarities of the N + layers 3a and 3b, the first channel region 7a of the P + layer, and the second channel region 7b of the P layer are reversed.
  • majority carriers become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 7, and the "1" state is set.
  • the voltage of the word line WL of the plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention fluctuates up and down when the dynamic flash memory cell performs write and read operations.
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the number of accumulated hole groups 11 per unit volume can be made larger than that of the second Si pillar 2b, which is a P layer.
  • the hole groups 11 generated by the impact ionization phenomenon are accumulated mainly in the first channel region 7a, which is the P + layer.
  • the MOS transistor section connected to the plate line PL mainly works as a signal charge storage section
  • the MOS transistor section connected to the word line WL mainly works as a switching section.
  • the hole groups 11 are accumulated mainly in the first channel region 7a away from the second channel region 7b which is directly affected by the pulse voltage applied to the word line WL. can operate stably.
  • a second Si pillar 2B which is a P layer, is connected to the first Si pillar 2a, which is a P + layer.
  • the outer peripheral line of the first Si pillar 2a is outside the outer peripheral line of the second Si pillar 2B. Others are the same as in FIG.
  • This embodiment provides the following features.
  • accumulation of hole groups for "1" data writing is performed in the first channel region 7a of the first Si pillar 2a.
  • the first Si pillar 2a which is the P + layer
  • the second Si pillar 2b which is the P layer
  • the Si pillar adjacent to the first Si pillar 2a can be brought as close as possible. I can.
  • the cross-sectional shape of the second Si pillar 2b is the same as that of the first Si pillar 2a, as shown in FIG. It becomes impossible to form the second gate conductor layer 5b connected to the word line WL connected in the direction of .
  • the outer peripheral line of the second Si pillar 2B so as to be inside the outer peripheral line of the first Si pillar 2a, it is connected in the first direction and
  • the second gate conductor layer 5b connected to the word lines separated from each other can be easily formed in the direction perpendicular to the first direction.
  • the dynamic flash memory can be highly integrated.
  • the N + layers 3a and 3b in the first embodiment may be formed of other semiconductor material layers containing donor impurities.
  • the first Si pillar 2a and the second Si pillar 2b may be formed from other semiconductor material layers containing acceptor impurities. This also applies to other embodiments according to the present invention.
  • the gate conductor layer 5a connected to the plate line PL may be a single layer or a combination of a plurality of conductor material layers.
  • the gate conductor layer 5b connected to the word line WL may be a single layer or a combination of multiple conductor material layers.
  • the outside of the gate conductor layer may be connected to a wiring metal layer such as W, for example. This also applies to other embodiments according to the present invention.
  • the shape of the first Si pillar 2a and the second Si pillar 2b when viewed from the central axis direction is circular, but may be an ellipse or a shape elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB. may be negatively biased, or the source line SL and the bit line BL may be negatively biased to perform the erase operation. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • N-type or P-type impurity layer between the N + layer 3a and the first Si pillar 2a, which is a P + layer.
  • N-type or P-type impurity layer between the N + layer 3b and the second Si pillar 2b, which is a P layer.

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Abstract

基板１上に、ソース線ＳＬに繋がるＮ+層３ａと、垂直方向に立つＰ+層の第１のＳｉ柱２ａと、Ｐ層の第２のＳｉ柱２ｂとがある。そして、第２のＳｉ柱上にビット線ＢＬに繋がるＮ+層３ｂがある。そして、第１のＳｉ柱２ａを囲んで第１のゲート絶縁層４ａと、第２のＳｉ柱２ｂを囲んで第２のゲート絶縁層４ｂとがある。そして、第１の絶縁層４ａを囲み、プレート線ＰＬに繋がった第１のゲート導体層５ａと、第２の絶縁層４ｂを囲み、ワード線ＷＬに繋がった第２のゲート導体層５ｂと、がある。ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、チャネル領域７の内部でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、チャネル領域７内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図６に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図７に、動作上の問題点と、図８に、読出し動作を示す（非特許文献７～１０を参照）。
　図６にＤＲＡＭメモリセルの書込み動作を示す。図６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図６（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図６（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図６（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図６（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図６（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図６（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図７を用いて、説明する。図７（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図７（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL)　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図８に読出し動作を示す。図８（ａ）は、“１”書込み状態を、図８（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図８（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体母体と、
　前記第１の半導体母体に繋がり、且つ前記第１の半導体母体と同じ導電性を有し、且つ前記第１の半導体母体の不純物濃度より低い不純物濃度を有した第２の半導体母体と、
　前記半導体母体の一端側の側面の一部、または全てを囲んだ第１のゲート絶縁層と、
　前記第１のゲート絶縁層に繋がり、且つ前記半導体母体の他端側の側面の一部、または全てを囲んだ第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆った第１のゲート導体層と、
　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
　前記半導体母体が伸延する方向において、前記第１のゲート導体層の一端の外側にあり、且つ前記第１の半導体母体と反対の極性を有する第１の不純物層と、前記第２のゲート導体層の一端の外側にあり、且つ前記第２の半導体母体と反対の極性を有する第２の不純物層と、
　前記第１の不純物層に接続した第１の配線導体層と、
　前記第２の不純物層に接続した第２の配線導体層と、
　前記第１のゲート導体層に接続した第３の配線導体層と、
　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
　前記１乃至前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第１半導体母体、前記第２半導体母体における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第１半導体母体、前記第２半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、少なくとも前記第１の半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記１乃至前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、残存している前記第１の半導体母体、前記第１の半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の半導体母体の不純物濃度が、前記第１の不純物層の不純物濃度より低いことを特徴とする（第２発明）。
　上記の第１発明において、前記第１の配線導体層に繋がる配線は、ソース線であり、前記第２の配線導体層に繋がる配線はビット線であり、前記第３の配線導体層に繋がる配線は第１の駆動制御線であり、前記第４の配線導体層に繋がる配線はワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作を行うことを特徴とする（第３発明）。
　上記の第１発明において、中心軸方向らか見たときの前記第１の半導体母体の外周線が、前記第２の半導体母体の外周線より外側にあることを特徴とする（第４発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１の半導体母体との間の第１のゲート容量は、前記第２のゲート導体層と前記第２の半導体母体との間の第２のゲート容量よりも大きいことを特徴とする（第５発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層３ａ上に、アクセプタ不純物を含むＰ型の導電型を有する第１のシリコン半導体柱２ａ（特許請求の範囲の「第１の半導体母体」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上にＰ型の第２のＳｉ柱２ｂがある。そして、第２のＳｉ柱２ｂの上に、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｓｉ柱２ａのアクセプタ不純物濃度は、Ｓｉ柱２ｂのアクセプタ不純物濃度より高い。Ｎ+層３ａ、３ｂ間のＳｉ柱２ａ、２ｂの部分がチャネル領域７となる。第１のＳｉ柱２ａを囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のＳｉ柱２ｂを囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。チャネル領域７は、第１のゲート絶縁層４ａで囲まれたＰ+層の第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれたＰ層の第２のチャネル領域７ｂと、よりなる。これによりＮ+層３ａ、３ｂ、Ｐ+型の第１のＳｉ柱２ａ、Ｐ型の第２のＳｉ柱２ｂ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。メモリ装置では、上述の複数のダイナミック フラッシュ メモリセルが基板１上に２次元状に配置されている。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　また、垂直方向において、第１のＳｉ柱２ａのＰ+層の第１のチャネル領域７ａと、第２のＳｉ柱２ｂのＰ層の第２のチャネル領域７ｂとの境界は、絶縁層６の位置にあってもよいし、または第１のＳｉ柱２ａの上部、または第２のＳｉ柱２ｂの下部にあってもよい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。　
　図２に、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。第１のチャネル領域７ａのアクセプタ不純物濃度が第２のチャネル領域７ｂより高いことにより、第１のチャネル領域７ａでの蓄積正孔密度は、第２のチャネル領域７ｂより高い。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の第１のチャネル領域７ａには、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側の第２のチャネル領域７ｂには、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ+層３ａとチャネル領域７の境界、またはＮ+層３ｂとチャネル領域７との境界でも行うことが出来る。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。この場合、正孔群は第１のチャネル領域７ａに、第２のチャネル領域７ｂより多く溜められる。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａと第１のチャネル領域７ａとの間の第２の境界領域、または、Ｎ+層３ｂと第２のチャネル領域７ｂとの間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７のフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。プレートＰＬ接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくしてもよい。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　なお、本実施形態の説明で示した、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群７がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１１を参照）技術、Nanosheet技術（例えば、非特許文献１２を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック フラッシュ メモリ動作が出来る。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１に示す第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの垂直断面は矩形状であるが、これら垂直断面形状は台形状であってもよい。また、Ｓｉ柱２ａと、Ｓｉ柱２ｂの垂直断面のそれぞれが矩形状と、台形状というように異なっていてもよい。また、第１のＳｉ柱２ａと、第２のＳｉ柱２ｂが、異なる半導体材料層で形成されていてもよい。
　また、図１における、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの一部を囲んでいても、ダイナミック フラッシュ メモリ動作を行うことができる。また、第１のゲート導体層５ａを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。同様に、第２のゲート導体層５ｂを複数の導体層に分割して、それぞれを同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。
　また、図１において、Ｎ+層３ａはソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱２ａの底部のＮ+層３ａに例えばＷ層などの導体層を接続してもよい。また、Ｓｉ柱２ａが二次元状に多く形成された領域の外側のＮ+層３ａに、例えばＷ層などの金属、又は合金による導体層を形成してもよい。
　また、Ｎ+層３ａ、３ｂ、Ｐ+層の第１のチャネル領域７ａ、Ｐ層の第２のチャネル領域７ｂそれぞれの導電性の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型の第１のＳｉ柱２ａ、第２のＳｉ柱２ｂでは、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　第１のＳｉ柱２ａをＰ+層にすることにより、Ｐ層である第２のＳｉ柱２ｂより、単位体積当たりの蓄積正孔群１１の数を、大きくできる。これにより、書き込み動作において、インパクトイオン化現象により生成した正孔群１１は、主にＰ+層である第１のチャネル領域７ａに溜められる。これにより、プレート線ＰＬに繋がったＭＯＳトランジスタ部は、主に信号電荷蓄積部として働き、ワード線ＷＬに繋がったＭＯＳトランジスタ部は、主にスイッチング部として働く。そして、ワード線ＷＬに印加されるパルス電圧によって直接影響される第２のチャネル領域７ｂから離れた、第１のチャネル領域７ａに、主に正孔群１１が蓄積されることにより、ダイナミック フラッシュ メモリは安定した動作が出来る。
　（第２実施形態）
　図５を用いて、第２実施形態のダイナミック フラッシュ メモリの構造について説明する。なお、実際のメモリ装置では、多数のダイナミック フラッシュ メモリセル９が基板１上に行列状に配置されている。図５において、図１と同一又は類似の構成部分には同一の符号を付してある。
　Ｐ+層である第１のＳｉ柱２ａ上に繋がり、Ｐ層である第２のＳｉ柱２Bがある。第１のＳｉ柱２ａの外周線は、第２のＳｉ柱２Bの外周線より外側にある。そして、その他は、図１と同じである。
本実施形態は、下記の特徴を供する。
本実施形態では、“１”データ書き込みの正孔群の蓄積を第１のＳｉ柱２ａの第１のチャネル領域７ａで行う。この場合、Ｐ+層である第１のＳｉ柱２ａは、正孔群の蓄積部として働き、Ｐ層である第２のＳｉ柱２ｂは、主に“１”、“０”読み出しのスイッチ用のチャネルとして働く。例えば、第１のＳｉ柱２ａの外周部の第１のゲート導体層５ａが、隣接するゲート電極と繋がった構造においては、第１のＳｉ柱２ａに隣接するＳｉ柱を可能な限り近づけることが出来る。しかし、この場合、図１に示すように、第２のＳｉ柱２ｂの断面形状を、第１のＳｉ柱２ａと同じくすると、隣接するセル間で１つの方向で離れ、この１つの方向と直交する方向で繋がったワード線ＷＬに繋がった第２のゲート導体層５ｂを形成することが出来なくなる。これに対し、図５に示すように、第２のＳｉ柱２Ｂの外周線を、第１のＳｉ柱２ａの外周線より内側になるように形成することにより、第１の方向に繋がり、且つ第１の方向に直交する方向で、互いに分離したワード線に繋がる第２のゲート導体層５ｂを容易に形成できる。これにより、ダイナミック フラッシュ メモリの高集積化が図れる。
（その他の実施形態）
　また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだ、他の半導体材料層より形成されてもよい。また、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂは、それぞれアクセプタ不純物を含んだ、他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬに繋がるゲート導体層５ａは、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷLに繋がるゲート導体層５ｂは、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲート導体層の外側は、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、第１のＳｉ柱２ａ、第２のＳｉ柱２ｂの中心軸方向から見た形状は、円形であったが、楕円や、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱を混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　また、第１実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａと、Ｐ+層である第１のＳｉ柱２ａとの間に、Ｎ型、またはＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、Ｐ層である第２のＳｉ柱２ｂとの間に、Ｎ型、またはＰ型の不純物層があってもよい。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１　基板
２ａ　第１のＳｉ柱
２ｂ、２Ｂ　第２のＳｉ柱
３ａ、３ｂ　Ｎ+層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６　絶縁層
７　チャネル領域
７ａ　第１のチャネル領域
７ｂ　第２のチャネル領域
９　ダイナミック フラッシュ メモリセル
１１　正孔群
１２ａ、１２ｂ　反転層
１３　ピンチオフ点
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ、ＷＬ１、ＷＬ２　ワード線
ＢＬ、ＢＬ１、ＢＬ２　ビット線

Claims (5)

  1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する第１の半導体母体と、
    　前記第１の半導体母体に繋がり、且つ前記第１の半導体母体と同じ導電性を有し、且つ前記第１の半導体母体の不純物濃度より低い不純物濃度を有した第２の半導体母体と、
    　前記半導体母体の一端側の側面の一部、または全てを囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層に繋がり、且つ前記半導体母体の他端側の側面の一部、または全てを囲んだ第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆った第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
    　前記半導体母体が伸延する方向において、前記第１のゲート導体層の一端の外側にあり、且つ前記第１の半導体母体と反対の極性を有する第１の不純物層と、前記第２のゲート導体層の一端の外側にあり、且つ前記第２の半導体母体と反対の極性を有する第２の不純物層と、
    　前記第１の不純物層に接続した第１の配線導体層と、
    　前記第２の不純物層に接続した第２の配線導体層と、
    　前記第１のゲート導体層に接続した第３の配線導体層と、
    　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
    　前記１乃至前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第１半導体母体、前記第２半導体母体における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第１半導体母体、前記第２半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、少なくとも前記第１の半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記１乃至前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、残存している前記第１の半導体母体、前記第１の半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の半導体母体の不純物濃度が、前記第１の不純物層の不純物濃度より低い、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１の配線導体層に繋がる配線は、ソース線であり、前記第２の配線導体層に繋がる配線はビット線であり、前記第３の配線導体層に繋がる配線は第１の駆動制御線であり、前記第４の配線導体層に繋がる配線はワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　中心軸方向らか見たときの前記第１の半導体母体の外周線が、前記第２の半導体母体の外周線より外側にある、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置
  5. 　前記第１のゲート導体層と前記第１の半導体母体との間の第１のゲート容量は、前記第２のゲート導体層と前記第２の半導体母体との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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