KR101538071B1 - 셀 스트링 및 상기 셀 스트링에서의 읽기 방법 - Google Patents

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Abstract

본 발명은 셀 스트링 및 이의 읽기 방법에 관한 것이다. 상기 셀 스트링은, 절연층 표면에 형성된 반도체 바디; 상기 반도체 바디의 양단에 각각 형성되되 서로 다른 유형의 불순물로 도핑되어 형성된 제1 반도체 영역과 제2 반도체 영역; 서로 이격 배치되어 전기적으로 분리된 2개 이상의 제어전극; 및 상기 반도체 바디와 상기 제어전극 사이에 형성된 게이트 절연막 스택;을 구비하고, 상기 반도체 바디는 적어도 2층으로 구성되되 인접한 층 사이에는 에너지 밴드갭이 서로 다른 것을 특징으로 하며, 상기 반도체 바디는 진성 반도체로 구성되거나 불순물이 도핑된 것을 특징으로 하며, 상기 제1 반도체 영역과 제2 반도체 영역은 반도체 바디보다 높은 농도로 도핑된 것을 특징으로 한다.

Description

셀 스트링 및 상기 셀 스트링에서의 읽기 방법{Cell string and method for reading of the cell string}
본 발명은 셀 스트링 및 상기 셀 스트링에서의 읽기 방법에 관한 것으로서, 더욱 구체적으로는 채널이 형성되는 반도체 바디를 적어도 2층 이상으로 구성하고 인접한 층 사이의 에너지 밴드갭이 다른 물질로 구성하여 turn-on 전류를 증가시키고, positive feedback 개념을 도입함으로써 가파른(steep) 스위칭 특성이 가능하고 이에 따라 turn-on 전압의 산포를 감소시킬 수 있는 셀 스트링 및 상기 셀 스트링에서의 읽기 방법에 관한 것이다.
플래시 메모리 소자들에 대하여 집적도 및 성능을 향상시키기 위한 다양한 연구들이 진행되고 있다.
집적도를 향상시키기 위한 수직형의 TCAT 플래시 메모리 셀 스트링의 구조가 "Vertical Cell array using TCAT(Tera Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory"(Jaehoon Jang, et al. 2009 Symposium on VLSI Technology Digest of Technical Papers pp192-193)을 통해 제안된 바 있다.
도 1은 전술한 논문에 개시된 수직형 TCAT 플래시 메모리 셀 스트링의 X, Y 방향에 대한 단면도들이며, 도 2는 이에 대한 전압(컨트롤 게이트 전압)-전류(비트라인 전류) 특성 및 32 스트링의 셀들에 대한 문턱전압 산포도(Vth distribution)을 도시한 그래프이다. 도 1을 참조하면, 전술한 TCAT 플래시 메모리 셀 스트링은 p-sub로 구성된 반도체 기판위에 수직 방향으로 형성된 채널 영역, 서로 전기적으로 분리되면서 순차적으로 형성된 다수 개의 셀 소자들로 구성되어 채널 영역의 측면에 형성된 셀 스트링, 반도체 기판에 형성된 n+ 영역을 구비하며, 채널 영역의 상부는 비트라인(bit-line: BL)과 연결되며, 각 셀 소자의 게이트 전극은 워드 라인(word-line: WL)과 연결된 구조를 갖는다. 도 2를 참조하면, 전술한 TCAT 플래시 메모리 셀 스트링의 각 셀 소자들의 문턱전압의 산포가 1 V 이상으로 넓음을 알 수 있다.
또한, 이중 채널을 갖는 3차원 NAND 플래시 메모리 구조가 "A Novel Dual-Channel 3D NAND Flash Featuring both N-Channel and P-Channel NAND Characteristics for Bit-alterable Flash Memory and A New Opportunity in Sensing the Stored Charge in the WL Space"(Hang-Ting Lue, et al. 2013 IEEE pp3.7.1-3.7.4)을 통해 제안된 바 있다.
도 3은 전술한 논문에 개시된 이중 채널을 갖는 3차원 NAND 플래시 메모리 구조를 도시한 개념도이며, 도 4는 이에 대한 Id-Vg 특성 곡선을 도시한 그래프이다.
도 1 및 도 3에 제안된 종래의 플래시 메모리 소자들은 문턱전압 이하 (sub-threshold) I-V 특성곡선에서의 경사도가 완만하여 문턱전압(Vth)의 산포가 넓고, 그 결과 refresh margin을 높일 수가 없게 된다. Refresh margin을 높임으로써 읽기 시간을 단축할 수 있다. 문턱전압 이하 영역에서 I-V 특성의 기울기가 대략 250 mV/dec로 매우 큰 편이다. 이는 도 1의 튜브형의 채널과 이를 게이트 절연막 스택을 사이에 두고 감싸는 게이트 구조와 도 2의 이중게이트 구조에서 매우 큰 값으로 문턱전압의 산포를 크게 할 수 있다. 특히, program/erase (P/E) 사이클의 증가 등 열화에 따른 sub-threshold 기울기의 열화가 있는 경우, 더욱 문턱전압의 산포를 증가시킬 수 있다.
한국공개특허공보 제 10-2010-0096865호 한국공개특허공보 제 10-2012-0004346호 한국공개특허공보 제 10-2012-0022676호
전술한 문제점을 해결하기 위한 본 발명의 목적은 positive feedback을 통해 문턱전압의 산포가 작고 refresh margin이 우수한 셀 스트링을 제공하는 것이다.
본 발명의 다른 목적은 전술한 구조의 셀 스트링에서의 아주 가파른 (steep) 스위칭 특성을 갖는 읽기 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 셀 스트링은, 절연층 표면에 형성된 반도체 바디; 상기 반도체 바디의 양단에 각각 형성되되 서로 다른 유형의 불순물로 도핑되어 형성된 제1 반도체 영역과 제2 반도체 영역; 서로 이격 배치되어 전기적으로 분리된 2개 이상의 제어전극; 및 상기 반도체 바디와 상기 제어전극 사이에 형성된 게이트 절연막 스택;을 구비하고,
상기 반도체 바디는 적어도 2층으로 구성되되 인접한 층 사이에는 에너지 밴드갭이 서로 다른 것을 특징으로 하며, 상기 반도체 바디는 진성 반도체로 구성되거나 불순물이 도핑된 것을 특징으로 하며, 상기 제1 반도체 영역과 제2 반도체 영역은 반도체 바디보다 높은 농도로 도핑된 것을 특징으로 한다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 게이트 절연막 스택은, 상기 반도체 바디의 표면으로부터 순차적으로 적층된 터널링 절연막, 전하 저장 노드, 블록킹 절연막으로 구성되는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층 및 절연층에 인접한 제2층으로 구성되고, 상기 제1층은 밴드갭이 제2층에 비해 큰 물질로 구성되며, 상기 제2층은 밴드갭이 제1층에 비해 작은 물질로 구성되거나,
상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층, 절연층에 인접한 제3층 및 제1층과 제3층의 사이에 형성된 제2층으로 구성되고, 상기 제1층 및 제3층은 Si으로 구성되며, 상기 제2층은 SiGe 으로 구성되는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 둘 이상의 제어 전극들 중 양단에 위치한 제어 전극은 셀 스트링의 선택을 위한 선택 라인 1(SL[1]:String Selection Line 1) 및 선택 라인 2(SL[2]:Selection Line 2)와 연결된 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 반도체 바디, 절연층, 게이트 절연막 스택은 반도체 기판의 표면과 수평인 방향을 따라 배치되거나, 반도체 기판의 표면과 수직인 방향을 따라 배치되어 반도체 바디의 일 단부는 반도체 기판위에 배치될 수 있다.
본 발명의 제2 특징은, 전술한 구조를 갖는 셀 스트링에서의 읽기 방법에 관한 것으로서, 상기 읽기 방법은, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서, 셀 스트링의 임의의 선택된 워드 라인 셀(WL[k])의 전하저장노드에 저장된 정보를 읽는 단계를 구비하고,
상기 선택된 워드 라인에 저장된 정보를 읽는 단계는, (r1) 상기 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[n-1]에서 적어도 WL[k-1]까지 전압을 인가하고, 나머지 WL에 반대 극성의 전압을 인가하는 단계; (r2) 상기 SL[1]은 trun-off되고 선택된 워드라인 (WL[k])의 전압은 읽기 전압(Vverify)보다 크기가 작은 전압을 인가하는 단계; (r3) 상기 CSL에 전압을 인가하여 후속 단계에서 선택된 스트링에 전류가 흐를 수 있도록 하고, 선택되지 않은 비트라인에 상기 CSL에 인가된 전압을 인가하여 후속 읽기 동작에서 전류가 흐르지 않도록 하는 단계; (r4) 상기 SL[1]에 연결된 선택소자가 turn-on될 수 있도록 전압을 인가하고, 상기 선택된 워드 라인 (WL[k])에 읽기 전압(Vverify)을 인가하는 단계;를 구비하고,
상기 (r4) 단계에서 SL[1]이나 WL[k]에 인가되는 전압이 동시에 인가되거나 서로 순서를 바꾸어 인가되도록 하여, 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 한다.
전술한 제2 특징에 따른 읽기 방법에 있어서, 상기 (r1) 단계는 비트라인에 연결된 SL[1]에 상기 워드 라인 (WL[n-1] ~ WL[k-1])에 인가한 전압과 같은 극성의 전압을 인가하고, 상기 CSL에 연결된 SL[2]에는 상기 WL[n-1] ~ WL[k-1]에 인가된 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 같은 전압을 인가하는 것이 바람직하다.
전술한 제2 특징에 따른 읽기 방법에 있어서, All BL 센싱을 수행할 경우, 상기 (r3)에서 CSL에 전압을 인가하고, 선택된 page의 모든 비트라인에 상기 CSL에 인가된 전압보다 크기가 작은 전압을 인가하여 이후 읽기 전압을 인가하는 단계에서 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 단계를 더 구비하는 것이 바람직하다.
본 발명의 제3 특징은, 전술한 제1 특징에 따른 구조를 갖는 셀 스트링에서의 읽기 방법에 관한 것으로서, 상기 읽기 방법은, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서, (m1) 상기 스트링에서 선택된 워드 라인 (WL[k])을 제외한 모든 워드 라인에 같은 극성의 전압을 인가하고, SL[1]이나 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압 (Vverify)보다 낮은 크기의 전압을 인가하고, 모든 비트 라인 및 CSL에 같은 전압을 인가하는 단계; (m2) CSL 및 선택되지 않은 비트 라인에 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;
를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 한다.
본 발명에 따른 셀 스트링은 채널이 형성되는 반도체 바디를 구현하는데 있어 2층 또는 그 이상으로 구현하되, 인접한 바디 층 사이의 에너지 밴드갭이 다른 것으로 구성함으로써, turn-on되었을 때 전류를 크게 할 수 있다.
또한 positive feedback에 어떤 선택된 셀에서 turn-on 전압 이상의 제어전극 전압이 인가될 때, 전류의 스위칭이 급격하게 일어나, 매우 우수한 스위칭 특성을 갖게 된다. 이 결과로 turn-on 전압의 산포를 개선할 수 있다.
또한 아주 가파른 기울기의 I-V 특성으로 인해 refresh margin을 개선할 수 있고, 이로 인해 read 및 verify 시간을 줄일 수 있다.
부가적으로, 아주 가파른 I-V 특성으로 인해 프로그램 시간을 단축할 수 있는 가능성을 제공한다.
도 12는 본 발명에 따라 채널이 형성되는 반도체 바디를 서로 다른 에너지 밴드갭을 갖는 2층의 물질(일례로 Si/SiGe)로 이루어진 소자(이하 'SiGe 구조'로 표시함)와 도 1에 도시된 종래의 플래시 메모리 구조(이하, 'TCAT 구조'로 표시함)의 I-V 특성을 비교하여 도시한 그래프이다. 여기서 전하저장 노드에 저장된 전하의 양이 서로 다른 경우에, 상기 두 가지 다른 소자로 각각 구성된 셀 스트링에서 얻어진 I-V 특성을 비교하였다. 본 발명에 따른 SiGe구조는 제3 실시예에 따른 읽기 방법을 이용하여 VCC=1 V, Vpass _ UpperWL & WLk -1=6.5 V, Vpass _ LowerWL=-3 V, VSL1=2 V, VSL2=-2 V, pass cells은 program(P) 또는 erase(E) 되지 않은 상태이며, 종래의 TCAT 구조는 VCC=1 V, Vpass=6.5 V, VSL1 , SL2=2 V, pass cells은 program(P) 또는 erase(E) 되지 않은 상태에서의 데이터들이다. 또한, 각 구조에서의 채널 영역에는 기존의 Poly silicon 채널을 갖는 소자에서 추출한 트랩(trap)조건을 가정하였다.
도 12를 참조하면, WL6에 전자를 2× 1019 cm-3으로 프로그램시켰을 때, 두 가지 다른 셀 스트링은 잘 동작됨을 알 수 있다. TCAT 구조와 본 발명에 따른 구조와의 스위칭 특성 차이를 살펴보면, TCAT 구조는 sub-threshold swing이 230 mV/dec를 가지며, 본 발명에 따른 구조는 1 mV/dec 이하의 스위칭 swing 특성을 보여준다. 이와 같이, 본 발명에 따른 구조는 1 mV/dec 이하의 스위칭 swing 특성을 가짐으로써, MLC (Multi-Level Cell) 동작에 있어서 P 또는 E에 따른 turn-on 전압 (Von) 산포를 줄일 수 있으며, MLC read 및 verify 동작 시 refresh margin을 높일 수 있게 된다.
도 13은 제3 실시예에 따른 읽기 방법 이용하여, 반도체 바디를 Si의 단일층으로 구성한 소자(이하 'Si 구조'로 표시함)와 본 발명에 SiGe구조에 대한 I-V 특성을 비교하여 도시한 그래프이다.
도 13을 참조하면, Si 구조 소자는 매우 가파른 스위칭 swing 특성을 가지나 turn-on 전류가 작아서 refresh margin이 적은 문제점이 있다. 본 발명에 따른 SiGe 구조는 turn-on 전압 (Von) 산포가 이상적일 뿐만 아니라 턴 온 전류가 크기 때문에 refresh margin을 높일 수 있다.
도 1은 전술한 논문에 개시된 수직형 TCAT 플래시 메모리 셀 스트링의 X, Y 방향에 대한 단면도들이며, 도 2는 이에 대한 전압(Vg)-전류(BL 전류) 특성 및 32 스트링의 셀들에 대한 문턱전압 산포를 도시한 그래프이다.
도 3은 전술한 논문에 개시된 이중 게이트 구조를 갖는 3차원 NAND 플래시 메모리 구조를 도시한 개념도이며, 도 4는 이에 대한 Id-Vg 특성 곡선을 도시한 그래프이다.
도 5는 본 발명의 바람직한 제1 실시예에 따른 셀 스트링을 도시한 단면도이다.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 셀 스트링에 대한 단면도와 이에 대한 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 셀 스트링을 도시한 단면도이다.
도 8은 본 발명에서 전술한 바람직한 구조에서 제3 실시예에 따른 셀 스트링에서의 전류(IBL: BL 전류)-전압(VCG: 선택된 WL의 제어전극에 인가된 전압) 특성 곡선을 나타낸 그래프이다.
도 9는 본 발명에서 전술한 바람직한 구조에서 본 발명의 제 3실시예에 따른 셀 스트링에 있어서 positive feedback을 이용한 읽기 메카니즘을 설명하기 위하여 도시한 에너지 밴드 다이어그램을 도시한 것이다.
도 10은 본 발명에서 전술한 바람직한 구조에서 읽기 방법을 설명하기 위하여 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다.
도 11은 본 발명의 제3 실시예에 따른 읽기 방법을 설명하기 위하여 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다.
도 12는 본 발명의 제3 실시예를 적용하여 전하 저장 노드에 저장된 서로 다른 전하 농도(Charge Concentration)에 따라, SiGe구조를 갖는 소자와 TCAT 구조를 갖는 셀 스트링에 대한 I-V 특성을 비교하여 도시한 그래프이다.
도 13은 제3 실시예에 따른 읽기 방법 이용하여, 본 발명의 일례인 Si 구조와 SiGe구조를 갖는 셀 스트링에 대한 I-V 특성을 비교하여 도시한 그래프이다.
도 14은 도 13의 각 단계, 즉 t2, t3, t4, t6, t7에서의 에너지 밴드 다이어그램들을 도시한 것이다.
도 15 및 도 16은 본 발명의 제3 실시예에 따른 읽기 방법에 있어서, 셀 스트링의 채널 일부를 초기 충전하는 단계의 유무에 따른 에너지 밴드 다이어그램 및 전계의 차이를 각각 도시한 그래프이다.
본 발명에 따른 셀 스트링은 채널이 형성되는 반도체 바디를 2 층 또는 그 이상으로 하되, 인접한 층은 에너지 밴드갭이 서로 다르게 구성하고, 양 단에 p형 반도체 영역과 n형 반도체 영역으로 구성되는 다이오드를 형성하여 turn-on 상태에서 전류를 크게 하고, 셀 스트링의 특정 셀 소자를 읽는데 있어 positive feedback이 일어나도록 각 셀 스트링 선택 소자, 선택된 셀 소자 및 선택되지 않은 셀 소자들에 독특한 전압을 인가하여, 선택된 소자의 특정 제어전극 전압에서 전류가 급격하게 증가되어 스위칭이 일어나도록 한다. 스위칭이 일어나는 전압의 산포는 기존 낸드 플래시에서의 문턱전압 산포에 비해 크게 줄어들어 우수한 refresh margin을 가지는 것을 특징으로 한다.
본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 구조 및 동작을 구체적으로 설명한다. 도 5는 본 발명의 바람직한 제1 실시예에 따른 셀 스트링을 도시한 단면도이다. 도 5에서는 본 발명의 일례로서 셀 스트링이 수직으로 형성된 경우를 도시하였으나, 상기 셀 스트링이 수평으로 형성되는 경우에도 본 발명의 소자 구조 및 동작방법이 적용된다.
도 5을 참조하면 본 실시예에 따른 셀 스트링은 반도체 기판위에 수직방향을 따라 셀 스트링이 형성된 것을 특징으로 한다. 일례로, 이 셀 스트링은 8개의 셀 소자, 셀 스트링의 양단에 2개의 선택소자(SD: Selection Device)로 구성되어 있다. 도 5에서 단면으로 도시된 구조는 원래 채널이 형성되는 반도체 바디(520)는 튜브형으로 구성되고, 아울러 관련된 게이트 절연막 스택(570)도 튜브형으로 형성되며, 이를 제어전극이 둘러싸도록 구성된 것인데, 분명하게 보이도록하기 위해 단면으로 도시하였다. 도 5를 참조하면, 본 실시예에 따른 셀 스트링(5)은 반도체 기판(500), 절연층(510), 반도체 바디(520), 제1 반도체 영역(530)과 제2 반도체 영역(540)으로 구성된 다이오드, 서로 전기적으로 절연된 다수 개의 제어 전극들(550-0, 550-1, .., 550-7), 상기 제어 전극들의 사이에 형성된 분리 절연층(560-0, 560-2, ..560-7), 제어 전극들과 반도체 바디의 사이에 형성된 게이트 절연막 스택(570)을 구비한다.
상기 다수 개의 제어 전극들의 양단에 각각 선택 소자 1 과 2(Selection Device-1, Selection Device-2 ; 'SD-1, SD-2')를 더 구비할 수 있으며, 상기 SD-1과 SD-2는 제어 전극들과 분리 절연층에 의해 전기적으로 분리된다.
일례로, 전술한 구성을 갖는 셀 스트링의 제어 전극들은 각각 워드 라인들과 연결되며, SD-1 및 SD-2는 각각 SL[1] 및 SL[2]와 연결되며, 제1 반도체 영역(530)은 비트 라인과 연결되며, 제2 반도체 영역(540)은 공통 소스 라인(Common Source Line; CSL)과 연결된다.
이하, 전술한 본 발명의 제1 실시예에 따른 각 구성 요소들에 대하여 구체적으로 설명한다.
상기 절연층(510)은 반도체 기판(500)의 표면에 수직 방향을 따라 일례로 둥글게 형성되며, 그 표면에 반도체 바디(520)가 형성된다.
반도체 바디(520)의 양측 단부에 각각 배치된 제1 반도체 영역(530) 및 제2 반도체 영역(540)으로 구성된 다이오드를 구비한다. 제1 반도체 영역과 제2 반도체 영역은 서로 반대 유형의 불순물로 도핑된다. 반도체 바디(520)는 적어도 2층(521, 522)으로 구성되며, 각 층은 서로 다른 에너지 밴드갭을 갖는 물질들로 구성되는 것이 바람직하다. 반도체 바디는 진성 반도체로 구성되거나 불순물이 저농도 도핑되도록 구성할 수 있다. 제1 및 제2 반도체 영역에 순방향 전압이 인가되고 WL 및 선택 소자에 적절한 전압이 인가되는 경우, 상기 튜브형의 반도체 바디를 통해 제1 및 제2 반도체 영역사이에 전류가 흐르게 되고, 결국 제1 반도체 영역과 연결된 비트 라인으로 흐르게 된다. 여기서, 필요에 따라 비트라인은 제2 반도체 영역에 연결될 수 있다.
상기와 같이 반도체 바디(520)가 2층으로 구성될 경우, 일례로 Si과 SiGe 층으로 구성될 수 있다. SiGe 층은 Si 층에 비해 전자와 정공의 이동도를 높일 수 있어 turn-on 전류를 증가시킬 수 있다. 게이트 절연막 스택(570)과 접촉하는 반도체 바디(520) 사이의 계면에 계면전하를 줄이기 위해 Si 층을 상기 게이트 절연막 스택과 접촉하도록 형성할 수 있다.
만약 반도체 바디의 한 층이 SiGe으로 구성되되 게이트 절연막 스택(570)과 절연층(510) 중 어느 것과 서로 맞닿는 경우, 일반적으로 SiGe 층과 절연막 사이의 계면 특성이 좋지 못한 문제점이 발생하며, 이러한 문제점은 향후 소자의 특성을 열화시키게 된다. 따라서, 이러한 문제점을 해결하기 위하여, SiGe 층과 절연막 사이에 얇은 Si 층을 추가로 더 구비하여 상기 반도체 바디(520)를 Si층/SiGe층/Si층으로 구성함으로써, 계면 특성을 향상시킬 수 있도록 하는 것이 바람직하다.
상기 반도체 바디는 비정질 실리콘을 증착하고 열처리 과정을 통해 폴리 실리콘으로 형성할 수 있다. 또한 비정질 실리콘과 비정질 SiGe을 증착시키거나 비정질 실리콘, 비정질 SiGe, 그리고 비정질 실리콘을 증착시켜 열처리함으로써 폴리 실리콘 또는 폴리 SiGe 층을 형성할 수 있다. 상기 비정질 박막(Si 또는 SiGe)이 튜브형으로 형성되되 어느 한 부분이 아래의 단결정 반도체 (예: 실리콘) 기판과 접촉되어 형성된 경우, 후속 열처리 과정을 조절하면 단결정 반도체와 접촉한 비정질 영역부터 결정립(grain)의 크기가 증가하거나 단결정으로 재성장(regrowth)하는 것이 가능할 수 있다.
제2 반도체 영역(540)은 반도체 바디(520)의 제2 단부가 접촉되는 반도체 기판(500)의 표면에 형성되며, 반도체 기판과 반대 유형의 불순물이 고농도 도핑된 것을 특징으로 한다. 제1 반도체 영역(530)은 반도체 바디(520)의 제2 단부와 대향되는 제1 단부에 형성되며, 제2 반도체 영역의 불순물과 반대 유형의 불순물이 고농도 도핑된 것을 특징으로 한다. 제1 및 제2 반도체 영역들은 예컨대 p+ 및 n+ 영역으로 구성하거나 그 반대인 n+ 및 p+ 영역으로 구성하여 다이오드를 형성한다.
따라서, 반도체 바디(520)의 양 단부에 배치된 다이오드에 순방향 전압이 인가되고 WL 및 선택 소자에 적절한 전압이 인가되면, 튜브형의 반도체 바디를 통해 제1 및 제2 반도체 영역 사이에 전류가 흐르게 되고, 제1 및 제2 반도체 영역은 다이오드(diode)로 동작한다.
튜브형 반도체 바디의 바깥 표면에 게이트 절연막 스택과 제어 전극이 형성되어 셀 소자를 구성하고, 이 셀 소자들이 셀 스트링 방향으로 일렬로 연결되되 제어전극이 전기적으로 격리되게 연결되도록 하여 셀 스트링을 구성한다. 일례로, 셀 소자의 제어 전극은 워드 라인(WL)에 연결되며, 제1 반도체 영역은 비트라인(BL)에 연결되어, 워드 라인이 적층된 구조의 셀 스트링을 구성하게 된다. 제2 반도체 영역은 CSL에 연결된다.
본 실시예에 따른 셀 스트링 있어서, 도 5에 도시된 것은 본 발명의 일례를 보이기 위해 준비한 것으로, 절연층을 원기둥 형태로 구성하고 반도체 바디가 절연층의 외주면을 둘러싸는 형태로 구성될 수 있다. 또한, 본 발명의 도면에 도시되지는 않았지만, 본 발명에서와 같이 적어도 2층의 서로 다른 밴드갭을 갖는 반도체 물질을 바디로 구성하여 다양한 수직형 및 수평형 낸드 플래시 메모리의 셀 스트링에 적용할 수 있다. 한편, 도 7에 도시된 제2 실시예와 같이, SOI 기판위에 채널이 수평방향을 따라 형성된 셀 스트링을 구성할 수도 있다. 도3에 도시된 것과 같이 반도체 바디가 수평으로 형성되어 구성된 3차원 낸드 플래시 메모리에도 본 발명의 반도체 바디 구조가 적용될 수 있다. 도 7에 도시된 제2 실시예에 있어서, 상기 제어 전극은 단일-게이트(single-gate) 구조로 형성되거나 이중 또는 삼중 게이트 구조로 형성되거나, GAA(Gate All Around) 구조로 형성될 수 있다.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 셀 스트링에 대한 단면도와 이에 대한 회로도이다. 도 6을 참조하면, 셀 스트링은 8개의 셀 소자로 구성되고, 각 셀 소자의 제어 전극은 워드라인(WL)에 연결되며, 셀 스트링을 선택하기 위한 선택 소자인 SD-1 와 SD-2가 구비되고, 이들 각각은 SL[1] 및 SL[2]에 연결된다. 일례로, 다이오드를 구성하는 n+ 영역인 제1 반도체 영역은 비트라인(BL)에 연결되고, p+ 영역인 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된다.
도 7은 본 발명의 제2 실시예에 따른 셀 스트링을 도시한 단면도이다. 도 7을 참조하면, 본 발명의 제2 실시예에 따른 셀 스트링은 SOI 기판위에 채널이 수평 방향을 따라 형성된 것을 특징으로 한다. 제2 실시예에 따른 셀 스트링은 제1 실시예에 따른 셀 스트링과 채널의 방향만이 상이할 뿐, 구성요소는 동일한 구조로 이루어지며, 셀 스트링의 동작도 동일하다.
도 8은 전술한 구조를 갖는 본 발명의 실시예들에 따른 셀 스트링에서의 전류(IBL)-전압(VCG) 특성 곡선을 나타낸 그래프이다. 도 8을 참조하면, 전압이 인가되면 급격하게 on-current가 흐르게 되어, turn-off 상태에서 turn-on 상태로 급격하게 변하게 된다. 이러한 현상은 본 발명에 따른 플래시 메모리 셀 스트링의 동작에서 positive feedback에 의해 발생하게 된다. 도 9를 참조하여, 이를 보다 구체적으로 설명한다.
도 9는 본 발명의 바람직한 실시예에 따른 read 및 verify 동작에서 positive feedback을 이용한 읽기 메카니즘을 설명하기 위하여 도시한 에너지 밴드 다이어그램이다. 이하, 도 9를 참조하여, 선택된 워드라인 셀(WL[k] cell, 여기서 k=6)은 WL6이며, WL6에 저장된 정보를 읽는 과정을 설명한다.
도 9를 참조하면, x 축은 반도체 바디의 수직방향으로의 위치이며 y축은 해당 위치에 대한 에너지 레벨을 나타낸다. 먼저, turn-off 상태에서는, 굵은 실선으로 표시된 바와 같이 전자 및 정공이 높은 장벽으로 인해 흐를 수 없게 된다. 하지만, ①과 같이 채널이 플로팅된 WL[k-1] (=WL[5]) 셀(cell)의 채널로 일정한 전자가 공급되면 ②와 같이 플로팅된 채널의 포텐셜이 증가하게 된다. 이로 인해, ③과 같이 WL[5] 셀의 플로팅된 채널 전위 장벽(potential barrier)이 감소하게 되어 정공이 선택된 WL[6] 셀의 채널로 확산된다. 이렇게 공급된 정공은 다시 ④와 같이 선택된 WL[6] 셀의 채널 포텐셜(전자에 대한 전위장벽)을 감소시켜 WL[5]의 플로팅된 채널로 넘어오는 전자의 수를 급격하게 증가시키게 된다. 따라서, ① -> ② -> ③ -> ④로 이루어지는 positive feedback에 의해 전류가 급격하게 증가되어 아주 가파른 기울기로 turn-off 상태에서 turn-on 상태가 된다.
< 읽기 방법 >
본 발명의 제3 실시예는 본 발명의 제1 실시예 및 제2 실시예에 따른 전술한 구조를 갖는 셀 스트링에서의 임의의 셀에 대한 읽기 방법에 관한 것으로서, 수직에 가까운 기울기를 갖는 스위칭 특성을 갖는 것을 특징으로 한다.
본 발명의 제3 실시예에 따른 셀 스트링에 대한 읽기 방법은, 초기 충전 단계(pre-charging step) 및 읽기 단계(read step)을 구비한다. 여기서 초기 충전 단계는 없어도 가능하나, 있는 것이 내구성 측면에서 바람직하다. 본 발명의 읽기 방법은 통상의 읽기 동작을 의미하거나, 프로그램이나 이레이져 후 verify 동작을 의미한다.
이하, 도 11 내지 도 16를 참조하여, 본 실시예에 따른 읽기 방법에 대하여 구체적으로 설명한다. 도 11은 본 발명의 제3 실시예에 따른 읽기 방법을 설명하기 위하여 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다. 도 14는 도 11의 각 단계, 즉 t2, t3, t4, t6, t7 에서의 에너지 밴드 다이어그램들을 도시한 것이다.
도 11 및 도 14을 참조하면, 본 발명에 따른 전술한 구조를 갖는 셀 스트링에서의 읽기 방법은 선택된 워드라인 셀(WL[k])을 읽기 위하여 초기 충전 단계 및 읽기 단계를 구비한다. 여기서 하나의 셀 스트링은 n 개의 WL (WL[0] ~ WL[n-1])과 2 개의 선택 소자를 포함한다.
상기 초기 충전 단계는, 스트링 선택 라인인 SL[1] 및 SL[2]에 각각 VSL 및 -VSL을 인가하고, 선택된 워드라인 셀(WL[k]) 및 선택된 워드라인 셀(WL[k])의 상위 워드라인 셀들(Upper WLs), 선택된 워드라인 셀(WL[k])의 인접한 하위 워드라인 셀(WL[k-1])에 양의 패스 전압(Vpass)을 인가하고, WL[k-1]을 제외한 하위 워드라인 셀들(Lower WLs)에 음의 패스 전압(-Vpass)을 인가하여, 비트라인 및 CSL로부터 전자와 정공을 채널에 공급한다. 즉, 도 14의 (a)에 도시된 바와 같이, t1~t2에서, SL[1]과 WL[n-1] ~ WL[k-1] (일례로 도 6에서는 n=8, k=6)까지의 상위 워드라인에 양의 패스 전압을 인가하여 비트라인으로부터 전자를 스트링의 채널에 공급해주고, SL[2]과 WL[k-2] ~ WL[0]까지의 워드라인에 음의 패스 전압을 인가하여 CSL로부터 정공을 스트링의 채널에 공급해준다. 상기와 같이 전압을 인가하는 것이 바람직하다. 그 외 WL[n-1]에서 WL[k-2] 또는 WL[k-3]까지도 양의 패스 전압을 인가하여 동작시킬 수 있다. 양의 패스 전압을 인가하는 WL 숫자가 증가할수록 스트링 내의 채널에서 정공이 확산해야 하는 길이가 길어질 수 있다.
상기 읽기 단계를 도 14를 참조하여 각 단계별로 보다 구체적으로 살펴보면 다음과 같다. 먼저, 도 14의 (b)에 도시된 바와 같이, t2 ~ t3에 있어서, CSL 노드를 충전시키기 위해 SL[1]와 WL[k]에 각각 turn-off 전압 및 Vverify 보다 작은 전압(예: 0 V)을 인가한다. 다음, 도 14의 (c)에 도시된 바와 같이, t3 ~ t4 에 있어서, CSL 노드 및 선택되지 않은 BL에 Vcc 만큼 충전시켜 전류가 흐르지 않게 한다. 이 경우는 even과 odd BL을 나누어 읽을 때 유용하게 적용될 수 있다. 만약 all BL 센싱을 수행할 경우에는 선택된 BL과 선택되지 않은 BL을 구분할 필요가 없다. 다음, 도 14의 (d)에 도시된 바와 같이, t5 ~ t6 에 있어서, 선택된 워드라인에 읽기 전압(Vverify)를 인가한다. 다음, 도 14의 (e)에 도시된 바와 같이, t6 ~ t7에 있어서, SL[1]에 turn-on 전압을 인가하고 읽기동작(verify)을 시작한다.
한편, 도 15 및 도 16는 본 발명의 제3 실시예에 따른 읽기 방법에 있어서, 초기 충전 단계의 유무에 따른 에너지 밴드 다이어그램 및 전계의 차이를 각각 도시한 그래프이다.
본 발명의 제3 실시예에 따른 셀 스트링에 대한 읽기 방법은, 전술한 바와 같이, 초기 충전 단계(pre-charging step) 및 읽기 단계(read step)을 구비하나, 초기 충전 단계는 선택적으로 실행할 수 있다. 만약 초기 충전 단계를 넣지 않는 경우 패스 셀 (여기서 WL[5])의 채널 퍼텐셜이 패스 전압에 의해 부스팅(boosting)이 되어 높은 전계(electric field)를 발생시키게 된다. 이로 인해, hot carrier가 발생하여 상기 패스 셀과 주변 패스 셀들이 열화될 수 있다. 하지만, 도 16에 도시된 바와 같이, 읽기 동작에서 초기 충전 단계를 통해 채널에 전자와 정공을 공급해줌으로써, 패스 셀 WL[5]의 채널 퍼텐셜이 패스 전압에 의해 부스팅이 되지 않을 뿐만 아니라 전계도 급격하게 줄어들게 된다. 또한, 도 10에 도시된 방법을 이용해 본 발명에 따른 소자구조를 갖는 셀 스트링에서 임의의 셀을 읽을 경우, 채널이 형성되는 바디 및 계면에서의 트랩, 다결정 구조의 반도체 바디에서의 짧은 캐리어 수명시간(lifetime) 등으로 인해 스위칭 특성이 저하되어 turn-on전압의 산포가 증가하고 refresh margin이 줄어들게 된다. 하지만, 본 발명에 따른 소자구조에서 제3 실시예에 따른 셀 스트링에 대한 읽기 방법을 이용할 경우, 도 12에서 도시한 바와 같이 매우 우수한 스위칭 특성을 가지게 되어 소자 특성이 향상된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 플래시 메모리 셀 스트링 및 동작방법은 메모리 분야에 널리 사용될 수 있다.
5 : 플래시 메모리 소자
500 : 반도체 기판
510 : 절연층
520 : 반도체 바디
530 : 제1 도핑영역
540 : 제2 도핑영역
550 : 셀 스트링
560 : 분리 절연층
571 : 블록킹 절연막
572 : 전하 저장 노드
573 : 투과(tunneling) 절연막

Claims (16)

  1. 절연층 표면에 형성된 반도체 바디;
    상기 반도체 바디의 양단에 각각 형성되되 서로 다른 유형의 불순물로 도핑되어 형성된 제1 반도체 영역과 제2 반도체 영역;
    서로 이격 배치되어 전기적으로 분리된 2개 이상의 제어전극; 및
    상기 반도체 바디와 상기 제어전극 사이에 형성된 게이트 절연막 스택;
    을 구비하고, 상기 제1 반도체 영역과 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역의 사이에 있는 반도체 바디는 다이오드를 구성하며, 상기 반도체 바디는 적어도 2층으로 구성되되 인접한 층 사이에는 에너지 밴드갭이 서로 다른 것을 특징으로 하는 셀 스트링.
  2. 제1항에 있어서, 상기 반도체 바디는 진성 반도체로 구성되거나 불순물이 도핑된 것을 특징으로 하며,
    상기 제1 반도체 영역과 제2 반도체 영역은 반도체 바디보다 높은 농도로 도핑된 것을 특징으로 하는 셀 스트링.
  3. 제1항에 있어서, 상기 게이트 절연막 스택은,
    상기 반도체 바디의 표면으로부터 순차적으로 적층된 터널링 절연막, 전하 저장 노드, 블록킹 절연막으로 구성되는 것을 특징으로 하는 셀 스트링.
  4. 제1항에 있어서, 상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층 및 절연층에 인접한 제2층으로 구성되고,
    상기 제1층은 밴드갭이 제2층에 비해 큰 물질로 구성되며,
    상기 제2층은 밴드갭이 제1층에 비해 작은 물질로 구성된 것을 특징으로 하는 셀 스트링.
  5. 제1항에 있어서, 상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층, 절연층에 인접한 제3층 및 제1층과 제3층의 사이에 형성된 제2층으로 구성되고,
    상기 제1층 및 제3층은 밴드갭이 제2층에 비해 큰 물질로 구성되며,
    상기 제2층은 밴드갭이 제1층 및 제3층에 비해 작은 물질로 구성된 것을 특징으로 하는 셀 스트링.
  6. 제1항에 있어서, 상기 둘 이상의 제어 전극들 중 양단에 위치한 제어 전극은 셀 스트링의 선택을 위한 선택 라인 1(SL[1]:String Selection Line 1) 및 선택 라인 2(SL[2]:Selection Line 2)와 연결된 것을 특징으로 하는 셀 스트링.
  7. 제1항에 있어서, 상기 반도체 바디, 절연층, 게이트 절연막 스택은 반도체 기판의 표면과 수평인 방향을 따라 배치되며,
    상기 제어 전극들은 반도체 기판의 표면과 수직인 방향을 따라 배치되되 서로 전기적으로 격리되게 형성되며,
    상기 제어 전극은 단일-게이트(single-gate) 구조로 형성되거나 이중 또는 삼중 게이트 구조로 형성되거나, GAA(Gate All Around) 구조로 형성되는 것을 특징으로 하는 셀 스트링.
  8. 제1항에 있어서, 상기 반도체 바디, 절연층, 게이트 절연막 스택은 반도체 기판의 표면과 수직인 방향을 따라 배치되어 반도체 바디의 일 단부는 반도체 기판위에 배치된 것을 특징으로 하며,
    상기 제어 전극들은 반도체 기판의 표면과 수평인 방향을 따라 배치되되 서로 전기적으로 격리되게 형성되며,
    상기 제1 반도체 영역 및 제2 반도체 영역 중 하나는 반도체 기판의 표면에 형성된 것을 특징으로 하는 셀 스트링.
  9. 제8항에 있어서, 상기 절연층은 반도체 기판위에 원통형으로 구성되고,
    상기 반도체 바디는 상기 절연층의 외주면을 감싸는 형태로 구성되며,
    상기 게이트 절연막 스택 및 제어 전극은 상기 반도체 바디의 외주면에 순차적으로 형성된 것을 특징으로 하는 셀 스트링.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서,
    셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서,
    (r1) 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[n-1]에서 적어도 WL[k-1]까지 전압을 인가하고, 나머지 WL에 반대 극성의 전압을 인가하는 단계;를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  11. 제10항에 있어서, 상기 (r1) 단계는 비트라인에 연결된 SL[1]에 상기 워드 라인 (WL[n-1] ~ WL[k-1])에 인가한 전압과 같은 극성의 전압을 인가하고, 상기 CSL에 연결된 SL[2]에는 상기 WL[n-1] ~ WL[k-1]에 인가된 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 같은 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  12. 제10항에 있어서, 상기 (r1) 단계 이후에, (r2) 상기 SL[1]은 trun-off되고 선택된 워드라인 (WL[k])의 전압은 읽기 전압(Vverify)보다 크기가 작은 전압을 인가하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  13. 제12항에 있어서, 상기 (r2) 단계 이후에, (r3) 상기 CSL에 전압을 인가하여 후속 단계에서 선택된 스트링에 전류가 흐를 수 있도록 하고, 선택되지 않은 비트라인에 상기 CSL에 인가된 전압을 인가하여 후속 읽기 동작에서 전류가 흐르지 않도록 하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  14. 제13항에 있어서, 상기 (r3) 단계 이후에, (r4) 상기 SL[1]에 연결된 선택소자가 turn-on될 수 있도록 전압을 인가하고, 상기 선택된 워드 라인 (WL[k])에 읽기 전압(Vverify)을 인가하는 단계를 더 구비하되 SL[1]이나 WL[k]에 인가되는 전압이 동시에 인가되거나 서로 순서를 바꾸어 인가되는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  15. 제13항에 있어서, All BL 센싱을 수행할 경우, 상기 (r3)에서 CSL에 전압을 인가하고, 선택된 page의 모든 비트라인에 상기 CSL에 인가된 전압보다 크기가 작은 전압을 인가하여 이후 읽기 전압을 인가하는 단계에서 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  16. 제1항 내지 제9항 중 어느 한 항에 따른 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서,
    셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서,
    (m1) 상기 스트링에서 선택된 워드 라인 (WL[k])을 제외한 모든 워드 라인에 같은 극성의 전압을 인가하고, SL[1]이나 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 전압을 인가하고, 모든 비트 라인 및 CSL에 같은 전압을 인가하는 단계;
    (m2) CSL 및 선택되지 않은 비트 라인에 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;
    를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.



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