JP2008077768A5 - - Google Patents

Claims (10)

1. マトリクス状に配置されたスタティック型メモリセルと、
   上記メモリセルから読み出されたデータを伝達するリードビットラインと、
   上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
   半導体記憶装置の外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
   上記リードビットライン、または上記入力データラインの何れか一方のデータを選択し、上記ライトビットラインに伝達するセレクタと、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   上記リードビットラインは複数本設けられ、そのうちの少なくとも１本が、上記セレクタに接続されていることを特徴とする半導体記憶装置。
3. 請求項２の半導体記憶装置であって、
   上記メモリセルは、各リードビットラインに接続される複数のセル出力トランジスタを有し、
   セレクタに接続されているリードビットラインに接続されるセル出力トランジスタは、他のリードビットラインに接続されるセル出力トランジスタよりもサイズが小さいことを特徴とする半導体記憶装置。
4. 請求項２の半導体記憶装置であって、
   ｍ本（ｍは自然数）の上記リードビットラインと、
   ｎ本（ｎは自然数）の上記ライトビットラインと、
   ｎ本の上記入力データラインと、
   ｎ個の上記セレクタと、
   を有し、
   上記ｍ本のリードビットラインのうちのｎ本が、それぞれ上記セレクタに接続されていることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置であって、
   上記セレクタは、アドレス信号の少なくとも一部に基づいて上記リードビットライン、または上記入力データラインの何れか一方のデータを選択することを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置であって、
   上記セレクタは、半導体記憶装置の外部から入力される書き込み制御信号に基づいて上記リードビットライン、または上記入力データラインの何れか一方のデータを選択することを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置であって、
   さらに、入力された信号を保持する保持回路を備え、
   上記リードビットラインから上記セレクタに入力される信号、または上記セレクタから上記ライトビットラインに出力される信号が所定のタイミングで保持されることを特徴とする半導体記憶装置。
8. 請求項７の半導体記憶装置であって、
   上記保持回路に保持される信号は、ライトサイクルの場合にだけ、更新されることを特徴とする半導体記憶装置。
9. 請求項１の半導体記憶装置であって、
   上記セレクタは、上記リードビットライン、上記入力データライン、および上記ライトビットラインに接続されている
   ことを特徴とする半導体記憶装置。
10. 請求項９の半導体記憶装置であって、
    上記セレクタは、上記入力データライン、または上記リードビットラインの何れか一方を選択して、上記ライトビットラインに接続する
    ことを特徴とする半導体記憶装置。