TWI537976B - 多埠記憶體及操作 - Google Patents

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丹 史金納
Ｊ 湯瑪斯 帕洛斯基
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美光科技公司
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Description

多埠記憶體及操作
本發明一般而言係關於半導體記憶體，且特定而言，在一個或多個實施例中，本發明係關於多埠記憶體及其操作。
多埠記憶體係具有控制該記憶體之若干個區域(例如，子部分或庫)之一個或多個獨立實體或邏輯介面之一記憶體。每一實體介面包括控制該記憶體操作且傳輸來往於該記憶體之資料之一控制機制，例如用於接收命令及位址信號之一控制匯流排及用於傳送資料信號之一資料匯流排。多埠記憶體因其能夠藉由獨立地控制該記憶體之單獨區域以減小記憶體操作之功率及延時之能力而令人感興趣。
非揮發性記憶體係一重要形式之半導體記憶體。非揮發性記憶體通常在不施加電力之情況下保持其資料值達某一延長週期。快閃記憶體裝置係已發展成用於一寬範圍之電子應用之一流行記憶體源之一個特定種類之非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。藉由對一電荷儲存節點(例如，一浮動閘極或電荷阱)之程式化或其他物理現象(例如，相變或極化)達成的單元之臨限電壓之改變確定每一單元之資料值。藉由界定兩個或更多個臨限電壓範圍以對應於個別資料值，可在每一單元上儲存一個或多個資訊位元。
另一重要形式之半導體記憶體包括揮發性記憶體，諸如動態隨 機存取記憶體(DRAM)。揮發性記憶體通常係在針對資料輸入及資料輸出兩者皆期望對記憶體陣列之快速存取時使用。揮發性記憶體(諸如DRAM)通常具有比諸多非揮發性記憶體快數倍之存取，但需要週期性再新來避免丟失其資料值。
半導體記憶體之常見用途包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、媒介、無線裝置、行動電話及可抽換式記憶體模組，且快閃記憶體之用途仍在繼續擴展。隨著記憶體之應用及需求之擴展，靈活性變得越來越合意。
由於上文所陳述之原因，且由於熟習此項技術者在閱讀及理解本說明書之後將明瞭之其他原因，在此項技術中需要替代多埠記憶體及其操作。
100‧‧‧多埠記憶體
102‧‧‧處理器
106‧‧‧控制電路
1040-1043‧‧‧埠
108‧‧‧記憶體區域
110‧‧‧內部控制匯流排
112‧‧‧內部資料匯流排
1140-1143‧‧‧外部控制匯流排
1160-1163‧‧‧外部資料匯流排
200A‧‧‧記憶體
200B‧‧‧記憶體
200C‧‧‧記憶體
200D‧‧‧記憶體
200E‧‧‧記憶體
202A‧‧‧處理器
202B‧‧‧處理器
202C‧‧‧處理器
202D‧‧‧處理器
202E‧‧‧處理器
2040-2043‧‧‧埠
206‧‧‧控制電路
208‧‧‧記憶體區域
210‧‧‧內部控制匯流排
212‧‧‧內部資料匯流排
2140-2143‧‧‧外部控制匯流排
2160-2163‧‧‧外部資料匯流排
21801/21812/21823‧‧‧埠間控制匯流排
220‧‧‧開關
圖1係耦合至作為一電子系統之部分之一處理器之一先前技術多埠記憶體之一簡化方塊圖；圖2A至2E各自係根據本發明之實施例耦合至作為一電子系統之部分之一處理器之一多埠記憶體之一簡化方塊圖；及圖3係根據本發明之一實施例操作一多埠記憶體之一方法之一流程圖。
於本發明實施例之以下詳細說明中，參照形成本發明一部分且其中以圖解說明方式顯示其中可實踐實施例之具體實施例之隨附圖式。本文充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明，且應理解，亦可利用其他實施例且可在不背離本發明之範疇之情況下做出過程、電或機械改變。因此，不應以限制意義來理解以下詳細說明。
圖1係與作為一電子系統之部分之一處理器102通信(例如，耦合 至一處理器102)之一先前技術多埠記憶體100之一簡化方塊圖。電子系統之某些實例包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、載具、無線裝置、蜂巢式電話及類似物。處理器102可係一記憶體控制器或其他外部處理器。
記憶體100包括兩個或更多個埠104。對於此實例，繪示了四個埠1040至1043。每一埠104經組態以接納一對應外部控制匯流排114及外部資料匯流排116。雖然被繪示為一單個處理器，但處理器102可由各自耦合至埠104中之一者或多者之兩個或更多個處理器表示。類似地，每一處理器102可與多於一個記憶體100通信。記憶體100之埠104跨越其等之各別外部控制匯流排114接收命令(呈命令信號之形式)及位址(呈位址信號之形式)。外部控制匯流排114可包括用於以串列或並行方式接收命令及位址之一個或多個線路。
記憶體100之埠104跨越其等之各別外部資料匯流排116發送或接收資料(呈資料信號之形式)。外部資料匯流排116可包括用於以串列或並行方式發送或接收資料之一個或多個線路。每一線路，無論是外部控制匯流排114還是外部資料匯流排116，皆載送一單個值。舉例而言，可在具有32個線路之一外部控制匯流排114上將一32位元命令並行地載送至記憶體100。作為另一實例，可在具有128個線路之一外部資料匯流排116上將一128位元資料字並行地載送至記憶體100或自記憶體100並行地載送。一線路可表示一個或多個實體連接。舉例而言，使用單端通信，可將一線路表示為一單個實體連接，而使用差分通信，可將一線路表示為兩個實體連接，其中一個實體連接載送所期望值且另一實體連接載送該所期望值之一補數。
每一埠104皆包括控制電路106。控制電路106回應於在其外部控制匯流排114處接收之命令及位址而控制對其埠104之一個或多個記憶體區域108之存取。舉例而言，記憶體區域108可表示記憶體單元庫。 記憶體區域108可包括揮發性或非揮發性記憶體單元。一內部控制匯流排110耦合於控制電路106與其記憶體區域108之間以將命令自控制電路106傳送至其記憶體區域108。一內部資料匯流排112耦合於其記憶體區域108與外部資料匯流排116之間以在其記憶體區域108與其外部資料匯流排116之間傳送資料。
本發明之實施例與圖1之多埠記憶體之不同在於包括在本文中稱作一埠間控制匯流排之一額外控制匯流排以將在一個埠處接收之命令(及相關聯位址，若適用)傳遞至一個或多個額外埠。此多埠記憶體具有個別埠，該等個別埠可經組態以對自一外部控制匯流排(亦即，自一外部裝置)接收之一命令或對自一埠間控制匯流排(亦即，自另一埠)接收之一命令作出回應。此促進埠之各種組合以使記憶體之頻寬或延時變化，從而准許根據不同應用修整記憶體之效能特性。使用具有一128位元內部資料匯流排之一4埠記憶體作為一實例，藉由將一埠之控制電路選擇性地組態為對自一外部控制匯流排接收之一命令或對自一埠間控制匯流排接收之一命令作出回應，此記憶體可顯現為各自具有一128位元內部資料匯流排之一4埠記憶體、各自具有一256位元內部資料匯流排之一2埠記憶體、具有一512位元內部資料匯流排之一單埠記憶體及更多。以此方式，可在具有不同效能要求之各種應用中使用一單個所製作之部分。
圖2A至2E各自係根據本發明之實施例耦合至作為一電子系統之部分之一處理器202之一多埠記憶體200之一簡化方塊圖。電子系統之某些實例包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、載具、無線裝置、蜂巢式電話及類似物。處理器202可係一記憶體控制器或其他外部處理器。
圖2A至圖2E共享諸多共同特徵。每一記憶體200包括兩個或更多個埠204。對於此等實例，繪示四個埠2040至2043。然而，在各個實 施例中可包括更少或額外埠204。每一埠204經組態以接納來自處理器202之一對應外部控制匯流排214及外部資料匯流排216，但某些實施例在耦合至一處理器202時並不使用一個或多個控制匯流排214。亦即，雖然每一埠204可耦合至一外部控制匯流排214，但其不必如此。雖然被繪示為一單個處理器，但處理器202可由各自耦合至埠204中之一者或多者之兩個或更多個處理器表示。類似地，處理器202可耦合至多於一個記憶體200。
記憶體200之埠204跨越其等之各別外部控制匯流排214(亦即，自一外部裝置)接收命令(呈命令信號之形式)及位址(呈位址信號之形式)。外部控制匯流排214可包括用於以串列或並行方式接收命令及位址之一個或多個線路。記憶體200之埠204跨越其等之各別外部資料匯流排216發送或接收資料(呈資料信號之形式)。外部資料匯流排216可包括用於以串列或並行方式發送或接收資料之一個或多個線路。每一線路，無論是外部控制匯流排214還是外部資料匯流排216，皆載送一單個值。舉例而言，可在具有32個線路之一外部控制匯流排214上將一32位元命令並行地載送至記憶體200。作為另一實例，可在具有128個線路之一外部資料匯流排216上將一128位元資料字並行地載送至記憶體200或自記憶體200並行地載送。作為另一實例，可在外部控制匯流排214之一單個線路上將一32位元命令串列地載送至記憶體200，其中該命令之一個值在某一串列協定之每一時間間隔內到達，且接收完整命令花費32個此時間間隔。一線路可表示一個或多個實體連接。舉例而言，使用單端通信，可將一線路表示為一單個實體連接，而使用差分通信，可將一線路表示為兩個實體連接，其中一個實體連接載送所期望值且另一個實體連接載送該所期望值之一補數。
每一埠204皆包括控制電路206。控制電路206回應於在其外部控制匯流排214處接收之命令(包括位址，若適合於該命令)而控制對其 埠204之一個或多個記憶體區域208之存取。舉例而言，記憶體區域208可表示記憶體單元庫。記憶體區域208可包括揮發性或非揮發性記憶體單元，且可包括各種架構。記憶體之性質及架構對本發明而言並不關鍵，乃因每一記憶體皆可如本文中所闡述的那樣來操作。雖然針對每一埠204繪示兩個記憶體區域208，但可使用更少或額外記憶體區域208。一內部控制匯流排210耦合於控制電路206與其記憶體區域208之間以將命令自控制電路206傳送至其記憶體區域208。一內部資料匯流排212耦合於其記憶體區域208與外部資料匯流排216之間以在其記憶體區域208與其外部資料匯流排216之間傳送資料，亦即，傳送來往於一外部裝置之資料值。
雖然在圖2A至2E中繪示記憶體區域208在實體上位於其等之埠204中，但其等在記憶體200內之實體位置並不關鍵。如本文中所用，若一記憶體區域208之存取係由一埠204之控制電路206控制且其資料I/O係耦合至彼埠204之內部資料匯流排212，則該記憶體區域208係彼埠204之一組件。
每一記憶體200進一步包括耦合於埠204中之至少兩者之控制電路206之間的至少一個埠間控制匯流排218。每一埠間控制匯流排218經組態以允許將在一個埠204之控制電路206處接收之命令信號傳遞至一個或多個其他埠204之控制電路206。注意，若該命令(例如，一讀取命令或一寫入命令)與指向一個或多個目標記憶體區域或彼等記憶體區域之某一部分之一位址相關聯，則如本文中所用，傳遞一命令將表示亦傳遞該相關聯位址，乃因其被視為該命令之部分。耦合至一埠間控制匯流排218且經組態以自一外部控制匯流排214接收命令之每一控制電路206進一步經組態以選擇對哪一個控制匯流排作出回應。舉例而言，可在製作(硬程式化)期間或藉由使用者命令(動態)設定一暫存器、熔絲、反熔絲、接合線選項、製造金屬層或其他控制機構，以 指示控制電路206是將對自一外部控制匯流排214接收之命令還是將對自一埠間控制匯流排218接收之命令作出回應。舉例而言，一單位元暫存器可指示是將對自一外部控制匯流排214接收之命令還是將對自一埠間控制匯流排218接收之命令作出回應。對於另一實例，若一控制電路206耦合至兩個埠間控制匯流排，則一兩位元暫存器可指示是對自一外部控制匯流排214接收之命令、對自一第一埠間控制匯流排218接收之命令還是對自一第二埠間控制匯流排218接收之命令作出回應。以此方式，可基於一記憶體200意欲用於之應用來選擇記憶體200之埠204之數目。
對於某些實施例，耦合至一埠間控制匯流排218且經組態以自一外部控制匯流排214接收命令之每一控制電路206進一步經組態以選擇是否將自其外部控制匯流排214接收之命令轉發至埠間控制匯流排218中之一者。同樣，可在製作期間或藉由使用者命令設定一暫存器、熔絲、反熔絲、接合線選項、製造金屬層或其他控制機構，以指示控制電路206是否將驅動埠間控制匯流排218中之一者或多者。舉例而言，若一控制電路206耦合至兩個埠間控制匯流排218，則一兩位元暫存器可指示是將其命令轉發至一第一埠間控制匯流排218、一第二埠間控制匯流排218還是不轉發至任一埠間控制匯流排218。如下文將更詳細地闡述，藉由選擇一控制電路206是對一外部控制匯流排214還是對一埠間控制匯流排218作出回應，具有N個埠204之記憶體200之各個實施例可好像其等係具有1至N個埠204之一記憶體似地操作。
圖2A係根據本發明之一實施例耦合至一處理器202A之一記憶體200A之一簡化方塊圖。在圖2A之實施例中，一埠間控制匯流排218耦合於每一控制電路206之間。舉例而言，一埠間控制匯流排218耦合至每一對埠2040/2041、2041/2042及2042/2043之控制電路206。此實例性實施例繪示一外部控制匯流排214及一外部資料匯流排216自處理器 202A耦合至每一埠204。此一實施例可提供其中埠204之控制電路206可經選擇性地組態以對其等之埠間控制匯流排218作出回應並驅動該等埠間控制匯流排(例如，藉由對一個或多個可重設暫存器或其他控制機構之程式化)之各種組態。舉例而言，記憶體200A(對於該實例採用四個埠204及n位元外部資料匯流排216)可經組態以模仿輸出一4n位元資料字之一單埠記憶體；輸出兩個2n位元資料字或一n位元資料字及一3n位元資料字之一兩埠記憶體；輸出一2n位元資料字及兩個n位元資料字之一三埠記憶體；或輸出四個n位元資料字之一四埠記憶體。
作為一個實例，藉由組態埠2040之控制電路206以對自外部控制匯流排2140接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21801，圖2A之記憶體200A可經組態以展示出圖2B之記憶體200B之行為。埠2041之控制電路206經組態以對自埠間控制匯流排21801接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21812。埠2042之控制電路206將經組態以對自埠間控制匯流排21812接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21823。埠2043之控制電路206將經組態以對自埠間控制匯流排21823接收之命令作出回應。每一埠204經由其各別外部資料匯流排216並行地提供其資料輸出及接收其資料輸入。
作為另一實例，藉由組態埠2040之控制電路206以對自外部控制匯流排2140接收之命令作出回應而不將彼等命令傳遞至埠間控制匯流排21801，圖2A之記憶體200A可經組態以展示出圖2C之記憶體200C之行為。埠2041之控制電路206將經組態以對自外部控制匯流排2141接收之命令作出回應而不將彼等命令傳遞至埠間控制匯流排21812。埠2042之控制電路206將經組態以對自外部控制匯流排2142接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21823。應將埠2043之控 制電路206組態為對自埠間控制匯流排21823接收之命令作出回應。每一埠2042及埠2043經由其各別外部資料匯流排216並行地提供其資料輸出及接收其資料輸入。使用此等實例作為一指引，可構想出其他組態。
圖2B係根據本發明之一實施例耦合至一處理器202B之一記憶體200B之一簡化方塊圖。在圖2B之實施例中，一埠間控制匯流排218耦合於各對控制電路206之間。此實例性實施例繪示一外部資料匯流排216自處理器202B耦合至每一埠204，但一單個外部控制匯流排2140僅耦合至埠2040。埠2040之控制電路206經組態以對自外部控制匯流排2140接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21801。埠2041之控制電路206經組態以對自埠間控制匯流排21801接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21812。埠2042之控制電路206經組態以對自埠間控制匯流排21812接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21823。埠2043之控制電路206經組態以對自埠間控制匯流排21823接收之命令作出回應。每一埠204經由其各別外部資料匯流排216並行地提供其資料輸出及接收其資料輸入。此一實施例(對於該實例採用四個埠204及n位元外部資料匯流排216)模仿輸出一4n位元資料字(亦即，一4-寬埠)之一單埠記憶體之行為。
對於另一實施例，可由耦合至每一控制電路206之一單個埠間控制匯流排218替換埠間控制匯流排21801、21812及21823(參見，例如圖2E之在無開關220之情況下之埠間控制匯流排218)。在此實施例中，將無需組態埠2041至2043之控制電路206來轉發其等之命令。舉例而言，每一控制電路206可經組態以僅在一所接收之命令係自一外部控制匯流排214接收之情況下轉發該命令。
圖2C係根據本發明之一實施例耦合至一處理器202C之一記憶體200C之一簡化方塊圖。在圖2C之實施例中，一埠間控制匯流排218僅 耦合於埠2042與2043之控制電路206之間。因此，一個或多個埠間控制匯流排218可耦合至少於一記憶體200之所有埠204之控制電路206。此實例性實施例繪示一外部資料匯流排216自處理器202C耦合至每一埠204，但一外部控制匯流排214僅耦合至埠2040至2042。埠2040之控制電路206係組態為對自外部控制匯流排2140接收之命令作出回應之一獨立埠。埠2041之控制電路206係組態為對自外部控制匯流排2141接收之命令作出回應之一獨立埠。埠2042之控制電路206經組態以對自外部控制匯流排2142接收之命令作出回應並將彼等命令傳遞至埠間控制匯流排21823。埠2043之控制電路206經組態以對自埠間控制匯流排21823接收之命令作出回應，以使得埠2042及2043充當一單個2-寬埠。每一埠2042及2043經由其各別外部資料匯流排216並行地提供其資料輸出及接收其資料輸入。此一實施例(對於該實例採用四個埠204及n位元外部資料匯流排216)模仿輸出一2n位元資料字及兩個n位元資料字之一三埠記憶體之行為。
圖2D係根據本發明之一實施例耦合至一處理器202D之一記憶體200D之一簡化方塊圖。在圖2D之實施例中，一埠間控制匯流排218耦合於每一控制電路206之間。雖然類似於圖2A之實施例，但在此實施例中，埠間控制匯流排218中之一者或多者包括一開關220，開關220回應於一控制電路206而選擇性地阻斷跨越彼埠間控制匯流排218之通信，且選擇性地使一控制電路206與一相鄰控制電路206隔離。此實例性實施例繪示一外部控制匯流排214及一外部資料匯流排216自處理器202D耦合至每一埠204。類似於圖2A之實施例，此實施例可提供其中埠204之控制電路206可經選擇性地組態，以對其等之埠間控制匯流排218作出回應、驅動並隔離該等埠間控制匯流排(例如，藉由對一個或多個可重設暫存器或其他控制機構之程式化)的各種組態。舉例而言，可藉由啟動開關21801及21823、去啟動開關21812、組態埠2040及 2041以對自外部控制匯流排2140或2141接收之命令作出回應，且組態埠2042及2043以對自外部控制匯流排2142或2143接收之命令作出回應來達成用以模仿2個2-寬埠之一組態。每一開關220經組態以在被啟動時傳遞其埠間控制匯流排218之每一線路上的命令值，或在被去啟動時阻斷其埠間控制匯流排218之每一線路上的命令值。
圖2E係根據本發明之一實施例耦合至一處理器202E之一記憶體200E之一簡化方塊圖。在圖2E之實施例中，一單個埠間控制匯流排218耦合至每一控制電路206。此外，在此實施例中，使用一開關220選擇性地使每一控制電路206與埠間控制匯流排218隔離，開關220回應於來自其各別控制電路206之控制信號而選擇性地阻斷埠間控制匯流排218與各別控制電路206之間的通信，且選擇性地使一控制電路206與每一剩餘控制電路206隔離。每一開關220經組態以在被啟動時傳遞其埠間控制匯流排218之每一線路上的命令值，或在被去啟動時阻斷其埠間控制匯流排218之每一線路上的命令值。此實例性實施例繪示一外部控制匯流排214及一外部資料匯流排216自處理器202E耦合至每一埠204。此一實施例可提供其中埠204之控制電路206可經選擇性地組態以對埠間控制匯流排218作出回應且驅動該埠間控制匯流排，且可選擇性地與埠間控制匯流排218隔離(例如，藉由對一個或多個可重設暫存器或其他控制機構之程式化)的各種組態。舉例而言，記憶體200E(對於該實例採用四個埠204及n位元外部資料匯流排216)可經組態以模仿輸出一4n位元資料字之一單埠記憶體；輸出兩個2n位元資料字或一n位元資料字及一3n位元資料字之一兩埠記憶體；輸出一2n位元資料字及兩個n位元資料字之一三埠記憶體；或輸出四個n位元資料字之一四埠記憶體。請注意，雖然在先前實施例中相鄰埠204經組合以充當一單個埠，但圖2E之實施例促進並非直接相鄰者之埠204的組合。舉例而言，若將埠2040及2042之開關220去啟動，則埠 2041及2043可經組合，亦即，經組態以對來自一單個外部控制匯流排214之命令作出回應，而埠2040及2042則可係組態為獨立埠。
圖3係根據本發明之一實施例操作一多埠記憶體之一方法之一流程圖。該方法包括在框330處於該多埠記憶體之一第一埠之控制電路處接收一命令。舉例而言，可在外部控制匯流排2140上，自一處理器202於一多埠記憶體200之埠2040之控制電路206處接收一命令。該命令可係(舉例而言)用於自記憶體200之一個或多個記憶體區域208擷取資料值之一讀取命令，或用於將資料值寫入至記憶體200之一個或多個記憶體區域208之一寫入命令。該命令包括用於定址每一記憶體區域208之一目標部分的位址信號。該命令可進一步包括用於定址多埠記憶體200之一特定埠的位址信號。
該方法進一步包括在框332處將該命令轉發至該多埠記憶體之一個或多個額外埠的控制電路。舉例而言，埠2040之控制電路206可將該命令轉發至相鄰埠2041之控制電路206或轉發至一個或多個替代埠或額外埠204之控制電路206。可將該命令傳遞至耦合至接收該命令之每一控制電路206之一單個埠間控制匯流排218。另一選擇係，該命令可係藉由一個埠204之控制電路206級聯至連續埠204之控制電路206。一個或多個埠204可忽略該命令或與其隔離。
該方法又進一步包括在框334處於該第一埠及該一個或多個額外埠之控制電路處處理該命令。對於一讀取命令，自一個或多個記憶體區域208之目標部分擷取資料值且將其提供至一內部資料匯流排212以供自記憶體200輸出至一外部裝置(例如，一處理器202)。對於一寫入命令，將自一外部裝置(例如，一處理器202)提供至內部資料匯流排212之資料值寫入至一個或多個記憶體區域208的目標部分。處理該命令可進一步包括：若與該命令相關聯之位址不匹配接收該命令之埠204之一記憶體區域208之一位址，則忽略該命令。
雖然已闡述了各種實施例，但鑒於前述實施例亦將明瞭其他組態。另外，雖然某些實施例包括不必要之至外部控制匯流排214的連接，亦即，在一埠204連接至外部控制匯流排214(即使其控制電路206可經組態以忽略外部控制匯流排214)的情況下，但可消除不必要的連接。同樣地，在針對一埠204未繪示至一外部控制匯流排214之連接的情況下(由於其控制電路206經組態以忽略外部控制匯流排214)，一外部控制匯流排214可耦合至每一埠。在(舉例而言)可藉由使用者命令執行對一控制電路206之組態從而允許在使用期間改變該組態的情況下，此可係合意的。一般而言，較高數目之經組合埠204增加所輸入或輸出之資料字的大小，從而改良對應於一單個命令的頻寬。同樣地，較低數目之經組合埠204，包括獨立埠204，減小資料字之大小，但改良延時，此乃因可執行更多並行處理。
另外，雖然前述實施例涵蓋經組合埠204之並行操作，但可將一埠位址添加至命令協定，以使得一埠204將僅在該埠位址匹配彼埠204之位址之情況下對一命令作出回應，無論該命令是自一外部控制匯流排214接收還是自一埠間控制匯流排218接收。
雖然本文中已圖解說明及闡述具體實施例，但熟習此項技術者應瞭解，任一經計算以達成相同目的之配置均可替代所示之具體實施例。熟習此項技術者將明瞭本發明之諸多更改。因此，此申請案意欲涵蓋本發明之任何更改或變型。
200A‧‧‧記憶體
202A‧‧‧處理器
2040-2043‧‧‧埠
206‧‧‧控制電路
208‧‧‧記憶體區域
210‧‧‧內部控制匯流排
212‧‧‧內部資料匯流排
2140-2143‧‧‧外部控制匯流排
2160-2163‧‧‧外部資料匯流排
21801/21812/21823‧‧‧埠間控制匯流排

Claims (10)

  1. 一種記憶體，其包含：複數個埠，每一埠包含一記憶體區域及用於回應於命令而控制對該記憶體區域之存取的控制電路；及一埠間控制匯流排，其用於在該複數個埠中之至少兩者之該控制電路之間傳送命令；其中該複數個埠之該至少兩者之一者的該控制電路經組態以選擇性地回應自一外部控制匯流排或該埠間控制匯流排接收之命令；其中少於所有該複數個埠耦合至一埠間控制匯流排；及其中被組態以選擇性回應自一外部控制匯流排或該埠間控制匯流排接收之命令的該複數個埠之該至少兩者之一者之該控制電路進一步經組態以將命令傳遞至彼埠間控制匯流排。
  2. 如請求項1之記憶體，其中該複數個埠之每一者之該記憶體區域包含非揮發性記憶體單元庫。
  3. 如請求項1之記憶體，其中該複數個埠之每一者之該記憶體區域包含揮發性記憶體單元庫。
  4. 如請求項1之記憶體，其中該複數個埠之每一者之該記憶體區域耦合至複數個外部資料匯流排之不同一者。
  5. 如請求項4之記憶體，其中該複數個埠之每一者之該記憶體區域藉由一各別內部資料匯流排耦合至該複數個外部資料匯流排之不同一者。
  6. 如請求項1之記憶體，其中未耦合至一埠間控制匯流排之一埠的該控制電路係耦合至另一外部資料匯流排。
  7. 如請求項6之記憶體，其中該等外部控制匯流排耦合至一處理 器。
  8. 如請求項1之記憶體，其中用於在該複數個埠之至少兩者之該控制電路之間傳送命令的該埠間控制匯流排係用於在該複數個埠之唯一兩者之該控制電路之間傳送命令。
  9. 如請求項1之記憶體，其進一步包含一內部資料匯流排，該內部資料匯流排係用於將資料值自該複數個埠之一各別埠之該記憶體區域傳送至一外部裝置以及用於將資料值自一外部裝置傳送至該複數個埠之該各別埠之該記憶體區域。
  10. 如請求項1之記憶體，其中被組態以選擇性回應自一外部控制匯流排或該埠間控制匯流排接收之命令的該複數個埠之該至少兩者之一者之該控制電路係經硬體程式化以回應自該外部控制匯流排或彼埠間控制匯流排接收之命令。
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