JPWO2008032549A1 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000003213 activating effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 44
- 230000004913 activation Effects 0.000 description 21
- 238000003491 array Methods 0.000 description 5
- 102000004642 Retinoblastoma-Like Protein p130 Human genes 0.000 description 3
- 108010003494 Retinoblastoma-Like Protein p130 Proteins 0.000 description 3
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 2
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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Abstract
本発明のデータ書き込み方法は、最初に記憶データを読み出し、その後書き込み動作を行う。SRAMセルへの書き込みデータを切り替える書き込みデータ選択回路により、カラムアドレスで選択されたSRAMセルには外部からの書き込みデータを書き込み、カラムアドレスで選択されないSRAMセルにはSRAMセル自身の記憶データをライトバックする。この構成とすることで、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。
Description
本発明は半導体記憶装置に係り、特に書き込み用のワード線を備えたスタティックランダムアクセスメモリ(SRAM:Static Random Access Memory、以後SRAMと略称する)セルのデータ書き込み方法に関するものである。
近年の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。これらの半導体装置は大規模化、高速化のためにトランジスタを微細化して、動作速度を向上させている。またシステム化のためCPUをはじめとした各種機能ブロックだけでなく、各種の記憶装置が混載されている。これらのシステムLSIに混載されている記憶装置、例えばキャッシュメモリ等の用途で混載されるSRAMにおいても、SRAMを構成するトランジスタを微細化することで、大規模化や高速動作が図られている。
従来のSRAMについて、図を参照して説明する。図1には6トランジスタで構成される従来のSRAMのメモリセル(以後、SRAMセルと呼称する)を示す。ワード線WLが低電位の場合、二つのCMOS(Complementary Metal Oxide Semiconductor)インバータ回路がループを形成することで、安定にデータを記憶することができる。第1のインバータ回路は負荷トランジスタP1とドライブトランジスタN1から構成され、第2のインバータ回路は負荷トランジスタP2とドライブトランジスタN2から構成される。すなわち、一方のCMOSインバータ回路は、記憶ノードV1を入力として、記憶ノードV1に記憶されたデータの反転データを記憶ノードV2に出力する。他方のCMOSインバータ回路は、記憶ノードV2を入力として、記憶ノードV2に記憶されたデータの反転データを記憶ノードV1に出力している。
アクセスされてワード線WLが高電位の場合、アクセストランジスタN3及びN4が導通することで、記憶ノードV1及びV2に記憶されたデータを高電位に充電されたビット線対BL1及びBL2に出力することでメモリの読み出し動作となる。また、書き込みデータに従い一方のビット線を低電位に放電して、ビット線対BL1及びBL2から記憶ノードV1及びV2にデータを入力することでメモリの書き込み動作となる。
図2に二次元状に配置したSRAMセルアレーを示す。SRAMでは、ワード線WLとビット線対(BL1,BL2)とを用いることで任意のセルへのアクセスが可能となる。読み出し操作の場合、ロウアドレスに対応したワード線WLを活性化することで、同じロウアドレスを持つ全てのSRAMセルにおいて、記憶データがビット線対(BL1,BL2)に出力される。次いで、カラムアドレスに対応するビット線対をセレクタで選択してセンスアンプSAに入力する。センスアンプが活性化され、入力信号を増幅することで、任意のセルに記憶されたデータの読み出し動作が完了する。読み出し操作において、安定なカラム選択を達成するための条件は、全てのSRAMセルで十分な読み出しマージンが確保されることである。
一方、書き込み操作の場合、書き込みドライバが、高電位に充電された全てのビット線対の中から、カラムアドレスに対応するビット線対にデータを出力する。例えば、書き込みデータが“1”レベルの場合、ビット線BL1を低電位に放電し、書き込みデータが“0”レベルの場合、ビット線BL2を低電位に放電する。次いで、ロウアドレスに対応したワード線を活性化することで、選択された任意のSRAMセルに書き込みデータが入力され、書き込み動作が完了する。
この時、ロウアドレスによって活性化され、カラムアドレスで選択されなかったSRAMセルでは、接続されるビット線対が共に高電位であり、擬似的に読み出し操作が行われる。書き込み操作において、安定なカラム選択を達成するための条件は、書き込み操作が行われるSRAMセルで十分な書き込みマージンが確保され、かつ、擬似読み出し操作が行われるSRAMセルで十分な読み出しマージンが確保されることである。しかしながら、90nm世代以降のSRAMでは、大規模化や高速動作のためにトランジスタを微細化したことによりトランジスタ駆動能力のバラツキ幅が増大し、読み出しマージンが大きく劣化して読み出し動作に伴い記憶データが破壊される問題が顕在化している。読み出しマージンを改善するためにトランジスタのしきい値電圧を増大させると、逆に書き込みマージンが劣化し、書き込み動作を完了することが困難となる。
この問題に対して、文献1(L.Chang et al,“Stable SRAM Cell Design for the 32nm Node and Beyond,”VLSI Tech.Papers,pp.128−129,Jun.2005)や文献2(K.Takeda et al,“A Read−Static−Noise−Margin−Free SRAM Cell for Low−VDD and High−Speed Applications,”ISSCC Dig.Tech.Papers,pp.478−479,Feb.2005)において読み出しマージンを大幅に増大させる対策が施されている。例えば、図3に示す文献1のSRAMセルでは、従来のSRAMセルに読み出しトランジスタ(N6,N7)2個を追加し、ワード線を読み出し専用のワード線RWLと書き込み専用のワード線WWLとに分離している。読み出し操作時に、読み出し専用ワード線RWLのみを活性化することで、読み出し動作に伴う記憶データの破壊を防止している。書き込み操作時には、書き込み専用のワード線WWLのみを活性化させる。この時、ワード線WWLに接続される全てのSRAMセルで書き込み操作が行われるため、従来SRAMで行われていたSRAMセルアレー内でのカラム選択を行うことができない。
図4及び図5に示す文献2のSRAMセルでは、保持制御トランジスタN5を追加し、読み出しマージンを改善している。図6に示すように同じカラムアドレスを持つ複数のSRAMセルで一つのSRAMセルアレーを構成し、カラムアドレスに対応するSRAMセルアレーのみをサブワード線ドライバを用いて活性化することで対処している。SRAMセルアレーを構成する場合、横方向にはデータビット幅分だけSRAMセルを配置し、縦方向は、従来SRAMと同様にロウアドレスに対応させる。同じカラムアドレスを持つメモリセルでSRAMセルアレーを構成する場合の課題は、SRAMセルアレーの横方向のセル数をデータビット幅以上にすることができない。そのために、メモリ容量変更時の自由度が低いこと、さらに宇宙線やアルファ線によるマルチビットエラーに対する耐性が低いという問題がある。
文献3(K.Osada et al,“Cosmic−Ray Multi−Error Immunity for SRAM,Based on Analysis of the Parasitic Bipolar Effect,”VLSI Circuit.Papers,pp.255−258,Jun.2003)では、カラムアドレスの異なるセルを隣接させてSRAMセルアレーを構成することで、マルチビットエラーが起きたとしても、同じアドレス内でのビットエラーが1個に限定され、ECC(Error Checking and Correcting)によってエラービットの修正が容易に行えることについて述べている。一方、非特許文献2のようにカラムアドレスの同じSRAMセルでSRAMセルアレーを構成した場合、ECCを用いたとしてもマルチビットエラーを修正することが困難になる。
従来のSRAMについて、図を参照して説明する。図1には6トランジスタで構成される従来のSRAMのメモリセル(以後、SRAMセルと呼称する)を示す。ワード線WLが低電位の場合、二つのCMOS(Complementary Metal Oxide Semiconductor)インバータ回路がループを形成することで、安定にデータを記憶することができる。第1のインバータ回路は負荷トランジスタP1とドライブトランジスタN1から構成され、第2のインバータ回路は負荷トランジスタP2とドライブトランジスタN2から構成される。すなわち、一方のCMOSインバータ回路は、記憶ノードV1を入力として、記憶ノードV1に記憶されたデータの反転データを記憶ノードV2に出力する。他方のCMOSインバータ回路は、記憶ノードV2を入力として、記憶ノードV2に記憶されたデータの反転データを記憶ノードV1に出力している。
アクセスされてワード線WLが高電位の場合、アクセストランジスタN3及びN4が導通することで、記憶ノードV1及びV2に記憶されたデータを高電位に充電されたビット線対BL1及びBL2に出力することでメモリの読み出し動作となる。また、書き込みデータに従い一方のビット線を低電位に放電して、ビット線対BL1及びBL2から記憶ノードV1及びV2にデータを入力することでメモリの書き込み動作となる。
図2に二次元状に配置したSRAMセルアレーを示す。SRAMでは、ワード線WLとビット線対(BL1,BL2)とを用いることで任意のセルへのアクセスが可能となる。読み出し操作の場合、ロウアドレスに対応したワード線WLを活性化することで、同じロウアドレスを持つ全てのSRAMセルにおいて、記憶データがビット線対(BL1,BL2)に出力される。次いで、カラムアドレスに対応するビット線対をセレクタで選択してセンスアンプSAに入力する。センスアンプが活性化され、入力信号を増幅することで、任意のセルに記憶されたデータの読み出し動作が完了する。読み出し操作において、安定なカラム選択を達成するための条件は、全てのSRAMセルで十分な読み出しマージンが確保されることである。
一方、書き込み操作の場合、書き込みドライバが、高電位に充電された全てのビット線対の中から、カラムアドレスに対応するビット線対にデータを出力する。例えば、書き込みデータが“1”レベルの場合、ビット線BL1を低電位に放電し、書き込みデータが“0”レベルの場合、ビット線BL2を低電位に放電する。次いで、ロウアドレスに対応したワード線を活性化することで、選択された任意のSRAMセルに書き込みデータが入力され、書き込み動作が完了する。
この時、ロウアドレスによって活性化され、カラムアドレスで選択されなかったSRAMセルでは、接続されるビット線対が共に高電位であり、擬似的に読み出し操作が行われる。書き込み操作において、安定なカラム選択を達成するための条件は、書き込み操作が行われるSRAMセルで十分な書き込みマージンが確保され、かつ、擬似読み出し操作が行われるSRAMセルで十分な読み出しマージンが確保されることである。しかしながら、90nm世代以降のSRAMでは、大規模化や高速動作のためにトランジスタを微細化したことによりトランジスタ駆動能力のバラツキ幅が増大し、読み出しマージンが大きく劣化して読み出し動作に伴い記憶データが破壊される問題が顕在化している。読み出しマージンを改善するためにトランジスタのしきい値電圧を増大させると、逆に書き込みマージンが劣化し、書き込み動作を完了することが困難となる。
この問題に対して、文献1(L.Chang et al,“Stable SRAM Cell Design for the 32nm Node and Beyond,”VLSI Tech.Papers,pp.128−129,Jun.2005)や文献2(K.Takeda et al,“A Read−Static−Noise−Margin−Free SRAM Cell for Low−VDD and High−Speed Applications,”ISSCC Dig.Tech.Papers,pp.478−479,Feb.2005)において読み出しマージンを大幅に増大させる対策が施されている。例えば、図3に示す文献1のSRAMセルでは、従来のSRAMセルに読み出しトランジスタ(N6,N7)2個を追加し、ワード線を読み出し専用のワード線RWLと書き込み専用のワード線WWLとに分離している。読み出し操作時に、読み出し専用ワード線RWLのみを活性化することで、読み出し動作に伴う記憶データの破壊を防止している。書き込み操作時には、書き込み専用のワード線WWLのみを活性化させる。この時、ワード線WWLに接続される全てのSRAMセルで書き込み操作が行われるため、従来SRAMで行われていたSRAMセルアレー内でのカラム選択を行うことができない。
図4及び図5に示す文献2のSRAMセルでは、保持制御トランジスタN5を追加し、読み出しマージンを改善している。図6に示すように同じカラムアドレスを持つ複数のSRAMセルで一つのSRAMセルアレーを構成し、カラムアドレスに対応するSRAMセルアレーのみをサブワード線ドライバを用いて活性化することで対処している。SRAMセルアレーを構成する場合、横方向にはデータビット幅分だけSRAMセルを配置し、縦方向は、従来SRAMと同様にロウアドレスに対応させる。同じカラムアドレスを持つメモリセルでSRAMセルアレーを構成する場合の課題は、SRAMセルアレーの横方向のセル数をデータビット幅以上にすることができない。そのために、メモリ容量変更時の自由度が低いこと、さらに宇宙線やアルファ線によるマルチビットエラーに対する耐性が低いという問題がある。
文献3(K.Osada et al,“Cosmic−Ray Multi−Error Immunity for SRAM,Based on Analysis of the Parasitic Bipolar Effect,”VLSI Circuit.Papers,pp.255−258,Jun.2003)では、カラムアドレスの異なるセルを隣接させてSRAMセルアレーを構成することで、マルチビットエラーが起きたとしても、同じアドレス内でのビットエラーが1個に限定され、ECC(Error Checking and Correcting)によってエラービットの修正が容易に行えることについて述べている。一方、非特許文献2のようにカラムアドレスの同じSRAMセルでSRAMセルアレーを構成した場合、ECCを用いたとしてもマルチビットエラーを修正することが困難になる。
上記したように、従来の6トランジスタで構成されるSRAMセルは、微細化、低電圧化されることで、安定な読み出し動作を実現するための読み出しマージンが劣化する問題がある。文献1、2では、書き込みマージンを劣化させずに読み出しマージンのみを改善するために、書き込み用のワード線を追加した。しかしながら、書き込み用のワード線を動作させると必ず書き込み動作が行われるために、同じカラムアドレスを持つSRAMセルでSRAMセルアレーが構成されるようにフロアプランを変更されなければならず、また、マルチビットエラーの耐性が劣化するという問題が新たに生じる。
本発明は、上述した問題点を改善するためになされたものであって、書き込み操作時において書き込み用ワード線を動作させたとしても、カラムアドレスで選択されないSRAMセルにおいて記憶データが安定に保持されることを可能とするデータ書き込み方法を備えた半導体記憶装置を提供することにある。
本発明は、上述した問題点を改善するためになされたものであって、書き込み操作時において書き込み用ワード線を動作させたとしても、カラムアドレスで選択されないSRAMセルにおいて記憶データが安定に保持されることを可能とするデータ書き込み方法を備えた半導体記憶装置を提供することにある。
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の半導体記憶装置は、第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置され、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にSRAMセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする。
本発明の半導体記憶装置は、書き込み動作のはじめに、ロウアドレスにより選択されたSRAMセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記SRAMセルに書き戻すことを特徴とする。
本発明の半導体記憶装置の前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをSRAMセルの書込み用ビット線へ出力することを特徴とする。
本発明の半導体記憶装置の前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする。
本発明の半導体記憶装置は、前記カラムアドレスによって選択されるSRAMセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないSRAMセルには前記読み出しデータが書き戻されることを特徴とする。
本発明の半導体記憶装置の前記SRAMセルは、2個の読み出し専用のトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置の前記2個の読み出し専用のトランジスタは、読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第2の記憶ノードに接続されたことを特徴とする。
本発明の半導体記憶装置の前記読み出しビット線は、センスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の前記SRAMセルは、前記第2のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置においては、前記第1のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の書き込み方法は、第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置した半導体記憶装置において、書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたSRAMセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記SRAMセルに書き込むことを特徴とする。
本発明の半導体記憶装置の書き込み方法においては、カラムアドレスにより選択されたSRAMセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないSRAMセルには前記読み出しデータを書き戻すことを特徴とする。
本発明の半導体記憶装置は、第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置され、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にSRAMセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする。
本発明の半導体記憶装置は、書き込み動作のはじめに、ロウアドレスにより選択されたSRAMセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記SRAMセルに書き戻すことを特徴とする。
本発明の半導体記憶装置の前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをSRAMセルの書込み用ビット線へ出力することを特徴とする。
本発明の半導体記憶装置の前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする。
本発明の半導体記憶装置は、前記カラムアドレスによって選択されるSRAMセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないSRAMセルには前記読み出しデータが書き戻されることを特徴とする。
本発明の半導体記憶装置の前記SRAMセルは、2個の読み出し専用のトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置の前記2個の読み出し専用のトランジスタは、読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第2の記憶ノードに接続されたことを特徴とする。
本発明の半導体記憶装置の前記読み出しビット線は、センスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の前記SRAMセルは、前記第2のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする。
本発明の半導体記憶装置においては、前記第1のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする。
本発明の半導体記憶装置の書き込み方法は、第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置した半導体記憶装置において、書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたSRAMセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記SRAMセルに書き込むことを特徴とする。
本発明の半導体記憶装置の書き込み方法においては、カラムアドレスにより選択されたSRAMセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないSRAMセルには前記読み出しデータを書き戻すことを特徴とする。
本願の半導体記憶装置は書き込み用ワード線を有するSRAMセルを備え、書き込み動作においては、予め読み出し動作を行い、その後書き込みを行うことを特徴とする。書き込み方法としては、最初にSRAMセルの記憶データを読み出し、カラムアドレスで選択されないSRAMセルには、この読み出された記憶データを書き戻す。一方カラムアドレスで選択されたSRAMセルには、入力された外部からのデータを書き込む。
本発明の書き込み方法により、SRAMセルアレーを構成する場合、従来SRAMと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性が向上する効果が得られる。
本発明の書き込み方法により、SRAMセルアレーを構成する場合、従来SRAMと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性が向上する効果が得られる。
図1は、従来の6トランジスタSRAMセルの回路図である。
図2は、カラムアドレスの異なるSRAMセルを隣接して配置した場合のSRAMセルアレーを示す図である。
図3は、従来の8トランジスタSRAMセルの回路図である。
図4は、従来の7トランジスタSRAMセルの回路図である。
図5は、従来の7トランジスタSRAMセルの別の形態の回路図である。
図6は、同じカラムアドレスのSRAMセルを隣接して配置した場合のSRAMセルアレーを示す図である。
図7は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第1のメモリ回路ブロック構成図である。
図8は、図7におけるカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図9は、図7のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図10は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第2のメモリ回路ブロック構成図である。
図11は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第3のメモリ回路ブロック構成図である。
図12は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第4のメモリ回路ブロック構成図である。
図13は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第5のメモリ回路ブロック構成図である。
図14は、図13のメモリ回路ブロック構成図に用いられるセンスアンプの回路図である。
図15は、図13のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図16は、図13のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図17は、図13のメモリ回路ブロック構成図に用いられるセンスアンプのもう一つの回路図である。
図18は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第6のメモリ回路ブロック構成図である。
図19は、図18のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図20は、図18のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図21は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第7のメモリ回路ブロック構成図である。
図22は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第8のメモリ回路ブロック構成図である。
図23は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第9のメモリ回路ブロック構成図である。
図24は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第10のメモリ回路ブロック構成図である。
図2は、カラムアドレスの異なるSRAMセルを隣接して配置した場合のSRAMセルアレーを示す図である。
図3は、従来の8トランジスタSRAMセルの回路図である。
図4は、従来の7トランジスタSRAMセルの回路図である。
図5は、従来の7トランジスタSRAMセルの別の形態の回路図である。
図6は、同じカラムアドレスのSRAMセルを隣接して配置した場合のSRAMセルアレーを示す図である。
図7は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第1のメモリ回路ブロック構成図である。
図8は、図7におけるカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図9は、図7のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図10は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第2のメモリ回路ブロック構成図である。
図11は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第3のメモリ回路ブロック構成図である。
図12は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第4のメモリ回路ブロック構成図である。
図13は、本発明における8トランジスタSRAMセルへ書き込みを行う場合の第5のメモリ回路ブロック構成図である。
図14は、図13のメモリ回路ブロック構成図に用いられるセンスアンプの回路図である。
図15は、図13のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図16は、図13のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図17は、図13のメモリ回路ブロック構成図に用いられるセンスアンプのもう一つの回路図である。
図18は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第6のメモリ回路ブロック構成図である。
図19は、図18のメモリ回路ブロック構成図においてカラムアドレスで選択された場合の書き込み動作を説明する動作波形図である。
図20は、図18のメモリ回路ブロック構成図においてカラムアドレスで選択されない場合の書き込み動作を説明する動作波形図である。
図21は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第7のメモリ回路ブロック構成図である。
図22は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第8のメモリ回路ブロック構成図である。
図23は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第9のメモリ回路ブロック構成図である。
図24は、本発明における7トランジスタSRAMセルへ書き込みを行う場合の第10のメモリ回路ブロック構成図である。
本発明の書き込み方法とこれを実現するメモリ回路ブロック構成について図面を参照して詳細に説明する。
本発明の実施例1について図7、8、9を参照して説明する。図7は8トランジスタSRAMセルを備えた第1のメモリ回路ブロック構成図である。図8、図9に、本発明の書き込み方法の動作を説明するための動作波形を示す。図8はカラム選択信号により選択されたSRAMセルに、外部からの書き込みデータを書き込む場合の動作波形であり、図9はカラム選択信号により非選択のSRAMセルに、セル自身の記憶データを再び書き戻す場合の動作波形である。
図7に示すメモリ回路ブロック構成図は、複数のSRAM回路ブロック41とデータ入出力回路63から構成される。SRAM回路ブロック41は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ21とで構成され、二次元状に配置されたSRAM回路ブロックである。SRAMセル11は、負荷トランジスタP1とドライブトランジスタN1から構成された第1のインバータ回路と、負荷トランジスタP2とドライブトランジスタN2から構成された第2のインバータ回路と、アクセストランジスタN3、N4と、読み出し用のトランジスタN6,N7から構成される。第1のインバータ回路は、記憶ノードV2を入力として、その反転データを記憶ノードV1に出力する。第2のインバータ回路は、記憶ノードV1を入力として、その反転データを記憶ノードV2に出力している。このSRAMセル11は、図3に示すように8個のトランジスタから構成された8トランジスタSRAMセルである。
SRAMセル11は、読み出し専用ワード線RWL、書き込み専用ワード線WWL、書き込みビット線対(WBL1,WBL2)、読み出しビット線RBLを有する。読み出し専用ワード線RWLは読み出し用のトランジスタN7のゲートに、書き込み専用ワード線WWLはアクセストランジスタN3,N4のゲートに接続される。書き込みビット線対(WBL1,WBL2)はアクセストランジスタN3,N4に接続される。読み出しトランジスタN6,N7は読み出しビット線RBLと接地電位間に直列接続される。トランジスタN6のドレイン、ソース、ゲートは、それぞれトランジスタN7のソース、接地電位、記憶ノードV2に接続される。トランジスタN7のドレイン、ソース、ゲートは、それぞれ読み出しビット線RBL、トランジスタN6のドレイン、読み出し専用ワード線RWLに接続される。
読み出し時には、読み出し専用ワード線RWLが活性化され、記憶ノードV2の情報を反転し、読み出しビット線RBLに読み出す。書き込み時には、書き込み専用ワード線WWLが活性化され、書き込みビット線対(WBL1,WBL2)からの書き込みデータによりSRAMセルへの書き込みを行う。センスアンプ21はSRAMセルの読み出しビット線RBLからの信号を増幅し、読み出しデータ線DLに出力する。複数のSRAM回路ブロック41間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みビット線WBL1、WBL2である。
データ入出力回路63は、二次元状に配置されたSRAM回路ブロック41との間で、データの送受信を行うデータ入出力回路である。データ入出力回路63は、読み出しデータ選択回路61と、書き込みデータ選択回路31と、CMOSインバータIV1とで構成される。読み出しデータ選択回路61は、カラムアドレスに従ってカラム選択信号YAにより複数の読み出しデータ線DLの中から1つを選択し、読み出しデータDOとして出力する。書き込みデータ選択回路31は、SRAMセルから読み出されたデータ線DLと外部から入力された書き込みデータDIのいずれかをカラム選択信号YAにより選択して、書き込みビット線WBL1に出力する。CMOSインバータIV1は、書き込みデータ選択回路31からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
図8、図9に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたSRAM回路ブロック41の任意の読み出しワード線RWLが活性化され、SRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21は読み出しビット線RBLに出力された信号を増幅し、増幅された読み出しデータは読み出しデータ線DLに出力される。データ入出力回路63において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、図8に示すように書き込みデータDIが選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、図9に示すように読み出しデータ線DLが選択され書き込みビット線WBL1、WBL2に出力される。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、図8に示すように書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、図9に示すように読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。このように記憶データを再び書き戻すことをライトバック(Write back)と称する。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
また図7では、書き込みデータ選択回路31は書き込みビット線WBL1を駆動し、CMOSインバータIV1を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転させることもできる。
図7に示すメモリ回路ブロック構成図は、複数のSRAM回路ブロック41とデータ入出力回路63から構成される。SRAM回路ブロック41は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ21とで構成され、二次元状に配置されたSRAM回路ブロックである。SRAMセル11は、負荷トランジスタP1とドライブトランジスタN1から構成された第1のインバータ回路と、負荷トランジスタP2とドライブトランジスタN2から構成された第2のインバータ回路と、アクセストランジスタN3、N4と、読み出し用のトランジスタN6,N7から構成される。第1のインバータ回路は、記憶ノードV2を入力として、その反転データを記憶ノードV1に出力する。第2のインバータ回路は、記憶ノードV1を入力として、その反転データを記憶ノードV2に出力している。このSRAMセル11は、図3に示すように8個のトランジスタから構成された8トランジスタSRAMセルである。
SRAMセル11は、読み出し専用ワード線RWL、書き込み専用ワード線WWL、書き込みビット線対(WBL1,WBL2)、読み出しビット線RBLを有する。読み出し専用ワード線RWLは読み出し用のトランジスタN7のゲートに、書き込み専用ワード線WWLはアクセストランジスタN3,N4のゲートに接続される。書き込みビット線対(WBL1,WBL2)はアクセストランジスタN3,N4に接続される。読み出しトランジスタN6,N7は読み出しビット線RBLと接地電位間に直列接続される。トランジスタN6のドレイン、ソース、ゲートは、それぞれトランジスタN7のソース、接地電位、記憶ノードV2に接続される。トランジスタN7のドレイン、ソース、ゲートは、それぞれ読み出しビット線RBL、トランジスタN6のドレイン、読み出し専用ワード線RWLに接続される。
読み出し時には、読み出し専用ワード線RWLが活性化され、記憶ノードV2の情報を反転し、読み出しビット線RBLに読み出す。書き込み時には、書き込み専用ワード線WWLが活性化され、書き込みビット線対(WBL1,WBL2)からの書き込みデータによりSRAMセルへの書き込みを行う。センスアンプ21はSRAMセルの読み出しビット線RBLからの信号を増幅し、読み出しデータ線DLに出力する。複数のSRAM回路ブロック41間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みビット線WBL1、WBL2である。
データ入出力回路63は、二次元状に配置されたSRAM回路ブロック41との間で、データの送受信を行うデータ入出力回路である。データ入出力回路63は、読み出しデータ選択回路61と、書き込みデータ選択回路31と、CMOSインバータIV1とで構成される。読み出しデータ選択回路61は、カラムアドレスに従ってカラム選択信号YAにより複数の読み出しデータ線DLの中から1つを選択し、読み出しデータDOとして出力する。書き込みデータ選択回路31は、SRAMセルから読み出されたデータ線DLと外部から入力された書き込みデータDIのいずれかをカラム選択信号YAにより選択して、書き込みビット線WBL1に出力する。CMOSインバータIV1は、書き込みデータ選択回路31からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
図8、図9に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたSRAM回路ブロック41の任意の読み出しワード線RWLが活性化され、SRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21は読み出しビット線RBLに出力された信号を増幅し、増幅された読み出しデータは読み出しデータ線DLに出力される。データ入出力回路63において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、図8に示すように書き込みデータDIが選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、図9に示すように読み出しデータ線DLが選択され書き込みビット線WBL1、WBL2に出力される。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、図8に示すように書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、図9に示すように読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。このように記憶データを再び書き戻すことをライトバック(Write back)と称する。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
また図7では、書き込みデータ選択回路31は書き込みビット線WBL1を駆動し、CMOSインバータIV1を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転させることもできる。
本発明の第二の実施例について図10を参照して説明する。図10は8トランジスタSRAMセルを備えた第2のメモリ回路ブロック構成図である。本実施例では、書き込みデータの反転データをSRAM回路ブロックにおいて生成している。
SRAM回路ブロック42は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ21と、書き込みデータ線の一方を駆動するCMOS NORゲートNR1で構成される。書き込みデータの反転データ信号をCMOS NORゲートNR1により生成している。SRAMセル11とセンスアンプ21は実施例1と同じ構成であり、その説明を省略する。CMOS NORゲートNR1には、書き込みデータ選択回路31からの出力データと、書き込み選択信号WEBとが入力され、出力信号を書き込みビット線WBL2に出力する。書き込み選択信号WEBは書き込み時には“0”レベルとなる。
データ入出力回路64は、二次元状に配置されたSRAM回路ブロック42との間で、データの送受信を行うデータ入出力回路である。データ入出力回路64は、カラムアドレスに従って複数の読み出しデータ線DLの中から1本を選択する読み出しデータ選択回路61と、読み出しデータ線DLと書き込みデータDIの一方を選択して一方の書き込みビット線WBL1に出力する書き込みデータ選択回路31とで構成される。複数のSRAM回路ブロック42間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みビット線WBL1である。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック42の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21が読み出しビット線RBLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。データ入出力回路64において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、書き込みデータDIが選択され、書き込みビット線WBL1に出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、読み出しデータ線DLが選択され、書き込みビット線WBL1に出力される。
ロウアドレスによって選択されたSRAM回路ブロック42では、書き込み選択信号WEBが活性化されて“0”レベルであり、CMOS NORゲートNR1は書き込みビット線WBL1に出力された信号の反転信号を書き込みビット線WBL2に出力する。ロウアドレスによって選択されないSRAM回路ブロック42では、書き込み選択信号WEBが“1”レベルであり、書き込みビット線WBL2は“0”レベルのままである。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図10では、書き込みデータ選択回路31はグローバルデータ信号線の書き込みビット線WBL1を駆動し、CMOS NORゲートNR1を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもできる。
SRAM回路ブロック42は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ21と、書き込みデータ線の一方を駆動するCMOS NORゲートNR1で構成される。書き込みデータの反転データ信号をCMOS NORゲートNR1により生成している。SRAMセル11とセンスアンプ21は実施例1と同じ構成であり、その説明を省略する。CMOS NORゲートNR1には、書き込みデータ選択回路31からの出力データと、書き込み選択信号WEBとが入力され、出力信号を書き込みビット線WBL2に出力する。書き込み選択信号WEBは書き込み時には“0”レベルとなる。
データ入出力回路64は、二次元状に配置されたSRAM回路ブロック42との間で、データの送受信を行うデータ入出力回路である。データ入出力回路64は、カラムアドレスに従って複数の読み出しデータ線DLの中から1本を選択する読み出しデータ選択回路61と、読み出しデータ線DLと書き込みデータDIの一方を選択して一方の書き込みビット線WBL1に出力する書き込みデータ選択回路31とで構成される。複数のSRAM回路ブロック42間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みビット線WBL1である。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック42の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21が読み出しビット線RBLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。データ入出力回路64において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、書き込みデータDIが選択され、書き込みビット線WBL1に出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、読み出しデータ線DLが選択され、書き込みビット線WBL1に出力される。
ロウアドレスによって選択されたSRAM回路ブロック42では、書き込み選択信号WEBが活性化されて“0”レベルであり、CMOS NORゲートNR1は書き込みビット線WBL1に出力された信号の反転信号を書き込みビット線WBL2に出力する。ロウアドレスによって選択されないSRAM回路ブロック42では、書き込み選択信号WEBが“1”レベルであり、書き込みビット線WBL2は“0”レベルのままである。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図10では、書き込みデータ選択回路31はグローバルデータ信号線の書き込みビット線WBL1を駆動し、CMOS NORゲートNR1を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもできる。
本発明の第三の実施例について図11を参照して説明する。図11は8トランジスタSRAMセルを備えた第3のメモリ回路ブロック構成図である。本実施例は、第一の実施例のデータ入出力回路63内の書き込みデータ選択回路31とCMOSインバータIV1とを、8トランジスタSRAM回路ブロック43内に分散配置した実施例である。
SRAM回路ブロック43は、8個のトランジスタで構成される複数個のSRAMセル11と、センスアンプ21と、書き込みデータ選択回路32と、CMOSインバータIV2とで構成される。SRAMセル11とセンスアンプ21は第1の実施例と同じ構成であり、その説明を省略する。書き込みデータ選択回路32は、読み出しデータ線DLと書き込みデータ線DI2の一方を選択して一方の書き込みビット線WBL1に出力する。CMOSインバータIV2は、書き込みデータ選択回路32からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック43との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック43間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック43の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21が読み出しビット線RBLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。カラムアドレスによって選択された書き込みデータ選択回路32では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路32では選択信号YSが“0”レベルであり、読み出しデータ線DLが選択され書き込みビット線WBL1、WBL2に出力される。ロウアドレスによって選択されないSRAM回路ブロック43の書き込み選択回路32は、読み出しデータ線DLと書き込みデータ線DI2のどちらも選択しない。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図11では、書き込みデータ選択回路32は書き込みビット線WBL1を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路32の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
SRAM回路ブロック43は、8個のトランジスタで構成される複数個のSRAMセル11と、センスアンプ21と、書き込みデータ選択回路32と、CMOSインバータIV2とで構成される。SRAMセル11とセンスアンプ21は第1の実施例と同じ構成であり、その説明を省略する。書き込みデータ選択回路32は、読み出しデータ線DLと書き込みデータ線DI2の一方を選択して一方の書き込みビット線WBL1に出力する。CMOSインバータIV2は、書き込みデータ選択回路32からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック43との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック43間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック43の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ21が読み出しビット線RBLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。カラムアドレスによって選択された書き込みデータ選択回路32では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路32では選択信号YSが“0”レベルであり、読み出しデータ線DLが選択され書き込みビット線WBL1、WBL2に出力される。ロウアドレスによって選択されないSRAM回路ブロック43の書き込み選択回路32は、読み出しデータ線DLと書き込みデータ線DI2のどちらも選択しない。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しデータ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図11では、書き込みデータ選択回路32は書き込みビット線WBL1を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路32の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
本発明の第四の実施例について図12を参照して説明する。図12は8トランジスタSRAMセルを備えた第4のメモリ回路ブロック構成図である。本実施例は、センスアンプを読み出し時のみに動作させる実施例である。
SRAM回路ブロック44は、8個のトランジスタで構成される複数個のSRAMセル11と、センスアンプ22と、書き込みデータ選択回路33と、CMOSインバータIV2とで構成される。SRAMセル11は実施例1と同じ構成であり、その説明を省略する。センスアンプ22はセンスアンプ活性化信号REを入力され、読み出し操作時のみに動作する。書き込みデータ選択回路33は、読み出しビット線RBLと書き込みデータ線DI2の一方を選択して一方の書き込みビット線WBL1に出力する。CMOSインバータIV2は、書き込みデータ選択回路33からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック44との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック44間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック44の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ活性化信号REを“0”レベルとして、センスアンプ22を読み出し操作時のみに動作させる。カラムアドレスによって選択された書き込みデータ選択回路33では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路33では選択信号YSが“0”レベルであり、読み出しビット線RBLが選択され書き込みビット線WBL1、WBL2に出力される。ロウアドレスによって選択されないSRAM回路ブロック44では選択信号YSは“0”レベルであり、書き込み選択回路33は“1”レベルに充電された読み出しビット線RBLを選択する。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しビット線RBLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図12では、書き込みデータ選択回路33は書き込みビット線WBL1を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路33の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
SRAM回路ブロック44は、8個のトランジスタで構成される複数個のSRAMセル11と、センスアンプ22と、書き込みデータ選択回路33と、CMOSインバータIV2とで構成される。SRAMセル11は実施例1と同じ構成であり、その説明を省略する。センスアンプ22はセンスアンプ活性化信号REを入力され、読み出し操作時のみに動作する。書き込みデータ選択回路33は、読み出しビット線RBLと書き込みデータ線DI2の一方を選択して一方の書き込みビット線WBL1に出力する。CMOSインバータIV2は、書き込みデータ選択回路33からの出力信号を反転してもう一方の書き込みビット線WBL2に出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック44との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック44間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック44の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。センスアンプ活性化信号REを“0”レベルとして、センスアンプ22を読み出し操作時のみに動作させる。カラムアドレスによって選択された書き込みデータ選択回路33では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBL1、WBL2に出力される。カラムアドレスによって選択されない書き込みデータ選択回路33では選択信号YSが“0”レベルであり、読み出しビット線RBLが選択され書き込みビット線WBL1、WBL2に出力される。ロウアドレスによって選択されないSRAM回路ブロック44では選択信号YSは“0”レベルであり、書き込み選択回路33は“1”レベルに充電された読み出しビット線RBLを選択する。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、読み出しビット線RBLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図12では、書き込みデータ選択回路33は書き込みビット線WBL1を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL2に出力している。しかし、これに限定されず、書き込みデータ選択回路33の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
本発明の第五の実施例について図13〜17を参照して説明する。図13は8トランジスタSRAMセルを備えた第5のメモリ回路ブロック構成図である。本構成は、データ線DLを入出力共用にした回路構成例である。図14はセンスアンプの構成図である。図15、図16に、本発明の書き込み方法の動作を説明するための動作波形を示す。図15はカラム選択信号により選択され、外部からの書き込みデータを書き込む場合の動作波形であり、図16はカラム選択信号により非選択され、記憶データを再びSRAMセルに書き戻した場合の動作波形である。図17は2つのSRAMセルアレーに使用できるセンスアンプの構成図である。
SRAM回路ブロック45は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ23と、CMOS NORゲートNR1と、CMOSインバータIV2とで構成される。SRAMセル11は実施例1と同じ構成である。センスアンプ23は、センスアンプ活性化信号REBにより活性化され、読み出しビット線RBLを入力とし、その出力をデータ線DLに出力する。CMOS NORゲートNR1は、データ線DLと、書き込み選択信号WEBとが入力され、データ線DLの信号を反転して書き込みビット線WBL2に出力する。CMOSインバータIV2は、CMOS NORゲートNR1の出力信号を反転してもう一方の書き込みビット線WBL1に出力する。
データ入出力回路66は、二次元状に配置されたSRAM回路ブロック45との間で、データの送受信を行うデータ入出力回路である。カラム選択信号YAが入力され、選択された場合には、外部からの書き込みデータDIをデータ線DLに出力する。選択されない場合には、センスアンプ活性化信号REBによりセンスアンプ23を活性化させ、センスアンプ23の出力信号をデータ線DLに出力する。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック45の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。
カラムアドレスによって選択されたSRAM回路ブロック45では、センスアンプ活性化信号REBは“1”レベル(又はフローティング状態)、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBは“1”レベルであることから、センスアンプ23は動作を停止する。データ入出力回路66より、データ線DLに書き込みデータDIが出力される。データ線DLに出力された書き込みデータDIがCMOS NORゲートゲートNR1、CMOSインバータIV2によって書き込みビット線WBL1、WBL2に出力される。センスアンプ23が動作を停止することで、データ線DLにおけるデータ衝突を回避できる。
カラムアドレスによって選択されないSRAM回路ブロック45では、書き込み選択信号WEBは“0”レベル、センスアンプ活性化信号REBは“0”レベルである。センスアンプ活性化信号REBが“0”レベルであり、センスアンプ23を動作させて、SRAMセルの記憶データをデータ線DLに出力する。このとき、書き込みデータDIは入力されない。書き込み選択信号WEBは活性化されて“0”レベルであり、センスアンプ23より読み出しデータ線DLに出力された読み出しデータがCMOS NORゲートNR1、IV2によって書き込みビット線WBL1、WBL2に出力される。
ロウアドレスによって選択されないSRAM回路ブロック45では、ワード線は非活性のままであり、書き込み選択信号WEBは“1”レベルである。CMOS NORゲートNR1の出力は“0”レベルに固定され、書き込みビット線WBL1、WBL2もそれぞれ、“1”レベル、“0”レベルに固定される。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、データ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
図13では、CMOS NORゲートNR1は書き込みビット線WBL2を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL1に出力している。しかし、これに限定されず、センスアンプ23の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
図14にセンスアンプ23の具体例を示す。読み出しビット線RBLを“1”レベルに充電するプリチャージPMOSトランジスタP10と読み出しビット線RBLに出力された読み出しデータを増幅するCMOSインバータIV3と、増幅されたデータをデータ線DLに出力するNMOSトランジスタN10とで構成される。NMOSトランジスタN10のソース端子は書き込み選択信号REBに接続し、フローティング状態にすることで、センスアンプ23の動作を停止させることができる。
図15、図16に、本回路を用いた場合の書き込み時の動作を説明するための動作波形を示す。図15に示すようにカラムアドレスによって選択されたSRAM回路ブロック45には、データ入出力回路66より、データ線DLには外部からの書き込みデータDIが出力される。この時、センスアンプ活性化信号REBをフローティング状態に制御する。これにより、読み出しデータが“0”レベルで、書き込みデータが“1”レベルの場合に読み出しデータ線DLにおいて生じるデータ衝突が回避される。その代わり、オンしたNMOSトランジスタN10によって、読み出しデータ線DLから、センスアンプ活性化信号REBに電荷が流れ込み、センスアンプ活性化信号REBの電位が若干上昇する。書き込みワード線WWLが活性化され、外部からの書き込みデータDIがSRAMセルに書き込まれる。
図16に示すようにカラムアドレスによって選択されないSRAM回路ブロック45には、データ入出力回路66より、センスアンプ活性化信号REBに“0”レベルが出力され、センスアンプが動作する。カラムアドレスによって選択されないSRAM回路ブロック45は読み出し操作を行う。データ線DLに出力された読み出しデータが書き込みビット線WBL1とWBL2に出力され、記憶データを破壊せずに書き込み操作が完了する。
センスアンプ23の別の形態を図17に示す。図14に示されたセンスアンプ23と異なり、2つのSRAMセルアレーの間に1つのセンスアンプを配置する構成で用いられる。2つのSRAMセルアレーの各々の読み出しビット線RBL1とRBL2を“1”レベルに充電するプリチャージPMOSトランジスタP11とP12、読み出しビット線RBL1とRBL2の一方に出力された増幅するCMOS NANDゲートND1、増幅されたデータを読み出しデータ線DLに出力するNMOSトランジスタN10とで構成される。本構成を用いることで、センスアンプの個数が削減され小面積化が可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
SRAM回路ブロック45は、8個のトランジスタで構成される複数個のSRAMセル11とセンスアンプ23と、CMOS NORゲートNR1と、CMOSインバータIV2とで構成される。SRAMセル11は実施例1と同じ構成である。センスアンプ23は、センスアンプ活性化信号REBにより活性化され、読み出しビット線RBLを入力とし、その出力をデータ線DLに出力する。CMOS NORゲートNR1は、データ線DLと、書き込み選択信号WEBとが入力され、データ線DLの信号を反転して書き込みビット線WBL2に出力する。CMOSインバータIV2は、CMOS NORゲートNR1の出力信号を反転してもう一方の書き込みビット線WBL1に出力する。
データ入出力回路66は、二次元状に配置されたSRAM回路ブロック45との間で、データの送受信を行うデータ入出力回路である。カラム選択信号YAが入力され、選択された場合には、外部からの書き込みデータDIをデータ線DLに出力する。選択されない場合には、センスアンプ活性化信号REBによりセンスアンプ23を活性化させ、センスアンプ23の出力信号をデータ線DLに出力する。
本実施例の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック45の任意の読み出しワード線RWLが活性化されてSRAMセル11の記憶データが読み出しビット線RBLに出力される。
カラムアドレスによって選択されたSRAM回路ブロック45では、センスアンプ活性化信号REBは“1”レベル(又はフローティング状態)、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBは“1”レベルであることから、センスアンプ23は動作を停止する。データ入出力回路66より、データ線DLに書き込みデータDIが出力される。データ線DLに出力された書き込みデータDIがCMOS NORゲートゲートNR1、CMOSインバータIV2によって書き込みビット線WBL1、WBL2に出力される。センスアンプ23が動作を停止することで、データ線DLにおけるデータ衝突を回避できる。
カラムアドレスによって選択されないSRAM回路ブロック45では、書き込み選択信号WEBは“0”レベル、センスアンプ活性化信号REBは“0”レベルである。センスアンプ活性化信号REBが“0”レベルであり、センスアンプ23を動作させて、SRAMセルの記憶データをデータ線DLに出力する。このとき、書き込みデータDIは入力されない。書き込み選択信号WEBは活性化されて“0”レベルであり、センスアンプ23より読み出しデータ線DLに出力された読み出しデータがCMOS NORゲートNR1、IV2によって書き込みビット線WBL1、WBL2に出力される。
ロウアドレスによって選択されないSRAM回路ブロック45では、ワード線は非活性のままであり、書き込み選択信号WEBは“1”レベルである。CMOS NORゲートNR1の出力は“0”レベルに固定され、書き込みビット線WBL1、WBL2もそれぞれ、“1”レベル、“0”レベルに固定される。
次いで、読み出しワード線RWLが活性化されたSRAMセル11の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル11には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル11には、データ線DLに出力された信号、すなわちSRAMセル11自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル11の記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル11のみに安定なデータ書き込みを行うことが可能となる。
図13では、CMOS NORゲートNR1は書き込みビット線WBL2を駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBL1に出力している。しかし、これに限定されず、センスアンプ23の構成によっては、書き込みビット線WBL1とWBL2との関係が逆転することもあり得る。
図14にセンスアンプ23の具体例を示す。読み出しビット線RBLを“1”レベルに充電するプリチャージPMOSトランジスタP10と読み出しビット線RBLに出力された読み出しデータを増幅するCMOSインバータIV3と、増幅されたデータをデータ線DLに出力するNMOSトランジスタN10とで構成される。NMOSトランジスタN10のソース端子は書き込み選択信号REBに接続し、フローティング状態にすることで、センスアンプ23の動作を停止させることができる。
図15、図16に、本回路を用いた場合の書き込み時の動作を説明するための動作波形を示す。図15に示すようにカラムアドレスによって選択されたSRAM回路ブロック45には、データ入出力回路66より、データ線DLには外部からの書き込みデータDIが出力される。この時、センスアンプ活性化信号REBをフローティング状態に制御する。これにより、読み出しデータが“0”レベルで、書き込みデータが“1”レベルの場合に読み出しデータ線DLにおいて生じるデータ衝突が回避される。その代わり、オンしたNMOSトランジスタN10によって、読み出しデータ線DLから、センスアンプ活性化信号REBに電荷が流れ込み、センスアンプ活性化信号REBの電位が若干上昇する。書き込みワード線WWLが活性化され、外部からの書き込みデータDIがSRAMセルに書き込まれる。
図16に示すようにカラムアドレスによって選択されないSRAM回路ブロック45には、データ入出力回路66より、センスアンプ活性化信号REBに“0”レベルが出力され、センスアンプが動作する。カラムアドレスによって選択されないSRAM回路ブロック45は読み出し操作を行う。データ線DLに出力された読み出しデータが書き込みビット線WBL1とWBL2に出力され、記憶データを破壊せずに書き込み操作が完了する。
センスアンプ23の別の形態を図17に示す。図14に示されたセンスアンプ23と異なり、2つのSRAMセルアレーの間に1つのセンスアンプを配置する構成で用いられる。2つのSRAMセルアレーの各々の読み出しビット線RBL1とRBL2を“1”レベルに充電するプリチャージPMOSトランジスタP11とP12、読み出しビット線RBL1とRBL2の一方に出力された増幅するCMOS NANDゲートND1、増幅されたデータを読み出しデータ線DLに出力するNMOSトランジスタN10とで構成される。本構成を用いることで、センスアンプの個数が削減され小面積化が可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
本発明の実施例について図18,19,20を参照して説明する。図18は7トランジスタSRAMセルを備えた第6のメモリ回路ブロック構成図である。図19、図20に、本発明の書き込み方法の動作を説明するための動作波形を示す。図19はカラム選択信号により選択され、外部からの書き込みデータを書き込む場合の動作波形である。図20はカラム選択信号により非選択され、記憶データを再びSRAMセルに書き戻した場合の動作波形である。
SRAM回路ブロック51は、7個のトランジスタで構成される複数個のSRAMセル12とセンスアンプ21と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は、負荷トランジスタP1とドライブトランジスタN1から構成された第1のインバータ回路と、負荷トランジスタP2とドライブトランジスタN2から構成された第2のインバータ回路と、アクセストランジスタN3、N4と、第2のインバータ回路の保持制御トランジスタN5から構成される。保持制御トランジスタN5は、図4に示すように負荷トランジスタP2とドライブトランジスタN2の間、又は図5に示すようにドライブトランジスタN2と接地電位間に接続することができる。このように7個のトランジスタから構成された7トランジスタSRAMセルである。
7トランジスタSRAMセルは、ワード線WL及びそのワード信号を反転した反転ワード線WLBと、書き込み専用のワード線WWLと、ビット線BLと、書き込みビット線WBLと備えている。ワード線WLはアクセストランジスタN3のゲートに、書き込みワード線WWLはアクセストランジスタN4のゲートに、反転ワード線WLBは保持制御トランジスタN5のゲートに接続される。ビット線BLと、書き込みビット線WBLとはアクセストランジスタN3、N4に接続される。センスアンプ21は、ビット線BLを入力とし、データ線DLに出力する。書き込みNMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線WBLB間のデータ転送を行う。
読み出し時には、ワード線WLを活性化し、記憶ノードV1のデータを読み出しビット線BLに読み出す。書き込み時には、ワード線WLとWWLとを活性化し、ビット線BLと、書き込みビット線WBLから書き込みを行う。この読み出し及び書き込み時には、反転ワード線WLBが非活性化となり、第2のインバータ回路はオフ状態となる。第2のインバータ回路をオフすることで、読み出し・書き込み動作マージンが拡大できる。これらのSRAMセルについては、本願発明者が出願したWO−2005/041203に詳述されているので、詳細説明は省略する。
データ入出力回路63は、二次元状に配置されたSRAM回路ブロック51との間で、データの送受信を行うデータ入出力回路である。データ入出力回路63は、読み出しデータ選択回路61と、書き込みデータ選択回路31と、CMOSインバータIV1とで構成される。読み出しデータ選択回路61は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する。書き込みデータ選択回路31は、読み出しデータ線DLと書き込みデータDIの一方を選択して、書き込みデータ線WBLBに出力する。CMOSインバータIV1は、書き込みデータ選択回路31からの出力信号を反転して書き込みビット線WBLに出力する。複数のSRAM回路ブロック51間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線WBLB、書込みビット線WBLである。
図19、図20に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたSRAM回路ブロック51の任意のワード線WLが活性化されてSRAMセル12の記憶データが読み出しビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化して“0”レベルとする。センスアンプ21がビット線BLに出力された信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
データ入出力回路63において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、図19に示すように書き込みデータDIが選択され書き込みデータ線WBLBと書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、図20に示すように読み出しデータ線DLが選択され書き込みデータ線WBLBと書き込みビット線WBLに出力される。
次いで、ロウアドレスによって選択されたSRAM回路ブロック51において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータが書き込みデータ線WBLBからビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、図19に示すように書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、図20に示すように読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の半導体記憶装置は、7トランジスタSRAMセルを採用している。本実施例の書き込み方法においても、前述した実施例と同様の効果が得られる。すなわち、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図18では、書き込みデータ選択回路31は書き込みデータ線WBLBを駆動し、CMOSインバータIV1を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みデータ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
SRAM回路ブロック51は、7個のトランジスタで構成される複数個のSRAMセル12とセンスアンプ21と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は、負荷トランジスタP1とドライブトランジスタN1から構成された第1のインバータ回路と、負荷トランジスタP2とドライブトランジスタN2から構成された第2のインバータ回路と、アクセストランジスタN3、N4と、第2のインバータ回路の保持制御トランジスタN5から構成される。保持制御トランジスタN5は、図4に示すように負荷トランジスタP2とドライブトランジスタN2の間、又は図5に示すようにドライブトランジスタN2と接地電位間に接続することができる。このように7個のトランジスタから構成された7トランジスタSRAMセルである。
7トランジスタSRAMセルは、ワード線WL及びそのワード信号を反転した反転ワード線WLBと、書き込み専用のワード線WWLと、ビット線BLと、書き込みビット線WBLと備えている。ワード線WLはアクセストランジスタN3のゲートに、書き込みワード線WWLはアクセストランジスタN4のゲートに、反転ワード線WLBは保持制御トランジスタN5のゲートに接続される。ビット線BLと、書き込みビット線WBLとはアクセストランジスタN3、N4に接続される。センスアンプ21は、ビット線BLを入力とし、データ線DLに出力する。書き込みNMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線WBLB間のデータ転送を行う。
読み出し時には、ワード線WLを活性化し、記憶ノードV1のデータを読み出しビット線BLに読み出す。書き込み時には、ワード線WLとWWLとを活性化し、ビット線BLと、書き込みビット線WBLから書き込みを行う。この読み出し及び書き込み時には、反転ワード線WLBが非活性化となり、第2のインバータ回路はオフ状態となる。第2のインバータ回路をオフすることで、読み出し・書き込み動作マージンが拡大できる。これらのSRAMセルについては、本願発明者が出願したWO−2005/041203に詳述されているので、詳細説明は省略する。
データ入出力回路63は、二次元状に配置されたSRAM回路ブロック51との間で、データの送受信を行うデータ入出力回路である。データ入出力回路63は、読み出しデータ選択回路61と、書き込みデータ選択回路31と、CMOSインバータIV1とで構成される。読み出しデータ選択回路61は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する。書き込みデータ選択回路31は、読み出しデータ線DLと書き込みデータDIの一方を選択して、書き込みデータ線WBLBに出力する。CMOSインバータIV1は、書き込みデータ選択回路31からの出力信号を反転して書き込みビット線WBLに出力する。複数のSRAM回路ブロック51間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線WBLB、書込みビット線WBLである。
図19、図20に、本回路の書き込み時の動作を説明するための動作波形を示す。ロウアドレスによって選択されたSRAM回路ブロック51の任意のワード線WLが活性化されてSRAMセル12の記憶データが読み出しビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化して“0”レベルとする。センスアンプ21がビット線BLに出力された信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
データ入出力回路63において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、図19に示すように書き込みデータDIが選択され書き込みデータ線WBLBと書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、図20に示すように読み出しデータ線DLが選択され書き込みデータ線WBLBと書き込みビット線WBLに出力される。
次いで、ロウアドレスによって選択されたSRAM回路ブロック51において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータが書き込みデータ線WBLBからビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、図19に示すように書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、図20に示すように読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の半導体記憶装置は、7トランジスタSRAMセルを採用している。本実施例の書き込み方法においても、前述した実施例と同様の効果が得られる。すなわち、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図18では、書き込みデータ選択回路31は書き込みデータ線WBLBを駆動し、CMOSインバータIV1を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みデータ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
本発明の第七の実施例について図21を参照して説明する。図21は7トランジスタSRAMセルを備えた第7のメモリ回路ブロック構成図である。本実施例では、第六の実施例における書き込みデータの反転データをSRAM回路ブロックにおいて生成している。
SRAM回路ブロック52は、7個のトランジスタで構成される複数個のSRAMセル12とセンスアンプ21と、書き込みNMOSトランジスタN11と、書き込みビット線WBLを駆動するCMOS NORゲートNR1とで構成される。実施例6と比較した場合、書き込みデータの反転データを生成するCMOS NORゲートNR1が追加されている。CMOS NORゲートNR1は、書き込みデータ線WBLBと書き込み選択信号WEBとが入力され、書き込みビット線WBLに出力する。SRAMセル12とセンスアンプ21と書き込みNMOSトランジスタN11とは実施例6と同じ構成である。
データ入出力回路64は、二次元状に配置されたSRAM回路ブロック52との間で、データの送受信を行うデータ入出力回路である。データ入出力回路64は、カラムアドレスに従って複数の読み出しデータ線DLの中から1本を選択する読み出しデータ選択回路61と、読み出しデータ線DLと書き込みデータDIの一方を選択して書き込みデータ線WBLBに出力する書き込みデータ選択回路31とで構成される。複数のSRAM回路ブロック52間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線WBLBである。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック52の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に“0”レベルにする。センスアンプ21がビット線BLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
データ入出力回路64において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、書き込みデータDIが選択され書き込みデータ線WBLBに出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、読み出しデータ線DLが選択され書き込みデータ線WBLBに出力される。
ロウアドレスによって選択されたSRAM回路ブロック52では、書き込み選択信号WEBが活性化されて“0”レベルであり、ゲートNR1は書き込みデータ線WBLBに出力された信号の反転信号を書き込みビット線WBLに出力する。しかしロウアドレスによって選択されないSRAM回路ブロック52では、ワード線は非活性化、書き込み選択信号WEBが“1”レベルであり、書き込みビット線WBLは“0”レベルである。
次いで、ロウアドレスによって選択されたSRAM回路ブロック52において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータが書き込みデータ線WBLBからビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図21では、書き込みデータ選択回路31はグローバルデータ信号線の書き込みデータ線WBLBを駆動し、CMOS NORゲートNR1を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みデータ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。この時、CMOS NORゲートNR1の代わりにCMOSインバータゲートを用いることができる。
SRAM回路ブロック52は、7個のトランジスタで構成される複数個のSRAMセル12とセンスアンプ21と、書き込みNMOSトランジスタN11と、書き込みビット線WBLを駆動するCMOS NORゲートNR1とで構成される。実施例6と比較した場合、書き込みデータの反転データを生成するCMOS NORゲートNR1が追加されている。CMOS NORゲートNR1は、書き込みデータ線WBLBと書き込み選択信号WEBとが入力され、書き込みビット線WBLに出力する。SRAMセル12とセンスアンプ21と書き込みNMOSトランジスタN11とは実施例6と同じ構成である。
データ入出力回路64は、二次元状に配置されたSRAM回路ブロック52との間で、データの送受信を行うデータ入出力回路である。データ入出力回路64は、カラムアドレスに従って複数の読み出しデータ線DLの中から1本を選択する読み出しデータ選択回路61と、読み出しデータ線DLと書き込みデータDIの一方を選択して書き込みデータ線WBLBに出力する書き込みデータ選択回路31とで構成される。複数のSRAM回路ブロック52間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線WBLBである。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック52の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に“0”レベルにする。センスアンプ21がビット線BLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
データ入出力回路64において、カラムアドレスによって選択された書き込みデータ選択回路31ではカラム選択信号YAが“1”レベルであり、書き込みデータDIが選択され書き込みデータ線WBLBに出力される。カラムアドレスによって選択されない書き込みデータ選択回路31ではカラム選択信号YAが“0”レベルであり、読み出しデータ線DLが選択され書き込みデータ線WBLBに出力される。
ロウアドレスによって選択されたSRAM回路ブロック52では、書き込み選択信号WEBが活性化されて“0”レベルであり、ゲートNR1は書き込みデータ線WBLBに出力された信号の反転信号を書き込みビット線WBLに出力する。しかしロウアドレスによって選択されないSRAM回路ブロック52では、ワード線は非活性化、書き込み選択信号WEBが“1”レベルであり、書き込みビット線WBLは“0”レベルである。
次いで、ロウアドレスによって選択されたSRAM回路ブロック52において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータが書き込みデータ線WBLBからビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図21では、書き込みデータ選択回路31はグローバルデータ信号線の書き込みデータ線WBLBを駆動し、CMOS NORゲートNR1を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路31の構成によっては、書き込みデータ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。この時、CMOS NORゲートNR1の代わりにCMOSインバータゲートを用いることができる。
本発明の第八の実施例について図22を参照して説明する。図22は7トランジスタSRAMセルを備えた第8のメモリ回路ブロック構成図である。本構成は、第六の実施例のデータ入出力回路63内の書き込みデータ選択回路31とCMOSインバータIV1とを、SRAM回路ブロック53内に分散配置した例である。
SRAM回路ブロック53は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ21と、書き込みデータ選択回路32と、CMOSインバータIV2と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12と、センスアンプ21と、書き込みNMOSトランジスタN11とは実施例6と同じ構成である。書き込みデータ選択回路32は、読み出しデータ線DLと書き込みデータ線DI2の一方を選択してデータ線WBLBに出力する。CMOSインバータIV2は、そのデータ線WBLBの信号を反転して書き込みビット線WBLに出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック53との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック53間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック53の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。センスアンプ21がビット線BLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
カラムアドレスによって選択された書き込みデータ選択回路32では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みデータ線WBLB,さらに反転されて書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路32では選択信号YSが“0”レベルであり、読み出しデータ線DLが選択され書き込みデータ線WBLB,さらに反転されて書き込みビット線WBLに出力される。ロウアドレスによって選択されないSRAM回路ブロック53では、書き込み選択回路32は、読み出しデータ線DLと書き込みデータ線DI2のどちらも選択しない。
次いで、ロウアドレスによって選択されたSRAM回路ブロック53において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図22では、書き込みデータ選択回路32はデータ線WBLBを駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路32の構成によっては、データ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
SRAM回路ブロック53は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ21と、書き込みデータ選択回路32と、CMOSインバータIV2と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12と、センスアンプ21と、書き込みNMOSトランジスタN11とは実施例6と同じ構成である。書き込みデータ選択回路32は、読み出しデータ線DLと書き込みデータ線DI2の一方を選択してデータ線WBLBに出力する。CMOSインバータIV2は、そのデータ線WBLBの信号を反転して書き込みビット線WBLに出力する。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック53との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック53間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック53の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。センスアンプ21がビット線BLに出力されたデータ信号を増幅し、増幅された読み出しデータが読み出しデータ線DLに出力される。
カラムアドレスによって選択された書き込みデータ選択回路32では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みデータ線WBLB,さらに反転されて書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路32では選択信号YSが“0”レベルであり、読み出しデータ線DLが選択され書き込みデータ線WBLB,さらに反転されて書き込みビット線WBLに出力される。ロウアドレスによって選択されないSRAM回路ブロック53では、書き込み選択回路32は、読み出しデータ線DLと書き込みデータ線DI2のどちらも選択しない。
次いで、ロウアドレスによって選択されたSRAM回路ブロック53において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図22では、書き込みデータ選択回路32はデータ線WBLBを駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路32の構成によっては、データ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
本発明の第九の実施例について図23を参照して説明する。図23は7トランジスタSRAMセルを備えた第9のメモリ回路ブロック構成図である。本実施例のセンスアンプ22は、センスアンプ活性化信号REにより読み出し時のみに動作する。
SRAM回路ブロック54は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ22と、書き込みデータ選択回路33と、CMOSインバータIV2と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は、実施例6と同様である。センスアンプ22は、センスアンプ活性化信号REにより読み出し時のみに動作し、ビットト線BLを入力とし、読み出しデータ線DLに出力する。書き込みデータ選択回路33は、ビット線BLと書き込みデータ線DI2の一方を選択してデータ線WBLBに出力する。CMOSインバータIV2は、データ線WBLBの信号を反転して書き込みビット線WBLに出力する。NMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線WBLB間のデータ転送を行う。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック54との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック54間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック54の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。このときセンスアンプ活性化信号REを“0”レベルとして、センスアンプ22は読み出し操作時のみに動作させる。
カラムアドレスによって選択された書き込みデータ選択回路33では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路33では選択信号YSが“0”レベルであり、ビット線信号BLが選択され書き込みビット線WBLに出力される。ロウアドレスによって選択されないSRAM回路ブロック54では選択信号YSは“0”レベルであり、書き込み選択回路33は“1”レベルに充電されたビット線BLを選択する。
次いで、ロウアドレスによって選択されたSRAM回路ブロック54において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、ビット線BLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図23では、書き込みデータ選択回路33はデータ線WBLBを駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路33の構成によっては、データ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
SRAM回路ブロック54は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ22と、書き込みデータ選択回路33と、CMOSインバータIV2と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は、実施例6と同様である。センスアンプ22は、センスアンプ活性化信号REにより読み出し時のみに動作し、ビットト線BLを入力とし、読み出しデータ線DLに出力する。書き込みデータ選択回路33は、ビット線BLと書き込みデータ線DI2の一方を選択してデータ線WBLBに出力する。CMOSインバータIV2は、データ線WBLBの信号を反転して書き込みビット線WBLに出力する。NMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線WBLB間のデータ転送を行う。
データ入出力回路65は、二次元状に配置されたSRAM回路ブロック54との間で、データの送受信を行うデータ入出力回路である。データ入出力回路65は、カラムアドレスに従って複数の読み出しデータ線DLの中から1つを選択する読み出しデータ選択回路61と、書き込みデータDIを書き込みデータ線DI2へ出力する書き込みデータ駆動回路62とで構成される。複数のSRAM回路ブロック54間に共通に配線されるグローバルデータ信号線は、読み出しデータ線DLと、書き込みデータ線DI2である。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック54の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。このときセンスアンプ活性化信号REを“0”レベルとして、センスアンプ22は読み出し操作時のみに動作させる。
カラムアドレスによって選択された書き込みデータ選択回路33では選択信号YSが“1”レベルであり、書き込みデータ線DI2が選択され書き込みビット線WBLに出力される。カラムアドレスによって選択されない書き込みデータ選択回路33では選択信号YSが“0”レベルであり、ビット線信号BLが選択され書き込みビット線WBLに出力される。ロウアドレスによって選択されないSRAM回路ブロック54では選択信号YSは“0”レベルであり、書き込み選択回路33は“1”レベルに充電されたビット線BLを選択する。
次いで、ロウアドレスによって選択されたSRAM回路ブロック54において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、ビット線BLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においても、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
図23では、書き込みデータ選択回路33はデータ線WBLBを駆動し、CMOSインバータIV2を用いて、これを反転して書き込みビット線WBLに出力している。しかし、これに限定されず、書き込みデータ選択回路33の構成によっては、データ線WBLBと書き込みビット線WBLとの関係が逆転することもあり得る。
本発明の第10の実施例について図24を参照して説明する。図24は7トランジスタSRAMセルを備えた第10のメモリ回路ブロック構成図である。本構成は、読み出しデータ線DLを入出力共用にした回路構成例である。
SRAM回路ブロック55は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ23と、読み出しデータ線DLを反転して書き込みビット線WBLに出力するCMOS NORゲートNR1と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は実施例6と同じ構成である。センスアンプ23は、センスアンプ活性化信号REBにより活性化され、ビット線BLを入力とし、その出力をデータ線DLに出力する。CMOS NORゲートNR1は、書き込み選択信号WEBによりデータ線DLを反転して一方の書き込みビット線WBL1に出力する。NMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線DL間のデータ転送を行う。
データ入出力回路66は、二次元状に配置されたSRAM回路ブロック55との間で、データの送受信を行うデータ入出力回路である。読み出し時にはカラムアドレスによってセンスアンプ活性化信号REBを活性化させ、データ線DLの信号を読み出しデータDOとして出力する。書き込み時にはカラムアドレスによってデータ入力信号をデータ線DLへ出力する。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック55の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。
カラムアドレスによって選択されたSRAM回路ブロック55では、センスアンプ活性化信号REBは“1”レベル、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBが“1”レベルでセンスアンプ23の動作を停止させ、データ入出力回路66より、読み出しデータ線DLに外部からの書き込みデータDIが出力される。書き込み選択信号WEBが活性化されて“0”レベルであり、データ入出力回路66より読み出しデータ線DLに出力された書き込み用の書き込みデータDIがNORゲートNR1によって書き込みビット線WBLに出力される。センスアンプ23の動作を停止させることで、データ線DLにおけるデータ衝突を回避することができる。
カラムアドレスによって選択されないSRAM回路ブロック55では、センスアンプ活性化信号REBは“0”レベル、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBが“0”レベルで、センスアンプ23を動作させてビット線BLのデータを増幅し、データ線DLに読み出す。書き込み選択信号WEBは“0”レベルであり、センスアンプ23より読み出しデータ線DLに出力された読み出しデータがNORゲートNR1によって書き込みビット線WBLに出力される。
ロウアドレスによって選択されないSRAM回路ブロック55では、ワード線は非活性、書き込み選択信号WEBは“1”レベルであり、書き込みビット線WBLは“0”レベルに固定される。
次いで、ロウアドレスによって選択されたSRAM回路ブロック55において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
実施例5と同様に、センスアンプ23の具体例として、図14に示すセンスアンプを用いることが可能である。この場合、センスアンプの入力RBLにはビット線BLを接続する。2つのSRAMセルアレーの間に1つのセンスアンプを配置する構成とした場合、実施例5と同様に、センスアンプ23の具体例として図17に示すセンスアンプを用いることができる。この場合、センスアンプの入力RB1とRBL2には、2つのSRAMセルアレーの各々のビット線を接続する。
本発明の半導体記憶装置は、読み出しマージンを改善するために書き込み専用ワード線を有するSRAMセルにより構成される。書き込み操作を行う場合、書き込み動作を行う前に読み出し操作を行い、ビット線に読み出しデータを出力する。読み出しデータと、外部からの書き込みデータを切り替える書き込みデータ選択回路により、カラムアドレスで選択されたSRAMセルには書き込みデータを書き込み、カラムアドレスで選択されないSRAMセルでは記憶データをライトバックする。これによって、SRAMセルアレーを構成する場合、従来SRAMと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。SRAMセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性を向上させることが可能な半導体記憶装置が得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
SRAM回路ブロック55は、7個のトランジスタで構成される複数個のSRAMセル12と、センスアンプ23と、読み出しデータ線DLを反転して書き込みビット線WBLに出力するCMOS NORゲートNR1と、書き込みNMOSトランジスタN11とで構成される。SRAMセル12は実施例6と同じ構成である。センスアンプ23は、センスアンプ活性化信号REBにより活性化され、ビット線BLを入力とし、その出力をデータ線DLに出力する。CMOS NORゲートNR1は、書き込み選択信号WEBによりデータ線DLを反転して一方の書き込みビット線WBL1に出力する。NMOSトランジスタN11は、書き込み選択信号WEをゲート入力とし、ビット線BLとデータ線DL間のデータ転送を行う。
データ入出力回路66は、二次元状に配置されたSRAM回路ブロック55との間で、データの送受信を行うデータ入出力回路である。読み出し時にはカラムアドレスによってセンスアンプ活性化信号REBを活性化させ、データ線DLの信号を読み出しデータDOとして出力する。書き込み時にはカラムアドレスによってデータ入力信号をデータ線DLへ出力する。
本回路の書き込み時の動作について説明する。ロウアドレスによって選択されたSRAM回路ブロック55の任意のワード線WLが活性化されてSRAMセル12の記憶データがビット線BLに出力される。この時、読み出し時に記憶データが破壊されることを防止するために、反転ワード線WLBも同時に非活性化する。
カラムアドレスによって選択されたSRAM回路ブロック55では、センスアンプ活性化信号REBは“1”レベル、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBが“1”レベルでセンスアンプ23の動作を停止させ、データ入出力回路66より、読み出しデータ線DLに外部からの書き込みデータDIが出力される。書き込み選択信号WEBが活性化されて“0”レベルであり、データ入出力回路66より読み出しデータ線DLに出力された書き込み用の書き込みデータDIがNORゲートNR1によって書き込みビット線WBLに出力される。センスアンプ23の動作を停止させることで、データ線DLにおけるデータ衝突を回避することができる。
カラムアドレスによって選択されないSRAM回路ブロック55では、センスアンプ活性化信号REBは“0”レベル、書き込み選択信号WEBは“0”レベルである。センスアンプ活性化信号REBが“0”レベルで、センスアンプ23を動作させてビット線BLのデータを増幅し、データ線DLに読み出す。書き込み選択信号WEBは“0”レベルであり、センスアンプ23より読み出しデータ線DLに出力された読み出しデータがNORゲートNR1によって書き込みビット線WBLに出力される。
ロウアドレスによって選択されないSRAM回路ブロック55では、ワード線は非活性、書き込み選択信号WEBは“1”レベルであり、書き込みビット線WBLは“0”レベルに固定される。
次いで、ロウアドレスによって選択されたSRAM回路ブロック55において、書き込み選択信号WEが活性化されて、書き込みNMOSトランジスタN11がオンして書き込みデータがビット線BLに出力される。同時に、ワード線WLが活性化されたSRAMセル12の書き込みワード線WWLが活性化される。カラムアドレスによって選択されたSRAMセル12には、書き込みデータDIのデータが書き込まれる。カラムアドレスによって選択されないSRAMセル12には、読み出しデータ線DLに出力された信号、すなわちSRAMセル12自身の記憶データが書き戻される。従って、カラムアドレスによって選択されないSRAMセル12において、記憶データが破壊されることなく、カラムアドレスによって選択されたSRAMセル12のみに安定なデータ書き込みを行うことが可能となる。
本実施例の書き込み方法においては、ロウアドレスにより書き込み状態にアクセスされたSRAMセルのうち、カラムアドレスによって選択されたSRAMセルには書き込みデータ信号が書き込まれる。カラムアドレスによって選択されないSRAMセルには読み出しデータが書き戻される。本書き込み方法により、SRAMセルアレーを構成する場合、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。このためSRAMセルアレー構成時の自由度を有し、かつマルチビットエラーに対する耐性を備えた半導体記憶装置が得られる。
実施例5と同様に、センスアンプ23の具体例として、図14に示すセンスアンプを用いることが可能である。この場合、センスアンプの入力RBLにはビット線BLを接続する。2つのSRAMセルアレーの間に1つのセンスアンプを配置する構成とした場合、実施例5と同様に、センスアンプ23の具体例として図17に示すセンスアンプを用いることができる。この場合、センスアンプの入力RB1とRBL2には、2つのSRAMセルアレーの各々のビット線を接続する。
本発明の半導体記憶装置は、読み出しマージンを改善するために書き込み専用ワード線を有するSRAMセルにより構成される。書き込み操作を行う場合、書き込み動作を行う前に読み出し操作を行い、ビット線に読み出しデータを出力する。読み出しデータと、外部からの書き込みデータを切り替える書き込みデータ選択回路により、カラムアドレスで選択されたSRAMセルには書き込みデータを書き込み、カラムアドレスで選択されないSRAMセルでは記憶データをライトバックする。これによって、SRAMセルアレーを構成する場合、従来SRAMと同様に、異なるカラムアドレスのメモリセルを隣接させて配置することが可能となる。SRAMセルアレー構成時の自由度が増大するとともに、宇宙線やアルファ線によるマルチビットエラーに対する耐性を向上させることが可能な半導体記憶装置が得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
本発明は、書き込み用のワード線を備えたスタティックランダムアクセスメモリ(SRAM)等の半導体記憶装置に適用可能である。
この出願は、2006年9月13日に出願された日本出願特願第2006−247521号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
この出願は、2006年9月13日に出願された日本出願特願第2006−247521号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
Claims (12)
- 第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置した半導体記憶装置であって、
書き込み時に活性化される書込み用ワード線と、読み出し時に活性化される読み出し用ワード線と、書き込み時にSRAMセルからの読み出しデータと、外部から入力された書き込みデータとのいずれかを選択する書き込みデータ選択回路と、を有することを特徴とする半導体記憶装置。 - 書き込み動作のはじめに、ロウアドレスにより選択されたSRAMセルから読み出された読み出しデータを、前記ロウアドレスにより選択された書き込みワード線を活性化することで前記SRAMセルに書き戻すことを特徴とする請求項1に記載の半導体記憶装置。
- 前記書き込みデータ選択回路は、選択信号に基づいて前記読み出しデータ又は書き込みデータのいずれかをSRAMセルの書込み用ビット線へ出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記選択信号は、カラムアドレスによって活性化または非活性化されることを特徴とする請求項3に記載の半導体記憶装置。
- 前記カラムアドレスによって選択されるSRAMセルには前記書込みデータが書き込まれ、前記カラムアドレスによって選択されないSRAMセルには前記読み出しデータが書き戻されることを特徴とする請求項4に記載の半導体記憶装置。
- 前記SRAMセルは、2個の読み出し専用のトランジスタをさらに備えることを特徴とする請求項1から5のいずれか一項に記載の半導体記憶装置。
- 前記2個の読み出し専用のトランジスタは読み出しビット線と接地電位間に直列に接続され、前記読み出しビット線に接続されたトランジスタのゲートは前記読み出し用ワード線に接続され、前記接地電位に接続されたトランジスタのゲートは前記第2の記憶ノードに接続されたことを特徴とする請求項6に記載の半導体記憶装置。
- 前記読み出しビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記読み出しデータと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項7に記載の半導体記憶装置。
- 前記SRAMセルは、前記第2のインバータ回路のドライブトランジスタに直列に接続され、そのゲートは反転ワード線に接続されたトランジスタをさらに備えることを特徴とする請求項1から5のいずれか一項に記載の半導体記憶装置。
- 前記第1のアクセストランジスタに接続されたビット線はセンスアンプに入力され、前記センスアンプからは読み出しデータが出力され、前記書き込みデータ選択回路は前記データと前記書き込みデータとを入力され、そのいずれか一方のデータを書き込みビット線に出力することを特徴とする請求項9に記載の半導体記憶装置。
- 第1の記憶ノードと第2の記憶ノードとを有し、前記第2の記憶ノードを入力とし前記第1の記憶ノードを出力とする第1のインバータ回路と、前記第1の記憶ノードを入力とし前記第2の記憶ノードを出力とする第2のインバータ回路と、前記第1及び前記第2の記憶ノードにそれぞれアクセスする第1及び第2のアクセス手段と、を有するSRAMセルを二次元状に複数個配置した半導体記憶装置の書き込み方法において、
書き込み動作のはじめに、ロウアドレスにより選択された読み出しワード線が活性化されたSRAMセルの記憶データを読み出しデータとして読み出し、その後、前記ロウアドレスにより選択された書き込みワード線を活性化し、前記読み出しデータ、又は外部から入力された書き込みデータのいずれかを前記SRAMセルに書き込むことを特徴とする半導体記憶装置の書き込み方法。 - カラムアドレスにより選択されたSRAMセルには前記書き込みデータを書き込み、カラムアドレスにより選択されないSRAMセルには前記読み出しデータを書き戻すことを特徴とする請求項11に記載の半導体記憶装置の書き込み方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006247521 | 2006-09-13 | ||
JP2006247521 | 2006-09-13 | ||
PCT/JP2007/066509 WO2008032549A1 (fr) | 2006-09-13 | 2007-08-21 | Dispositif de stockage semiconducteur |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2008032549A1 true JPWO2008032549A1 (ja) | 2010-01-21 |
Family
ID=39183613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008534282A Pending JPWO2008032549A1 (ja) | 2006-09-13 | 2007-08-21 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2008032549A1 (ja) |
WO (1) | WO2008032549A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008077768A (ja) * | 2006-09-21 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2008198242A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 半導体記憶装置 |
CN102934169B (zh) | 2010-10-01 | 2015-09-30 | 株式会社索思未来 | 半导体存储装置 |
CN102906819B (zh) | 2010-12-16 | 2016-01-06 | 株式会社索思未来 | 半导体存储装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63205890A (ja) * | 1987-02-23 | 1988-08-25 | Hitachi Ltd | 半導体メモリ装置 |
-
2007
- 2007-08-21 JP JP2008534282A patent/JPWO2008032549A1/ja active Pending
- 2007-08-21 WO PCT/JP2007/066509 patent/WO2008032549A1/ja active Application Filing
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2005275382A (ja) * | 2004-02-25 | 2005-10-06 | Hitachi Displays Ltd | 表示装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2008032549A1 (fr) | 2008-03-20 |
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|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111228 |
|
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