JP4964421B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP4964421B2 JP4964421B2 JP2005045378A JP2005045378A JP4964421B2 JP 4964421 B2 JP4964421 B2 JP 4964421B2 JP 2005045378 A JP2005045378 A JP 2005045378A JP 2005045378 A JP2005045378 A JP 2005045378A JP 4964421 B2 JP4964421 B2 JP 4964421B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- display device
- node
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 239000004973 liquid crystal related substance Substances 0.000 description 68
- 238000010586 diagram Methods 0.000 description 51
- 239000003086 colorant Substances 0.000 description 40
- 239000000758 substrate Substances 0.000 description 12
- 230000008859 change Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010248 power generation Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 2
- 102000005591 NIMA-Interacting Peptidylprolyl Isomerase Human genes 0.000 description 2
- 108010059419 NIMA-Interacting Peptidylprolyl Isomerase Proteins 0.000 description 2
- 102000007315 Telomeric Repeat Binding Protein 1 Human genes 0.000 description 2
- 108010033711 Telomeric Repeat Binding Protein 1 Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- UUDAMDVQRQNNHZ-UHFFFAOYSA-N (S)-AMPA Chemical compound CC=1ONC(=O)C=1CC(N)C(O)=O UUDAMDVQRQNNHZ-UHFFFAOYSA-N 0.000 description 1
- MGRVRXRGTBOSHW-UHFFFAOYSA-N (aminomethyl)phosphonic acid Chemical compound NCP(O)(O)=O MGRVRXRGTBOSHW-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Static Random-Access Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
携帯電話機等の表示部として使用される液晶表示モジュールでは、消費電力を低減するために、半導体メモリ(Static Random Access Memory;以下、SRAMという)を備えるものがある。
図27は、従来のSRAMの1メモリセルを示す回路図である。
同図に示すように、従来のSRAMの1メモリセルは、ワード線(W)、データ線(DT,DB)、転送スイッチ素子を構成するN型のMOSトランジスタ(以下、単に、NMOSという)(M1,M2)およびインバータ(I1,I2)とから構成される。
なお、図27において、node1およびnode2は内部ノードを表す。
さらに、各NMOS(M1,M2)のサイズは、MOS(M1,M2)により接続されているデータ線DTと内部ノード(node1)、およびデータ線DBと内部ノード(node2)のレベル値が、それぞれ異なる場合には、必ずHighレベル(以下、Hレベルという)側のノードが、Lowレベル(以下、Lレベルという)に変化するように各MOS(M1,M2)のサイズが調整してある。
つまり、Lレベルのみ書き込み/読み出しが可能であるため、図27のSRAMセルの動作は、以下のようになる。
ワード線WをHレベルとする前に、データ線(DT,DB)を、一度電源電圧Vccまでプリチャージを行う。
次に、ワード線WをHレベルとしNMOS(M1,M2)をオンとする。この時点では、データ線(DT,DB)は共にHレベルであるため、内部ノードの値は変化せず、RAMのデータは保持される。
次に、書き込みを行うSRAMのデータ線のみを変化させる。たとえば、「0」を書き込み場合には、データ線(DT)をLレベルとすると、内部ノード(node1)は必ずLレベルとなり、「0」が書き込まれる。
逆に、「1」を書き込む場合はプリチャージ後、データ線(DB)のみをLレベルにする。すると内部ノード(node2)は必ずLレベルとなり、インバータ(I2)により内部ノード(node1)はHレベルとなる。これにより、SRAMには「1」が書き込まれる。
(2)読み出し動作
ワード線WをHレベルとする前に、データ線(DT,DB)を、一度電源電圧Vccまでプリチャージを行う。
次に、ワード線WをHレベルとし、NMOS(M1,M2)をオンとする。すると、メモリセルに格納されたデータが「0」の場合、内部ノード(node1)がLレベルであるため、データ線(DT)のみがLレベルに変化する。
逆に、メモリセルに格納されたデータが「1」の場合は、内部ノード(node2)がLレベルのため、データ線(DB)のみがLレベルに変化する。これによりSRAMのデータの読み出し動作が行える。
勿論、前述の動作を実現するために、各インバータ内のトランジスタサイズを調整していることは言うまでもない。
そのため、書き込み/読み出し動作を行う場合は、必ずデータ線(DT,DB)を電源電圧Vccにプリチャージする必要がある。
そのため、プリチャージするための電力が余分に必要となり、前述した従来のSRAMを有する液晶表示モジュールの更なる低消費電力化を阻害する要因となっている。特に、液晶表示モジュールを備える携帯機器が電池駆動の場合は、使用時間を長くする上で大きな問題となっている。
ここで、プリチャージを不要とするためには、Hレベル/Lレベルの書き込み/読み出しが可能な構成にする必要がある。
しかしながら、Hレベル/Lレベルの書き込みが可能であるということは、NMOS(M1,M2)がオンした場合に、内部ノードが必ずデータ線の値に追従し、変化することであり、一方、Hレベル/Lレベルの読み出しが可能であるということは、NMOS(M1,M2)がオンした場合に、逆にデータ線が必ず内部ノードの値に追従し、変化することである。
このため、データ線DT側、データDB側ともに、Hレベル/Lレベルの書き込み/読み出しはできない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、SRAMを有する表示装置において、更なる低消費電力化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続され、制御端子が第1のワード線に接続される第1導電型の第1のトランジスタと、
前記第1のデータ線と前記第1のノードとの間に接続され、制御端子が第3のワード線に接続される第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続され、制御端子が第2のワード線に接続される第1導電型の第3のトランジスタと、
前記第2のデータ線と前記第2のノードとの間に接続され、制御端子が前記第4のワード線に接続される第2導電型の第4のトランジスタと有する、というものである。
尚、この実施態様を示す一例の回路構成は図5に示されるものである。
本発明の別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリと、
前記メモリと前記映像線との間に設けられるDA変換回路とを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続される第1導電型の第1のトランジスタおよび第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続される第1導電型の第3のトランジスタおよび第2導電型の第4のトランジスタとを有し、
前記第1および第2のトランジスタは、前記映像データの書き込み時にオンとされ、前記映像データの読み出し時にオフとされ、
前記第3のトランジスタおよび第4のトランジスタは、前記映像データの書き込み時にオフとされ、前記映像データの読み出し時にオンとされる、というものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続され、制御端子が第1のワード線に接続される第1導電型の第1のトランジスタと、
入力端子が前記第1のワード線に接続される第3のインバータと、
前記第1のデータ線と前記第1のノードとの間に接続され、制御端子が前記第3のインバータの出力端子に接続される第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続され、制御端子が第2のワード線に接続される第1導電型の第3のトランジスタと、
入力端子が前記第2のワード線に接続される第4のインバータと、
前記第2のデータ線と前記第2のノードとの間に接続され、制御端子が前記第4のインバータの出力端子に接続される第2導電型の第4のトランジスタとを有する、というものである。
尚、この実施態様を示す一例の回路構成は図2に示されるものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、
前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続され、制御端子が第1のワード線に接続される第1導電型の第1のトランジスタと、
前記第1のデータ線と前記第1のノードとの間に接続され、制御端子が第3のワード線に接続される第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続され、制御端子が第2のワード線に接続される第1導電型の第3のトランジスタと、
入力端子が前記第2のワード線に接続される第3のインバータと、
前記第2のデータ線と前記第2のノードとの間に接続され、制御端子が前記第3のインバータの出力端子に接続される第2導電型の第4のトランジスタとを有する、というものである。
尚、この実施態様を示す一例の回路構成は図28に示されるものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続され、制御端子が第1のワード線に接続される第1導電型の第1のトランジスタと、
入力端子が前記第1のワード線に接続される第3のインバータと、
前記第1のデータ線と前記第1のノードとの間に接続され、制御端子が前記第3のインバータの出力端子に接続される第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続され、制御端子が第2のワード線に接続される第1導電型の第3のトランジスタと、
前記第2のデータ線と前記第2のノードとの間に接続され、制御端子が第3のワード線に接続される第2導電型の第4のトランジスタと有する、というものである。
尚、この実施態様を示す一例の回路構成は図4に示されるものである。
本発明によれば、SRAMを有する表示装置において、更なる低消費電力化を図ることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の液晶表示モジュールの概略構成を示すブロック図である。
液晶パネル(PNL)には、複数の走査線(またはゲート線)(G1〜G320)と、映像線(またはドレイン線)(S1〜S720)とが各々並列して設けられる。
走査線(G)と映像線(S)との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極(ITO1)と薄膜トランジスタ(TFT)が設けられる。図1では、液晶パネル(PNL)のサブピクセル数は、240×320×3である。
液晶を挟み、各画素電極(ITO1)に対向するように、共通電極(対向電極、または、コモン電極ともいう)(ITO2)が設けられる。そのため、各画素電極(ITO1)と共通電極(ITO2)との間には液晶容量(LC)が形成される。
液晶パネル(PNL)は、画素電極(ITO1)、薄膜トランジスタ(TFT)等が設けられたガラス基板(GLASS)と、カラーフィルタ等が形成されるガラス基板(図示せず)とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
駆動回路(DRV)は、コントローラ回路100と、液晶パネル(PNL)の映像線(S)を駆動するソースドライバ130と、液晶パネル(PNL)の走査線(G)を駆動するゲートドライバ140と、液晶パネル(PNL)に画像を表示するために必要な電源電圧(例えば、液晶パネル(PNL)の共通電極(ITO2)に供給する共通電圧(Vcom))などを生成する液晶駆動電源発生回路120と、メモリ回路(以下、RAMという)150とを有する。また、図1において、FPCはフレキシブル配線基板である。
なお、図1では、駆動回路(DRV)は、1個の半導体チップで構成される場合を図示しているが、駆動回路(DRV)を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板(GLASS)上に直接形成するようにしてもよい。
同様に、駆動回路(DRV)の一部の回路を分割し、駆動回路(DRV)を複数個の半導体チップで構成してもよく、駆動回路(DRV)の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板(GLASS)上に直接形成するようにしてもよい。
さらに、駆動回路(DRV)あるいは駆動回路(DRV)の一部の回路を、ガラス基板(GLASS)上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
図1において、SIは、システムインターフェースのことであり、MCU等から各種コントロール信号および画像データが入力される系である。
DIは、表示データインターフェース(RGBインターフェース)のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系(外部データ)である。
この表示データインターフェース(DI)では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路100は、システムインターフェース(SI)、および表示データインターフェース(DI)から受け取った画像データを、ソースドライバ130、RAM150に送り表示を制御する。
本実施例のSRAMでは、データの書き込みと、データの読み出しを分離するため、ワード線を書き込み用のワード線(W2)と、読み出し用のワード線(W1)に分離する。
これにより、データ線(DT)は、書き込み専用のデータ線、データ線(DB)は、読み出し専用のデータ線となる。
また、NMOSトランジスタ(M1)と、P型のMOSトランジスタ(以下、単に、PMOSという)(M3)、並びに、NMOS(M2)とPMOS(M4)とで、転送スイッチング素子を構成する。
ここで、PMOS(M3)のゲートとワード線(W2)との間には、インバータ(I3)が設けられ、同様に、PMOS(M4)のゲートとワード線(W1)との間には、インバータ(I4)が設けられる。
本実施例のSRAMでは、データ線のプリチャージが不要となる。
以下、本実施例のSRAMのデータの書き込み/読み出し動作について説明する。
(1)書き込み動作
ワード線(W2)をHレベルとし、NMOS(M1)およびPMOS(M3)をオンとし、データ線(DT)を変化させる。例えば、「0」を書き込み場合は、データ線(DT)をLレベルとる。すると、内部ノード(node1)は必ずLレベルとなり、メモリセルには「0」が書き込まれる。
逆に、「1」を書き込む場合は、データ線(DT)をHレベルにする。すると、内部ノード(node1)は必ずHレベルとなり、メモリセルには「1」が書き込まれる。
(2)よみ出し動作
ワード線(W1)をHレベルとし、NMOS(M2)およびPMOS(M4)をオンとする。すると、メモリセルのデータが「0」の場合、内部ノード(node2)がHレベルであるため、データ線(DB)がHレベルに変化する。
逆に、メモリセルのデータが「1」の場合は、内部ノード(node2)がLレベルのため、データ(DB)がLレベルに変化する。これによりSRAMのデータの読み出し動作が行える。
尚、図4は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路が、映像データをメモリセルに記憶するメモリを有しており、このメモリのメモリセルは、入力端子が第1のノード(node1)に接続され、出力端子が第2のノード(node2)に接続される第1のインバータ(I1)と、出力端子が第1のノード(node1)に接続され、入力端子が第2のノード(node2)に接続される第2のインバータ(I2)と、第1のデータ線DTと第1のノード(node1)との間に接続され、制御端子が第1のワード線(W2)に接続される第1導電型の第1のトランジスタ(M1)と、入力端子が第1のワード線(W2)に接続される第3のインバータ(I3)と、
第1のデータ線(DT)と第1のノード(node1)との間に接続され、制御端子が前記第3のインバータ(I3)の出力端子に接続される第2導電型の第2のトランジスタ(M3)と、
第2のデータ線(DB)と第2のノード(node2)との間に接続され、制御端子が第2のワード線(W1)に接続される第1導電型の第3のトランジスタ(M2)と、
第2のデータ線(W1)と第2のノード(node2)との間に接続され、制御端子が第3のワード線(W1B)に接続される第2導電型の第4のトランジスタ(M4)と有する、構成を示している。
また、図5は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路は、映像データをメモリセルに記憶するメモリを有し、
メモリのメモリセルは、入力端子が第1のノード(node1)に接続され、出力端子が第2のノード(node2)に接続される第1のインバータ(I1)と、
出力端子が第1のノード(node1)に接続され、入力端子が第2のノード(node2)に接続される第2のインバータ(I2)と、
第1のデータ線(DT)と第1のノード(node1)との間に接続され、制御端子が第1のワード線(W2)に接続される第1導電型の第1のトランジスタ(M1)と、
第1のデータ線(DT)と第1のノード(node1)との間に接続され、制御端子が第3のワード線(W2B)に接続される第2導電型の第2のトランジスタ(M3)と、
第2のデータ線(DB)と第2のノード(node2)との間に接続され、制御端子が第2のワード線(W1)に接続される第1導電型の第3のトランジスタ(M2)と、
第2のデータ線(DB)と第2のノード(node2)との間に接続され、制御端子が第4のワード線(W1B)に接続される第2導電型の第4のトランジスタ(M4)と有する、というものである。
また、図28は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
メモリのメモリセルは、入力端子が第1のノード(node1)に接続され、出力端子が第2のノード(node2)に接続される第1のインバータ(I1)と、
出力端子が第1のノード(node1)に接続され、入力端子が第2のノード(node2)に接続される第2のインバータ(I2)と、
第1のデータ線(DT)と第1のノード(node1)との間に接続され、制御端子が第1のワード線(W2)に接続される第1導電型の第1のトランジスタ(M1)と、
第1のデータ線(DT)と第1のノード(node1)との間に接続され、制御端子が第3のワード線(W2B)に接続される第2導電型の第2のトランジスタ(M3)と、
第2のデータ線(DB)と第2のノード(node2)との間に接続され、制御端子が第2のワード線(W1)に接続される第1導電型の第3のトランジスタ(M2)と、
入力端子が第2のワード線(W1)に接続される第3のインバータ(I3)と、
第2のデータ線(DB)と第2のノード(node2)との間に接続され、制御端子が第3のインバータ(I3)の出力端子に接続される第2導電型の第4のトランジスタ(M4)とを有する、というものである。
また、図3〜図5、図28に示すように、インバータ(I2)をクロックドインバータに変更し、データの書き込みを行う際に、インバータ(I2)を停止させるようにしてもよい。
図3〜図5、図28に示す回路構成の場合には、メモリセルにデータを書き込むときの負荷を小さくすることができる。
例えば、今まで、「0」のデータが記憶されていたメモリセルに、「1」のデータを書き込む場合には、内部ノード(node1)をLレベルからHレベルに変化させる必要がある。
この場合、図2に示す回路構成では、インバータ(I1)とインバータ(I2)とを共に反転させる必要があるのに対して、図3〜図5、図28に示す回路構成ではインバータ(I1)のみを反転するだけでよいので、メモリセルにデータを書き込むときの負荷を小さくすることができる。
図3に示す1メモリセルのより具体的な回路構成を図5(a)、図5(b)に示す。
図5(a)、図5(b)において、NMOS(M13)とPMOS(M14)とが、図3に示すインバータ(I1)を構成し、NMOS(M11,M15)とPMOS(M12,M16)とが、図3に示すクロックドインバータ(I2)を構成する。
図5(a)、図5(b)では、ワード線(W2)がHレベルのとき、NMOS(M15)とPMOS(M16)とがオフ、ワード線(W2)がLレベルのとき、NMOS(M15)とPMOS(M16)とがオンとなるので、データの書き込みを行う際に、クロックドインバータ(I2)を停止させることができる。
このため、データの書き込みを行う際には、同一ワード線(W1,W2)に接続された書き込みを行わないメモリセルのデータを保持するためには、メモリセルからデータを一旦読み出した後、再度読み出したデータを書き戻す動作が必要となる。
図6にその構成例を示す。
図6において、151は、図2に示すメモリセル、152はX方向制御回路、153はY方向制御回路、154はマルチプレクサ、155は書き込み回路、156,157は読み出し回路である。
データの書き込みを行う場合、読み出し回路156により、一度、同一ワード線(W2)に接続されたメモリセルのデータの読み出しを行う。
その後、X方向制御回路152によりマルチプレクサ154を制御し、データを書き戻すか、書き換えるか選択を行い、書き込み回路155により、選択されたメモリセルのデータ書き込みを行う。
前述した動作により、データの書き込み時における、同一ワード線(W2)に接続された、データの書き込みを行わないメモリセルのデータを保持することが可能となる。
本実施例のSRAMを内蔵する駆動回路を使用することにより、液晶表示モジュールの消費電力を削減することが可能となる。
図7に示す構成では、コントローラ回路100は、SRAMコントロール回路1と、外部データとSRAMデータの演算回路6と、発振器10と、表示タイミング発生回路11とで構成される。
また、ソースドライバ130は、SRAMデータのパラレル−シリアル変換用シフトレジスタ(1)4と、SRAMデータのセレクタ回路5と、表示データのシリアル−パラレル変換用シフトレジスタ(2)7と、表示データラッチ回路(1)8と、演算データとSRAMデータのセレクタ回路9と、表示データラッチ回路(2)12と、表示データラッチ回路(3)13と、レベルシフト回路14と、DA変換回路(階調電圧デコード回路)15と、出力回路(電流増幅アンプ回路)16と、階調電圧生成回路17とで構成される。
さらに、RAM150は、SRAM2と、SRAMデータラッチ回路3とで構成される。
図7に示す構成は、2つのシフトレジスタ(4,7)と、画像データ保持用のSRAM2と、外部データとSRAMデータの演算回路6とを持つことを特徴とする。
また、DI(RGBインターフェース)からの画像データは、SRAMコントロール回路1、または外部データとSRAMデータの演算回路6に入力され、SRAM2、または表示データラッチ回路(1)8へ送られる。
SRAM2に送られたデータはRAM容量分まで保存でき、静止画および動画のフレームメモリとして使用される。
RAM容量は、液晶パネル(PNL)の画素数と表示色数に依存して変化する。全画素数、全階調分を持つ場合や、さらに携帯電話の時計表示などを表示画像に重ね合わせるために、液晶パネル(PNL)の画素数を超える分を持つ場合もある。
逆に、RAM容量は、携帯電話の待ち受け画面のみの情報(時計表示のみなど)だけを持つ場合もある。
例えば、QVGAでは、全320ライン分のRAM容量は持たずに、96ライン分のみを持つ場合や、表示色は8色(RGB各1ビット)のみに限定する場合である。ここで、待ち受け画面の画像情報のみを持つのは低消費電力化のためである。
SRAM2を使用することにより、外部バスを駆動することなく、液晶パネル(PNL)に静止画を表示することが可能となる。なお、待ち受け時の表示ライン限定、表示色限定した状態をパーシャル表示と呼ぶ。
図7に示す構成では、SRAM2に格納されたデータと、外部データは独立しているため演算処理を行なうことが可能となる。
ここで、演算とは、SRAM2に格納されたデータと外部データの重ね合わせ等が主である。一般的には、それぞれのデータの透過率などを任意で設定できるものがある。
演算に関しては、以下の(a)、(b)の2通りの手法がある。
(a)外部データは、連続に入力されるシリアルデータのため、格納してあるSRAMデータをパラレル−シリアル変換して連続的に演算を行う。
(b)外部データをシリアル−パラレル変換して、1走査ライン分まとめてSRAMデータとの演算を行う。
図7に示す構成は、(a)の場合に対応するものである。この手法では、SRAMデータと、外部データとの演算回路が1つで良いため、SRAMデータと、外部データとの演算回路が映像線の出力数分必要となる(b)の場合より回路規模を小さくすることができる。
シフトレジスタ(1)4は、SRAMデータをパラレル−シリアル変換するシフトレジスタであり、選択されたSRAMデータがセレクタ回路5により、演算回路6へ送られ、演算が実行される。
演算後のシリアルデータは、表示データラッチ回路(1)8に送られ、表示データのシリアル−パラレル変換用シフトレジスタ(2)7により、シリアル−パラレル変換され、表示データラッチ回路(1)8に、液晶パネル(PNL)の1走査ライン分の表示データとして順次格納され、1走査ライン分の映像データとなる。
表示データラッチ回路(1)8にラッチされた表示データ(外部データ、または外部データとSRAMデータの演算後データ、あるいは、RAMデータ)は、セレクタ回路9によりいずれかが選択され、表示データラッチ回路(2)12、表示データラッチ回路(3)13で1走査ライン分のデータとして保持される。
なお、表示データラッチ回路(3)13は、DI(RGBインターフェース)から入力される信号のタイミングによっては、特に必要ない場合もある。
DI(RGBインターフェース)から入力される同期信号(ドットクロック)がない場合には、内部発振器10により、同期用のタイミングクロックを発生させる必要がある。
SI(システムインターフェース)のみを使用したシステム、または低消費電力表示のパーシャル表示時がそれにあたる。
表示データラッチ回路(3)13にラッチされた映像データは、レベルシフト回路14により電圧レベルが変換された後、DA変換回路(階調電圧デコード回路)15においてアナログの階調電圧に変換される。
この階調電圧は、出力回路(電流増幅アンプ回路)16により電流増幅され、各映像線(S1〜S720)に出力される。
ここで、DA変換回路(階調電圧デコード回路)15には、階調電圧生成回路17で生成された64階調(V0〜V63)の階調電圧が入力される。
(1)DI(RGBインターフェース)からの画像データ
モードA;RAMを経由しない場合
外部データとSRAMデータの演算回路6→表示データラッチ回路(1)8→演算データとRAMデータのセレクタ回路9(通常表示)
モードB;RAMを経由する場合
以下のモードCと同じ(通常表示)
(2)SI(システムインターフェース)からの画像データ
モードC;演算なしの場合
SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→演算データとSRAMデータのセレクタ回路9(通常表示orパーシャル表示)
モードD;演算ありの場合
SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→SRAMデータのセレクタ回路5→外部データとSRAMデータの演算回路6→表示データラッチ回路(1)8→演算データとSRAMデータのセレクタ回路9(通常表示(重ね合わせ))
また、表示タイミング用クロック(CL1)は、DI(RGBインターフェース)使用時には、DI(RGBインターフェース)に含まる同期用クロック(DOTCLK)により生成され、DI(RGBインターフェース)不使用時には、発振器10で生成されたクロックが使用される。
(1)モードA
図8(a)は、モードAにおける画像データの流れを示したものであり、図7の表示データラッチ回路(2)12までの流れを図示している。
また、図8(b)は、モードAにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図8(b)では、RGB各6ビットを想定して26万色と表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードAにおける画像データの流れは、DI(RGBインターフェース)→演算回路6→表示データラッチ回路(1)8→セレクタ回路9→表示データラッチ回路(2)12の順となる。
このように、モードAでは、SRAM2、SRAMデータラッチ回路3、シフトレジスタ(1)4、およびセレクタ回路5は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路6、およびセレクタ回路9に関しても、SRAM2を使用しないことから、データをスルーさせることも可能である。
また、DI(RGBインターフェース)の場合、同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
なお、発振器10で生成されるクロックに基づき、液晶駆動電源発生回路120で使用する昇圧クロック生成する場合には、発振器10は動作させ続けておく必要がある。これは、以下で説明する各モードでも同様である。
図9(a)は、モードBにおける画像データの流れを示したものであり、図7の表示データラッチ回路(2)12までの流れを図示している。
また、図9(b)は、モードBにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図9(b)では、RGB各6ビットを想定して26万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードBにおける画像データの流れは、DI(RGBインターフェース)→SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→セレクタ回路9→表示データラッチ回路(2)12の順となる。
このように、モードBでは、シフトレジスタ(1)4、セレクタ回路5、演算回路6、シフトレジスタ(2)7、および表示データラッチ回路(1)8は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、セレクタ回路9に関しても、SRAM2を使用しないことから、データをスルーさせることも可能である。
また、DI(RGBインターフェース)の場合、同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
図10(a)は、モードCにおける画像データの流れを示したものであり、図7の表示データラッチ回路(2)12までの流れを図示している。
モードCは、SRAMコントロール回路1に入力される画像データが、SI(システムインターフェース)から入力される以外は、図9(a)に示すモードBと同じであるので、再度の説明は省略する。
但し、モードCでは、SI(システムインターフェース)から同期クロックが入力されないので、表示タイミング用クロック(CL1)は、発振器10で生成されたクロックが使用される。
また、図10(b)は、モードCにおける、通常表示状態のときに、液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図10(b)では、RGB各6ビットを想定して26万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
また、図10(c)は、モードCにおける、パーシャル表示状態のときに、液晶パネル(PNL)に表示される画像を模式的に示す図である。尚、図10(c)のa,bの領域は8色表示の箇所を示しており、それ以外の領域は、白又は黒の非表示領域を示している。また、図10(c)では、SRAMデータが8色の場合を図示しているが、色数、パーシャル表示ライン数(図10(c)のa、b)は、これに限定されるものではない。
図11(a)は、モードDにおける画像データの流れを示したものであり、図7の表示データラッチ回路(2)12までの流れを図示している。
また、図11(b)は、モードDにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。尚、図11(b)のa,bは、8色+26万色の重ね合わせ表示領域を示し、それ以外の領域は26万色の表示領域を示している。また、図11(b)では、RGB各6ビットを想定して26万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。同様に、SRAMデータが8色の場合を図示しているが、色数、重ね合わせ表示ライン(図11(b)のa、b)も、これに限定されるものではない。
モードDにおける画像データの流れは、2系統あり、一方の系統が、SI(システムインターフェース)→SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→SRAMデータのセレクタ回路5→演算回路6→表示データラッチ回路(1)8→セレクタ回路9→表示データラッチ回路(2)12の順であり、他方の系統が、DI(RGBインターフェース)→演算回路6→表示データラッチ回路(1)8→セレクタ回路9→表示データラッチ回路(2)12の順となる。
モードDでは、DI(RGBインターフェース)から同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
また、演算回路6において演算することにより、重ね合わせ表示ライン部(図11(b)のa、b)を、すべて8色にしたり、一部を26万色表示、その他を8色、またはSRAMデータと、DI(RGBインターフェース)から入力される外部データを50%づつ透かして表示することが可能である。
図12に示す構成では、映像データの各ビット毎に、外部データとSRAMデータとの演算回路6を持つことを特徴とするものであり、外部データをシリアル−パラレル変換し、1走査ライン分まとめてSRAMデータとの演算を行うものである。
前述の図7に示すブロック図と異なる点は、SRAMデータのパラレル−シリアル変換用シフトレジスタ(1)4と、SRAMデータのセレクタ回路5とが省略され、演算データとSRAMデータのセレクタ回路9内に、外部データとSRAMデータの演算回路6が各映像データビット毎に設けられる点である。
図12に示す構成のように、演算回路6を各映像ビット毎に設けるのは回路規模が大きくなり、チップサイズが増大するが、外部データの転送周期に合わせる必要がないので、タイミングマージンには余裕が生まれる。動作は1走査ライン出力毎の周期程度でよい。
さらに、図12に示す構成において、プロセスのシュリンクが進みディジタル回路の面積が小さくできる場合は、この構成の回路規模が大きくなる影響が全体から見れば小さくなるため、タイミングマージンが大きい方が設計的に余裕を持てる。
(1)DI(RGBインターフェース)からの画像データ
モードA;RAMを経由しない場合
表示データラッチ回路(1)8→外部データとSRAMデータの演算回路6→演算データとRAMデータのセレクタ回路9
モードB;RAMを経由する場合
以下のモードCと同じ
(2)SI(システムインターフェース)からの画像データ
モードC;演算なしの場合
SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→演算データとSRAMデータのセレクタ回路9
モードD;演算ありの場合
SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→外部データとSRAMデータの演算回路6→演算データとSRAMデータのセレクタ回路9
(1)モードA
図13(a)は、モードAにおける画像データの流れを示したものであり、図12の表示データラッチ回路(2)12までの流れを図示している。
また、図13(b)は、モードAにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図13(b)では、RGB各6ビットを想定して26万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードAにおける画像データの流れは、DI(RGBインターフェース)→表示データラッチ回路(1)8→(演算回路6+セレクタ回路9)→表示データラッチ回路(2)12の順となる。
このように、モードAでは、SRAM2、およびSRAMデータラッチ回路3は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路6、セレクタ回路9に関しても、SRAM2を使用しないことから、データをスルーさせることも可能である。
また、DI(RGBインターフェース)の場合、同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
図14(a)は、モードBにおける画像データの流れを示したものであり、図12の表示データラッチ回路(2)12までの流れを図示している。
また、図14(b)は、モードAにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図14(b)では、RGB各6ビットを想定して26万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードBにおける画像データの流れは、DI(RGBインターフェース)→SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→(演算回路6+セレクタ回路9)→表示データラッチ回路(2)12の順となる。
このように、モードBでは、シフトレジスタ(2)7、および表示データラッチ回路(1)8は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路6、セレクタ回路9に関しても、SRAM2を使用しないことから、データをスルーさせることも可能である。
また、DI(RGBインターフェース)の場合、同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
図15(a)は、モードBにおける画像データの流れを示したものであり、図12の表示データラッチ回路(2)12までの流れを図示している。
モードCは、SRAMコントロール回路1に入力される画像データが、SI(システムインターフェース)から入力される以外は、図14(a)に示すモードBと同じであるので、再度の説明は省略する。
但し、モードCでは、SI(システムインターフェース)から同期クロックが入力されないので、表示タイミング用クロック(CL1)は、発振器10で生成されたクロックが使用される。
また、図15(b)は、モードCにおける、通常表示状態のときに、液晶パネル(PNL)に表示される画像を模式的に示す図である。尚、図15(c)のa,bの領域は8色表示の箇所を示しており、それ以外の領域は、白又は黒の非表示領域を示している。また、図15(b)では、RGB各6ビットを想定して26万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。
また、図15(c)は、モードCにおける、パーシャル表示状態のときに、液晶パネル(PNL)に表示される画像を模式的に示す図である。なお、図15(c)では、SRAMデータが8色の場合を図示しているが、色数、パーシャル表示ライン数(図15(c)のa、b)は、これに限定されるものではない。
図16(a)は、モードDにおける画像データの流れを示したものであり、図12の表
示データラッチ回路(2)12までの流れを図示している。
また、図16(b)は、モードDにおける液晶パネル(PNL)に表示される画像を模式的に示す図である。尚、図11(b)のa,bは、8色+26万色の重ね合わせ表示領域を示し、それ以外の領域は26万色の表示領域を示している。また、図16(b)では、RGB各6ビットを想定して26万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。同様に、SRAMデータが8色の場合を図示しているが、色数、重ね合わせ表示ライン(図16(b)のa、b)も、これに限定されるものではない。
モードDにおける画像データの流れは、2系統あり、一方の系統が、SI(システムインターフェース)→SRAMコントロール回路1→SRAM2→SRAMデータラッチ回路3→(演算回路6+セレクタ回路9)→表示データラッチ回路(2)12の順であり、他方の系統が、DI(RGBインターフェース)→表示データラッチ回路(1)8→(演算回路6+セレクタ回路9)→表示データラッチ回路(2)12の順である。
モードDでは、DI(RGBインターフェース)から同期クロックも同時に入力されるため、発振器10も特に使用する必要がない。
但し、発振器10の動作が安定するまで、数msの時間が必要となるため、発振器10を使用するモードCの状態へのすばやい状態変化に対処するため、発振器10は動作させ続けておくことも可能である。
また、演算回路6において演算することにより、重ね合わせ表示ライン部(図11(b)のa、b)を、すべて8色にしたり、一部を26万色表示、その他を8色、またはSRAMデータと、DI(RGBインターフェース)から入力される外部データを50%づつ透かして表示することが可能である。
前述したように、パーシャル表示とは、R、G、Bそれぞれ2色の合計8色(=2×2×2)表示で、時計などのみの表示し、さらに、使用する走査ライン数も減少させる表示方法である。
図17に示す回路は、このパーシャル表示時の消費電力をさらに低減させるようにしたものであり、そのため、出力回路16のオペアンプ(AMP)に並列にクロックドインバータ(INV)を接続し、パーシャル表示時に出力回路16のオペアンプを停止させて消費電力を少なくするようにしている。
このインバータ(INV)は、電源電圧として、最大階調電圧(V0)と最小階調電圧(V63)供給され、かつ、レベルシフトされたデータ(図17では、例えば、D5T)が入力される。
以下、図17に示す回路の動作を説明する。
(1)通常表示時は、出力回路16のオペアンプ(AMP)を動作状態とする。
また、クロック(T)をHレベル、クロック(B)をLレベルとして、インバータ(INV)の動作を停止させる(出力が、ハイインピーダンス状態)。
ここで、電源電圧のHレベルは、最大階調電圧(V0)より高いレベルであり、電源電圧のLベル(GND)は、最小階調電圧(V63)より低いレベルのため、クロック(T,B)の電圧レベルは電源レベルとして良い。
また、クロック(T)をLレベル、クロック(B)をHレベルとして、インバータ(INV)を動作状態とする。
インバータ(INV)には、レベルシフタされたデータ(例えば、D5T)を入力する。ここで、D5Tは「1」の時にV63(低)の階調電圧が選ばれるデータ、「0」の時にV0(高)の階調電圧が選ばれるデータとする。なお、データは、D0〜D5のうちの1つを用いればよい。
これにより、インバータ(INV)の出力からは、V63(低)の階調電圧、あるいは、V0(高)の階調電圧が出力される。
これにより、パーシャル表示時に出力回路16のオペアンプ(AMP)を停止させ、V0の階調電圧、あるいは、V63の階調電圧を出力することが可能となり、パーシャル表示時に、低消費電力を大幅に低減することが可能となる。
なお、インバータ(INV)に入力する映像データとして、D5Bを使用する場合は、インバータ(INV)を2段直列に縦続接続することで、論理的に正しい階調電圧を出力することができる。
つまり、インバータ(INV)は、n(n≧2)段であってもよい。但し、インバータ(INV)の電源電圧として印加される電圧(V0,V63)間の貫通電流を低減するためには、最小の1段がよい。
なお、図17では、映像データが6ビットの場合を図示しているが、映像データは、8ビットでもよく、入力するデータは、D0〜D7のうちの1つを用いればよい。
一般的に、レベルシフト回路は、貫通電流が大きいため停止することができれば低消費電力の効果が期待できる。
図18は、パーシャル表示時に、D5以外のビットのレベルシフト動作を停止させる場合の回路構成の一例を示す図である。
図18に示す回路では、パーシャル設定時には、制御線Aの電圧をLレベル(GND)とする。
これにより、ナンド回路(NAND)の出力をHレベル固定となし、D0〜D4ビットの動作を停止させ、パーシャル表示時に消費電力をさらに低減させることが可能となる。
図19において、図17との違いは、インバータ(INV)の入力に、DA変換回路(階調電圧デコード回路)15のデコーダ出力(アナログ電圧)を使用した点である。
チップレイアウト上、映像データを出力回路16まで配線できない時に、この構成が有効となる。
パーシャル表示時は、DA変換回路15のデコーダ出力は、V0の階調電圧、またはV63の階調電圧、その選択されたいづれか階調電圧をそのまま出力する必要がある。
そのため、図18に示す回路では、インバータ(INV)は、論理的に出力が反転しないように、偶数段直列に縦続接続する必要がある。
その場合でも、液晶パネル(PNL)の表示には問題がないが、消費電力の増加が懸念される。この貫通電流を削減するために、インバータ(INV)の入力電圧の変化時に、インバータ(INV)の動作を停止させる必要がある。
その場合の動作タイミング例を図20に示す。
図20において、GATE CLは、液晶パネル(PNL)のゲート線(G)のON/OFF用のクロックで、Hレベルでオン、Lレベルでオフとなる。
LINE CLは、図7、図12における表示データラッチ回路(3)13のラッチクロックであり、図20では、立ち下がり(P)のポイントで、次の走査ラインのデータをラッチする(データの変化するタイミング)。
データが変化するタイミングの時に、インバータ(INV)が停止(クロック(T)がHレベル、クロック(B)がLレベル)していれば、貫通電流は流れない。
そのため、図20に示すY−Zの期間に、立ち下がり(P)が位置するようにすればよい。
なお、Y−Zの期間は、インバータ(INV)出力がハイインピーダンス状態となり、この期間は、液晶の駆動が行われないことになるが、ハイインピーダンス状態後の時間で十分に液晶が駆動できれば特に問題はない。
また、図20のXよりも早い時間に、Yのポイントが来ると、前段の書き込み終盤に、インバータ(INV)の出力がハイインピーダンス状態になるため、あまり好ましくないが、液晶に十分書き込んだ後で、かつ液晶に充電したレベルが微小リークによって抜けてしまうほどの時間でなければ、問題はない。
以上説明したように、インバータ(INV)に入力されるデータの変化時間中に、インバータ(INV)を停止することで、貫通電流を無くすことができ、更なる低消費電力化が図りことが可能となる。
一般的に、図7、図12に示す階調電圧生成回路17は、液晶駆動電源発生回路120に生成された電圧(図21のVref)を抵抗分圧回路(Ra)により分圧して、複数の階調基準電圧(図21では、5個の階調基準電圧)を生成し、さらに、当該階調基準電圧間を抵抗分圧回路(Rb)により分圧して複数の階調電圧(図21では、64階調の階調電圧)を生成している。
この場合に、複数の階調基準電圧は、アンプ回路(または、バッファ回路)で電流増幅するようにしている。
図10(c)に示すパーシャル表示のときには、パーシャル表示ライン以外のラインには、黒または白の表示を行う必要がある。
ここで、黒、または白のみの表示を行う場合、ソースドライバ130から映像線(S)に出力される階調電圧は、上下2値のみしか必要ない。
そのため、図21に示すように、階調基準電圧をアンプ回路を介して供給している場合には、パーシャル表示状態のときに、V0の階調電圧、およびV63の階調のアンプ回路(図21のAMP0、AMP63)以外のアンプ回路(AMPa〜AMPe)の動作を停止させることができ、消費電力を低減させることが可能となる。
このように、パーシャル表示のときに、階調電圧発生回路47から出力される階調基準電圧を電流増幅するアンプ回路を停止させることで、さらなる低消費電力化を図ることが可能となる。
図22に示す発振器10は、5個のインバータ(I11〜I15)が、抵抗素子(R)を介して直列に接続されるとともに、インバータ(I11)とインバータ(I12)との間に容量素子(C2)が接続され、インバータ(I11)に容量素子(C1)を介して電源電圧(Vcc)が供給される。
この図22に示す発振器10では、抵抗素子Rと、容量素子(C1,C2)を変えることで、発振周波数を調整することができる。
しかしながら、従来の発振器10では、発振周波数の安定のため、抵抗素子(R)は通常の抵抗素子(所謂、外付けの抵抗素子)を使用していた。
すなわち、通常のCMOS半導体等では精度のよい抵抗デバイスを形成できないため、駆動回路(DRV)を構成する半導体チップ内には、抵抗素子(R)は内蔵はしていない。これは、ガラス基板上にポリシリコンTFTなどを用いて形成した場合でも同様である。
通常のフル階調表示時は、DI(RGBインターフェース)から入力されるクロックを使用する。そのため、本実施例において、SRAMデータをパーシャル表示用のみとした場合は、図7、図12に示す発振器10を使用するのは、パーシャル表示のときのみである。
パーシャル表示は、色数が少ないこと、および時計などの簡易表示のみであるため、液晶の交流周期等にある程度の変化があっても画質の乱れとして表示されにくい。
したがって、発振器10に使用する抵抗素子の精度に余裕があるため、抵抗素子を半導体チップ内に内蔵することにより、液晶表示モジュール部品点数を削減することが可能となる。
さらに、抵抗素子を半導体チップ内に内蔵とすることで、いくつかの抵抗値をMCUのコントロールにより(すなわち、ソフト的に)可変にすることも可能となる。即ち、液晶表示モジュールの画質、消費電流に応じて調整が可能となる。
図23に示す発振器10は、抵抗素子として、半導体チップ内に内蔵される抵抗アレイ(R Decoder)を使用するものである。さらに、外付けの抵抗素子(R)も使用可能ように、端子(PIN1,PIN2)を設けている。
図24は、図23に示す抵抗アレイ(R Decoder)の構成を示す回路図である。
外付けの抵抗素子(R)を使用する場合には、トランスファゲート回路(MZ1)をオン、トランスファゲート回路(MZ2)をオフとする。このときの発振器10の電流ループを図24のOSCR=0で示す。
また、抵抗アレイ(R Decoder)を使用する場合には、トランスファゲート回路(MZ1)をオフ、トランスファゲート回路(MZ2)をオンとする。
抵抗アレイ(R Decoder)は、複数の内部抵抗が直列に接続され、この内部抵抗をトランスファゲート回路(MZT)群の一つで選択することにより、抵抗値が可変可能とされる。
図24では、抵抗アレイ(R Decoder)として、450kΩを選択したときの発振器10の電流ループを図24のOSCR=2に、また、抵抗アレイ(R Decoder)として、175kΩを選択したときの発振器10の電流ループを図24のOSCR=10に、さらに、抵抗アレイ(R Decoder)として、50kΩを選択したときの発振器10の電流ループを図24のOSCR=15として図示している。
図25(a)に示すように、表示タイミング発生回路11は、DI(RGBインターフェース)から入力される水平同期信号(HSYNC)と、ドットクロック(DOTCLK)に基づき、表示タイミング用クロック(CL1)を生成する。
この表示タイミング用クロック(CL1)は、周期(図25(b)に示すT1)が一定の信号である。
また、昇圧クロック生成回路20は、発振器10で生成されたクロック(OSC1)を分周して昇圧クロック(DCCLK)を生成する。
この昇圧クロック(DCCLK)の周期(図25(b)に示すT2)は、発振器10で生成されたクロック(OSC1)1周期単位で変更可能である。
図25に示す回路では、表示タイミング用クロック(CL1)と、昇圧クロック(DCCLK)とは、同一の半導体チップ内部で生成されているが、それぞれ基準のクロックが非同期のため生成されるクロック同士も非同期であった。
そのため、表示タイミング用クロック(CL1)と、昇圧クロック(DCCLK)との干渉により、液晶パネル(PNL)に表示される画像に画質劣化を引き起こす場合があった。
図26に示す回路は、表示タイミング用クロック(CL1)と、昇圧クロック(DCCLK)との干渉により、液晶パネル(PNL)に表示される画像に画質劣化を引き起こすの防止するようにしたものである。
図26に示す回路では、表示制御信号として、表示タイミング発生回路11により生成される表示タイミング用クロック(CL1)を使用する場合に、昇圧クロック生成回路20は、スイッチ(SW)を介して入力されるドットクロック(DOTCLK)に基づき、昇圧クロック(DCCLK)を生成する。
これにより、表示タイミング用クロック(CL1)と、昇圧クロック(DCCLK)とが同期するため、液晶パネル(PNL)に表示される画像に画質劣化を引き起こすのを防止することが可能である。
この場合に、昇圧クロック生成回路20は、下記の2つのモードの昇圧クロック(DCCLK)を生成する。
周期が、表示タイミング用クロック(CL1)と同一周期で、かつ、液晶駆動電源発生回路120の充放電比率となるDuty比が可変可能な昇圧クロック(DCCLK)(図26(b)に示すT3参照)
(2)モード2
ドットクロック(DOTCLK)に同期し、周期が可変可能であるとともに、液晶駆動電源発生回路120の充放電比率となるDuty比は50%固定とされる昇圧クロック(DCCLK)(図26(b)に示すT4参照)。
但し、このモード2では、昇圧クロック(DCCLK)は、表示タイミング用クロック(CL1)とは非同期となる。
なお、前述の説明では、本発明をTFT方式の液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、STN方式の液晶表示モジュール、あるいは、有機EL素子を有するEL表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2 半導体メモリ(Static Random Access Memory;SRAM)
3 SRAMデータラッチ回路
4 パラレル−シリアル変換用シフトレジスタ(1)
5,9 セレクタ回路
6 演算回路
7 シリアル−パラレル変換用シフトレジスタ(2)
8 表示データラッチ回路(1)
10 発振器
11 表示タイミング発生回路
12 表示データラッチ回路(2)
13 表示データラッチ回路(3)
14 レベルシフト回路
15 DA変換回路(階調電圧デコード回路)
16 出力回路(電流増幅アンプ回路)
17 階調電圧生成回路
20 昇圧クロック生成回路
100 コントローラ回路
120 液晶駆動電源発生回路
130 ソースドライバ
140 ゲートドライバ
150 メモリ回路
151 メモリセル
152 X方向制御回路
153 Y方向制御回路
154 マルチプレクサ
155 書き込み回路
156,157 読み出し回路
PNL 液晶パネル
S 映像線(またはドレイン線)
G 走査線(またはゲート線)
TFT 薄膜トランジスタ
ITO1 画素電極
ITO2 共通電極(対向電極、または、コモン電極)
LC 液晶容量
GLASS ガラス基板
DRV 駆動回路
W,W1,W1B,W2,W2B ワード線
DT,DB データ線
M1,M2,M11,M13,M15 N型MOSトランジスタ
M3,M4,M12,M14,M16 P型MOSトランジスタ
I1〜I4,I11〜I15,INV インバータ
node1,node2 内部ノード
AMP オペアンプ
NAND ナンド回路
Ra,Rb 抵抗分圧回路
AMP0,AMP63,AMPa〜AMPe アンプ回路
R 抵抗素子
C1,C2 容量素子
PIN1,PIN2 端子
MZ1,MZ2,MZT トランスファゲート回路
R Decoder 抵抗アレイ
Claims (17)
- 外部から映像データが供給される駆動回路と、
前記駆動回路が出力する映像信号が供給される映像線と、
前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
前記駆動回路は、制御部と、
前記映像データをメモリセルに記憶するメモリとを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続され、制御端子が第1のワード線に接続される第1導電型の第1のトランジスタと、
前記第1のデータ線と前記第1のノードとの間に接続され、制御端子が第3のワード線に接続される第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続され、制御端子が第2のワード線に接続される第1導電型の第3のトランジスタと、
前記第2のデータ線と前記第2のノードとの間に接続され、制御端子が前記第4のワード線に接続される第2導電型の第4のトランジスタとを有し、
前記メモリは、前記第2のデータ線に供給され、前記メモリセルから読み出した映像データを格納する格納手段を有し、
前記制御部は、前記映像データの書き込み時に、外部から入力される映像データ、あるいは、前記格納手段に格納された映像データを選択して、前記第1のデータ線に供給することを特徴とする表示装置。 - 請求項1の表示装置において、
前記制御部は、前記映像データの書き込み時に、前記第1および第2のトランジスタをオンとし、
前記第1のデータ線に供給された前記映像データを前記第1のノードに供給することを特徴とする表示装置。 - 請求項1の表示装置において、
前記制御部は、前記映像データの読み出し時に、前記第3および第4のトランジスタをオンとし、
前記第2のデータ線に、前記メモリセルから読み出した映像データを供給することを特徴とする表示装置。 - 請求項1の表示装置において、
前記第2のインバータは、クロックドインバータであり、
前記クロックドインバータは、前記第1および第2のトランジスタがオンとなるときに、オフとされることを特徴とする表示装置。 - 請求項1の表示装置において、
前記メモリに格納された映像データは、パーシャル表示用の映像データである表示装置。 - 外部から映像データが供給される駆動回路と、
前記駆動回路が出力する映像信号が供給される映像線と、
前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリと、
前記メモリと前記映像線との間に設けられるDA変換回路とを有し、
前記メモリのメモリセルは、入力端子が第1のノードに接続され、出力端子が第2のノードに接続される第1のインバータと、
出力端子が前記第1のノードに接続され、入力端子が前記第2のノードに接続される第2のインバータと、
第1のデータ線と前記第1のノードとの間に接続される第1導電型の第1のトランジスタおよび第2導電型の第2のトランジスタと、
第2のデータ線と前記第2のノードとの間に接続される第1導電型の第3のトランジスタおよび第2導電型の第4のトランジスタとを有し、
前記第1および第2のトランジスタは、前記映像データの書き込み時にオンとされ、前記映像データの読み出し時にオフとされ、
前記第3のトランジスタおよび第4のトランジスタは、前記映像データの書き込み時にオフとされ、前記映像データの読み出し時にオンとされ、
前記メモリセルから読み出した映像データを格納する格納手段を有し、
前記映像データの書き込み時に、外部から入力される映像データ、あるいは、前記格納手段に格納された映像データを選択して、前記第1のデータ線に供給することを特徴とする表示装置。 - 請求項6の表示装置において、
前記駆動回路は、前記映像データを、前記メモリを介さずに前記DA変換回路に供給する第1の経路と、
前記メモリを介して前記DA変換回路に供給する第2の経路とを有することを特徴とする表示装置。 - 請求項7の表示装置において、
前記駆動回路は、前記DA変換回路に複数の階調電圧を出力するための階調電圧生成部を有し、
前記映像データを前記第2の経路を介して前記DA変換回路に供給する際に、前記階調電圧生成部の一部の回路の動作を停止させることを特徴とする表示装置。 - 請求項6の表示装置において、
前記駆動回路は、前記映像データを前記メモリを介さずに前記DA変換回路に供給する第1の動作状態と、前記映像データをメモリに保存する第2の状態とを有することを特徴とする表示装置。 - 請求項9の表示装置において、
前記駆動回路は、前記DA変換回路に複数の階調電圧を出力するための階調電圧生成部を有し、
前記第2の動作状態の場合に、前記階調電圧生成部の一部の回路の動作を停止させることを特徴とする表示装置。 - 請求項10の表示装置において、
前記階調電圧生成部は、階調基準電圧を出力する複数のアンプ回路を有し、
前記駆動回路は、前記第2の動作状態の場合に、前記複数のアンプ回路の中で、最大階調電圧および最小階調電圧を出力するアンプ回路以外のアンプ回路の動作を停止することを特徴とする表示装置。 - 請求項9の表示装置において、
前記DA変換回路と前記映像線との間に出力回路を有し、
前記第2の動作状態の場合に、前記出力回路の動作を停止させることを特徴とする表示装置。 - 請求項12の表示装置において、
前記第2の動作状態において、前記出力回路の動作を停止させたときに、前記DA変換回路から出力されるアナログ信号を前記映像信号として、前記出力回路を通さずに前記映像線に供給する映像信号迂回手段を有することを特徴とする表示装置。 - 請求項12の表示装置において、
前記第2の動作状態において、前記出力回路の動作を停止させたときに、前記DA変換回路に入力される任意のデータに基づき、任意の2階調の階調電圧を前記映像線に供給する映像信号迂回手段を有することを特徴とする表示装置。 - 請求項13の表示装置において、
前記DA変換回路に入力されるデータが変化する期間内に、前記映像信号迂回手段の動作を停止させることを特徴とする表示装置。 - 請求項13の表示装置において、
前記DA変換回路の前段に、映像データ毎に設けられるレベルシフト回路を有し、
前記第2の動作状態において、前記出力回路の動作を停止させたときに、前記DA変換回路に入力するデータ以外のデータのレベルシフト回路の動作を停止させることを特徴とする表示装置。 - 請求項12の表示装置において、
前記第2の動作状態における前記画素の階調の数は、前記第1の動作状態における前記画素の階調の数よりも少ないことを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005045378A JP4964421B2 (ja) | 2004-02-25 | 2005-02-22 | 表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004048960 | 2004-02-25 | ||
JP2004048960 | 2004-02-25 | ||
JP2005045378A JP4964421B2 (ja) | 2004-02-25 | 2005-02-22 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005275382A JP2005275382A (ja) | 2005-10-06 |
JP4964421B2 true JP4964421B2 (ja) | 2012-06-27 |
Family
ID=35175058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005045378A Active JP4964421B2 (ja) | 2004-02-25 | 2005-02-22 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4964421B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4693757B2 (ja) * | 2005-12-02 | 2011-06-01 | 株式会社半導体エネルギー研究所 | 表示装置 |
US9922600B2 (en) | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JPWO2008032549A1 (ja) * | 2006-09-13 | 2010-01-21 | 日本電気株式会社 | 半導体記憶装置 |
JP2008077768A (ja) * | 2006-09-21 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP4968904B2 (ja) * | 2006-12-08 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 表示パネル駆動装置、表示パネル駆動方法および表示装置 |
JP2008198242A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 半導体記憶装置 |
JP4661888B2 (ja) * | 2008-03-11 | 2011-03-30 | ソニー株式会社 | 半導体記憶装置およびその動作方法 |
US8432724B2 (en) * | 2010-04-02 | 2013-04-30 | Altera Corporation | Memory elements with soft error upset immunity |
CN102934169B (zh) | 2010-10-01 | 2015-09-30 | 株式会社索思未来 | 半导体存储装置 |
JP2013206512A (ja) * | 2012-03-29 | 2013-10-07 | Kyushu Institute Of Technology | 半導体記憶装置 |
US9043561B2 (en) * | 2012-05-02 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Storage device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0482087A (ja) * | 1990-07-23 | 1992-03-16 | Matsushita Electron Corp | 半導体メモリ回路 |
JPH04153992A (ja) * | 1990-10-17 | 1992-05-27 | Hitachi Ltd | 半導体メモリ |
JPH052888A (ja) * | 1991-06-27 | 1993-01-08 | Kawasaki Steel Corp | ゲートアレイ用メモリセル回路 |
JP4127510B2 (ja) * | 2002-03-06 | 2008-07-30 | 株式会社ルネサステクノロジ | 表示制御装置および電子機器 |
-
2005
- 2005-02-22 JP JP2005045378A patent/JP4964421B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2005275382A (ja) | 2005-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4964421B2 (ja) | 表示装置 | |
US8605025B2 (en) | Liquid crystal display device with decreased power consumption | |
JP4560275B2 (ja) | アクティブマトリクス型表示装置とその駆動方法 | |
US8368672B2 (en) | Source driver, electro-optical device, and electronic instrument | |
US20100073389A1 (en) | Display device | |
JP2002351413A (ja) | 信号駆動回路、表示装置、電気光学装置及び信号駆動方法 | |
US20120120044A1 (en) | Liquid crystal display device and method for driving the same | |
US20110057924A1 (en) | Display device and drive circuit used therefor | |
US9368083B2 (en) | Liquid crystal display device adapted to partial display | |
US20090122034A1 (en) | Display device, and driving apparatus and driving method thereof | |
US20090267931A1 (en) | Liquid Crystal Display Device | |
JP2007140192A (ja) | アクティブマトリクス型液晶表示装置 | |
JP3596507B2 (ja) | 表示メモリ、ドライバ回路、及びディスプレイ | |
US20080186303A1 (en) | Display driver ic having embedded dram | |
US20060238479A1 (en) | Display device | |
JP2009069562A (ja) | 液晶表示装置 | |
WO2012090803A1 (ja) | 液晶表示装置 | |
US20080218149A1 (en) | Display device | |
US7466299B2 (en) | Display device | |
KR100522060B1 (ko) | 표시 장치 | |
JP4016930B2 (ja) | 表示ドライバ、電気光学装置及び駆動方法 | |
US7471278B2 (en) | Display driver, electro-optical device, and drive method | |
JP2008191348A (ja) | 表示装置 | |
JP2007219048A (ja) | 電気光学装置および電子機器 | |
JP2002278519A (ja) | アクティブマトリクス液晶表示装置およびその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070522 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100927 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110107 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120327 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4964421 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |