JP2008077768A - 半導体記憶装置 - Google Patents

Abstract

【課題】シングルエンド方式などのスタティック型メモリセルを有する半導体記憶装置でカラム単位での書き込み等を可能にする。
【解決手段】ライトワードラインＷＷＬ１…によって選択された行のメモリセルＣＥＬＬ（１，ｎ）…のうち、カラムセレクト信号ＣＡ１…がＨレベルのメモリセルには、入力データラインＤＩＮから入力されたデータがライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して書き込まれる。一方、カラムセレクト信号ＣＡ１…がＬレベルのメモリセルは、保持データがリードビットラインＲＢＩＴ１…に読み出され、ライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して再度書き込まれる（リードバックされる）ことにより、元の記憶データが維持される。
【選択図】図１

Description

本発明は、マトリクス状に配置されたスタティック型メモリセルを有する半導体記憶装置に関するものである。

マトリクス状に配置されたメモリセルを有するスタティック型の半導体記憶装置としては、例えばシングルエンド化されたセルに１本のライトビットラインで書き込みを行うシングルエンド方式の半導体記憶装置が知られている（例えば、特許文献１参照。）。より具体的には、書き込み動作時には、ライトワードラインを活性化するとともに、ライトビットラインを書き込みデータに応じた電位にして、ライトビットラインの電位の状態をそのままメモリセルに書き込むようになっている。
特開２００１−９３２８５号公報

しかしながら、上記のような半導体記憶装置では、１本のライトワードラインが活性化されると、対応する全てのカラムで、各ライトビットラインの電位に応じたデータがメモリセルに書き込まれてしまう。

したがって、所定数のカラム単位で、すなわち所定ビット幅のデータを書き込めるようにしたり、一部のビットだけを書き換え可能にすることなどはできないという問題点を有していた。また、同様の問題は、シングルエンド方式の半導体記憶装置に限らず、差動ライトライン方式の半導体記憶装置などでも、デザインルールの微細化等に伴って顕著になりつつある。

本発明は、上記の点に鑑み、スタティック型メモリセルを有する、例えばシングルエンド方式の半導体記憶装置などでも、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを容易に書き換えられるようにして、カラム単位での書き込みを行うことなどが容易にできるようにすることを目的としている。

上記の課題を解決するため、本発明の半導体記憶装置は、
マトリクス状に配置されたスタティック型メモリセルと、
上記メモリセルから読み出されたデータを伝達するリードビットラインと、
上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
上記リードライン、または上記入力データラインのデータを選択的に上記ライトビットラインに伝達するセレクタと、
を備えたことを特徴とする。

これにより、セレクタによって入力データラインが選択されたカラムのメモリセルには、入力データが書き込まれる一方、セレクタによってリードラインが選択されたカラムのメモリセルでは、元から記憶されていたデータがライトバックされて記憶内容が維持される。

本発明によれば、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを書き換えられるようにすることなどができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。また、便宜上、通常の読み出し動作に関する説明は適宜省略する。

《発明の実施形態１》
図１は、本発明の実施形態１の半導体記憶装置の構成を示す回路図である。

同図において、ＣＥＬＬ（１，１）〜（ｍ，ｎ）は、ｎ行ｍ列のマトリクス状に配置されたメモリセルである。各メモリセルは、具体的には、データをスタティックに記憶（ラッチ）する２つのインバータＩＮＶ１・ＩＮＶ２と、データの書き込みを制御するトランスファゲートＴＧと、記憶されているデータの読み出しを制御する２つのＮチャネルトランジスタＮＴＲ１・ＮＴＲ２とを備えて構成されている。

ＷＢＩＴ１〜ＷＢＩＴｍは、メモリセルに書き込むデータを伝達するライトビットラインである。

ＲＢＩＴ１〜ＲＢＩＴｍは、メモリセルから読み出されたデータを伝達するリードビットラインである。

ＷＷＬ１〜ＷＷＬｎは、データを書き込むメモリセルを指示するライトワードラインである。これらのライトワードラインＷＷＬ１〜ＷＷＬｎは、例えば、半導体記憶装置の外部から指定される図示しないアドレス信号に基づいて何れか１つがＨ（Ｈｉｇｈ）レベルになる。これによって、対応するメモリセルでは、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍのレベルに応じた信号が、トランスファゲートＴＧを介してインバータＩＮＶ１・ＩＮＶ２にラッチされる。

ＲＷＬ１〜ＲＷＬｎは、記憶データを読み出すメモリセルを指示するリードワードラインである。これらのリードワードラインＲＷＬ１〜ＲＷＬｎは、上記ライトワードラインＷＷＬ１〜ＷＷＬｎと同様に、例えば図示しないアドレス信号に基づいて何れか１つがＨレベルになる。これによって、対応するメモリセルでは、インバータＩＮＶ１・ＩＮＶ２にラッチされている信号レベルに応じて、各リードビットラインＲＢＩＴ１〜ＲＢＩＴｍにプリチャージされた電荷が維持またはディスチャージされる。

ＷＳＬＣ１〜ＷＳＬＣｍは、データの書き込み時に、カラムセレクト信号ＣＡ１〜ＣＡｍに応じて、半導体記憶装置の外部から入力されるデータを書き込むか、または各セルから読み出されるデータを再度書き込むかを選択するライトセレクタである。より詳しくは、例えばライトセレクタＷＳＬＣ１は、入力データラインＤＩＮ、またはリードビットラインＲＢＩＴ１の何れか一方を選択して、ライトビットラインＷＢＩＴ１に接続するようになっている。他のライトセレクタＷＳＬＣｍ等も同様である。

上記カラムセレクト信号ＣＡ１〜ＣＡｍは、例えば、外部から指定されるアドレス信号に基づいて生成され（アドレス信号の一部がそのまま、またはデコードされて用いられ）、Ｈレベルのときに、入力データラインＤＩＮがライトビットラインＷＢＩＴ１等に接続される一方、Ｌ（Ｌｏｗ）レベルのときに、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍがライトビットラインＷＢＩＴ１〜ＷＢＩＴｍに接続される。なお、カラムセレクト信号ＣＡ１〜ＣＡｍとしては、外部から直接入力された信号や、これがデコードされた信号などを用いるようにしてもよい。例えば、カラムセレクト信号として、カラムアドレスと半導体記憶装置のビットごとに書き込みを指示するビットライトイネーブル信号との論理積を用いることで、ビットライト機能を実現することが可能である。

ＲＳＬＣは、データの読み出し時に、カラムセレクト信号ＣＡ１〜ＣＡｍに応じて、各セルから読み出されたデータのうちの１つを選択し、出力データラインＤＯに出力するリードセレクタである。より詳しくは、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍのうちの何れか１つを選択して、出力データラインＤＯに接続するようになっている。

各リードビットラインＲＢＩＴ１〜ＲＢＩＴｍに接続されているインバータＩＮＶ３、およびＰチャネルトランジスタＰＴＲは、各リードビットラインＲＢＩＴ１〜ＲＢＩＴｍの電位がＨレベルのときに、リーク電流を補償してＨレベルを維持するためのものである。

また、半導体記憶装置には、例えば図示しないプリチャージ回路が設けられ、リードワードラインＲＷＬ１〜ＲＷＬｎ、およびライトワードラインＷＷＬ１〜ＷＷＬｎが何れも活性化されていない時（Ｌレベルの時）に、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍが例えば電源電位にプリチャージされるようになっている。

上記のように構成された半導体記憶装置の動作を説明する。ここで、以下では、メモリセルＣＥＬＬ（１，１）〜（ｍ，ｎ）にラッチされている信号が、プリチャージされたリードビットラインＲＢＩＴ１の電荷を維持するような信号である場合に「１」が記憶されていると呼び、リードビットラインＲＢＩＴ１の電荷をディスチャージするような信号である場合に「０」が記憶されていると呼ぶ。

以下、具体的な書き込み動作の例を図２に示すタイミングチャートに基づいて説明する。この例では、あらかじめ、
メモリセルＣＥＬＬ（１，１）、（ｍ，１）、（１，ｎ）に「０」が記憶される一方、
メモリセルＣＥＬＬ（ｍ，ｎ）に「１」が記憶された状態で、
第１の書き込みサイクルでＣＥＬＬ（１，１）に「１」が書き込まれた後、
第２の書き込みサイクルでＣＥＬＬ（ｍ，ｎ）に「０」が書き込まれる例を説明する。

（第１の書き込みサイクル以前）
まず、第１の書き込みサイクルに先立って（すなわちリードワードラインＲＷＬ１〜ＲＷＬｎ、およびライトワードラインＷＷＬ１〜ＷＷＬｎが何れもＬレベルの時に）、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍが電源電位にプリチャージされる。また、次の第１の書き込みサイクルでリードワードラインＲＷＬ１〜ＲＷＬｎの何れかがＨレベルになるまでに、カラムセレクト信号ＣＡ１だけがＨレベルにされ、他はＬレベルにされる。

（第１の書き込みサイクル）
メモリセルＣＥＬＬ（１，１）への書き込みが行われる際には、まず、リードワードラインＲＷＬ１がＨレベルにされて、メモリセルＣＥＬＬ（１，１）、（ｍ，１）の記憶内容がリードビットラインＲＢＩＴ１・ＲＢＩＴｍに読み出される。ここでは、これらのメモリセルには「０」が記憶されているため、リードビットラインＲＢＩＴ１、ＲＢＩＴｍは、何れもプリチャージされた電荷がディスチャージされて、やがてＬレベルになる。

ところが、書き込みが行われるメモリセルＣＥＬＬ（１，１）に関しては、カラムセレクト信号ＣＡ１がＨレベルにされているために、ライトセレクタＷＳＬＣ１によって入力データラインＤＩＮが選択され、ライトビットラインＷＢＩＴ１は上記リードビットラインＲＢＩＴ１のレベルに係わらず入力データラインＤＩＮに応じたレベルになる。

一方、書き込みが行われないメモリセルＣＥＬＬ（ｍ，１）に関しては、カラムセレクト信号ＣＡｍがＬレベルにされているために、ライトセレクタＷＳＬＣｍによって上記リードビットラインＲＢＩＴｍが選択され、ライトビットラインＷＢＩＴｍは上記リードビットラインＲＢＩＴｍと同じＬレベルになる。

そこで、ライトワードラインＷＷＬ１が所定時間だけＨレベルにされると、メモリセルＣＥＬＬ（１，１）には、入力データラインＤＩＮから入力される「１」が書き込まれる一方、メモリセルＣＥＬＬ（ｍ，１）には、元から記憶されていた「０」が再度書き込まれる（ライトバックされて記憶内容が維持される）。

すなわち、ライトワードラインＷＷＬ１によって選択された行方向の全てのメモリセルＣＥＬＬ（１，１）〜（ｍ，１）に対して書き込み動作が行われるが、実際には、そのうち、カラムセレクト信号ＣＡ１によって選択されたカラムのメモリセルＣＥＬＬ（１，１）だけが、入力データラインＤＩＮから入力されるデータに書き換えられる。

ライトワードラインＷＷＬ１がＬレベルに戻ると、次の書き込みサイクルに備えて、再びリードビットラインＲＢＩＴ１〜ＲＢＩＴｍが電源電位にプリチャージされる。また、次はメモリセルＣＥＬＬ（ｍ，ｎ）への書き込みをするために、カラムセレクト信号ＣＡ１がＬレベルにされ、カラムセレクト信号ＣＡｍがＨレベルにされる。

（第２の書き込みサイクル）
次にメモリセルＣＥＬＬ（ｍ，ｎ）への書き込みが行われる際には、リードワードラインＲＷＬｎがＨレベルにされて、メモリセルＣＥＬＬ（１，ｎ）、（ｍ，ｎ）の記憶内容がリードビットラインＲＢＩＴ１・ＲＢＩＴｍに読み出される。ここでは、これらのメモリセルには「０」と「１」が記憶されているため、リードビットラインＲＢＩＴ１は第１の書き込みサイクルと同様にプリチャージされた電荷がディスチャージされて、やがてＬレベルになる一方、ＲＢＩＴｍは、プリチャージされた電荷が維持されて、Ｈレベルに保たれる。

また、この書き込みサイクルではカラムセレクト信号ＣＡ１がＬレベル、ＣＡｍがＨレベルにされているために、ライトセレクタＷＳＬＣ１では上記リードビットラインＲＢＩＴ１が選択される一方、ライトセレクタＷＳＬＣｍでは入力データラインＤＩＮが選択される。

そこで、ライトワードラインＷＷＬｎが所定時間だけＨレベルにされると、メモリセルＣＥＬＬ（１，ｎ）には、元から記憶されていた「０」がライトバックされる一方、メモリセルＣＥＬＬ（ｍ，ｎ）には、入力データラインＤＩＮから入力される「０」が書き込まれる。

すなわち、第１の書き込みサイクルと同様に、ライトワードラインＷＷＬｎによって選択された行方向のメモリセルＣＥＬＬ（１，ｎ）〜（ｍ，ｎ）のうちで、さらにカラムセレクト信号ＣＡｍによって選択されたカラムのメモリセルＣＥＬＬ（ｍ，ｎ）だけが書き換えられる。

上記のように、書き込みの対象となるメモリセル行のメモリセルのうち、非選択カラムのメモリセルに対しては、まずリードワードラインＲＷＬ１〜ＲＷＬｎを活性化して記憶内容をリードビットラインＲＢＩＴ１〜ＲＢＩＴｍに読み出し、これをライトセレクタＷＳＬＣ１〜ＷＳＬＣｍを介してライトビットラインＷＢＩＴ１〜ｍに伝達し、再度書き込み（ライトバック）する。これにより、非選択カラムのメモリセルに記憶されているデータが破壊されないようにして、一部の選択カラムのメモリセルだけに新たなデータを書き込むことができる。すなわち、比較的小面積化や多ポート化が容易なシングルエンド方式のスタティックＲＡＭでも、一般のいわゆる６トランジスタメモリセルを用いて構成されるスタティックＲＡＭと同様のカラム構成や、特定の行の特定の列のみ書き込みを可能にすることなどが容易にできる。

それゆえ、例えば同時に読み書きするビット数および総記憶容量が同じであれば、カラム数（行方向のメモリセルの数）を多くする一方、列方向のメモリセルを少なくして、ビット線の寄生容量を小さく抑えることが容易にできる。したがって、読み出し速度を向上させたり、メモリセルの（トランジスタの）サイズを小さくして、一層、小面積化を図ったり記憶容量を増大させたりすることが容易にできる。

なお、上記のようにシングルエンド方式のＲＡＭに限らず、６トランジスタメモリセルを用いた半導体記憶装置などでも、同様にライトバックさせる構成を適用してもよい。すなわち、そのようないわゆる差動ライトライン方式の半導体記憶装置でも、デザインルールの微細化や低電圧化等が図られる場合などに、書き換えられないカラムのセルの記憶内容を確実に保持させることが容易にできる。

《発明の実施形態２》
図３は、本発明の実施形態２の半導体記憶装置の構成を示す回路図である。

この半導体記憶装置には、前記実施形態１の構成に比べて、さらに、フリップフロップＦＦ１〜ＦＦｍを備えている点が異なっている。上記フリップフロップＦＦ１〜ＦＦｍは、ライトセレクタＷＳＬＣ１〜ＷＳＬＣｍから出力される信号のレベルをクロック信号ＣＬＫの立ち下がりエッジで保持（更新）し、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍに出力するようになっている。

本第２実施形態においても、ライトバックを利用した基本的な書き込み動作は実施形態１と同様である。しかしながら、上記のようにフリップフロップＦＦ１〜ＦＦｍが設けられることによって、直前の書き込みデータが「０」であって、次にライトバックされるデータも「０」である場合の消費電力を小さく抑えることができる。すなわち、連続してライトバックされるデータが「０」である場合、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍは、一旦プリチャージによりＨレベルになった後に、ディスチャージによってＬレベルになる。この場合、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍも同じようにレベルが変化すると、充放電により更に多くの電力を消費することになる。ところが、上記のようにフリップフロップＦＦ１〜ＦＦｍを設け、上記ディスチャージが完了するタイミングまでライトビットラインＷＢＩＴ１〜ＷＢＩＴｍのレベルを直前のレベルに維持させることによって、無駄なレベル変化による電力消費が抑制される。

以下、具体的な書き込み動作を図４に示すタイミングチャートに基づいて説明する。以下の例では、あらかじめ、
メモリセルＣＥＬＬ（１，１）、（１，ｎ）に「０」が記憶される一方、
メモリセルＣＥＬＬ（ｍ，１）、（ｍ，ｎ）に「１」が記憶された状態で、
第１の書き込みサイクルでＣＥＬＬ（ｍ，１）に「０」が書き込まれた後、
第２の書き込みサイクルでＣＥＬＬ（ｍ，ｎ）に「０」が書き込まれる例を説明する。

（第１の書き込みサイクル以前）
前記実施形態１と同様に、第１の書き込みサイクルの前には、リードビットラインＲＢＩＴ１〜ＲＢＩＴｍが電源電位にプリチャージされる。また、カラムセレクト信号ＣＡｍだけがＨレベルにされる。

（第１の書き込みサイクル）
メモリセルＣＥＬＬ（ｍ，１）への書き込みが行われる際には、まず、リードワードラインＲＷＬ１がＨレベルにされて、メモリセルＣＥＬＬ（１，１）、（ｍ，１）の記憶内容がリードビットラインＲＢＩＴ１・ＲＢＩＴｍに読み出される。ここでは、これらのメモリセルには「０」と「１」が記憶されているため、リードビットラインＲＢＩＴ１は、プリチャージされた電荷がディスチャージされて、やがてＬレベルになる一方、リードビットラインＲＢＩＴｍは、プリチャージされた電荷が維持され、電位はＨレベルに保たれる。

ライトセレクタＷＳＬＣ１は、Ｌレベルのカラムセレクト信号ＣＡ１に応じて上記リードビットラインＲＢＩＴ１を選択する一方、ライトセレクタＷＳＬＣｍは、Ｈレベルのカラムセレクト信号ＣＡｍに応じて入力データラインＤＩＮを選択する。上記ライトセレクタＷＳＬＣ１・ＷＳＬＣｍの出力は、フリップフロップＦＦ１・ＦＦｍに入力され、クロック信号ＣＬＫが立ち下がる際に更新されて、ライトビットラインＷＢＩＴ１・ＷＢＩＴｍに伝達される。そこで、ライトビットラインＷＢＩＴ１は、メモリセルＣＥＬＬ（１，１）の元の記憶内容が「０」であるためにＬレベルになる。また、ライトビットラインＷＢＩＴｍは、入力データラインＤＩＮから入力されるデータが「０」であるためにＬレベルになる。

次に、ライトワードラインＷＷＬ１が所定時間だけＨレベルにされると、メモリセルＣＥＬＬ（１，１）には、元から記憶されていた「０」がライトバックされる一方、メモリセルＣＥＬＬ（ｍ，１）には、入力データラインＤＩＮから入力される「０」が書き込まれる。

すなわち、実施形態１と同様に、ライトワードラインＷＷＬ１によって選択された行方向のメモリセルＣＥＬＬ（１，１）〜（ｍ，１）のうちで、さらにカラムセレクト信号ＣＡｍによって選択されたカラムのメモリセルＣＥＬＬ（ｍ，１）だけが書き換えられる。

ライトワードラインＷＷＬ１がＬレベルに戻ると、次の書き込みサイクルに備えて、再びリードビットラインＲＢＩＴ１〜ＲＢＩＴｍが電源電位にプリチャージされる。また、次に書き込みをするのはメモリセルＣＥＬＬ（ｍ，ｎ）なので、カラムセレクト信号ＣＡ１はＬレベル、カラムセレクト信号ＣＡｍはＨレベルに維持される。

（第２の書き込みサイクル）
メモリセルＣＥＬＬ（ｍ，ｎ）への書き込みが行われる際には、リードワードラインＲＷＬｎがＨレベルにされて、メモリセルＣＥＬＬ（１，ｎ）、（ｍ，ｎ）の記憶内容がリードビットラインＲＢＩＴ１・ＲＢＩＴｍに読み出される。ここでは、これらのメモリセルには「０」と「１」が記憶されているため、第１の書き込みサイクルと同様に、リードビットラインＲＢＩＴ１はプリチャージされた電荷がディスチャージされて、やがてＬレベルになる一方、ＲＢＩＴｍは、プリチャージされた電荷が維持されて、Ｈレベルに保たれる。

ライトセレクタＷＳＬＣ１、ＷＳＬＣｍは、第１の書き込みサイクルと同様に、それぞれ上記リードビットラインＲＢＩＴ１、または入力データラインＤＩＮを選択し、ライトセレクタＷＳＬＣ１・ＷＳＬＣｍの出力レベルは、リードビットラインＲＢＩＴ１のプリチャージおよびディスチャージ、または入力データラインＤＩＮのレベル変化に伴って変化する。ところが、ライトセレクタＷＳＬＣ１、ＷＳＬＣｍの出力は、フリップフロップＦＦ１・ＦＦｍを介してライトビットラインＷＢＩＴ１・ＷＢＩＴｍに接続されているので、ライトビットラインＷＢＩＴ１・ＷＢＩＴｍのレベルは変化しない。

そして、クロック信号ＣＬＫが立ち下がると、上記ライトセレクタＷＳＬＣ１・ＷＳＬＣｍの出力はフリップフロップＦＦ１・ＦＦｍを介してライトビットラインＷＢＩＴ１・ＷＢＩＴｍに伝達される。そこで、ライトビットラインＷＢＩＴ１は、メモリセルＣＥＬＬ（１，ｎ）の元の記憶内容が「０」であるためにＬレベルに維持される。また、ライトビットラインＷＢＩＴｍは、入力データラインＤＩＮが「０」であるために、やはりＬレベルに維持される。

すなわち、メモリセルＣＥＬＬ（１，ｎ）の記憶内容が読み出される際にリードビットラインＲＢＩＴｍが一旦プリチャージによってＨレベルになっても、クロック信号ＣＬＫが立ち下がるときにディスチャージされてＬレベルになっていれば、フリップフロップＦＦ１からライトビットラインＷＢＩＴ１に出力される信号のレベルはＬレベルのまま変化しない。また、入力データラインＤＩＮが書き込みサイクルの最初に一旦Ｈレベルになっっても、クロック信号の立ち下がりタイミングでＬレベルになっていれば、フリップフロップＦＦｍからライトビットラインＷＢＩＴｍに出力される信号のレベルもＬレベルのまま変化しない。それゆえ、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍの電位変化による電力の消費が回避される。

次に、第１の書き込みサイクルと同様にライトワードラインＷＷＬｎが所定時間だけＨレベルにされると、メモリセルＣＥＬＬ（１，ｎ）には、元から記憶されていた「０」がライトバックされる一方、メモリセルＣＥＬＬ（ｍ，ｎ）には、入力データラインＤＩＮから入力される「０」が書き込まれる。

すなわち、第１の書き込みサイクルと同様に、ライトワードラインＷＷＬｎによって選択された行方向のメモリセルＣＥＬＬ（１，ｎ）〜（ｍ，ｎ）のうちで、さらにカラムセレクト信号ＣＡｍによって選択されたカラムのメモリセルＣＥＬＬ（ｍ，ｎ）だけが書き換えられる。

上記のように、フリップフロップＦＦ１〜ＦＦｍが設けられることによって、例えば、第１の書き込みサイクルでメモリセルＣＥＬＬ（１，１）に「０」がライトバックされた後に、第２の書き込みサイクルでメモリセルＣＥＬＬ（１，ｎ）に「０」がライトバックされるような場合に、リードビットラインＲＢＩＴ１のプリチャージに係わらず、ライトビットラインＷＢＩＴ１はＬレベルの状態に保たれる。それゆえ、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍの不用意なレベル変化が抑制されて、消費電力が小さく抑えられる。特に、大容量のメモリマクロではライトビットラインの配線長が長く、寄生容量も大きくなりがちであるため、大きな消費電力低減効果を得ることが容易にできる。

なお、上記のようにフリップフロップ等に保持される信号レベルの更新は、書き込みサイクルでだけ行われるようにして、読み出しサイクルでは、更新されないようにしてもよい。これにより、読み出しサイクル時のライトビットライン電位の遷移による電力消費を回避することもできる。具体的には、例えば、イネーブル機能付きフリップフロップを用いて、書き込みサイクル時にだけイネーブル信号をアクティブにしたり、書き込みサイクル時にだけクロック信号が供給されるようにしたりすればよい。

また、フリップフロップＦＦ１〜ＦＦｍは、ライトセレクタＷＳＬＣ１〜ＷＳＬＣｍの出力側に設けられるのに限らず、入力側に設けられるようにしてもよい。また、クロックエッジに同期して入力信号レベルを保持するフリップフロップに限らず、制御信号が所定のレベルの間、直前の入力信号のレベルを保持するラッチなどが用いられるようにしてもよい。

《発明の実施形態３》
上記のように記憶内容を書き換えないメモリセルに対して元の記憶内容をライトバックする構成は、マルチポートメモリに適用してもよい。

図５は、何れかのメモリセルにデータを書き込むのと同時に、他のメモリセルに記憶されているデータを（半導体記憶装置の外部に）読み出すことができる半導体記憶装置（マルチポートメモリ）の構成を示す回路図である。

この半導体記憶装置には、実施形態１の半導体記憶装置と比べると、メモリセルＣＥＬＬ（１，１）〜（ｍ，ｎ）に代えて、メモリセルＭＰＣＥＬＬ（１，１）〜（ｍ，ｎ）が設けられている。これらのメモリセルには、実施形態１のライトバックおよび読み出しに兼用のリードビットラインＲＢＩＴ１〜ＲＢＩＴｍに代えて、ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍと、リード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍとが接続されるとともに、同様に兼用のリードワードラインＲＷＬ１〜ＲＷＬｍに代えて、ライトバック専用ワードラインＷＢＷＬ１〜ＷＢＷＬｎと、リード専用ワードラインＲＯＷＬ１〜ＲＯＷＬｎとが接続されている。また、ＮチャネルトランジスタＮＴＲ１・ＮＴＲ２に代えて、ＮチャネルトランジスタＮＴＲ３・ＮＴＲ４、ＮＴＲ５・ＮＴＲ６が設けられている。

なお、インバータＩＮＶ４・ＩＮＶ５、ＰチャネルトランジスタＰＴＲ１・ＰＴＲ２、およびインバータＩＮＶ６・ＩＮＶ７は、それぞれ、実施形態１のインバータＩＮＶ１・ＩＮＶ２、ＰチャネルトランジスタＰＴＲ、またはインバータＩＮＶ３と同様の機能を有するものである。また、ライトセレクタＷＳＬＣ１〜ＷＳＬＣｍ、およびリードセレクタＲＳＬＣは、それぞれ実施形態１と同じものであるが、ライトカラムセレクト信号ＷＣＡ１〜ＷＣＡｍ、またはリードカラムセレクト信号ＲＣＡ１〜ＲＣＡｍによって独立に選択制御されるようになっている。

上記のように構成された半導体記憶装置では、一部の選択カラムのメモリセルのデータだけを書き換えることができるメカニズムは、実施形態１と同様である。すなわち、ライトバック専用ワードラインＷＢＷＬ１〜ＷＢＷＬｎの何れかがＨレベルになると、対応する行のメモリセルに記憶されているデータが、ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍ、およびライトセレクタＷＳＬＣ１〜ＷＳＬＣｍを介してライトビットラインＷＢＩＴ１〜ＷＢＩＴｍに伝達されることにより、ライトカラムセレクト信号ＷＣＡ１〜ＷＣＡｍがＬレベルである非選択カラムのメモリセルに記憶されているデータはライトバックされて維持され、選択カラムのメモリセルだけが、入力データラインＤＩＮから入力されるデータに書き換えられる。

一方、上記ライトバック専用ワードラインＷＢＷＬ１〜ＷＢＷＬｎとは独立に、リード専用ワードラインＲＯＷＬ１〜ＲＯＷＬｎのうちの何れかをＨレベルにすることにより、対応する行のメモリセルに記憶されているデータは、リード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍに伝達され、そのうち、リードカラムセレクト信号ＲＣＡ１〜ＲＣＡｍに応じたデータが、リードセレクタＲＳＬＣで選択されて、半導体記憶装置の外部に読み出される。

したがって、実施形態１と同様に、同一のライトワードラインＷＷＬ１〜ＷＷＬｎに接続されたメモリセルＭＰＣＥＬＬ（１，１）〜（ｍ，ｎ）のうちの一部の選択カラムのメモリセルだけに入力データラインＤＩＮから入力されたデータを書き込むのと同時に、リード専用ワードラインＲＯＷＬ１〜ＲＯＷＬｎおよびリードカラムセレクト信号ＲＣＡ１〜ＲＣＡｍによって選択されたメモリセルに記憶されているデータを出力データラインＤＯから読み出すことができる。

なお、上記のような構成においては、ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍに接続されるＮチャネルトランジスタＮＴＲ３・ＮＴＲ４のトランジスタサイズは、リード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍに接続されるＮチャネルトランジスタＮＴＲ５・ＮＴＲ６よりも小さくしてもよい。すなわち、ライトバックが行われる場合には、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍの電位は、必ずしも接地電位および電源電位などにフルスウィングさせる必要はなく、メモリセルに記憶されているデータが反転しない程度の電位であればよい。それゆえ、ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍにプリチャージされた電荷がディスチャージされる際の電位低下速度がリード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍよりも遅くても、ライトバックが適切に行われる範囲では、ＮチャネルトランジスタＮＴＲ３・ＮＴＲ４のトランジスタサイズを小さくして小面積化を図ることができる。

《発明の実施形態４》
図６は、何れか２つのメモリセルへのデータの書き込み、および他の２つのメモリセルに記憶されているデータの読み出しを同時に行うことができる半導体記憶装置の構成を示す回路図である。

この半導体記憶装置は、実施形態３のラッチ（インバータＩＮＶ４・ＩＮＶ５）に対する入出力回路が２組ずつ設けられて構成されている。具体的には、以下の各構成要素が２組ずつ設けられている（図６においては一方の組の符号に’を付して示す。）。
ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍ
リード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍ
ライトバック専用ワードラインＷＢＷＬ１〜ＷＢＷＬｎ
リード専用ワードラインＲＯＷＬ１〜ＲＯＷＬｎ
ＮチャネルトランジスタＮＴＲ３〜ＮＴＲ６
ＰチャネルトランジスタＰＴＲ１・ＰＴＲ２
インバータＩＮＶ６・ＩＮＶ７
ライトセレクタＷＳＬＣ１〜ＷＳＬＣｍ
ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍ
ライトワードラインＷＷＬ１〜ＷＷＬｎ
トランスファゲートＴＧ
リードセレクタＲＳＬＣ
このように構成することにより、例えばライトワードラインＷＷＬ１〜ＷＷＬｎ、ＷＷＬ１’〜ＷＷＬｎ’、およびライトカラムセレクト信号ＷＣＡ１〜ＷＣＡｍ、ＷＣＡ１’〜ＷＣＡｍ’によって選択される２つのメモリセルに対して、ライトビットラインＷＢＩＴ１〜ＷＢＩＴｍ、ＷＢＩＴ１’〜ＷＢＩＴｍ’のうちの２本を介して同時に書き込みを行うことができる。その際、書き込みが行われないメモリセルに記憶されているデータが、ライトバック専用ビットラインＷＢＢＩＴ１〜ＷＢＢＩＴｍ、ＷＢＢＩＴ１’〜ＷＢＢＩＴｍ’を介したライトバックによって維持される点は、前記各実施形態と同様である。

また、この半導体記憶装置では、上記書き込みと同時に、さらに、リード専用ワードラインＲＯＷＬ１〜ＲＯＷＬｎ、ＲＯＷＬ１’〜ＲＯＷＬｎ’およびリードカラムセレクト信号ＲＣＡ１〜ＲＣＡｍ、ＲＣＡ１’〜ＲＣＡｍ’によって選択される２つのメモリセルに記憶されているデータは、リード専用ビットラインＲＯＢＩＴ１〜ＲＯＢＩＴｍ、ＲＯＢＩＴ１’〜ＲＯＢＩＴｍ’のうちの２本を介して同時に読み出すことができる。

なお、同時に書き込みおよび読み出し可能なデータの数は、上記に限らず種々設定することができる。すなわち、ｍ本（ｍは自然数）のリードビットライン（ライトバック専用ビットラインとリード専用ビットライン）と、ｎ本（ｎは自然数）のライトビットラインと、ｎ本の入力データラインと、ｎ個のライトセレクタとを設け、上記ｍ本のリードビットラインのうちのｎ本（ライトバック専用）が、それぞれ上記セレクタを介してライトビットラインに接続されるようにすることによって、ｎ個のメモリセルへの書き込みと、（ｍ−ｎ）個のメモリセルからの読み出しとを同時に行うことができるとともに、書き込みがなされるメモリセルと同じ行の他のメモリセルに記憶されているデータをライトバックによって維持することができる。

上記構成では一般的なレジスタファイルにおいてカラム構成を使用することができる。特にリードポートが多く、ライトポートが少ない構成においては追加する回路が少ないため、面積ペナルティを小さく抑えることが容易にできる。

ここで、ｍ本のリードビットラインは、必ずしもライトバック専用とリード専用とに分けずに、そのうちのｎ本はライトセレクタを介したライトバックとリードセレクタを介した外部への読み出しをできるようにしてもよい（ライトバック、リード兼用）。この場合には、書き込みデータ数と読み出しデータ数との合計がｍ（以下）であればよく、例えば書き込みを行わない場合にはｍビットのデータを同時に読み出すことなどができる。

なお、上記各実施形態で説明した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態２で示したようなライトバックされるデータを保持させる構成を実施形態３、４で示したようなマルチポート構成に適用してもよい。また、実施形態１で説明したのと同様に、６トランジスタメモリセルを用いた半導体記憶装置に、実施形態２〜４で説明したような構成を適用することなどもできる。

本発明にかかる半導体記憶装置は、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを容易に書き換えられるようにすることなどができる効果を有し、マトリクス状に配置されたスタティック型メモリセルを有する半導体記憶装置等として有用である。

実施形態１の半導体記憶装置の構成を示す回路図である。 同、書き込み動作を示すタイミングチャートである。 実施形態２の半導体記憶装置の構成を示す回路図である。 同、書き込み動作を示すタイミングチャートである。 実施形態３の半導体記憶装置の構成を示す回路図である。 実施形態４の半導体記憶装置の構成を示す回路図である。

符号の説明

ＣＥＬＬ（１，１）〜（ｍ，ｎ） メモリセル
ＲＢＩＴ１〜ＲＢＩＴｍ リードビットライン
ＷＢＩＴ１〜ＷＢＩＴｍ ライトビットライン
ＲＷＬ１〜ＲＷＬｎ リードワードライン
ＷＷＬ１〜ＷＷＬｎ ライトワードライン
ＩＮＶ１〜ＩＮＶ７ インバータ
ＴＧ トランスファゲート
ＮＴＲ１〜ＮＴＲ６ Ｎチャネルトランジスタ
ＷＳＬＣ１〜ＷＳＬＣｍ ライトセレクタ
ＲＳＬＣ リードセレクタ
ＣＡ１〜ＣＡｍ カラムセレクト信号
ＰＴＲ Ｐチャネルトランジスタ
ＤＩＮ 入力データライン
ＤＯ 出力データライン
ＦＦ１〜ＦＦｍ フリップフロップ
ＭＰＣＥＬＬ（１，１）〜（ｍ，ｎ） マルチポートメモリセル
ＷＢＢＩＴ１〜ＷＢＢＩＴｍ ライトバック専用ビットライン
ＲＯＢＩＴ１〜ＲＯＢＩＴｍ リード専用ビットライン
ＷＢＷＬ１〜ＷＢＷＬｎ ライトバック専用ワードライン
ＲＯＷＬ１〜ＲＯＷＬｎ リード専用ワードライン
ＰＴＲ１・ＰＴＲ２ Ｐチャネルトランジスタ
ＷＣＡ１〜ＷＣＡｍ ライトカラムセレクト信号
ＲＣＡ１〜ＲＣＡｍ リードカラムセレクト信号

Claims (8)

1. マトリクス状に配置されたスタティック型メモリセルと、
   上記メモリセルから読み出されたデータを伝達するリードビットラインと、
   上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
   外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
   上記リードライン、または上記入力データラインのデータを選択的に上記ライトビットラインに伝達するセレクタと、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   上記リードビットラインは複数本設けられ、そのうちの少なくとも１本が、上記セレクタに接続されていることを特徴とする半導体記憶装置。
3. 請求項２の半導体記憶装置であって、
   上記メモリセルは、各リードビットラインに接続される複数のセル出力トランジスタを有し、
   セレクタに接続されているリードビットラインに接続されるセル出力トランジスタは、他のリードビットラインに接続されるセル出力トランジスタよりもサイズが小さいことを特徴とする半導体記憶装置。
4. 請求項２の半導体記憶装置であって、
   ｍ本（ｍは自然数）の上記リードビットラインと、
   ｎ本（ｎは自然数）の上記ライトビットラインと、
   ｎ本の上記入力データラインと、
   ｎ個の上記セレクタと、
   を有し、
   上記ｍ本のリードビットラインのうちのｎ本が、それぞれ上記セレクタに接続されていることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置であって、
   上記セレクタは、アドレス信号の少なくとも一部に基づいて選択制御されることを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置であって、
   上記セレクタは、半導体記憶装置の外部から入力される書き込み制御信号に基づいて選択制御されることを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置であって、
   さらに、入力された信号を保持する保持回路を備え、
   上記リードビットラインから上記セレクタに入力される信号、または上記セレクタから上記ライトビットラインに出力される信号が所定のタイミングで保持されることを特徴とする半導体記憶装置。
8. 請求項７の半導体記憶装置であって、
   上記保持回路に保持される信号は、ライトサイクルの場合にだけ、更新されることを特徴とする半導体記憶装置。

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