JP2008077768A - 半導体記憶装置 - Google Patents
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Abstract
【課題】シングルエンド方式などのスタティック型メモリセルを有する半導体記憶装置でカラム単位での書き込み等を可能にする。
【解決手段】ライトワードラインWWL1…によって選択された行のメモリセルCELL(1,n)…のうち、カラムセレクト信号CA1…がHレベルのメモリセルには、入力データラインDINから入力されたデータがライトセレクタWSLC1…およびライトビットラインWBIT1を介して書き込まれる。一方、カラムセレクト信号CA1…がLレベルのメモリセルは、保持データがリードビットラインRBIT1…に読み出され、ライトセレクタWSLC1…およびライトビットラインWBIT1を介して再度書き込まれる(リードバックされる)ことにより、元の記憶データが維持される。
【選択図】図1
【解決手段】ライトワードラインWWL1…によって選択された行のメモリセルCELL(1,n)…のうち、カラムセレクト信号CA1…がHレベルのメモリセルには、入力データラインDINから入力されたデータがライトセレクタWSLC1…およびライトビットラインWBIT1を介して書き込まれる。一方、カラムセレクト信号CA1…がLレベルのメモリセルは、保持データがリードビットラインRBIT1…に読み出され、ライトセレクタWSLC1…およびライトビットラインWBIT1を介して再度書き込まれる(リードバックされる)ことにより、元の記憶データが維持される。
【選択図】図1
Description
本発明は、マトリクス状に配置されたスタティック型メモリセルを有する半導体記憶装置に関するものである。
マトリクス状に配置されたメモリセルを有するスタティック型の半導体記憶装置としては、例えばシングルエンド化されたセルに1本のライトビットラインで書き込みを行うシングルエンド方式の半導体記憶装置が知られている(例えば、特許文献1参照。)。より具体的には、書き込み動作時には、ライトワードラインを活性化するとともに、ライトビットラインを書き込みデータに応じた電位にして、ライトビットラインの電位の状態をそのままメモリセルに書き込むようになっている。
特開2001−93285号公報
しかしながら、上記のような半導体記憶装置では、1本のライトワードラインが活性化されると、対応する全てのカラムで、各ライトビットラインの電位に応じたデータがメモリセルに書き込まれてしまう。
したがって、所定数のカラム単位で、すなわち所定ビット幅のデータを書き込めるようにしたり、一部のビットだけを書き換え可能にすることなどはできないという問題点を有していた。また、同様の問題は、シングルエンド方式の半導体記憶装置に限らず、差動ライトライン方式の半導体記憶装置などでも、デザインルールの微細化等に伴って顕著になりつつある。
本発明は、上記の点に鑑み、スタティック型メモリセルを有する、例えばシングルエンド方式の半導体記憶装置などでも、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを容易に書き換えられるようにして、カラム単位での書き込みを行うことなどが容易にできるようにすることを目的としている。
上記の課題を解決するため、本発明の半導体記憶装置は、
マトリクス状に配置されたスタティック型メモリセルと、
上記メモリセルから読み出されたデータを伝達するリードビットラインと、
上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
上記リードライン、または上記入力データラインのデータを選択的に上記ライトビットラインに伝達するセレクタと、
を備えたことを特徴とする。
マトリクス状に配置されたスタティック型メモリセルと、
上記メモリセルから読み出されたデータを伝達するリードビットラインと、
上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
上記リードライン、または上記入力データラインのデータを選択的に上記ライトビットラインに伝達するセレクタと、
を備えたことを特徴とする。
これにより、セレクタによって入力データラインが選択されたカラムのメモリセルには、入力データが書き込まれる一方、セレクタによってリードラインが選択されたカラムのメモリセルでは、元から記憶されていたデータがライトバックされて記憶内容が維持される。
本発明によれば、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを書き換えられるようにすることなどができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。また、便宜上、通常の読み出し動作に関する説明は適宜省略する。
《発明の実施形態1》
図1は、本発明の実施形態1の半導体記憶装置の構成を示す回路図である。
図1は、本発明の実施形態1の半導体記憶装置の構成を示す回路図である。
同図において、CELL(1,1)〜(m,n)は、n行m列のマトリクス状に配置されたメモリセルである。各メモリセルは、具体的には、データをスタティックに記憶(ラッチ)する2つのインバータINV1・INV2と、データの書き込みを制御するトランスファゲートTGと、記憶されているデータの読み出しを制御する2つのNチャネルトランジスタNTR1・NTR2とを備えて構成されている。
WBIT1〜WBITmは、メモリセルに書き込むデータを伝達するライトビットラインである。
RBIT1〜RBITmは、メモリセルから読み出されたデータを伝達するリードビットラインである。
WWL1〜WWLnは、データを書き込むメモリセルを指示するライトワードラインである。これらのライトワードラインWWL1〜WWLnは、例えば、半導体記憶装置の外部から指定される図示しないアドレス信号に基づいて何れか1つがH(High)レベルになる。これによって、対応するメモリセルでは、ライトビットラインWBIT1〜WBITmのレベルに応じた信号が、トランスファゲートTGを介してインバータINV1・INV2にラッチされる。
RWL1〜RWLnは、記憶データを読み出すメモリセルを指示するリードワードラインである。これらのリードワードラインRWL1〜RWLnは、上記ライトワードラインWWL1〜WWLnと同様に、例えば図示しないアドレス信号に基づいて何れか1つがHレベルになる。これによって、対応するメモリセルでは、インバータINV1・INV2にラッチされている信号レベルに応じて、各リードビットラインRBIT1〜RBITmにプリチャージされた電荷が維持またはディスチャージされる。
WSLC1〜WSLCmは、データの書き込み時に、カラムセレクト信号CA1〜CAmに応じて、半導体記憶装置の外部から入力されるデータを書き込むか、または各セルから読み出されるデータを再度書き込むかを選択するライトセレクタである。より詳しくは、例えばライトセレクタWSLC1は、入力データラインDIN、またはリードビットラインRBIT1の何れか一方を選択して、ライトビットラインWBIT1に接続するようになっている。他のライトセレクタWSLCm等も同様である。
上記カラムセレクト信号CA1〜CAmは、例えば、外部から指定されるアドレス信号に基づいて生成され(アドレス信号の一部がそのまま、またはデコードされて用いられ)、Hレベルのときに、入力データラインDINがライトビットラインWBIT1等に接続される一方、L(Low)レベルのときに、リードビットラインRBIT1〜RBITmがライトビットラインWBIT1〜WBITmに接続される。なお、カラムセレクト信号CA1〜CAmとしては、外部から直接入力された信号や、これがデコードされた信号などを用いるようにしてもよい。例えば、カラムセレクト信号として、カラムアドレスと半導体記憶装置のビットごとに書き込みを指示するビットライトイネーブル信号との論理積を用いることで、ビットライト機能を実現することが可能である。
RSLCは、データの読み出し時に、カラムセレクト信号CA1〜CAmに応じて、各セルから読み出されたデータのうちの1つを選択し、出力データラインDOに出力するリードセレクタである。より詳しくは、リードビットラインRBIT1〜RBITmのうちの何れか1つを選択して、出力データラインDOに接続するようになっている。
各リードビットラインRBIT1〜RBITmに接続されているインバータINV3、およびPチャネルトランジスタPTRは、各リードビットラインRBIT1〜RBITmの電位がHレベルのときに、リーク電流を補償してHレベルを維持するためのものである。
また、半導体記憶装置には、例えば図示しないプリチャージ回路が設けられ、リードワードラインRWL1〜RWLn、およびライトワードラインWWL1〜WWLnが何れも活性化されていない時(Lレベルの時)に、リードビットラインRBIT1〜RBITmが例えば電源電位にプリチャージされるようになっている。
上記のように構成された半導体記憶装置の動作を説明する。ここで、以下では、メモリセルCELL(1,1)〜(m,n)にラッチされている信号が、プリチャージされたリードビットラインRBIT1の電荷を維持するような信号である場合に「1」が記憶されていると呼び、リードビットラインRBIT1の電荷をディスチャージするような信号である場合に「0」が記憶されていると呼ぶ。
以下、具体的な書き込み動作の例を図2に示すタイミングチャートに基づいて説明する。この例では、あらかじめ、
メモリセルCELL(1,1)、(m,1)、(1,n)に「0」が記憶される一方、
メモリセルCELL(m,n)に「1」が記憶された状態で、
第1の書き込みサイクルでCELL(1,1)に「1」が書き込まれた後、
第2の書き込みサイクルでCELL(m,n)に「0」が書き込まれる例を説明する。
メモリセルCELL(1,1)、(m,1)、(1,n)に「0」が記憶される一方、
メモリセルCELL(m,n)に「1」が記憶された状態で、
第1の書き込みサイクルでCELL(1,1)に「1」が書き込まれた後、
第2の書き込みサイクルでCELL(m,n)に「0」が書き込まれる例を説明する。
(第1の書き込みサイクル以前)
まず、第1の書き込みサイクルに先立って(すなわちリードワードラインRWL1〜RWLn、およびライトワードラインWWL1〜WWLnが何れもLレベルの時に)、リードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、次の第1の書き込みサイクルでリードワードラインRWL1〜RWLnの何れかがHレベルになるまでに、カラムセレクト信号CA1だけがHレベルにされ、他はLレベルにされる。
まず、第1の書き込みサイクルに先立って(すなわちリードワードラインRWL1〜RWLn、およびライトワードラインWWL1〜WWLnが何れもLレベルの時に)、リードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、次の第1の書き込みサイクルでリードワードラインRWL1〜RWLnの何れかがHレベルになるまでに、カラムセレクト信号CA1だけがHレベルにされ、他はLレベルにされる。
(第1の書き込みサイクル)
メモリセルCELL(1,1)への書き込みが行われる際には、まず、リードワードラインRWL1がHレベルにされて、メモリセルCELL(1,1)、(m,1)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」が記憶されているため、リードビットラインRBIT1、RBITmは、何れもプリチャージされた電荷がディスチャージされて、やがてLレベルになる。
メモリセルCELL(1,1)への書き込みが行われる際には、まず、リードワードラインRWL1がHレベルにされて、メモリセルCELL(1,1)、(m,1)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」が記憶されているため、リードビットラインRBIT1、RBITmは、何れもプリチャージされた電荷がディスチャージされて、やがてLレベルになる。
ところが、書き込みが行われるメモリセルCELL(1,1)に関しては、カラムセレクト信号CA1がHレベルにされているために、ライトセレクタWSLC1によって入力データラインDINが選択され、ライトビットラインWBIT1は上記リードビットラインRBIT1のレベルに係わらず入力データラインDINに応じたレベルになる。
一方、書き込みが行われないメモリセルCELL(m,1)に関しては、カラムセレクト信号CAmがLレベルにされているために、ライトセレクタWSLCmによって上記リードビットラインRBITmが選択され、ライトビットラインWBITmは上記リードビットラインRBITmと同じLレベルになる。
そこで、ライトワードラインWWL1が所定時間だけHレベルにされると、メモリセルCELL(1,1)には、入力データラインDINから入力される「1」が書き込まれる一方、メモリセルCELL(m,1)には、元から記憶されていた「0」が再度書き込まれる(ライトバックされて記憶内容が維持される)。
すなわち、ライトワードラインWWL1によって選択された行方向の全てのメモリセルCELL(1,1)〜(m,1)に対して書き込み動作が行われるが、実際には、そのうち、カラムセレクト信号CA1によって選択されたカラムのメモリセルCELL(1,1)だけが、入力データラインDINから入力されるデータに書き換えられる。
ライトワードラインWWL1がLレベルに戻ると、次の書き込みサイクルに備えて、再びリードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、次はメモリセルCELL(m,n)への書き込みをするために、カラムセレクト信号CA1がLレベルにされ、カラムセレクト信号CAmがHレベルにされる。
(第2の書き込みサイクル)
次にメモリセルCELL(m,n)への書き込みが行われる際には、リードワードラインRWLnがHレベルにされて、メモリセルCELL(1,n)、(m,n)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、リードビットラインRBIT1は第1の書き込みサイクルと同様にプリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、RBITmは、プリチャージされた電荷が維持されて、Hレベルに保たれる。
次にメモリセルCELL(m,n)への書き込みが行われる際には、リードワードラインRWLnがHレベルにされて、メモリセルCELL(1,n)、(m,n)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、リードビットラインRBIT1は第1の書き込みサイクルと同様にプリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、RBITmは、プリチャージされた電荷が維持されて、Hレベルに保たれる。
また、この書き込みサイクルではカラムセレクト信号CA1がLレベル、CAmがHレベルにされているために、ライトセレクタWSLC1では上記リードビットラインRBIT1が選択される一方、ライトセレクタWSLCmでは入力データラインDINが選択される。
そこで、ライトワードラインWWLnが所定時間だけHレベルにされると、メモリセルCELL(1,n)には、元から記憶されていた「0」がライトバックされる一方、メモリセルCELL(m,n)には、入力データラインDINから入力される「0」が書き込まれる。
すなわち、第1の書き込みサイクルと同様に、ライトワードラインWWLnによって選択された行方向のメモリセルCELL(1,n)〜(m,n)のうちで、さらにカラムセレクト信号CAmによって選択されたカラムのメモリセルCELL(m,n)だけが書き換えられる。
上記のように、書き込みの対象となるメモリセル行のメモリセルのうち、非選択カラムのメモリセルに対しては、まずリードワードラインRWL1〜RWLnを活性化して記憶内容をリードビットラインRBIT1〜RBITmに読み出し、これをライトセレクタWSLC1〜WSLCmを介してライトビットラインWBIT1〜mに伝達し、再度書き込み(ライトバック)する。これにより、非選択カラムのメモリセルに記憶されているデータが破壊されないようにして、一部の選択カラムのメモリセルだけに新たなデータを書き込むことができる。すなわち、比較的小面積化や多ポート化が容易なシングルエンド方式のスタティックRAMでも、一般のいわゆる6トランジスタメモリセルを用いて構成されるスタティックRAMと同様のカラム構成や、特定の行の特定の列のみ書き込みを可能にすることなどが容易にできる。
それゆえ、例えば同時に読み書きするビット数および総記憶容量が同じであれば、カラム数(行方向のメモリセルの数)を多くする一方、列方向のメモリセルを少なくして、ビット線の寄生容量を小さく抑えることが容易にできる。したがって、読み出し速度を向上させたり、メモリセルの(トランジスタの)サイズを小さくして、一層、小面積化を図ったり記憶容量を増大させたりすることが容易にできる。
なお、上記のようにシングルエンド方式のRAMに限らず、6トランジスタメモリセルを用いた半導体記憶装置などでも、同様にライトバックさせる構成を適用してもよい。すなわち、そのようないわゆる差動ライトライン方式の半導体記憶装置でも、デザインルールの微細化や低電圧化等が図られる場合などに、書き換えられないカラムのセルの記憶内容を確実に保持させることが容易にできる。
《発明の実施形態2》
図3は、本発明の実施形態2の半導体記憶装置の構成を示す回路図である。
図3は、本発明の実施形態2の半導体記憶装置の構成を示す回路図である。
この半導体記憶装置には、前記実施形態1の構成に比べて、さらに、フリップフロップFF1〜FFmを備えている点が異なっている。上記フリップフロップFF1〜FFmは、ライトセレクタWSLC1〜WSLCmから出力される信号のレベルをクロック信号CLKの立ち下がりエッジで保持(更新)し、ライトビットラインWBIT1〜WBITmに出力するようになっている。
本第2実施形態においても、ライトバックを利用した基本的な書き込み動作は実施形態1と同様である。しかしながら、上記のようにフリップフロップFF1〜FFmが設けられることによって、直前の書き込みデータが「0」であって、次にライトバックされるデータも「0」である場合の消費電力を小さく抑えることができる。すなわち、連続してライトバックされるデータが「0」である場合、リードビットラインRBIT1〜RBITmは、一旦プリチャージによりHレベルになった後に、ディスチャージによってLレベルになる。この場合、ライトビットラインWBIT1〜WBITmも同じようにレベルが変化すると、充放電により更に多くの電力を消費することになる。ところが、上記のようにフリップフロップFF1〜FFmを設け、上記ディスチャージが完了するタイミングまでライトビットラインWBIT1〜WBITmのレベルを直前のレベルに維持させることによって、無駄なレベル変化による電力消費が抑制される。
以下、具体的な書き込み動作を図4に示すタイミングチャートに基づいて説明する。以下の例では、あらかじめ、
メモリセルCELL(1,1)、(1,n)に「0」が記憶される一方、
メモリセルCELL(m,1)、(m,n)に「1」が記憶された状態で、
第1の書き込みサイクルでCELL(m,1)に「0」が書き込まれた後、
第2の書き込みサイクルでCELL(m,n)に「0」が書き込まれる例を説明する。
メモリセルCELL(1,1)、(1,n)に「0」が記憶される一方、
メモリセルCELL(m,1)、(m,n)に「1」が記憶された状態で、
第1の書き込みサイクルでCELL(m,1)に「0」が書き込まれた後、
第2の書き込みサイクルでCELL(m,n)に「0」が書き込まれる例を説明する。
(第1の書き込みサイクル以前)
前記実施形態1と同様に、第1の書き込みサイクルの前には、リードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、カラムセレクト信号CAmだけがHレベルにされる。
前記実施形態1と同様に、第1の書き込みサイクルの前には、リードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、カラムセレクト信号CAmだけがHレベルにされる。
(第1の書き込みサイクル)
メモリセルCELL(m,1)への書き込みが行われる際には、まず、リードワードラインRWL1がHレベルにされて、メモリセルCELL(1,1)、(m,1)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、リードビットラインRBIT1は、プリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、リードビットラインRBITmは、プリチャージされた電荷が維持され、電位はHレベルに保たれる。
メモリセルCELL(m,1)への書き込みが行われる際には、まず、リードワードラインRWL1がHレベルにされて、メモリセルCELL(1,1)、(m,1)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、リードビットラインRBIT1は、プリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、リードビットラインRBITmは、プリチャージされた電荷が維持され、電位はHレベルに保たれる。
ライトセレクタWSLC1は、Lレベルのカラムセレクト信号CA1に応じて上記リードビットラインRBIT1を選択する一方、ライトセレクタWSLCmは、Hレベルのカラムセレクト信号CAmに応じて入力データラインDINを選択する。上記ライトセレクタWSLC1・WSLCmの出力は、フリップフロップFF1・FFmに入力され、クロック信号CLKが立ち下がる際に更新されて、ライトビットラインWBIT1・WBITmに伝達される。そこで、ライトビットラインWBIT1は、メモリセルCELL(1,1)の元の記憶内容が「0」であるためにLレベルになる。また、ライトビットラインWBITmは、入力データラインDINから入力されるデータが「0」であるためにLレベルになる。
次に、ライトワードラインWWL1が所定時間だけHレベルにされると、メモリセルCELL(1,1)には、元から記憶されていた「0」がライトバックされる一方、メモリセルCELL(m,1)には、入力データラインDINから入力される「0」が書き込まれる。
すなわち、実施形態1と同様に、ライトワードラインWWL1によって選択された行方向のメモリセルCELL(1,1)〜(m,1)のうちで、さらにカラムセレクト信号CAmによって選択されたカラムのメモリセルCELL(m,1)だけが書き換えられる。
ライトワードラインWWL1がLレベルに戻ると、次の書き込みサイクルに備えて、再びリードビットラインRBIT1〜RBITmが電源電位にプリチャージされる。また、次に書き込みをするのはメモリセルCELL(m,n)なので、カラムセレクト信号CA1はLレベル、カラムセレクト信号CAmはHレベルに維持される。
(第2の書き込みサイクル)
メモリセルCELL(m,n)への書き込みが行われる際には、リードワードラインRWLnがHレベルにされて、メモリセルCELL(1,n)、(m,n)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、第1の書き込みサイクルと同様に、リードビットラインRBIT1はプリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、RBITmは、プリチャージされた電荷が維持されて、Hレベルに保たれる。
メモリセルCELL(m,n)への書き込みが行われる際には、リードワードラインRWLnがHレベルにされて、メモリセルCELL(1,n)、(m,n)の記憶内容がリードビットラインRBIT1・RBITmに読み出される。ここでは、これらのメモリセルには「0」と「1」が記憶されているため、第1の書き込みサイクルと同様に、リードビットラインRBIT1はプリチャージされた電荷がディスチャージされて、やがてLレベルになる一方、RBITmは、プリチャージされた電荷が維持されて、Hレベルに保たれる。
ライトセレクタWSLC1、WSLCmは、第1の書き込みサイクルと同様に、それぞれ上記リードビットラインRBIT1、または入力データラインDINを選択し、ライトセレクタWSLC1・WSLCmの出力レベルは、リードビットラインRBIT1のプリチャージおよびディスチャージ、または入力データラインDINのレベル変化に伴って変化する。ところが、ライトセレクタWSLC1、WSLCmの出力は、フリップフロップFF1・FFmを介してライトビットラインWBIT1・WBITmに接続されているので、ライトビットラインWBIT1・WBITmのレベルは変化しない。
そして、クロック信号CLKが立ち下がると、上記ライトセレクタWSLC1・WSLCmの出力はフリップフロップFF1・FFmを介してライトビットラインWBIT1・WBITmに伝達される。そこで、ライトビットラインWBIT1は、メモリセルCELL(1,n)の元の記憶内容が「0」であるためにLレベルに維持される。また、ライトビットラインWBITmは、入力データラインDINが「0」であるために、やはりLレベルに維持される。
すなわち、メモリセルCELL(1,n)の記憶内容が読み出される際にリードビットラインRBITmが一旦プリチャージによってHレベルになっても、クロック信号CLKが立ち下がるときにディスチャージされてLレベルになっていれば、フリップフロップFF1からライトビットラインWBIT1に出力される信号のレベルはLレベルのまま変化しない。また、入力データラインDINが書き込みサイクルの最初に一旦Hレベルになっっても、クロック信号の立ち下がりタイミングでLレベルになっていれば、フリップフロップFFmからライトビットラインWBITmに出力される信号のレベルもLレベルのまま変化しない。それゆえ、ライトビットラインWBIT1〜WBITmの電位変化による電力の消費が回避される。
次に、第1の書き込みサイクルと同様にライトワードラインWWLnが所定時間だけHレベルにされると、メモリセルCELL(1,n)には、元から記憶されていた「0」がライトバックされる一方、メモリセルCELL(m,n)には、入力データラインDINから入力される「0」が書き込まれる。
すなわち、第1の書き込みサイクルと同様に、ライトワードラインWWLnによって選択された行方向のメモリセルCELL(1,n)〜(m,n)のうちで、さらにカラムセレクト信号CAmによって選択されたカラムのメモリセルCELL(m,n)だけが書き換えられる。
上記のように、フリップフロップFF1〜FFmが設けられることによって、例えば、第1の書き込みサイクルでメモリセルCELL(1,1)に「0」がライトバックされた後に、第2の書き込みサイクルでメモリセルCELL(1,n)に「0」がライトバックされるような場合に、リードビットラインRBIT1のプリチャージに係わらず、ライトビットラインWBIT1はLレベルの状態に保たれる。それゆえ、ライトビットラインWBIT1〜WBITmの不用意なレベル変化が抑制されて、消費電力が小さく抑えられる。特に、大容量のメモリマクロではライトビットラインの配線長が長く、寄生容量も大きくなりがちであるため、大きな消費電力低減効果を得ることが容易にできる。
なお、上記のようにフリップフロップ等に保持される信号レベルの更新は、書き込みサイクルでだけ行われるようにして、読み出しサイクルでは、更新されないようにしてもよい。これにより、読み出しサイクル時のライトビットライン電位の遷移による電力消費を回避することもできる。具体的には、例えば、イネーブル機能付きフリップフロップを用いて、書き込みサイクル時にだけイネーブル信号をアクティブにしたり、書き込みサイクル時にだけクロック信号が供給されるようにしたりすればよい。
また、フリップフロップFF1〜FFmは、ライトセレクタWSLC1〜WSLCmの出力側に設けられるのに限らず、入力側に設けられるようにしてもよい。また、クロックエッジに同期して入力信号レベルを保持するフリップフロップに限らず、制御信号が所定のレベルの間、直前の入力信号のレベルを保持するラッチなどが用いられるようにしてもよい。
《発明の実施形態3》
上記のように記憶内容を書き換えないメモリセルに対して元の記憶内容をライトバックする構成は、マルチポートメモリに適用してもよい。
上記のように記憶内容を書き換えないメモリセルに対して元の記憶内容をライトバックする構成は、マルチポートメモリに適用してもよい。
図5は、何れかのメモリセルにデータを書き込むのと同時に、他のメモリセルに記憶されているデータを(半導体記憶装置の外部に)読み出すことができる半導体記憶装置(マルチポートメモリ)の構成を示す回路図である。
この半導体記憶装置には、実施形態1の半導体記憶装置と比べると、メモリセルCELL(1,1)〜(m,n)に代えて、メモリセルMPCELL(1,1)〜(m,n)が設けられている。これらのメモリセルには、実施形態1のライトバックおよび読み出しに兼用のリードビットラインRBIT1〜RBITmに代えて、ライトバック専用ビットラインWBBIT1〜WBBITmと、リード専用ビットラインROBIT1〜ROBITmとが接続されるとともに、同様に兼用のリードワードラインRWL1〜RWLmに代えて、ライトバック専用ワードラインWBWL1〜WBWLnと、リード専用ワードラインROWL1〜ROWLnとが接続されている。また、NチャネルトランジスタNTR1・NTR2に代えて、NチャネルトランジスタNTR3・NTR4、NTR5・NTR6が設けられている。
なお、インバータINV4・INV5、PチャネルトランジスタPTR1・PTR2、およびインバータINV6・INV7は、それぞれ、実施形態1のインバータINV1・INV2、PチャネルトランジスタPTR、またはインバータINV3と同様の機能を有するものである。また、ライトセレクタWSLC1〜WSLCm、およびリードセレクタRSLCは、それぞれ実施形態1と同じものであるが、ライトカラムセレクト信号WCA1〜WCAm、またはリードカラムセレクト信号RCA1〜RCAmによって独立に選択制御されるようになっている。
上記のように構成された半導体記憶装置では、一部の選択カラムのメモリセルのデータだけを書き換えることができるメカニズムは、実施形態1と同様である。すなわち、ライトバック専用ワードラインWBWL1〜WBWLnの何れかがHレベルになると、対応する行のメモリセルに記憶されているデータが、ライトバック専用ビットラインWBBIT1〜WBBITm、およびライトセレクタWSLC1〜WSLCmを介してライトビットラインWBIT1〜WBITmに伝達されることにより、ライトカラムセレクト信号WCA1〜WCAmがLレベルである非選択カラムのメモリセルに記憶されているデータはライトバックされて維持され、選択カラムのメモリセルだけが、入力データラインDINから入力されるデータに書き換えられる。
一方、上記ライトバック専用ワードラインWBWL1〜WBWLnとは独立に、リード専用ワードラインROWL1〜ROWLnのうちの何れかをHレベルにすることにより、対応する行のメモリセルに記憶されているデータは、リード専用ビットラインROBIT1〜ROBITmに伝達され、そのうち、リードカラムセレクト信号RCA1〜RCAmに応じたデータが、リードセレクタRSLCで選択されて、半導体記憶装置の外部に読み出される。
したがって、実施形態1と同様に、同一のライトワードラインWWL1〜WWLnに接続されたメモリセルMPCELL(1,1)〜(m,n)のうちの一部の選択カラムのメモリセルだけに入力データラインDINから入力されたデータを書き込むのと同時に、リード専用ワードラインROWL1〜ROWLnおよびリードカラムセレクト信号RCA1〜RCAmによって選択されたメモリセルに記憶されているデータを出力データラインDOから読み出すことができる。
なお、上記のような構成においては、ライトバック専用ビットラインWBBIT1〜WBBITmに接続されるNチャネルトランジスタNTR3・NTR4のトランジスタサイズは、リード専用ビットラインROBIT1〜ROBITmに接続されるNチャネルトランジスタNTR5・NTR6よりも小さくしてもよい。すなわち、ライトバックが行われる場合には、ライトビットラインWBIT1〜WBITmの電位は、必ずしも接地電位および電源電位などにフルスウィングさせる必要はなく、メモリセルに記憶されているデータが反転しない程度の電位であればよい。それゆえ、ライトバック専用ビットラインWBBIT1〜WBBITmにプリチャージされた電荷がディスチャージされる際の電位低下速度がリード専用ビットラインROBIT1〜ROBITmよりも遅くても、ライトバックが適切に行われる範囲では、NチャネルトランジスタNTR3・NTR4のトランジスタサイズを小さくして小面積化を図ることができる。
《発明の実施形態4》
図6は、何れか2つのメモリセルへのデータの書き込み、および他の2つのメモリセルに記憶されているデータの読み出しを同時に行うことができる半導体記憶装置の構成を示す回路図である。
図6は、何れか2つのメモリセルへのデータの書き込み、および他の2つのメモリセルに記憶されているデータの読み出しを同時に行うことができる半導体記憶装置の構成を示す回路図である。
この半導体記憶装置は、実施形態3のラッチ(インバータINV4・INV5)に対する入出力回路が2組ずつ設けられて構成されている。具体的には、以下の各構成要素が2組ずつ設けられている(図6においては一方の組の符号に’を付して示す。)。
ライトバック専用ビットラインWBBIT1〜WBBITm
リード専用ビットラインROBIT1〜ROBITm
ライトバック専用ワードラインWBWL1〜WBWLn
リード専用ワードラインROWL1〜ROWLn
NチャネルトランジスタNTR3〜NTR6
PチャネルトランジスタPTR1・PTR2
インバータINV6・INV7
ライトセレクタWSLC1〜WSLCm
ライトビットラインWBIT1〜WBITm
ライトワードラインWWL1〜WWLn
トランスファゲートTG
リードセレクタRSLC
このように構成することにより、例えばライトワードラインWWL1〜WWLn、WWL1’〜WWLn’、およびライトカラムセレクト信号WCA1〜WCAm、WCA1’〜WCAm’によって選択される2つのメモリセルに対して、ライトビットラインWBIT1〜WBITm、WBIT1’〜WBITm’のうちの2本を介して同時に書き込みを行うことができる。その際、書き込みが行われないメモリセルに記憶されているデータが、ライトバック専用ビットラインWBBIT1〜WBBITm、WBBIT1’〜WBBITm’を介したライトバックによって維持される点は、前記各実施形態と同様である。
ライトバック専用ビットラインWBBIT1〜WBBITm
リード専用ビットラインROBIT1〜ROBITm
ライトバック専用ワードラインWBWL1〜WBWLn
リード専用ワードラインROWL1〜ROWLn
NチャネルトランジスタNTR3〜NTR6
PチャネルトランジスタPTR1・PTR2
インバータINV6・INV7
ライトセレクタWSLC1〜WSLCm
ライトビットラインWBIT1〜WBITm
ライトワードラインWWL1〜WWLn
トランスファゲートTG
リードセレクタRSLC
このように構成することにより、例えばライトワードラインWWL1〜WWLn、WWL1’〜WWLn’、およびライトカラムセレクト信号WCA1〜WCAm、WCA1’〜WCAm’によって選択される2つのメモリセルに対して、ライトビットラインWBIT1〜WBITm、WBIT1’〜WBITm’のうちの2本を介して同時に書き込みを行うことができる。その際、書き込みが行われないメモリセルに記憶されているデータが、ライトバック専用ビットラインWBBIT1〜WBBITm、WBBIT1’〜WBBITm’を介したライトバックによって維持される点は、前記各実施形態と同様である。
また、この半導体記憶装置では、上記書き込みと同時に、さらに、リード専用ワードラインROWL1〜ROWLn、ROWL1’〜ROWLn’およびリードカラムセレクト信号RCA1〜RCAm、RCA1’〜RCAm’によって選択される2つのメモリセルに記憶されているデータは、リード専用ビットラインROBIT1〜ROBITm、ROBIT1’〜ROBITm’のうちの2本を介して同時に読み出すことができる。
なお、同時に書き込みおよび読み出し可能なデータの数は、上記に限らず種々設定することができる。すなわち、m本(mは自然数)のリードビットライン(ライトバック専用ビットラインとリード専用ビットライン)と、n本(nは自然数)のライトビットラインと、n本の入力データラインと、n個のライトセレクタとを設け、上記m本のリードビットラインのうちのn本(ライトバック専用)が、それぞれ上記セレクタを介してライトビットラインに接続されるようにすることによって、n個のメモリセルへの書き込みと、(m−n)個のメモリセルからの読み出しとを同時に行うことができるとともに、書き込みがなされるメモリセルと同じ行の他のメモリセルに記憶されているデータをライトバックによって維持することができる。
上記構成では一般的なレジスタファイルにおいてカラム構成を使用することができる。特にリードポートが多く、ライトポートが少ない構成においては追加する回路が少ないため、面積ペナルティを小さく抑えることが容易にできる。
ここで、m本のリードビットラインは、必ずしもライトバック専用とリード専用とに分けずに、そのうちのn本はライトセレクタを介したライトバックとリードセレクタを介した外部への読み出しをできるようにしてもよい(ライトバック、リード兼用)。この場合には、書き込みデータ数と読み出しデータ数との合計がm(以下)であればよく、例えば書き込みを行わない場合にはmビットのデータを同時に読み出すことなどができる。
なお、上記各実施形態で説明した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態2で示したようなライトバックされるデータを保持させる構成を実施形態3、4で示したようなマルチポート構成に適用してもよい。また、実施形態1で説明したのと同様に、6トランジスタメモリセルを用いた半導体記憶装置に、実施形態2〜4で説明したような構成を適用することなどもできる。
本発明にかかる半導体記憶装置は、活性化されたワードラインに接続されているメモリセルのうちの一部のメモリセルだけを容易に書き換えられるようにすることなどができる効果を有し、マトリクス状に配置されたスタティック型メモリセルを有する半導体記憶装置等として有用である。
CELL(1,1)〜(m,n) メモリセル
RBIT1〜RBITm リードビットライン
WBIT1〜WBITm ライトビットライン
RWL1〜RWLn リードワードライン
WWL1〜WWLn ライトワードライン
INV1〜INV7 インバータ
TG トランスファゲート
NTR1〜NTR6 Nチャネルトランジスタ
WSLC1〜WSLCm ライトセレクタ
RSLC リードセレクタ
CA1〜CAm カラムセレクト信号
PTR Pチャネルトランジスタ
DIN 入力データライン
DO 出力データライン
FF1〜FFm フリップフロップ
MPCELL(1,1)〜(m,n) マルチポートメモリセル
WBBIT1〜WBBITm ライトバック専用ビットライン
ROBIT1〜ROBITm リード専用ビットライン
WBWL1〜WBWLn ライトバック専用ワードライン
ROWL1〜ROWLn リード専用ワードライン
PTR1・PTR2 Pチャネルトランジスタ
WCA1〜WCAm ライトカラムセレクト信号
RCA1〜RCAm リードカラムセレクト信号
RBIT1〜RBITm リードビットライン
WBIT1〜WBITm ライトビットライン
RWL1〜RWLn リードワードライン
WWL1〜WWLn ライトワードライン
INV1〜INV7 インバータ
TG トランスファゲート
NTR1〜NTR6 Nチャネルトランジスタ
WSLC1〜WSLCm ライトセレクタ
RSLC リードセレクタ
CA1〜CAm カラムセレクト信号
PTR Pチャネルトランジスタ
DIN 入力データライン
DO 出力データライン
FF1〜FFm フリップフロップ
MPCELL(1,1)〜(m,n) マルチポートメモリセル
WBBIT1〜WBBITm ライトバック専用ビットライン
ROBIT1〜ROBITm リード専用ビットライン
WBWL1〜WBWLn ライトバック専用ワードライン
ROWL1〜ROWLn リード専用ワードライン
PTR1・PTR2 Pチャネルトランジスタ
WCA1〜WCAm ライトカラムセレクト信号
RCA1〜RCAm リードカラムセレクト信号
Claims (8)
- マトリクス状に配置されたスタティック型メモリセルと、
上記メモリセルから読み出されたデータを伝達するリードビットラインと、
上記メモリセルに書き込まれるデータを伝達するライトビットラインと、
外部から入力されて上記メモリセルに書き込まれるデータを伝達する入力データラインと、
上記リードライン、または上記入力データラインのデータを選択的に上記ライトビットラインに伝達するセレクタと、
を備えたことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記リードビットラインは複数本設けられ、そのうちの少なくとも1本が、上記セレクタに接続されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記メモリセルは、各リードビットラインに接続される複数のセル出力トランジスタを有し、
セレクタに接続されているリードビットラインに接続されるセル出力トランジスタは、他のリードビットラインに接続されるセル出力トランジスタよりもサイズが小さいことを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
m本(mは自然数)の上記リードビットラインと、
n本(nは自然数)の上記ライトビットラインと、
n本の上記入力データラインと、
n個の上記セレクタと、
を有し、
上記m本のリードビットラインのうちのn本が、それぞれ上記セレクタに接続されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記セレクタは、アドレス信号の少なくとも一部に基づいて選択制御されることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記セレクタは、半導体記憶装置の外部から入力される書き込み制御信号に基づいて選択制御されることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
さらに、入力された信号を保持する保持回路を備え、
上記リードビットラインから上記セレクタに入力される信号、または上記セレクタから上記ライトビットラインに出力される信号が所定のタイミングで保持されることを特徴とする半導体記憶装置。 - 請求項7の半導体記憶装置であって、
上記保持回路に保持される信号は、ライトサイクルの場合にだけ、更新されることを特徴とする半導体記憶装置。
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