TWI683310B - 波管線 - Google Patents

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TWI683310B
TWI683310B TW107141181A TW107141181A TWI683310B TW I683310 B TWI683310 B TW I683310B TW 107141181 A TW107141181 A TW 107141181A TW 107141181 A TW107141181 A TW 107141181A TW I683310 B TWI683310 B TW I683310B
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凱夫 賽克立
阿里 法依斯 查爾林 加萊姆
強 唐
艾瑞克 Ｎ 里
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美商美光科技公司
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Abstract

本發明揭示一種波管線，其包含一第一級、複數個第二級及一第三級。該第一級接收表示資料之一資料信號及一時脈信號，且可依等於該時脈信號之一時脈速率之一第一資料速率處理該資料。各第二級可回應於自該第一級接收之一各自時脈週期而依等於該第一資料速率乘以第二級之數目之一第二資料速率處理各自資料。該第三級可依該第一資料速率處理自各第二級接收之資料。該第一級將該資料信號及該時脈信號分配於該複數個第二級之間。該第三級合併來自該複數個第二級之各者的該各自資料及該各自時脈週期以提供一合併資料信號及一回傳時脈信號。

Description

波管線
本發明大體上係關於積體電路器件之信號時序。特定言之，在一或多個實施例中，本發明係關於一種波管線資料路徑，其包含一記憶體器件中之一N路級，其中N至少為2。
記憶體器件通常提供為電腦或其他電子器件中之內部半導體積體電路器件。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體器件已發展為各種電子應用之非揮發性記憶體之一受歡迎來源。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體單元。透過電荷儲存結構(例如浮動閘或電荷陷阱)之程式化(其通常指稱寫入)或其他物理現象(例如相變或極化)之記憶體單元之臨限電壓變化判定各單元之資料值。快閃記憶體之常見用途包含個人電腦、平板電腦、數位攝影機、數位媒體播放器、蜂巢式電話、固態硬碟及可抽換記憶體模組，且用途在不斷增多。
一波管線可用於一資料路徑中以在一積體電路(諸如一記憶體器件)之不同部分之間發送或接收資料。為正確操作一波管線，通常必 須滿足兩個條件。第一，在波管線之各級中，應使資料及時脈信號延遲相同時間量。第二，各級應準備開始時脈信號之下一時脈週期。此第二條件因一般需要資料速率等於或快於時脈速率而限制各級之資料速率。因此，第二條件限制各級可用於完成一完全操作且準備一單一時脈週期之下一輸入之時間。
由於上述原因，且由於熟習技術者將在閱讀及理解本說明書之後明白之下述其他原因，本技術需要用於透過一波管線來處理資料之替代方法及用於執行此等方法之系統及裝置。
在一些實施例中，一種波管線包括：一第一級，其用於接收表示資料之一資料信號及一時脈信號且依等於該時脈信號之一時脈速率之一第一資料速率處理該資料；複數個第二級，其等並聯耦合，該複數個第二級之各第二級用於回應於自該第一級接收之一各自時脈週期而依等於該第一資料速率乘以該複數個第二級之第二級之數目之一第二資料速率處理各自資料；及一第三級，其用於依該第一資料速率處理自各第二級接收之資料，其中該第一級將該資料信號及該時脈信號分配於該複數個第二級之間以提供該各自資料及該各自時脈週期至該複數個第二級之各者，且其中該第三級合併來自該複數個第二級之各者的該各自資料及該各自時脈週期以提供一合併資料信號及一回傳時脈信號。
在一些實施例中，一種系統包括：一第一感測器件，其用於回應於一時脈信號之一第一時脈週期而自一記憶體單元陣列感測第一資料，該第一資料之該感測超過該時脈信號之一個時脈週期；一第二感測器件，其用於回應於該時脈信號之一第二時脈週期而自該記憶體單元陣列感 測第二資料，該第二時脈週期跟在該第一時脈週期之後且該第二資料之該感測超過該時脈信號之一個時脈週期；及一資料多工器，其用於將來自該第一感測器件之該第一資料及來自該第二感測器件之該第二資料合併至一資料路徑上。
在一些實施例中，一種系統包括：一第一寫入器件，其用於回應於一時脈信號之一第一時脈週期而將第一資料寫入至一記憶體單元陣列，該第一資料之該寫入超過該時脈信號之一個時脈週期；及一第二寫入器件，其與該第一寫入器件並聯，該第二寫入器件用於回應於該時脈信號之一第二時脈週期而將第二資料寫入至該記憶體單元陣列，該第二時脈週期跟在該第一時脈週期之後且該第二資料之該寫入超過該時脈信號之一個時脈週期。
在一些實施例中，一種方法包括：在一第一級之一輸入處接收一資料信號及一時脈信號；藉由將各自資料及與該資料對準之一各自時脈週期傳遞至各第二級來將該第一級之一輸出處之該資料信號及該時脈信號分配於複數個第二級之輸入之間；回應於與該資料對準之該時脈週期而透過各第二級處理該資料；及將來自該複數個第二級之輸出之該經處理資料及與該資料對準之該時脈週期合併於一第三級之一輸入處以提供經處理合併資料及與該合併資料對準之一回傳時脈信號。
在一些實施例中，一種方法包括：接收一資料信號、一位址信號及與該資料信號及該位址信號對準之一時脈信號；分配該資料信號、該位址信號及該時脈信號以提供與一第一時脈週期對準之第一資料及一第一位址及與一第二時脈週期對準之第二資料及一第二位址；回應於該第一時脈週期而經由一第一寫入器件基於該第一位址將該第一資料寫入至 一記憶體單元陣列；及回應於該第二時脈週期而經由一第二寫入器件基於該第二位址將該第二資料寫入該記憶體單元陣列。
100‧‧‧記憶體器件
104‧‧‧記憶體單元陣列
106‧‧‧感測器件
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧快取暫存器
120‧‧‧資料暫存器
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
126‧‧‧時脈信號路徑
127‧‧‧回傳時脈信號路徑
128‧‧‧資料匯流排
130‧‧‧處理器
132‧‧‧控制鏈路
134‧‧‧多工輸入/輸出(I/O)匯流排
200A‧‧‧「反及」記憶體陣列
200B‧‧‧三維「反及」記憶體陣列
202‧‧‧字線
2020至202N‧‧‧字線
204‧‧‧位元線
2040至204M‧‧‧位元線
206‧‧‧「反及」串
2060至206M‧‧‧「反及」串
208‧‧‧記憶體單元
2080至208N‧‧‧記憶體單元
210‧‧‧選擇電晶體
2100至210M‧‧‧選擇電晶體
212‧‧‧選擇電晶體
2120至212M‧‧‧選擇電晶體
214‧‧‧選擇線
215‧‧‧選擇線
2150至215L‧‧‧選擇線
216‧‧‧共同源極
230‧‧‧界定源極
232‧‧‧界定汲極
234‧‧‧資料儲存結構
236‧‧‧控制閘極
300‧‧‧波管線
302‧‧‧資料信號節點
304‧‧‧時脈信號節點
306‧‧‧第一級
308‧‧‧資料路徑
3091至309N‧‧‧資料信號路徑
310‧‧‧時脈路徑
3111至311N‧‧‧時脈信號路徑
3121至312N‧‧‧第二級
3141至314N‧‧‧資料路徑
3151至315N‧‧‧資料信號路徑
3161至316N‧‧‧時脈路徑
3171至317N‧‧‧時脈信號路徑
318‧‧‧第三級
320‧‧‧資料路徑
322‧‧‧時脈路徑
324‧‧‧資料信號路徑
326‧‧‧回傳時脈信號路徑
328‧‧‧資料鎖存器
330‧‧‧輸出資料節點
332‧‧‧時脈信號節點
400‧‧‧輸出資料路徑
402‧‧‧讀取啟用(RE#)時脈信號節點/RE#時脈信號墊
404‧‧‧信號路徑
406‧‧‧時脈產生器
408‧‧‧時脈信號路徑
410‧‧‧緩衝器
412‧‧‧時脈信號路徑
414‧‧‧時脈解多工器
416‧‧‧位址計數器
418‧‧‧位址信號路徑
420‧‧‧緩衝器
422‧‧‧位址信號路徑
424‧‧‧位址解多工器
4261至426N‧‧‧位址信號路徑
4281至428N‧‧‧時脈信號路徑
4301至430N‧‧‧感測器件
4321至432N‧‧‧感測放大器
4341至434N‧‧‧時脈路徑
4361至436N‧‧‧資料路徑
4381至438N‧‧‧時脈信號路徑
440‧‧‧資料多工器
442‧‧‧資料路徑
444‧‧‧緩衝器
446‧‧‧資料路徑
448‧‧‧時脈多工器
450‧‧‧回傳時脈信號路徑
452‧‧‧緩衝器
454‧‧‧回傳時脈信號路徑
456‧‧‧先進先出(FIFO)
458‧‧‧資料路徑
460‧‧‧資料節點(DQ)
470‧‧‧時序圖
472‧‧‧第一時脈週期
474‧‧‧第一資料(DATA 0)
476‧‧‧第一時脈週期
478‧‧‧第一資料
480‧‧‧第二時脈週期
482‧‧‧第二資料(DATA 1)
484‧‧‧第二時脈週期
486‧‧‧第二資料
488‧‧‧第三時脈週期
490‧‧‧第三資料(DATA 2)
492‧‧‧第三時脈週期
494‧‧‧第三資料
500‧‧‧時序圖
502‧‧‧時脈信號之上升邊緣觸發來自感測放大器之資料以分別提供資料路徑4361或4362上之資料
506‧‧‧時序圖
508‧‧‧FIFO 456之資料輸入處之資料之設置及保持時間裕度
510‧‧‧回傳時脈信號之下降邊緣將資料鎖存至FIFO 456中
600‧‧‧輸入資料路徑
602‧‧‧讀取啟用(RE#)時脈信號節點/RE#時脈信號墊
604‧‧‧信號路徑
606‧‧‧時脈產生器
608‧‧‧時脈信號路徑
610‧‧‧緩衝器
612‧‧‧時脈信號路徑
614‧‧‧時脈解多工器
616‧‧‧位址計數器
618‧‧‧位址信號路徑
620‧‧‧緩衝器
622‧‧‧位址信號路徑
624‧‧‧位址解多工器
626‧‧‧資料節點(DQ)
628‧‧‧資料路徑
630‧‧‧緩衝器
632‧‧‧資料路徑
634‧‧‧資料解多工器
6361‧‧‧位址信號路徑
6362‧‧‧位址信號路徑
6381‧‧‧資料路徑
6382‧‧‧資料路徑
6401‧‧‧時脈信號路徑
6402‧‧‧時脈信號路徑
6421‧‧‧第一寫入器件
6422‧‧‧第二寫入器件
700‧‧‧輸出資料路徑
7021‧‧‧感測級之群組
7022‧‧‧感測級之群組
7031‧‧‧資料路徑
7032‧‧‧資料路徑
7041‧‧‧緩衝器
7042‧‧‧緩衝器
7051‧‧‧時脈信號路徑
7052‧‧‧時脈信號路徑
7061‧‧‧緩衝器
7062‧‧‧緩衝器
7081‧‧‧資料路徑
7082‧‧‧資料路徑
7101‧‧‧時脈信號路徑
7102‧‧‧時脈信號路徑
712‧‧‧資料多工器
714‧‧‧時脈多工器
800‧‧‧輸出資料路徑
900‧‧‧方法
902‧‧‧在第一級之輸入處接收資料信號及時脈信號
904‧‧‧藉由將各自資料及與該資料對準之各自時脈週期傳遞至各第二級來將第一級之輸出處之資料信號及時脈信號分配於複數個第二級之輸入之間
906‧‧‧回應於與資料對準之時脈週期而透過各第二級來處理資料
908‧‧‧將來自複數個第二級之輸出之經處理資料及與該資料對準之時脈週期合併於第三級之輸入處以提供經處理之合併資料及與該合併資料對準之回傳時脈信號
920‧‧‧方法
922‧‧‧回應於時脈信號之對應時脈週期而將位址信號傳遞至並聯耦合之複數個感測器件之一者
924‧‧‧回應於位址信號及時脈信號之對應時脈週期而自記憶體單元陣列經由各感測器件感測資料
926‧‧‧將來自複數個感測器件之各者的感測資料合併至資料路徑上
928‧‧‧將來自各感測器件之時脈週期合併至回傳時脈信號路徑上以提供回傳時脈信號
940‧‧‧方法
942‧‧‧接收資料信號、位址信號及與該資料信號及該位址信號對準之時脈信號
944‧‧‧分配資料信號、位址信號及時脈信號以提供與第一時脈週期對準之第一資料及第一位址及與第二時脈週期對準之第二資料及第二位址
946‧‧‧回應於第一時脈週期而經由第一寫入器件基於第一位址將第一資料寫入至記憶體單元陣列
948‧‧‧回應於第二時脈週期而經由第二寫入器件基於第二位址將第二資料寫入至記憶體單元陣列
圖1係與作為一電子系統之部分之一處理器通信之一記憶體器件之一實施例之一簡化方塊圖。
圖2A至圖2B係可用於參考圖1所描述之一記憶體器件類型中之一記憶體單元陣列之部分之示意圖。
圖3係繪示一波管線之一實施例的一示意圖。
圖4係繪示一輸出資料路徑之一實施例的一示意圖。
圖5係繪示參考圖4所描述之輸出資料路徑之資料及時脈信號之一實施例的一時序圖。
圖6係繪示來自參考圖4所描述之輸出資料路徑之一感測放大器之資料之觸發之一實施例的一時序圖。
圖7係繪示將資料鎖存至參考圖4所描述之輸出資料路徑之先進先出(FIFO)中之一實施例的一時序圖。
圖8係繪示一輸入資料路徑之一實施例的一示意圖。
圖9係繪示一輸出資料路徑之另一實施例的一示意圖。
圖10係繪示一輸出資料路徑之另一實施例的一示意圖。
圖11係繪示用於透過一波管線來處理資料之一方法之一實施例的一流程圖。
圖12係繪示用於自一記憶體單元陣列讀取資料之一方法之一實施例的一流程圖。
圖13係繪示用於將資料寫入至一記憶體單元陣列之一方法 之一實施例的一流程圖。
在以下詳細描述中，參考構成本發明之一部分之附圖，且附圖中依繪示方式展示特定實施例。在圖式中，相同元件符號描述所有若干視圖中之實質上類似組件。可利用其他實施例且可在不背離本發明之範疇之情況下作出結構、邏輯及電性改變。因此，以下詳細描述不應被視為意在限制。
為滿足正確操作一波管線之兩個條件(即，在波管線之各級中，應使資料及時脈信號延遲相同時間量且各級應準備開始時脈信號之下一時脈週期)，需要減小時脈速率以滿足波管線中之最慢級。當減小時脈速率時，可使用一較寬資料匯流排來滿足資料速率要求。例如，為滿足包含使用14 ns之一級之一資料路徑處理通過該級之資料之資料速率要求，可使用依一20 ns時脈速率運行之一128位元匯流排來替代依一10 ns時脈速率運行之一64位元匯流排。因此，本發明描述用於在不減小時脈速率且因此不增加資料匯流排之寬度之情況下適應一資料路徑之一波管線內之較慢級以滿足資料速率要求之實施例。
圖1係根據一實施例之呈一記憶體器件100之形式之一第一裝置之一簡化方塊圖，該第一裝置與呈一處理器130之形式之一第二裝置(作為呈一電子系統之形式之一第三裝置之部分)通信。電子系統之一些實例包含個人電腦、平板電腦、數位攝影機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線器件、蜂巢式電話及其類似者。處理器130(例如記憶體器件100外部之一控制器)可為一記憶體控制器或其他外部主機器件。
記憶體器件100包含可在自記憶體器件100讀出資料時促進一改良設置及保持時間裕度之時脈資料追蹤。一時脈信號路徑126可與一資料匯流排128一起路由。一回傳時脈信號路徑127亦可與資料匯流排128一起路由。時脈信號路徑126上之一時脈信號可用於觸發來自感測器件106(例如感測放大器)之資料。回傳時脈信號路徑127上之一回傳時脈信號可用於恰好在將資料輸出至處理器130之前將資料自感測器件106鎖存至輸入/輸出(I/O)控制電路112之一資料鎖存器(例如FIFO)中。由於使時脈信號及回傳時脈信號與資料一起路由，所以其等可經受相同於資料之邏輯電路及程序、電壓及溫度(PVT)變動，且可改良資料鎖存器處之設置及保持時間裕度。應認識到，製造中通常所經歷之程序變動一般會導致電路之效能變動，即使該等電路意欲具有相同設計或否則提供相同功能性。類似地，若量測足夠精確，則即使電路區別很小，但仍會使該等電路暴露於不同電壓及溫度值。因此，儘管本發明尋求減輕時脈信號路徑與資料路徑之間的此等變動之效應，但別指望必定會消除此等變動。
記憶體器件100包含邏輯地配置成列及行之一記憶體單元陣列104。一邏輯列之記憶體單元通常耦合至相同存取線(通常指稱一字線)，而一邏輯行之記憶體單元通常選擇性地耦合至相同資料線(通常指稱一位元線)。一單一存取線可與記憶體單元之一個以上邏輯列相關聯且一單一資料線可與一個以上邏輯行相關聯。記憶體單元陣列104之至少一部分之記憶體單元(圖1中未展示)能夠程式化為至少兩種資料狀態之一者。
提供一列解碼電路108及一行解碼電路110來解碼位址信號。接收及解碼位址信號以存取記憶體單元陣列104。記憶體器件100亦包含I/O控制電路112以管理命令、位址及資料輸入至記憶體器件100以及 自記憶體器件100輸出資料及狀態資訊。一位址暫存器114與I/O控制電路112及列解碼電路108及行解碼電路110通信以在解碼之前鎖存位址信號。一命令暫存器124與I/O控制電路112及控制邏輯116通信以鎖存傳入命令。
一內部控制器(例如控制邏輯116)回應於命令而控制對記憶體單元陣列104之存取且產生用於外部處理器130之狀態資訊，即，控制邏輯116經組態以根據本文所描述之實施例來執行存取操作。控制邏輯116與列解碼電路108及行解碼電路110通信以回應於位址而控制列解碼電路108及行解碼電路110。
控制邏輯116亦與一快取暫存器118通信。快取暫存器118鎖存資料(傳入或傳出)，其由控制邏輯116指導以在記憶體單元陣列104忙於分別寫入或讀取其他資料時暫時儲存資料。在一程式化操作(例如寫入操作)期間，將資料自感測器件106傳遞至快取暫存器118。接著，將資料自快取暫存器118傳遞至資料暫存器120以轉移至記憶體單元陣列104；接著，將新資料自感測器件106(其自I/O控制電路112接收新資料)鎖存於快取暫存器118中。在一讀取操作期間，將資料自快取暫存器118傳遞至感測器件106，感測器件106將資料傳遞至I/O控制電路112而輸出至外部處理器130；接著，將新資料自資料暫存器120傳遞至快取暫存器118。一狀態暫存器122與I/O控制電路112及控制邏輯116通信以鎖存用於輸出至處理器130之狀態資訊。
記憶體器件100自處理器130經由一控制鏈路132接收控制信號至控制邏輯116處。控制信號可包含至少一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE、一寫入啟用WE#及一讀取啟用RE#。 可取決於記憶體器件100之性質而經由控制鏈路132進一步接收額外控制信號(圖中未展示)。記憶體器件100自處理器130經由一多工輸入/輸出(I/O)匯流排134接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)及經由I/O匯流排134將資料輸出至處理器130。
例如，在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)接針[7：0]接收命令且將命令寫入至命令暫存器124中。在I/O控制電路112處經由匯流排134之輸入/輸出(I/O)接針[7：0]接收位址且將位址寫入至位址暫存器114中。在I/O控制電路112處經由用於一8位元器件之輸入/輸出(I/O)接針[7：0]或用於一16位元器件之輸入/輸出(I/O)接針[15：0]接收資料且透過感測器件106將資料寫入至快取暫存器118中。隨後，將資料寫入至資料暫存器120中以程式化記憶體單元陣列104。就另一實施例而言，可省略快取暫存器118，且透過感測器件106將資料直接寫入至資料暫存器120中。亦經由用於一8位元器件之輸入/輸出(I/O)接針[7：0]或用於一16位元器件之輸入/輸出(I/O)接針[15：0]輸出資料。
熟習技術者應瞭解，可提供額外電路及信號，且已簡化圖1之記憶體器件。應認識到，參考圖1所描述之各種區塊組件之功能性可無需經分離而區分一積體電路器件之組件或組成部分。例如，一積體電路器件之一單一組件或組成部分可經調適以執行圖1之一個以上區塊組件之功能性。替代地，一積體電路器件之一或多個組件或組成部分可經組合以執行圖1之一單一區塊組件之功能性。
另外，儘管根據用於接收及輸出各種信號之通行慣例來描述特定I/O接針，但應注意，可在各種實施例中使用I/O接針之其他組合或數目。
圖2A係一「反及」記憶體陣列200A(例如作為記憶體單元陣列104之一部分)之一示意圖。記憶體陣列200A包含諸如字線2020至202N之存取線及諸如位元線2040至204M之資料線。字線202可以多對一關係耦合至全域存取線(例如全域字線)(圖2A中未展示)。就一些實施例而言，記憶體陣列200A可形成於可(例如)經導電摻雜以具有一導電性類型(諸如，具有一p型導電性以(例如)形成一p井或具有一n型導電性以(例如)形成一n井)之一半導體上。
記憶體陣列200A可配置成列(各對應於一字線202)及行(各對應於一位元線204)。各行可包含一串串聯耦合之記憶體單元，諸如「反及」串2060至206M之一者。各「反及」串206可耦合至一共同源極216且可包含記憶體單元2080至208N。記憶體單元208表示用於儲存資料之非揮發性記憶體單元。各「反及」串206之記憶體單元208可串聯連接於一選擇電晶體210(例如一場效電晶體)(諸如選擇電晶體2100至210M(例如，其可為源極選擇電晶體，通常指稱選擇閘極源極)之一者)與一選擇電晶體212(例如一場效電晶體)(諸如選擇電晶體2120至212M(例如，其可為汲極選擇電晶體，通常指稱選擇閘極汲極)之一者)之間。選擇電晶體2100至210M可共同耦合至諸如一源極選擇線之一選擇線214，且選擇電晶體2120至212M可共同耦合至諸如一汲極選擇線之一選擇線215。
各選擇電晶體210之一源極可連接至共同源極216。各選擇電晶體210之汲極可連接至對應「反及」串206之一記憶體單元2080之源極。例如，選擇電晶體2100之汲極可連接至對應「反及」串2060之記憶體單元2080之源極。因此，各選擇電晶體210可經組態以將一對應「反及」串206選擇性耦合至共同源極216。各選擇電晶體210之一控制閘極可連接 至選擇線214。
各選擇電晶體212之汲極可連接至對應「反及」串206之位元線204。例如，選擇電晶體2120之汲極可連接至對應「反及」串2060之位元線2040。各選擇電晶體212之源極可連接至對應「反及」串206之一記憶體單元208N之汲極。例如，選擇電晶體2120之源極可連接至對應「反及」串2060之記憶體單元208N之汲極。因此，各選擇電晶體212可經組態以將一對應「反及」串206選擇性耦合至一對應位元線204。各選擇電晶體212之一控制閘極可連接至選擇線215。
圖2A中之記憶體陣列可為準二維記憶體陣列且可具有一大體上平面結構，例如其中共同源極216、串206及位元線204在實質上平行平面中延伸。替代地，圖2A中之記憶體陣列可為三維記憶體陣列，例如其中串206可實質上垂直於含有共同源極216之一平面及含有位元線204之一平面(其可實質上平行於含有共同源極216之平面)延伸。
記憶體單元208之典型構造包含可判定單元之一資料值(例如透過臨限電壓之變化)之一資料儲存結構234(例如一浮動閘、電荷陷阱等等)及一控制閘極236，如圖2A中所展示。記憶體單元208可進一步具有一界定源極230及一界定汲極232。記憶體單元208可使其控制閘極236耦合至(且在一些情況中形成)一字線202。
一行記憶體單元208係耦合至一給定位元線204之一「反及」串206或複數個「反及」串206。一列記憶體單元208係共同耦合至一給定字線202之記憶體單元208。一列記憶體單元208可(但非必需)包含共同耦合至一給定字線202之所有記憶體單元208。記憶體單元208之列通常可分成記憶體單元208之實體頁之一或多個群組，且記憶體單元208之實 體頁通常包含共同耦合至一給定字線202之每隔一個記憶體單元208。例如，共同耦合至字線202N且選擇性耦合至偶數位元線204(例如位元線2040、2042、2044等等)之記憶體單元208可為記憶體單元208(例如偶數記憶體單元)之一實體頁，而共同耦合至字線202N且選擇性耦合至奇數位元線204(例如位元線2041、2043、2045等等)之記憶體單元208可為記憶體單元208(例如奇數記憶體單元)之另一實體頁。儘管圖2A中未明確描繪位元線2043、2045，但自圖顯而易見，記憶體單元陣列200A之位元線204可自位元線2040連續編號至位元線204M。共同耦合至一給定字線202之記憶體單元208之其他分組亦可界定記憶體單元208之一實體頁。就特定記憶體器件而言，共同耦合至一給定字線之所有記憶體單元可被視為一實體頁。在一單一讀取操作期間讀取或在一程式化操作期間程式化之一實體頁(在一些實施例中，其仍可為整列)之部分(例如一上頁或下頁記憶體單元)可被視為一邏輯頁。
圖2B係可用於參考圖1所描述之一記憶體類型中之一記憶體單元陣列200B(例如作為記憶體單元陣列104之一部分)之一部分之另一示意圖。圖2B中之相同元件符號對應於相對於圖2A所提供之描述。圖2B提供三維「反及」記憶體陣列結構之一實例之額外細節。三維「反及」記憶體陣列200B可併入可包含半導體柱之垂直結構，其中一柱之一部分可充當「反及」串206之記憶體單元之一通道區域。「反及」串206可各藉由一選擇電晶體212(例如，其可為汲極選擇電晶體，通常指稱選擇閘極汲極)來選擇性連接至一位元線2040至204M及藉由一選擇電晶體210(例如，其可為源極選擇電晶體，通常指稱選擇閘極源極)來選擇性連接至一共同源極216。多個「反及」串206可選擇性連接至相同位元線204。「反及」 串206之子集可藉由加偏壓於選擇線2150至215L以選擇性啟動各介於一「反及」串206與一位元線204之間的特定選擇電晶體212來連接至其各自位元線204。可藉由加偏壓於選擇線214來啟動選擇電晶體212。各字線202可連接至記憶體陣列200B之多列記憶體單元。藉由一特定字線202來彼此共同連接之記憶體單元列可統稱為階層。
儘管結合「反及」快閃記憶體來討論圖2A至圖2B之實例，但本文所描述之實施例不受限於一特定陣列架構或結構，而是可包含其他結構(例如交叉點記憶體、DRAM等等)及其他架構(例如「及」陣列、「反或」陣列等等)。
圖3係繪示一波管線300之一實施例的一示意圖。在一實例中，波管線300係先前參考圖1所描述及繪示之記憶體器件100之一部分。波管線300包含一第一級306、複數個(即，群組)第二級3121至312N(其中「N」係第二級之任何適合數目)、一第三級318及一資料鎖存器328(例如一先進先出(FIFO)電路)。第一級306包含一資料路徑308及一對應時脈路徑310。各第二級3121至312N分別包含一資料路徑3141至314N及一對應時脈路徑3161至316N。第三級318包含一資料路徑320及一對應時脈路徑322。
第一級306之資料路徑308之輸入通信地耦合至一資料信號節點302。通信地耦合之組件可由一單位元信號路徑或一多位元平行信號路徑耦合。第一級306之時脈路徑310之輸入電耦合至一時脈信號節點304。第一級306之資料路徑308之輸出分別透過一資料信號路徑3091至309N來通信地耦合至第二級3121至312N之資料路徑3141至314N之一輸入。第一級306之時脈路徑310之輸出分別透過一時脈信號路徑3111至 311N來電耦合至第二級3121至312N之時脈路徑3161至316N之一輸入。第二級3121至312N之資料路徑3141至314N之輸出分別透過一資料信號路徑3151至315N來通信地耦合至第三級318之資料路徑320之輸入。第二級3121至312N之時脈路徑3161至316N之輸出分別透過一時脈信號路徑3171至317N來電耦合至第三級318之時脈路徑322之輸入。第三級318之資料路徑320之輸出透過一資料信號路徑324來通信地耦合至資料鎖存器328之資料輸入。第三級318之時脈路徑322之輸出透過一回傳時脈信號路徑326來電耦合至資料鎖存器328之入口時脈輸入。資料鎖存器328之資料輸出電耦合至一輸出資料節點330。資料鎖存器328之出口時脈輸入電耦合至一時脈信號節點332。在其他實例中，波管線300可包含第一級306之前及/或第三級318與資料鎖存器328之間的額外級。
第一級306自資料信號節點302接收與時脈信號節點304上之一時脈信號對準之一資料信號。由於信號對準，所以預期資料在時脈信號之對應時脈週期之一對應轉變處有效。第一級306可回應於時脈信號而依等於時脈信號之時脈速率之一第一資料速率處理資料。通過資料路徑308之資料之延遲可實質上等於(例如等於)通過第一級306之時脈路徑310之時脈信號之延遲。第一級306將資料信號及時脈信號分配於複數個第二級3121至312N之間。第一級306透過資料信號路徑3091將與一第一時脈週期(CLK1)對準之資料傳遞至第二級3121且透過時脈信號路徑3111將第一時脈週期傳遞至第二級3121。第一級306透過資料信號路徑3092將與一第二時脈週期(CLK2)對準之資料傳遞至第二級3122且透過時脈信號路徑3112將第二時脈週期傳遞至第二級3122。同樣地，第一級306透過資料信號路徑309N將與一第N時脈週期(CLKN)對準之資料傳遞至第二級312N且透過時 脈信號路徑311N將第N時脈週期傳遞至第二級312N。一旦達到第N時脈週期，則第一級306將N+1時脈週期及與N+1時脈週期對準之資料傳遞至第二級3121且程序重複。
第二級3121至312N可實質上相同，因為各第二級可藉由執行相同操作來處理資料。各第二級3121至312N可依等於或小於時脈速率乘以第二級3121至312N之數目之一第二資料速率處理自第一級306接收之資料。例如，就10 ns之一時脈速率而言且當N等於3時，各第二級3121至312N可在一30 ns資料速率內處理資料(即，每單位資料處理30 ns)。此30 ns資料速率可為一最大值且各第二級3121至312N可比一30 ns資料速率快地處理資料。無論何種情況，各第二級3121至312N可使用時脈信號之一個以上時脈週期及時脈信號之高達N個時脈週期來處理資料。通過各資料路徑3141至314N之資料之延遲可實質上分別等於(例如等於)通過各第二級3121至312N之各時脈路徑3161至316N之各時脈信號之延遲。
在第二級3121中之資料處理完成之後，第二級3121透過資料信號路徑3151將與第一時脈週期對準之經處理資料傳遞至第三級318且透過時脈信號路徑3171將第一時脈週期傳遞至第三級318。在第二級3122中之資料處理完成之後，第二級3122透過資料信號路徑3152將與第二時脈週期對準之經處理資料傳遞至第三級318且透過時脈信號路徑3172將第二時脈週期傳遞至第三級318。同樣地，在第二級312N中之資料處理完成之後，第二級312N透過資料信號路徑315N將與第N時脈週期對準之經處理資料傳遞至第三級318且透過時脈信號路徑317N將第N時脈週期傳遞至第三級318。一旦達到第N時脈週期，則第二級3121將N+1時脈週期及與N+1時脈週期對準之經處理資料傳遞至第三級318且程序重複。
第三級318合併來自複數個第二級3121至312N之各者的資料信號及時脈信號以提供一合併資料信號及一回傳時脈信號。第三級318可回應於時脈信號而依第一資料速率(如先前所描述，其等於時脈信號之時脈速率)處理資料。通過資料路徑320之資料之延遲可實質上等於(例如等於)通過第三級318之時脈路徑322之時脈信號之延遲。第三級318之資料路徑320合併來自各第二級3121至312N之經處理資料以提供資料信號路徑324上之合併資料。第三級318之時脈路徑322合併來自各第二級3121至312N之時脈週期以提供回傳時脈信號路徑326上之一回傳時脈信號。因此，資料信號路徑324上之合併資料與回傳時脈信號路徑326上之回傳時脈信號對準。
回應於回傳時脈信號路徑326上之回傳時脈信號而將資料信號路徑324上之合併資料鎖存至資料鎖存器328中。回應於來自時脈節點332之一時脈信號而將資料自資料鎖存器328輸出至資料節點330。因此，波管線300包含一N路波架構(即，經由第二級3121至312N之群組)，其中每個第N時脈週期將時脈信號及資料信號發送至多路之一者。接著，將結果合併在一起以產生合併資料信號及回傳時脈信號。由於在一波管線中針對一級使用一N路波架構，所以該級之各路之資料速率可比整個波管線之資料速率減小N倍。因此，波管線中之一慢級不會限制至及來自該級之最大傳送率。
圖4係繪示一輸出資料路徑400之一實施例的一示意圖。在一實例中，輸出資料路徑400係先前參考圖1所描述及繪示之記憶體器件100之一部分。輸出資料路徑400可包含一讀取啟用(RE#)時脈信號節點(例如墊)402、一時脈產生器406、一位址計數器416、一時脈解多工器 414、一位址解多工器424、一第一感測器件4301、一第二感測器件4302、一資料多工器440、一時脈多工器448、緩衝器410、420、444及452、一FIFO 456及(若干)資料節點(例如(若干)墊)DQ 460。各感測器件4301及4302包含分別具有一感測放大器4321及4322及一時脈路徑4341及4342之一資料路徑。第一感測器件4301及第二感測器件4302提供一2路(two-way)感測級。
RE#時脈信號墊402透過一信號路徑404來電耦合至時脈產生器406之一輸入。時脈產生器406之一輸出透過一時脈信號路徑408來電耦合至FIFO 456之出口時脈輸入(EXT)、緩衝器410之輸入及位址計數器416之輸入。緩衝器410之輸出透過一時脈信號路徑412來電耦合至時脈解多工器414之輸入。位址計數器416之一輸出透過一位址信號路徑418來通信地耦合至緩衝器420之輸入。緩衝器420之輸出透過一位址信號路徑422來通信地耦合至位址解多工器424之輸入。時脈解多工器414之一第一輸出透過一時脈信號路徑4281來電耦合至第一感測器件4301之時脈路徑4341之輸入。時脈解多工器414之一第二輸出透過一時脈信號路徑4282來電耦合至第二感測器件4302之時脈路徑4342之輸入。位址解多工器424之一第一輸出透過一位址信號路徑4261來通信地耦合至第一感測器件4301之感測放大器4321之輸入。位址解多工器424之一第二輸出透過一位址信號路徑4262來通信地耦合至第二感測器件4302之感測放大器4322之輸入。
第一感測器件4301之感測放大器4321之輸出透過一資料路徑4361來通信地耦合至資料多工器440之一第一輸入。第二感測器件4302之感測放大器4322之輸出透過一資料路徑4362來通信地耦合至資料多工器440之一第二輸入。第一感測器件4301之時脈路徑4341之輸出透過一時脈 信號路徑4381來電耦合至時脈多工器448之一第一輸入。第二感測器件4302之時脈路徑4342之輸出透過一時脈信號路徑4382來電耦合至時脈多工器448之一第二輸入。資料多工器440之輸出透過一資料路徑442來通信地耦合至緩衝器444之輸入。緩衝器444之輸出透過一資料路徑446來通信地耦合至FIFO 456之資料輸入。時脈多工器448之輸出透過一回傳時脈信號路徑450來電耦合至緩衝器452之輸入。緩衝器452之輸出透過一回傳時脈信號路徑454來電耦合至FIFO 456之入口時脈輸入(ENT)。FIFO 456之資料輸出透過一資料路徑458來通信地耦合至(若干)DQ 460。FIFO 456之資料寬度可等於資料路徑446之資料寬度。FIFO 456可具有基於記憶體器件之特定組態之任何適合數目個級。
在一實例中，(若干)DQ 460係一單一資料墊，且資料路徑4361、4362、442、446及458係對應單位元資料路徑。在其他實例中，(若干)DQ 460係多個資料墊(例如8個資料墊、16個資料墊)，且資料路徑4361、4362、442、446及458係多位元平行資料路徑。一串列化器(圖中未展示)可包含於FIFO 456與各DQ 460之間的資料路徑458上以串列化自FIFO 456輸出至(若干)DQ 460上之並行資料。在此情況中，FIFO 456及資料路徑4361、4362、442及446之資料寬度可為(若干)DQ 460之數目之倍數。例如，就4個DQ 460及各DQ 460之8位元串列化器而言，雙倍資料速率(DDR)記憶體之FIFO 456及資料路徑4361、4362、442及446之資料寬度係32個位元。
時脈產生器406接收RE#時脈信號且產生時脈信號路徑408上之一時脈信號。在一實例中，時脈產生器406減小RE#時脈信號之時脈速率，使得資料路徑442及446上之資料通量可等於DQ 460之數目。例 如，就8個DQ 460及8×8=64個位元之一資料寬度而言，時脈產生器406將RE#時脈信號除以4以提供時脈信號路徑408上之時脈信號。內部資料匯流排由除得時脈之每週期之一單一邊緣控時，而串列化器及DQ由每RE#時脈週期之兩個邊緣控時。內部資料匯流排之減小時脈速率可用於放寬內部時序要求。然而，內部時脈速率越減小，維持資料通量所需之內部資料匯流排一般越寬。然而，由於一較寬資料匯流排會增加佈局成本及設計複雜性，所以要權衡資料匯流排寬度與內部時脈速率。
緩衝器410可使時脈信號路徑408上之時脈信號延遲以提供時脈信號路徑412上之時脈信號(CLK)。位址計數器416回應於時脈信號路徑408上之時脈信號而產生用於第一感測器件4301及第二感測器件4302之一位址信號。位址計數器416提供信號路徑418上之位址信號。緩衝器420可使位址信號路徑418上之位址信號延遲以提供位址信號路徑422上之位址信號(ADDRESS)。時脈信號路徑412上之時脈信號可與位址信號路徑422上之位址信號一起路由，使得時脈信號及位址信號兩者歸因於路由及PVT變動而經受實質上相同延遲。緩衝器410及420之延遲可經調整以改良時脈信號與位址信號之對準。
時脈解多工器414將時脈信號路徑412上之時脈信號分配於第一感測器件4301與第二感測器件4302之間。時脈解多工器414透過時脈信號路徑4281將一第一時脈週期提供至第一感測器件4301且透過時脈信號路徑4282將跟在(例如緊跟在)第一時脈週期之後之一第二時脈週期提供至第二感測器件4302。時脈解多工器414藉由透過時脈信號路徑4281將跟在(例如緊跟在)第二時脈週期之一第三時脈週期提供至第一感測器件4301且透過時脈信號路徑4282將跟在(例如緊跟在)第三時脈週期之一第四時脈週 期提供至第二感測器件4302等等來繼續重複程序。
位址解多工器424接收位址信號路徑422上之位址信號以回應於位址信號而選擇第一感測器件4301或第二感測器件4302。位址解多工器424透過位址信號路徑4261將與第一時脈週期對準之一第一位址提供至第一感測器件4301以選擇第一感測器件4301且透過位址信號路徑4262將與第二時脈週期對準之一第二位址提供至第二感測器件4302以選擇第二感測器件4302。位址解多工器424藉由透過位址信號路徑4261將與第三時脈週期對準之第一位址提供至第一感測器件4301以選擇第一感測器件4301且透過位址信號路徑4262將與第四時脈週期對準之第二位址提供至第二感測器件4302以選擇第二感測器件4302等等來繼續重複程序。
第一感測器件4301回應於位址信號路徑4261上之第一位址及時脈信號路徑4281上之第一時脈週期而自一記憶體單元陣列(例如圖1之記憶體陣列104)經由感測放大器4321感測第一資料。第一感測器件4301在資料路徑4361上輸出與時脈信號路徑4381上之第一時脈週期對準之第一資料。同樣地，第二感測器件4302回應於位址信號路徑4262上之第二位址及時脈信號路徑4282上之第二時脈週期而自記憶體單元陣列經由感測放大器4322感測第二資料。第二感測器件4302在資料路徑4362上輸出與時脈信號路徑4382上之第二時脈週期對準之第二資料。
資料多工器440將來自第一感測器件4301之資料路徑4361上之第一資料及來自第二感測器件4302之資料路徑4362上之第二資料合併至資料路徑442上。時脈多工器448將來自第一感測器件4301之時脈信號路徑4381上之第一時脈週期及來自第二感測器件4302之時脈信號路徑4382上之第二時脈週期合併至回傳時脈信號路徑450上以提供與資料路徑442 上之資料對準之一回傳時脈信號。資料路徑442上之資料由緩衝器444延遲以提供資料路徑446上之資料。回傳時脈信號路徑450上之回傳時脈信號由緩衝器452延遲以提供回傳時脈信號路徑454上之一回傳時脈信號。資料路徑442及446上之資料可與回傳時脈信號路徑450及454上之回傳時脈信號一起路由，使得回傳時脈信號及資料可歸因於PVT變動而經受實質上相同延遲。緩衝器444及452之延遲可經調整以改良回傳時脈信號與資料之對準。FIFO 456之ENT輸入處之回傳時脈信號觸發將FIFO 456之輸入處之資料鎖存至FIFO 456中。時脈信號路徑408上之時脈信號對資料自FIFO 456輸出至(若干)DQ 460控時。
圖5係繪示參考圖4所描述之輸出資料路徑400之資料及時脈信號之一實施例的一時序圖470。時序圖470包含時脈信號路徑412上之時脈信號(CLK)、資料路徑4361上來自感測放大器4321之資料(SA 1 OUT)、資料路徑4362上來自感測放大器4322之資料(SA 2 OUT)、回傳時脈信號路徑450上之回傳時脈信號(CLK_RTN)及資料路徑442上之合併資料。將472處之一第一時脈週期傳遞至第一感測器件4301。作為回應，感測放大器4321在時脈信號之兩個時脈週期內輸出資料路徑4361上474處之第一資料(DATA 0)。接著，將第一資料傳遞至資料路徑442且將第一時脈週期傳遞至回傳時脈信號路徑450以提供與回傳時脈信號之476處之第一時脈週期對準之合併資料之478處之第一資料。將480處之一第二時脈週期傳遞至第二感測器件4302。作為回應，感測放大器4322在時脈信號之兩個時脈週期內輸出資料路徑4362上482處之第二資料(DATA 1)。接著，將第二資料傳遞至資料路徑442且將第二時脈週期傳遞至回傳時脈信號路徑450以提供與回傳時脈信號之484處之第二時脈週期對準之合併資料之486 處之第二資料。接著，重複程序，使得488處之一第三時脈週期傳遞至第一感測器件4301。作為回應，第一感測放大器4321在時脈信號之兩個時脈週期內輸出至資料路徑4361上490處之第三資料(DATA 2)。接著，將第三資料傳遞至資料路徑442且將第三時脈週期傳遞至回傳時脈信號路徑450以提供與回傳時脈信號之492處之第三時脈週期對準之合併資料之494處之第三資料，等等。
由於針對一感測級使用2路架構(如參考圖4及圖5所描述)，所以可在不影響至及來自級之傳輸速度之情況下使感測級之各感測器件之資料速率減半。在此實例中，時脈週期時間係10 ns。因此，在此實例中，感測級之各路具有20 ns來感測來自記憶體陣列之資料。由於使用2路架構，所以匯流排寬度可自具有一20 ns週期時間之一128位元匯流排減小至具有一10 ns週期時間之一64位元匯流排。
圖6係繪示來自參考圖4所描述之輸出資料路徑400之一感測放大器之資料之觸發之一實施例的一時序圖500。時序圖500繪示一感測放大器(諸如感測放大器4321或4322)處之資料及感測放大器處之時脈信號。如502處所指示，時脈信號之上升邊緣可觸發來自感測放大器之資料以分別提供資料路徑4361或4362上之資料。2路架構之各感測放大器處之時脈信號可包含時脈信號之每隔一個時脈週期。
圖7係繪示將資料鎖存至參考圖4所描述之輸出資料路徑400之FIFO 456中之一實施例的一時序圖506。時序圖506繪示FIFO 456之輸入處之資料、FIFO 456之ENT輸入處之回傳時脈信號及鎖存於FIFO 456中之資料。508處指示FIFO 456之資料輸入處之資料之設置及保持時間裕度。如510處所指示，回傳時脈信號之下降邊緣可將資料鎖存至FIFO 456中。可藉由使用回傳時脈信號之下降邊緣來將資料鎖存至FIFO 456中而固有地提供508處所指示之最大設置及保持時間，因為回傳時脈信號之下降邊緣可自動定位於資料開眼之中心處。因此，可減輕或消除歸因於上升邊緣移位延遲之變動之FIFO輸入處之任何時序窗損耗。
圖8係繪示一輸入資料路徑600之一實施例的一示意圖。在一實例中，輸入資料路徑600係先前參考圖1所描述及繪示之記憶體器件100之一部分。輸入資料路徑600可包含一讀取啟用(RE#)時脈信號節點(例如墊)602、一時脈產生器606、一位址計數器616、(若干)資料節點(例如(若干)墊)DQ 626、緩衝器610、620及630、一時脈解多工器614、一位址解多工器624、一資料解多工器634、一第一寫入器件6421(例如一第一感測放大器)及一第二寫入器件6422(例如一第二感測放大器)。第一寫入器件6421及第二寫入器件6422提供一2路寫入級。
RE#時脈信號墊602透過一信號路徑604來電耦合至時脈產生器606之一輸入。時脈產生器606之一輸出透過一時脈信號路徑608來電耦合至緩衝器610之輸入及位址計數器616之輸入。緩衝器610之輸出透過一時脈信號路徑612來電耦合至時脈解多工器614之輸入。位址計數器616之一輸出透過一位址信號路徑618來通信地耦合至緩衝器620之輸入。緩衝器620之輸出透過一位址信號路徑622來通信地耦合至位址解多工器624之輸入。(若干)DQ 626透過一資料路徑628來通信地耦合至緩衝器630之輸入。緩衝器630之輸出透過一資料路徑632來通信地耦合至資料解多工器634之輸入。
時脈解多工器614之一第一輸出透過一時脈信號路徑6401來電耦合至第一寫入器件6421之時脈輸入。時脈解多工器614之一第二輸 出透過一時脈信號路徑6402來電耦合至第二寫入器件6422之時脈輸入。位址解多工器624之一第一輸出透過一位址信號路徑6361來通信地耦合至第一寫入器件6421之位址輸入。位址解多工器624之一第二輸出透過一位址信號路徑6362來通信地耦合至第二寫入器件6422之位址輸入。資料解多工器634之一第一輸出透過一資料路徑6381來通信地耦合至第一寫入器件6421之資料輸入。資料解多工器634之一第二輸出透過一資料路徑6382來通信地耦合至第二寫入器件6422之資料輸入。
時脈產生器606接收RE#時脈信號且產生時脈信號路徑608上之一時脈信號。緩衝器610可使時脈信號路徑608上之時脈信號延遲以提供時脈信號路徑612上之時脈信號(CLK)。位址計數器616回應於時脈信號路徑608上之時脈信號而產生用於第一寫入器件6421及第二寫入器件6422之一位址信號。位址計數器616提供位址信號路徑618上之位址信號。緩衝器620可使位址信號路徑618上之位址信號延遲以提供位址信號路徑622上之位址信號(ADDRESS)。(若干)DQ 626接收資料且透過資料路徑628將資料傳遞至緩衝器630。緩衝器630可使資料路徑628上之資料延遲以提供資料路徑632上之資料(DATA)。時脈信號路徑612上之時脈信號可與位址信號路徑622上之位址信號及資料路徑632上之資料一起路由，使得時脈信號、位址信號及資料可歸因於PVT變動而經受實質上相同延遲。緩衝器610、620及630之延遲可經調整以改良時脈信號與位址信號及資料之對準。
時脈解多工器614將時脈信號路徑612上之時脈信號分配於第一寫入器件6421與第二寫入器件6422之間。時脈解多工器614透過時脈信號路徑6401將一第一時脈週期提供至第一寫入器件6421且透過時脈信號 路徑6402將跟在(例如緊跟在)第一時脈週期之後之一第二時脈週期提供至第二寫入器件6422。時脈解多工器614藉由透過時脈信號路徑6401將跟在(例如緊跟在)第二時脈週期之後之一第三時脈週期提供至第一寫入器件6421且透過時脈信號路徑6402將跟在(例如緊跟在)第三時脈週期之後之一第四時脈週期提供至第二寫入器件6422等等來繼續重複程序。
位址解多工器624接收位址信號路徑622上之位址信號以回應於位址信號而選擇第一寫入器件6421或第二寫入器件6422。位址解多工器624透過位址信號路徑6361將與第一時脈週期對準之一第一位址提供至第一寫入器件6421以選擇第一寫入器件6421且透過位址信號路徑6362將與第二時脈週期對準之一第二位址提供至第二寫入器件6422以選擇第二寫入器件6422。位址解多工器624可藉由透過位址信號路徑6361將與第三時脈週期對準之第一位址提供至第一寫入器件6421以選擇第一寫入器件6421且透過位址信號路徑6362將與第四時脈週期對準之第二位址提供至第二寫入器件6422以選擇第二寫入器件6422等等來繼續重複程序。
資料解多工器634將資料路徑632上之資料信號分配於第一寫入器件6421與第二寫入器件6422之間。資料解多工器634透過資料路徑6381將與第一時脈週期及第一位址對準之第一資料提供至第一寫入器件6421且透過資料路徑6382將與第二時脈週期及第二位址對準之第二資料提供至第二寫入器件6422。資料解多工器634可藉由透過資料路徑6381將與第三時脈週期及第一位址對準之第三資料提供至第一寫入器件6421且透過資料路徑6382將與第四時脈週期及第二位址對準之第四資料提供至第二寫入器件6422等等來繼續重複程序。
第一寫入器件6421回應於位址信號路徑6361上之第一位址 及時脈信號路徑6401上之第一時脈週期而將第一資料寫入至一記憶體單元陣列(例如圖1之記憶體陣列104)。同樣地，第二寫入器件6422回應於位址信號路徑6362上之第二位址及時脈信號路徑6402上之第二時脈週期而將第二資料寫入至記憶體單元陣列。由於針對一寫入級使用2路架構(如圖8中所繪示)，所以可在不影響至級之傳輸速度之情況下使寫入級之資料速率減半。
圖9係繪示一輸出資料路徑700之另一實施例的一示意圖。除輸出資料路徑700包含感測級之兩個群組7021及7022來取代輸出資料路徑400之感測級之單一群組之外，輸出資料路徑700類似於先前參考圖4所描述及繪示之輸出資料路徑400。儘管輸出資料路徑700包含兩個群組7021及7022，但在其他實例中，輸出資料路徑700可包含任何適合數目個群組。輸出資料路徑700可包含一讀取啟用(RE#)時脈信號節點(例如墊)402、一時脈產生器406、一位址計數器416、緩衝器410、420、444及452、一FIFO 456及(若干)資料節點(例如(若干)墊)DQ 460，如先前參考圖4所描述及繪示。另外，各群組7021及7022包含一時脈解多工器414、一位址解多工器424、一第一感測器件4301、一第二感測器件4302、一資料多工器440及一時脈多工器448，如先前參考圖4所描述及繪示。群組7021亦包含緩衝器7041及7061且群組7022亦包含緩衝器7042及7062。輸出資料路徑700亦包含一資料多工器712及一時脈多工器714。
時脈信號路徑412電耦合至兩個群組7021及7022之時脈解多工器414之輸入。位址信號路徑422通信地耦合至兩個群組7021及7022之位址解多工器424之輸入。群組7021之資料多工器440之輸出透過一資料路徑7031來通信地耦合至緩衝器7041之輸入。緩衝器7041之輸出透過一資料 路徑7081來通信地耦合至資料多工器712之一第一輸入。群組7021之時脈多工器448之輸出透過一時脈信號路徑7051來電耦合至緩衝器7061之輸入。緩衝器7061之輸出透過一時脈信號路徑7101來電耦合至時脈多工器714之一第一輸入。群組7022之資料多工器440之輸出透過一資料路徑7032來通信地耦合至緩衝器7042之輸入。緩衝器7042之輸出透過一資料路徑7082來通信地耦合至資料多工器712之一第二輸入。群組7022之時脈多工器448之輸出透過一時脈信號路徑7052來電耦合至緩衝器7062之輸入。緩衝器7062之輸出透過一時脈信號路徑7102來電耦合至時脈多工器714之一第二輸入。資料多工器712之輸出通信地耦合至資料路徑442，且時脈多工器714之輸出通信地耦合至回傳時脈信號路徑450。
在此實例中，群組7021及7022之一者有效，而群組7021及7022之另一者無效。除位址信號路徑422上之位址信號亦可選擇哪個群組係有效之外，各群組7021及7022可類似於先前參考圖4所描述及繪示之單一群組般操作。
資料多工器712將來自群組7021之資料路徑7081上之資料及來自群組7022之資料路徑7082上之資料合併至資料路徑442上。時脈多工器714將來自群組7021之時脈信號路徑7101上之時脈信號及來自群組7022之時脈信號路徑7102上之時脈信號合併至回傳時脈信號路徑450上以提供與資料路徑442上之資料對準之回傳時脈信號。
圖10係繪示一輸出資料路徑800之另一實施例的一示意圖。除輸出資料路徑800包含感測器件4301至430N(其中「N」係感測級之任何適合數目)之外，輸出資料路徑800類似於先前參考圖4所描述及繪示之輸出資料路徑400。在此實例中，時脈解多工器414之各輸出分別透過 一時脈信號路徑4281至428N來電耦合至一時脈路徑4341至434N之輸入。位址解多工器424之各輸出分別透過一位址信號路徑4261至426N來通信地耦合至一感測放大器4321至432N之輸入。各感測放大器4321至432N之輸出分別透過一資料路徑4361至436N來通信地耦合至資料多工器440之一輸入。感測器件4301至430N之各時脈路徑4341至434N之輸出分別透過一時脈信號路徑4381至438N來電耦合至時脈多工器448之一輸入。
在圖10所繪示之N路架構中，各感測器件4301至430N接收一時脈週期及與時脈週期對準之一位址以每個第N時脈週期選擇感測器件。由於針對一感測級使用N路架構，所以可在不影響至及來自級之傳輸速度之情況下使感測級之各感測器件4301至430N之資料速率比時脈速率減小N倍。例如，就10 ns之一時脈速率而言且當N等於5時，各感測器件4301至430N具有50 ns來感測來自記憶體陣列之資料。
圖11係繪示用於透過一波管線來處理資料之一方法900之一實施例的一流程圖。在902中，方法900包含在一第一級之一輸入處接收一資料信號及一時脈信號。在904中，方法900包含藉由將各自資料及與該資料對準之一各自時脈週期傳遞至各第二級來將第一級之一輸出處之資料信號及時脈信號分配於複數個第二級之輸入之間。在906中，方法900包含回應於與資料對準之時脈週期而透過各第二級來處理資料。在一實例中，透過各第二級來處理資料包含在等於第二級之數目之時脈信號之時脈週期數內透過各第二級來處理資料。在908中，方法900包含將來自複數個第二級之輸出之經處理資料及與該資料對準之時脈週期合併於一第三級之一輸入處以提供經處理之合併資料及與該合併資料對準之一回傳時脈信號。方法900亦可包含回應於回傳時脈信號而將經處理之合併資料鎖 存於一資料鎖存器中。另外，方法900可包含在各第二級內使時脈週期延遲等於第二級之數目之時脈信號之時脈週期數。
圖12係繪示用於自一記憶體單元陣列讀取資料之一方法920之一實施例的一流程圖。在922中，方法920包含回應於一時脈信號之一對應時脈週期(例如回應於時脈信號之對應時脈週期之一上升或下降邊緣)而將一位址信號傳遞至並聯耦合之複數個感測器件之一者。在一實例中，回應於時脈信號而產生位址信號。在924中，方法920包含回應於位址信號及時脈信號之對應時脈週期而自一記憶體單元陣列經由各感測器件感測資料。在一實例中，複數個感測器件之各者在等於感測器件之數目之時脈信號之時脈週期數內自記憶體單元陣列感測資料。在926中，方法920包含將來自複數個感測器件之各者的感測資料合併至一資料路徑上。在928中，方法920包含將來自各感測器件之時脈週期合併至一回傳時脈信號路徑上以提供一回傳時脈信號。方法920亦可包含回應於回傳時脈信號路徑上之回傳時脈信號而觸發一資料鎖存器以將資料路徑上之資料鎖存至該資料鎖存器中。另外，方法920可包含回應於時脈信號而觸發資料鎖存器以將資料輸出至一資料節點。
圖13係繪示用於將資料寫入至一記憶體單元陣列之一方法940之一實施例的一流程圖。在942中，方法940包含接收一資料信號、一位址信號及與該資料信號及該位址信號對準之一時脈信號。在一實例中，基於一讀取啟用信號來產生時脈信號。可回應於時脈信號而產生位址信號。在944中，方法940包含分配資料信號、位址信號及時脈信號以提供與一第一時脈週期對準之第一資料及一第一位址及與一第二時脈週期對準之第二資料及一第二位址。在946中，方法940包含回應於第一時脈週期 而經由一第一寫入器件基於第一位址將第一資料寫入至一記憶體單元陣列。在948中，方法940包含回應於第二時脈週期而經由一第二寫入器件基於第二位址將第二資料寫入至記憶體單元陣列。在一實例中，寫入第一資料超過時脈信號之一個時脈週期且寫入第二資料超過時脈信號之一個時脈週期。
方法940亦可包含經由一第一資料路徑將第一資料傳遞至第一寫入器件、經由一第一位址路徑將第一位址傳遞至第一寫入器件及經由一第一時脈路徑將第一時脈週期傳遞至第一寫入器件。另外，方法940可包含經由一第二資料路徑將第二資料傳遞至第二寫入器件、經由一第二位址路徑將第二位址傳遞至第二寫入器件及經由一第二時脈路徑將第二時脈週期傳遞至第二寫入器件。
總結
儘管本文已繪示及描述特定實施例，但一般技術者應瞭解，經計算以達成相同目的之任何配置可替代所展示之特定實施例。一般技術者將明白實施例之諸多調適。因此，本申請案意欲涵蓋實施例之任何調適或變動。
300‧‧‧波管線
302‧‧‧資料信號節點
304‧‧‧時脈信號節點
306‧‧‧第一級
308‧‧‧資料路徑
3091至309N‧‧‧資料信號路徑
310‧‧‧時脈路徑
3111至311N‧‧‧時脈信號路徑
3121至312N‧‧‧第二級
3141至314N‧‧‧資料路徑
3151至315N‧‧‧資料信號路徑
3161至316N‧‧‧時脈路徑
3171至317N‧‧‧時脈信號路徑
318‧‧‧第三級
320‧‧‧資料路徑
322‧‧‧時脈路徑
324‧‧‧資料信號路徑
326‧‧‧回傳時脈信號路徑
328‧‧‧資料鎖存器
330‧‧‧輸出資料節點
332‧‧‧時脈信號節點

Claims (33)

  1. 一種波管線，其包括：一第一級，其用於接收表示資料之一資料信號及一時脈信號且依等於該時脈信號之一時脈速率之一第一資料速率處理該資料；複數個第二級，其等並聯耦合，該複數個第二級之各第二級用於回應於自該第一級接收之一各自時脈週期而依等於該第一資料速率乘以該複數個第二級之第二級之數目之一第二資料速率處理各自資料；及一第三級，其用於依該第一資料速率處理自各第二級接收之資料，其中該第一級用於將該資料信號及該時脈信號分配於該複數個第二級之間以提供該各自資料及該各自時脈週期至該複數個第二級之各者，且其中該第三級用於合併來自該複數個第二級之各者的該各自資料及該各自時脈週期以提供一合併資料信號及一回傳時脈信號。
  2. 如請求項1之波管線，其進一步包括：一資料鎖存器，其用於回應於該回傳時脈信號而將來自該第三級之該資料鎖存至該資料鎖存器中。
  3. 如請求項1之波管線，其中通過該第一級、該複數個第二級及該第三級之各者的該時脈信號之一延遲分別等於通過該第一級、該複數個第二級及該第三級之各者的該資料之一延遲。
  4. 如請求項1之波管線，其中第二級之該數目大於2。
  5. 一種用於記憶體操作之系統，其包括：一第一感測器件，其用於回應於一時脈信號之一第一時脈週期而自一記憶體單元陣列感測第一資料，該第一資料之該感測超過該時脈信號之一個時脈週期；一第二感測器件，其用於回應於該時脈信號之一第二時脈週期而自該記憶體單元陣列感測第二資料，該第二時脈週期跟在該第一時脈週期之後且該第二資料之該感測超過該時脈信號之一個時脈週期；一資料多工器，其用於將來自該第一感測器件之該第一資料及來自該第二感測器件之該第二資料合併至一資料路徑上；及一位址解多工器，其用於接收一位址信號且將與該第一時脈週期對準之一第一位址傳遞至該第一感測器件及將與該第二時脈週期對準之一第二位址傳遞至該第二感測器件。
  6. 如請求項5之系統，其中該第一感測器件在該時脈信號之兩個時脈週期內感測該第一資料，且其中該第二感測器件在該時脈信號之兩個時脈週期內感測該第二資料。
  7. 如請求項5之系統，其進一步包括：一位址計數器，其用於接收該時脈信號且回應於該時脈信號而提供該位址信號。
  8. 如請求項5之系統，其進一步包括：一時脈產生器，其用於接收一讀取啟用信號且基於該讀取啟用信號來產生該時脈信號。
  9. 一種用於記憶體操作之系統，其包括：一第一感測器件，其用於回應於一時脈信號之一第一時脈週期而自一記憶體單元陣列感測第一資料，該第一資料之該感測超過該時脈信號之一個時脈週期；一第二感測器件，其用於回應於該時脈信號之一第二時脈週期而自該記憶體單元陣列感測第二資料，該第二時脈週期跟在該第一時脈週期之後且該第二資料之該感測超過該時脈信號之一個時脈週期；一資料多工器，其用於將來自該第一感測器件之該第一資料及來自該第二感測器件之該第二資料合併至一資料路徑上；一時脈解多工器，其用於接收該時脈信號且將該第一時脈週期傳遞至該第一感測器件及將該第二時脈週期傳遞至該第二感測器件；及一時脈多工器，其用於將來自該第一感測器件之該第一時脈週期及來自該第二感測器件之該第二時脈週期合併至一回傳時脈信號路徑上以提供與該資料路徑上之該資料對準之一回傳時脈信號。
  10. 如請求項9之系統，其進一步包括：一資料鎖存器，其用於回應於該回傳時脈信號路徑上之該回傳時脈信號而將該資料路徑上之該資料鎖存至該資料鎖存器中。
  11. 如請求項10之系統，其中該資料鎖存器回應於該時脈信號路徑上之該時脈信號而將資料輸出至一資料節點。
  12. 一種用於記憶體操作之系統，其包括：一第一寫入器件，其用於回應於一時脈信號之一第一時脈週期而將第一資料寫入至一記憶體單元陣列，該第一資料之該寫入超過該時脈信號之一個時脈週期；及一第二寫入器件，其與該第一寫入器件並聯，該第二寫入器件用於回應於該時脈信號之一第二時脈週期而將第二資料寫入至該記憶體單元陣列，該第二時脈週期跟在該第一時脈週期之後且該第二資料之該寫入超過該時脈信號之一個時脈週期。
  13. 如請求項12之系統，其中該第一寫入器件用於在該時脈信號之兩個時脈週期內寫入該第一資料，且其中該第二寫入器件用於在該時脈信號之兩個時脈週期內寫入該第二資料。
  14. 如請求項12之系統，其進一步包括：一位址解多工器，其用於接收一位址信號且將與該第一時脈週期對準之一第一位址傳遞至該第一寫入器件及將與該第二時脈週期對準之一第二位址傳遞至該第二寫入器件。
  15. 如請求項14之系統，其進一步包括： 一位址計數器，其用於接收該時脈信號且回應於該時脈信號而提供該位址信號。
  16. 如請求項12之系統，其進一步包括：一時脈解多工器，其用於接收該時脈信號且將該第一時脈週期傳遞至該第一寫入器件及將該第二時脈週期傳遞至該第二寫入器件。
  17. 如請求項12之系統，其進一步包括：一資料解多工器，其用於接收一資料信號且將與該第一時脈週期對準之該第一資料傳遞至該第一寫入器件及將與該第二時脈週期對準之該第二資料傳遞至該第二寫入器件。
  18. 如請求項17之系統，其進一步包括：數個資料墊，其等用於接收該資料信號。
  19. 如請求項12之系統，其進一步包括：一時脈產生器，其用於接收一讀取啟用信號且基於該讀取啟用信號來產生該時脈信號。
  20. 一種用於波管線操作之方法，其包括：在一第一級之一輸入處接收一資料信號及一時脈信號；藉由將各自資料及與該資料對準之一各自時脈週期傳遞至各第二級來將該第一級之一輸出處之該資料信號及該時脈信號分配於複數個第二級 之輸入之間；回應於與該資料對準之該時脈週期而透過各第二級來處理該資料；及將來自該複數個第二級之輸出之該經處理資料及與該資料對準之該時脈週期合併於一第三級之一輸入處以提供經處理之合併資料及與該合併資料對準之一回傳時脈信號。
  21. 如請求項20之方法，其進一步包括：回應於該回傳時脈信號而將經處理之合併資料鎖存於一資料鎖存器中。
  22. 如請求項20之方法，其中透過各第二級來處理該資料包括：在等於第二級之數目之該時脈信號之一時脈週期數內透過各第二級來處理該資料。
  23. 如請求項20之方法，其進一步包括：在各第二級內使該時脈週期延遲等於第二級之該數目之該時脈信號之一時脈週期數。
  24. 一種用於記憶體操作之方法，其包括：回應於一時脈信號之一對應時脈週期而將一位址信號傳遞至並聯耦合之複數個感測器件之一者；回應於該位址信號及該時脈信號之該對應時脈週期而自一記憶體單 元陣列經由各感測器件感測資料；將來自該複數個感測器件之各者的該感測資料合併至一資料路徑上；及將來自該等感測器件之各者的該等時脈週期合併至一回傳時脈信號路徑上以提供一回傳時脈信號。
  25. 如請求項24之方法，其中該複數個感測器件之各者在等於感測器件之數目之該時脈信號之一時脈週期數內自該記憶體單元陣列感測資料。
  26. 如請求項24之方法，其進一步包括：回應於該回傳時脈信號路徑上之該回傳時脈信號而觸發一資料鎖存器以將該資料路徑上之該資料鎖存至該資料鎖存器中。
  27. 如請求項26之方法，其進一步包括：回應於該時脈信號而觸發該資料鎖存器以將資料輸出至一資料節點。
  28. 如請求項24之方法，其進一步包括：回應於該時脈信號而產生該位址信號。
  29. 一種用於記憶體操作之方法，其包括：接收一資料信號、一位址信號及與該資料信號及該位址信號對準之一時脈信號； 分配該資料信號、該位址信號及該時脈信號以提供與一第一時脈週期對準之第一資料及一第一位址及與一第二時脈週期對準之第二資料及一第二位址；回應於該第一時脈週期而經由一第一寫入器件基於該第一位址將該第一資料寫入至一記憶體單元陣列；及回應於該第二時脈週期而經由一第二寫入器件基於該第二位址將該第二資料寫入至該記憶體單元陣列。
  30. 如請求項29之方法，其進一步包括：基於一讀取啟用信號來產生該時脈信號。
  31. 如請求項29之方法，其進一步包括：回應於該時脈信號而產生該位址信號。
  32. 如請求項29之方法，其進一步包括：經由一第一資料路徑將該第一資料傳遞至該第一寫入器件；經由一第一位址路徑將該第一位址傳遞至該第一寫入器件；經由一第一時脈路徑將該第一時脈週期傳遞至該第一寫入器件；經由一第二資料路徑將該第二資料傳遞至該第二寫入器件；經由一第二位址路徑將該第二位址傳遞至該第二寫入器件；及經由一第二時脈路徑將該第二時脈週期傳遞至該第二寫入器件。
  33. 如請求項29之方法，其中寫入該第一資料超過該時脈信號之一個時 脈週期，且其中寫入該第二資料超過該時脈信號之一個時脈週期。
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