JP5584401B2 - 半導体装置及びこれを備えるデータ処理システム - Google Patents

Description

本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、出力バッファのスルーレートを調整可能な半導体装置及びこれを備えるデータ処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）のようなデータ転送レートの高い半導体装置においては、製造段階で出力バッファのスルーレートを変更可能に構成されていることがある。具体的には、出力バッファのスルーレートを選択するための選択回路をチップ内に設けておき、ウェハ状態で行われる動作試験の結果に基づいて、最適なスルーレートが得られるよう選択回路に対して書き込みを行う。これによって、製造段階において出力バッファのスルーレートが調整される。また、汎用ＤＲＡＭなどにおいては、用途に応じて複数用意されたスルーレートの中から一つのスルーレートが選択されることもある。

しかしながら、このようなスルーレートの選択はヒューズ素子などを用いて不可逆的に行われることから、一旦スルーレートを選択すると、その後変更ができないという問題がある。実際に得られるスルーレートは、実使用時における電源電圧、環境温度、経年変化などによっても動的に変化するため、製造段階でスルーレートを固定してしまうと設計値からすれてしまうおそれが生じる。

このような問題を解決する方法として、特許文献１にはリングオシレータを用いてスルーレートを測定し、その結果に基づいて出力バッファのスルーレートを実使用時に可変とする方法が記載されている。また、特許文献２には、負荷の異なる２つのディレイチェーンを用いてスルーレートを測定し、その結果に基づいて出力バッファのスルーレートを実使用時に可変とする方法が記載されている。
特開平８−９７６９３号公報 特開平７−８６９００号公報

しかしながら、特許文献１，２に記載された方法は、いずれもスルーレートを測定するための専用回路（リングオシレータやディレイチェーン）を用いていることから、チップ面積の大幅な増大が生じるばかりでなく、スルーレートを測定するために大きな消費電力が生じるという問題があった。しかも、専用回路の測定結果を用いてスルーレートを調整しているため、出力バッファに生じている特性の変化が必ずしも反映されず、正しいスルーレートを得ることが難しいという問題もあった。

本発明による半導体装置は、インピーダンス調整信号に基づいてインピーダンスを調整可能な出力バッファと、少なくともインピーダンス調整信号に基づいて出力バッファのスルーレートを調整するスルーレート制御回路とを備え、スルーレート制御回路は、インピーダンス調整信号が相対的に低いインピーダンスを指定している場合にはスルーレートを相対的に高く設定し、インピーダンス調整信号が相対的に高いインピーダンスを指定している場合にはスルーレートを相対的に低く設定することを特徴とする。

ここで「インピーダンス調整信号が相対的に低いインピーダンスを指定している場合」とは、出力バッファの実際のインピーダンスが設計値よりも高くなっており、これを補正するためにインピーダンスをより低下させる必要のある場合を意味する。したがって、出力バッファのインピーダンスが設計値よりも低くなるよう調整されるわけではない。同様に、「インピーダンス調整信号が相対的に高いインピーダンスを指定している場合」とは、出力バッファの実際のインピーダンスが設計値よりも低くなっており、これを補正するためにインピーダンスをより高める必要のある場合を意味する。したがって、出力バッファのインピーダンスが設計値よりも高くなるよう調整されるわけではない。

インピーダンス調整信号に基づいて出力バッファのスルーレートを調整できる理由は次の通りである。つまり、出力バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、出力バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、出力バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは出力バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、出力バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、出力バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、出力バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは出力バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。

インピーダンス調整信号は、出力バッファのインピーダンスを直接的又は間接的に測定することによって生成することができる。このような測定は、半導体装置の内部で行っても構わないし、半導体装置の外部で行っても構わない。半導体装置の内部で測定を行うためには、いわゆるキャリブレーション回路を半導体装置に内蔵させればよい。一方、半導体装置の内部にキャリブレーション回路を持たない場合には、半導体装置に接続されたコントローラによって測定を行えばよい。すなわち、本発明によるデータ処理システムは、コントローラによって測定された出力バッファのインピーダンスに基づいて、インピーダンス調整信号を生成することを特徴とする。

本発明によれば、出力バッファのインピーダンスを調整するための信号（インピーダンス調整信号）を用いてスルーレートを調整していることから、スルーレートを測定するための専用回路が不要となる。このため、チップ面積の増大をほとんど生じることなく、出力バッファのスルーレートを動的に調整することが可能となる。また、専用回路による消費電力の増大も生じない。

しかも、インピーダンス調整信号は出力バッファの特性に応じて変化する信号であることから、これを出力バッファのスルーレート調整に用いることにより、より正確な調整を行うことが可能となる。つまり、専用回路に対する測定結果を出力バッファに反映させるのではなく、出力バッファに対する測定結果を出力バッファに反映させていることから、正確な調整を行うことが可能となる。

したがって、本発明はＤＲＡＭのようにデータ転送レートの高い半導体装置に適用することが非常に好適である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の主要部の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、外部端子としてデータ出力端子ＤＱとキャリブレーション端子ＺＱを有している。半導体装置１０にはその他の外部端子（例えば、アドレス端子、コマンド端子、クロック端子など）も設けられているが、これらについては本発明の主旨と直接関係がないことから、図面及び以下の説明においては省略する。また、データ出力端子ＤＱは、データの出力のみを行う端子である必要はなく、データの入力も兼ねたデータ入出力端子であっても構わない。

データ出力端子ＤＱには出力バッファ１００が接続されている。出力バッファ１００は、オン信号ＮｏｎＢ，ＰｏｎＢに基づき、ハイレベル又はローレベルの出力データＤｏｕｔをデータ出力端子ＤＱから出力する。本実施形態においては、オン信号ＮｏｎＢ，ＰｏｎＢはいずれも５ビットの信号である。これは、後述するように、出力バッファ１００に含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤがいずれも５つの出力トランジスタによって構成されているためである。尚、半導体装置１０がＯＤＴ（On Die Termination）機能を有している場合には、出力バッファ１００を終端抵抗として機能させることも可能である。出力バッファ１００の具体的な回路構成については後述する。

キャリブレーション端子ＺＱにはキャリブレーション回路２００が接続されている。詳細については後述するが、キャリブレーション回路２００には、出力バッファ１００と実質的に同じ回路構成を有するレプリカバッファが含まれており、レプリカバッファを用いたキャリブレーション動作を行うことによって、インピーダンス調整信号ＺＱＰ，ＺＱＮが生成される。このうち、インピーダンス調整信号ＺＱＰは、出力バッファ１００に含まれるプルアップ回路を調整する信号であり、インピーダンス調整信号ＺＱＮはプルダウン回路を調整する信号である。本実施形態においては、インピーダンス調整信号ＺＱＰ，ＺＱＮはいずれも５ビットの信号である。

インピーダンス調整信号ＺＱＰ，ＺＱＮは、出力制御回路３００及びスルーレート制御回路４００に供給される。

出力制御回路３００は、図示しない内部回路から供給されるデータ信号Ｐ，Ｎ及びインピーダンス調整信号ＺＱＰ，ＺＱＮを受けて、オン信号ＰｏｎＡ，ＮｏｎＡを生成する回路である。オン信号ＰｏｎＡは、データ信号Ｐ及びインピーダンス調整信号ＺＱＰに基づき生成される５ビットの信号である。また、オン信号ＮｏｎＡは、データ信号Ｎ及びインピーダンス調整信号ＺＱＮに基づき生成される５ビットの信号である。出力制御回路３００の具体的な回路構成については後述する。

スルーレート制御回路４００は、オン信号ＰｏｎＡ，ＮｏｎＡ、インピーダンス調整信号ＺＱＰ，ＺＱＮ及びスルーレート設定信号ＣＰ，ＣＮを受けて、オン信号ＰｏｎＢ，ＮｏｎＢを生成する回路である。オン信号ＰｏｎＢは、論理的にはオン信号ＰｏｎＡの反転信号であるが、その波形がインピーダンス調整信号ＺＱＰ及びスルーレート設定信号ＣＰによって調整されている。同様に、オン信号ＮｏｎＢは、論理的にはオン信号ＮｏｎＡの反転信号であるが、その波形がインピーダンス調整信号ＺＱＮ及びスルーレート設定信号ＣＮによって調整されている。スルーレート制御回路４００の具体的な回路構成については後述する。

スルーレート設定信号ＣＰ，ＣＮは、スルーレート設定回路５００から出力されるそれぞれ３ビットの信号である。スルーレート設定信号ＣＰ，ＣＮの値は、製造段階においてスルーレート設定回路５００に対する不揮発的な書き込み（例えば、ヒューズ素子又はアンチヒューズ素子の破壊）を行うことによって固定される。製造段階におけるスルーレート設定回路５００への書き込みは、ウェハ状態で行われる動作試験の結果や、当該半導体装置１０の用途などに基づいて行われる。したがって、スルーレート設定信号ＣＰ，ＣＮにより設定されるスルーレートは、出荷時における最適な値である。このように、スルーレート設定回路５００は、出力バッファ１００のスルーレートを予備的に設定する回路である。

次に、半導体装置１０を構成する各回路について詳細に説明する。

図２は、出力バッファ１００の回路図である。

図２に示すように、出力バッファ１００は、電源電位ＶＤＱとデータ出力端子ＤＱとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタからなる出力トランジスタ１１１〜１１５と、データ出力端子ＤＱと接地電位ＶＳＱとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタからなる出力トランジスタ１２１〜１２５によって構成されている。出力バッファ１００のうち、出力トランジスタ１１１〜１１５からなる並列回路はプルアップ回路ＰＵを構成しており、出力トランジスタ１２１〜１２５からなる並列回路はプルダウン回路ＰＤを構成している。

出力トランジスタ１１１〜１１５のゲート（制御電極）には、オン信号ＰｏｎＢを構成する５つの動作信号ＰｏｎＢ１〜ＰｏｎＢ５がそれぞれ供給されている。したがって、プルアップ回路ＰＵを構成する出力トランジスタ１１１〜１１５は、動作信号ＰｏｎＢ１〜ＰｏｎＢ５に基づいて個々にオン／オフ制御がされることになる。同様に、出力トランジスタ１２１〜１２５のゲート（制御電極）には、オン信号ＮｏｎＢを構成する５つの動作信号ＮｏｎＢ１〜ＮｏｎＢ５がそれぞれ供給されている。したがって、プルダウン回路ＰＤを構成する出力トランジスタ１２１〜１２５も、動作信号ＮｏｎＢ１〜ＮｏｎＢ５に基づいて個々にオン／オフ制御がされることになる。

出力バッファ１００を構成するプルアップ回路ＰＵ及びプルダウン回路ＰＤは、導通時に所定のインピーダンスとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。

出力バッファ１００のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ及びプルダウン回路ＰＤを構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき条の重み付けをすることが特に好ましい。すなわち、出力トランジスタ１１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、出力トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、出力トランジスタ１２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、出力トランジスタ１２２〜１２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。

このような構成により、動作信号ＰｏｎＢ１〜ＰｏｎＢ５，ＮｏｎＢ１〜ＮｏｎＢ５によってオンさせる出力トランジスタを適宜選択することで、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスを所望の値とすることが可能となる。

但し、出力バッファ１００の構成としては図２に示す回路に限定されず、例えば図３に示すように、データ出力端子ＤＱとプルアップ回路ＰＵ及びプルダウン回路ＰＤとの間に抵抗Ｒを挿入しても構わない。このような抵抗Ｒとしては、例えばタングステン（Ｗ）抵抗を用いることができる。

図４は、キャリブレーション回路２００の回路図である。

図４に示すように、キャリブレーション回路２００は、プルアップ回路ＰＵＲ１，ＰＵＲ２と、プルダウン回路ＰＤＲと、プルアップ回路ＰＵＲ１，ＰＵＲ２の動作を制御するカウンタ２３０と、プルダウン回路ＰＤＲの動作を制御するカウンタ２４０と、カウンタ２３０，２４０をそれぞれ制御するコンパレータ２３１，２４１と、カウンタ２３０，２４０の動作を制御するシーケンス制御部２５０とを備えている。

図５は、プルアップ回路ＰＵＲ１の回路図である。

図５に示すように、プルアップ回路ＰＵＲ１は、ドレインがキャリブレーション端子ＺＱに接続されている他は、出力バッファ１００に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。具体的には、電源電位ＶＤＱとキャリブレーション端子ＺＱとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ２１１〜２１５によって構成されている。プルアップ回路ＰＵＲ１に含まれるトランジスタ２１１〜２１５は、図２に示したトランジスタ１１１〜１１５に対応しており、それぞれ同一のインピーダンスを有している。但し、インピーダンスが実質的に同じである限り、プルアップ回路ＰＵＲ１に含まれるトランジスタ２１１〜２１５と、図２に示したトランジスタ１１１〜１１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

図４に示したように、キャリブレーション端子ＺＱには外部抵抗ＲＥが接続されている。外部抵抗ＲＥのインピーダンスは、出力バッファ１００を構成するプルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスと一致している。換言すれば、プルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンス目標値と同じインピーダンスをもった外部抵抗ＲＥがキャリブレーション端子ＺＱに接続される。

トランジスタ２１１〜２１５のゲートには、カウンタ２３０よりインピーダンス調整信号ＺＱＰ１〜ＺＱＰ５がそれぞれ供給されており、これによってプルアップ回路ＰＵＲ１の動作が制御される。インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５は、図１に示したインピーダンス調整信号ＺＱＰを構成する信号である。インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５は、それぞれ出力バッファ１００を構成する出力トランジスタ１１１〜１１５に対応する信号であり、出力トランジスタ１１１〜１１５のうち使用する出力トランジスタを指定する。したがって、出力トランジスタ１１１〜１１５に重み付けがされている場合には、インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５についても対応する重み付けを有する。

プルアップ回路ＰＵＲ２は、ドレイン側が図４に示すノードＡに接続されている他は、図５に示すプルアップ回路ＰＵＲ１と同一の回路構成を有している。したがって、プルアップ回路ＰＵＲ２に含まれる５つのトランジスタのゲートには、同じくインピーダンス調整信号ＺＱＰ１〜ＺＱＰ５が供給される。

図６は、プルダウン回路ＰＤＲの回路図である。

図６に示すように、プルダウン回路ＰＤＲは、ドレインがノードＡに接続されている他は、出力バッファ１００に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。具体的には、ノードＡと接地電位ＶＳＱとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ２２１〜２２５によって構成されている。プルダウン回路ＰＤＲに含まれるトランジスタ２２１〜２２５は、図２に示したトランジスタ１２１〜１２５に対応しており、それぞれ同一のインピーダンスを有している。但し、インピーダンスが実質的に同じである限り、プルダウン回路ＰＤＲに含まれるトランジスタ２２１〜２２５と、図２に示したトランジスタ１２１〜１２５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

トランジスタ２２１〜２２５のゲートには、カウンタ２４０よりインピーダンス調整信号ＺＱＮ１〜ＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路ＰＤＲの動作が制御される。インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５は、図１に示したインピーダンス調整信号ＺＱＮを構成する信号である。インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５は、それぞれ出力バッファ１００を構成する出力トランジスタ１２１〜１２５に対応する信号であり、出力トランジスタ１２１〜１２５のうち使用する出力トランジスタを指定する。したがって、出力トランジスタ１２１〜１２５に重み付けがされている場合には、インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５についても対応する重み付けを有する。

図４に示すように、プルアップ回路ＰＵＲ２とプルダウン回路ＰＤＲはノードＡを介して接続されている。このため、プルアップ回路ＰＵＲ２とプルダウン回路ＰＤＲは、出力バッファ１００と実質的に同じ回路構成を有するレプリカバッファを構成する。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端であるノードＡは、図４に示すように、コンパレータ２４１の非反転入力端子（＋）に接続されている。

カウンタ２３０は、コンパレータ２３１の出力に応じてカウントアップ又カウントダウンするカウンタであり、その出力はインピーダンス調整信号ＺＱＰとして用いられる。カウンタ２３０は、コンパレータ２３１の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを行い、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを行う。コンパレータ２３１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗２６１，２６２の中点に接続されている。かかる構成により、コンパレータ２３１は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が電位が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が電位が高ければ比較信号ＣＯＭＰ１をローレベルとする。

一方、カウンタ２４０は、コンパレータ２４１の出力に応じてカウントアップ又カウントダウンするカウンタであり、その出力はインピーダンス調整信号ＺＱＮとして用いられる。カウンタ２４０は、コンパレータ２４１の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを行い、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを行う。コンパレータ２４１の非反転入力端子（＋）はノードＡに接続されており、反転入力端子（−）は抵抗２６１，２６２の中点に接続されている。かかる構成により、コンパレータ２４１は、ノードＡの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が電位が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が電位が高ければ比較信号ＣＯＭＰ２をローレベルとする。

そして、カウンタ２３０，２４０はシーケンス制御部２５０による制御によりカウント動作を行い、これにより、プルアップ回路ＰＵＲ１，ＰＵＲ２及びプルダウン回路ＰＤＲのインピーダンスを調整する。

図７は、キャリブレーション回路２００の動作を示すフローチャートである。

まず、外部からキャリブレーションコマンドが発行されると（ステップＳ１）、シーケンス制御部２５０はカウンタ２３０の動作を許可する。これにより、プルアップ回路ＰＵＲ１のインピーダンスが外部抵抗ＲＥのインピーダンスと一致するよう、カウンタ２３０のカウント値が定められる（ステップＳ２）。具体的には、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤ／２）よりも高ければ、比較信号ＣＯＭＰ１がハイレベルとなることから、カウンタ２３０はカウントアップを行う。これにより、プルアップ回路ＰＵＲ１のインピーダンスは徐々に高められる。逆に、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤ／２）よりも低ければ、比較信号ＣＯＭＰ１がローレベルとなることから、カウンタ２３０はカウントダウンを行う。これにより、プルアップ回路ＰＵＲ１のインピーダンスは徐々に下げられる。

このような動作を行うことにより、カウンタ２３０のカウント値であるインピーダンス調整信号ＺＱＰは、プルアップ回路ＰＵＲ１のインピーダンスが外部抵抗ＲＥのインピーダンスと一致するような値に調整される。図４に示すように、インピーダンス調整信号ＺＱＰはプルアップ回路ＰＵＲ２にも供給されていることから、プルアップ回路ＰＵＲ２についてもインピーダンスが外部抵抗ＲＥのインピーダンスと一致する。

プルアップ回路ＰＵＲ１，ＰＵＲ２の調整が終わると、シーケンス制御部２５０はカウンタ２４０の動作を許可し、プルダウン回路ＰＤＲの調整を行う（ステップＳ３）。具体的には、ノードＡの電位が中間電圧（ＶＤＤ／２）よりも高ければ、比較信号ＣＯＭＰ２がハイレベルとなることから、カウンタ２４０はカウントアップを行う。これにより、プルダウン回路ＰＤＲのインピーダンスは徐々に下げられる。逆に、ノードＡの電位が中間電圧（ＶＤＤ／２）よりも低ければ、比較信号ＣＯＭＰ２がローレベルとなることから、カウンタ２４０はカウントダウンを行う。これにより、プルダウン回路ＰＤＲのインピーダンスは徐々に高められる。

このような動作を行うことにより、カウンタ２４０のカウント値であるインピーダンス調整信号ＺＱＮは、プルダウン回路ＰＤＲのインピーダンスがプルアップ回路ＰＵＲ２のインピーダンスと一致するような値に調整される。上述の通り、プルアップ回路ＰＵＲ２のインピーダンスは外部抵抗ＲＥのインピーダンスと一致していることから、上記の動作によって、プルダウン回路ＰＤＲについてもインピーダンスが外部抵抗ＲＥのインピーダンスと一致することになる。

このようにして生成されたインピーダンス調整信号ＺＱＰ，ＺＱＮは、図１に示すように出力制御回路３００及びスルーレート制御回路４００に供給される。

図８は、出力制御回路３００の回路図である。

図８に示すように、出力制御回路３００は、５つのＮＯＲ回路３１１〜３１５と、５つのＮＡＮＤ回路３２１〜３２５によって構成されている。ＮＯＲ回路３１１〜３１５にはデータ信号Ｐが共通に供給されているとともに、インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５がそれぞれ供給されている。一方、ＮＡＮＤ回路３２１〜３２５にはデータ信号Ｎが共通に供給されているとともに、インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５がそれぞれ供給されている。

データ信号Ｐ，Ｎは、出力すべきデータの論理値を示す信号であり、データ出力端子ＤＱより出力すべきデータがハイレベルであればいずれもローレベルとされ、データ出力端子ＤＱより出力すべきデータがローレベルであればいずれもハイレベルとされる。したがって、データ信号Ｐ，Ｎを単一の信号とすることも可能であるが、出力バッファ１００がＯＤＴ動作を行う場合には、データ信号Ｐをローレベル、データ信号Ｎをハイレベルとする必要があり、このようなケースを想定して本実施形態では別個の信号を用いている。上述の通り、データ信号Ｐ，Ｎは図示しない内部回路によって生成される信号である。

このような構成により、データ信号Ｐ，Ｎがローレベルである場合には、ＮＯＲ回路３１１〜３１５の出力である動作信号ＰｏｎＡ１〜ＰｏｎＡ５の少なくとも一つがハイレベルに活性化する一方、ＮＡＮＤ回路３２１〜３２５の出力である動作信号ＮｏｎＡ１〜ＮｏｎＡ５は全てハイレベルに非活性化される。この場合、動作信号ＰｏｎＡ１〜ＰｏｎＡ５のいずれを活性化させるかは、インピーダンス調整信号ＺＱＰによって決まる。動作信号ＰｏｎＡ１〜ＰｏｎＡ５は、図１に示した動作信号ＰｏｎＡを構成する。

同様に、データ信号Ｐ，Ｎがハイレベルである場合には、ＮＡＮＤ回路３２１〜３２５の出力である動作信号ＮｏｎＡ１〜ＮｏｎＡ５の少なくとも一つがローレベルに活性化する一方、ＮＯＲ回路３１１〜３１５の出力である動作信号ＰｏｎＡ１〜ＰｏｎＡ５は全てローレベルに非活性化される。この場合、動作信号ＮｏｎＡ１〜ＮｏｎＡ５のいずれを活性化させるかは、インピーダンス調整信号ＺＱＮによって決まる。動作信号ＮｏｎＡ１〜ＮｏｎＡ５は、図１に示した動作信号ＮｏｎＡを構成する。

図９は、スルーレート制御回路４００の回路図である。

図９に示すようにスルーレート制御回路４００は、変換回路４１０，４２０と、スルーレート調整回路４３０，４４０によって構成されている。

変換回路４１０は、インピーダンス調整信号ＺＱＰ及びスルーレート設定信号ＣＰに基づいて、スルーレート調整信号ＳＲＰを生成する回路である。具体的には、インピーダンス調整信号ＺＱＰがより低いインピーダンスを指定しているほど、スルーレート設定信号ＣＰにより得られるスルーレートよりも高いスルーレートが得られるよう、スルーレート設定信号ＣＰをスルーレート調整信号ＳＲＰに変換する。逆に、インピーダンス調整信号ＺＱＰがより高いインピーダンスを指定しているほど、スルーレート設定信号ＣＰにより得られるスルーレートよりも低いスルーレートが得られるよう、スルーレート設定信号ＣＰをスルーレート調整信号ＳＲＰに変換する。スルーレート調整信号ＳＲＰは、出力バッファ１００に含まれるプルアップ回路ＰＵのスルーレートを調整するための信号である。

変換回路４２０も同様であり、インピーダンス調整信号ＺＱＮがより低いインピーダンスを指定しているほど、スルーレート設定信号ＣＮにより得られるスルーレートよりも高いスルーレートが得られるよう、スルーレート設定信号ＣＮをスルーレート調整信号ＳＲＮに変換する。逆に、インピーダンス調整信号ＺＱＮがより高いインピーダンスを指定しているほど、スルーレート設定信号ＣＮにより得られるスルーレートよりも低いスルーレートが得られるよう、スルーレート設定信号ＣＮをスルーレート調整信号ＳＲＮに変換する。スルーレート調整信号ＳＲＮは、出力バッファ１００に含まれるプルダウン回路ＰＤのスルーレートを調整するための信号である。

変換回路４１０，４２０による変換動作の具体例については特に限定されないが、その一例を図１０に示す。図１０（ａ）はインピーダンス調整信号ＺＱＰに基づく変換動作を説明するための表であり、図１０（ｂ）はインピーダンス調整信号ＺＱＮに基づく変換動作を説明するための表である。図１０において「Ｘ」はドントケアである。

図１０（ａ）に示す例では、インピーダンス調整信号ＺＱＰの値が大きくなるにつれて（指定されるプルアップ回路ＰＵのインピーダンスが高くなるにつれて）、スルーレートがより大きく低下するよう、スルーレート設定信号ＣＰをスルーレート調整信号ＳＲＰに変換している。逆に、インピーダンス調整信号ＺＱＰの値が小さくなるにつれて（指定されるプルアップ回路ＰＵのインピーダンスが低くなるにつれて）、スルーレートがより大きく上昇するよう、スルーレート設定信号ＣＰをスルーレート調整信号ＳＲＰに変換している。

同様に、図１０（ｂ）に示す例では、インピーダンス調整信号ＺＱＮの値が大きくなるにつれて（指定されるプルダウン回路ＰＤのインピーダンスが低くなるにつれて）、スルーレートがより大きく上昇するよう、スルーレート設定信号ＣＮをスルーレート調整信号ＳＲＮに変換し、逆に、インピーダンス調整信号ＺＱＮの値が小さくなるにつれて（指定されるプルダウン回路ＰＤのインピーダンスが高くなるにつれて）、スルーレートがより大きく低下するよう、スルーレート設定信号ＣＮをスルーレート調整信号ＳＲＮに変換している。

このような変換動作を実現するための具体的な回路構成については示さないが、各種ロジック回路を組み合わせることにより容易に実現することが可能である。また、スルーレート設定信号ＣＰ，ＣＮの値が設計段階で判明している場合には、変換回路４１０，４２０の回路構成を大幅に簡素化することが可能となる。このようなケースは、設計当初においては出力バッファ１００のスルーレートを製造時に選択できるよう設計していたものの、設計の最終段階で製造時におけるスルーレートの選択が不必要となったケースなどが該当する。

図１１は、スルーレート設定信号ＣＰを構成するＣＰ３〜ＣＰ１の値があらかじめ「１００」であると判明している場合における変換回路４１０の回路図である。スルーレート設定信号ＣＰ３〜ＣＰ１は重み付けがされており、ＣＰ３が最上位ビットである。

図１１に示す例では、インピーダンス調整信号ＺＱＰの上位２ビットＺＱＰ５，ＺＱＰ４を受けるＯＲ回路４１１と、インピーダンス調整信号ＺＱＰの上位３ビットＺＱＰ５〜ＺＱＰ３を受けるＮＡＮＤ回路４１２と、ＯＲ回路４１１及びＮＡＮＤ回路４１２の出力を受けるＮＡＮＤ回路４１３と、ＮＡＮＤ回路４１２の出力を反転させるインバータ回路４１４とを備えている。

インバータ回路４１４の出力とスルーレート設定信号ＣＰの最上位ビットＣＰ３はＥＸＯＲ回路４１５に供給され、その出力はスルーレート調整信号ＳＲＰの最上位ビットＳＲＰ３となる。また、ＮＡＮＤ回路４１３の出力とスルーレート設定信号ＣＰの上位２ビット目であるＣＰ２はＥＸＯＲ回路４１６に供給され、その出力はスルーレート調整信号ＳＲＰの上位２ビット目のＳＲＰ２となる。さらに、スルーレート設定信号ＣＰの最下位ビットＣＰ１とローレベルに固定された信号がＥＸＯＲ回路４１７に供給され、その出力はスルーレート調整信号ＳＲＰの最下位ビットＳＲＰ１となる。尚、ＣＰ１とＳＲＰ１の論理レベルは一致するため、ロジック的にはＥＸＯＲ回路４１７を削除しても構わないが、スルーレート設定信号ＳＲＰ３〜ＳＲＰ１の出力タイミングを一致させるためには、ＥＸＯＲ回路４１５，４１６と同様に、ＥＸＯＲ回路４１７を用いることが好ましい。

かかる回路構成によれば、インピーダンス調整信号ＺＱＰが上位から「００ＸＸＸ」である場合（Ｘはドントケア）、スルーレート調整信号ＣＰの値「１００」が「１１０」に変換され、インピーダンス調整信号ＳＲＰとして出力される。つまりこの場合、スルーレート設定信号ＣＰよりも２ピッチ高いスルーレート調整信号ＳＲＰが生成される。一方、インピーダンス調整信号ＺＱＰが上位から「１１１ＸＸ」である場合（Ｘはドントケア）、スルーレート調整信号ＣＰの値「１００」が「０１０」に変換され、インピーダンス調整信号ＳＲＰとして出力される。つまりこの場合、スルーレート設定信号ＣＰよりも２ピッチ低いスルーレート調整信号ＳＲＰが生成される。

プルダウン側のスルーレートを調整する変換回路４２０についても、同様の回路を用いればよい。

このように、スルーレート設定信号ＣＰ，ＣＮの値が設計段階で判明している場合には、変換回路４１０，４２０の回路構成を大幅に簡素化することが可能となる。

変換回路４１０，４２０によって生成されたスルーレート調整信号ＳＲＰ，ＳＲＮは、図９に示すスルーレート調整回路４３０，４４０にそれぞれ供給される。

図１２は、スルーレート調整回路４３０の回路図である。

図１２に示すように、スルーレート調整回路４３０は、オン信号ＰｏｎＡ１〜ＰｏｎＡ５に基づいてそれぞれオン信号ＰｏｎＢ１〜ＰｏｎＢ５を生成する駆動回路４３１〜４３５によって構成されている。駆動回路４３１は、オン信号ＰｏｎＡ１が供給されるＮチャンネルＭＯＳトランジスタ（選択トランジスタ）４６１〜４６３のそれぞれと、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３が供給されるＮチャンネルＭＯＳトランジスタ（調整トランジスタ）４７１〜４７３のそれぞれとの直列回路が３つ並列接続された構成を有している。上述の通り、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３は、インピーダンス調整信号ＺＱＰに基づき生成される信号である。

スルーレート調整信号ＳＲＰを構成する各ビットに重み付けがされている場合には、少なくとも調整トランジスタ４７１〜４７３については重み付けに応じてＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましい。具体的には、スルーレート調整信号ＳＲＰ１〜ＳＲＰ３の重み付けがそれぞれ「１」、「２」、「４」である場合には、調整トランジスタ４７１のＷ／Ｌ比を「１ＷＬｐｓ」とした場合、調整トランジスタ４７２，４７３のＷ／Ｌ比をそれぞれ「２ＷＬｐｓ」、「４ＷＬｐｓ」に設定すればよい。

他の駆動回路４３２〜４３５についても、それぞれオン信号ＰｏｎＡ２〜ＰｏｎＡ５が供給される他は、駆動回路４３１と同じ回路構成を有している。

かかる回路構成により、対応するオン信号ＰｏｎＡ１〜ＰｏｎＡ５が活性レベル（ハイレベル）である駆動回路４３１〜４３５については、その出力であるオン信号ＰｏｎＢ１〜ＰｏｎＢ５がローレベルに活性化する。そして、オン信号ＰｏｎＡ１〜ＰｏｎＡ５の活性化に基づくオン信号ＰｏｎＢ１〜ＰｏｎＢ５の波形は、スルーレート調整信号ＳＲＰによって調整される。具体的には、スルーレート調整信号ＳＲＰがより高いスルーレートを指定している場合には、オン信号ＰｏｎＢ１〜ＰｏｎＢ５の立ち下がりはより急峻となり、逆に、スルーレート調整信号ＳＲＰがより低いスルーレートを指定している場合には、オン信号ＰｏｎＢ１〜ＰｏｎＢ５の立ち下がりはより緩やかとなる。

このようにして生成されるオン信号ＰｏｎＢ１〜ＰｏｎＢ５は、図２に示した出力バッファ１００のプルアップ回路ＰＵに供給される。このため、プルアップ回路ＰＵのインピーダンスは、キャリブレーション回路２００に含まれるプルアップ回路ＰＵＲ１，ＰＵＲ２と同じインピーダンスに調整される。また、プルアップ回路ＰＵのスルーレートについてはスルーレート調整信号ＳＲＰによって定められることになる。

図１３は、スルーレート調整回路４４０の回路図である。

図１３に示すように、スルーレート調整回路４４０は、オン信号ＮｏｎＡ１〜ＮｏｎＡ５に基づいてそれぞれオン信号ＮｏｎＢ１〜ＮｏｎＢ５を生成する駆動回路４４１〜４４５によって構成されている。駆動回路４４１は、オン信号ＮｏｎＡ１が供給されるＰチャンネルＭＯＳトランジスタ（選択トランジスタ）４８１〜４８３のそれぞれと、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３が供給されるＰチャンネルＭＯＳトランジスタ（調整トランジスタ）４９１〜４９３のそれぞれとの直列回路が３つ並列接続された構成を有している。上述の通り、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３は、インピーダンス調整信号ＺＱＮに基づき生成される信号である。

スルーレート調整回路４４０においても、スルーレート調整信号ＳＲＮを構成する各ビットに重み付けがされている場合には、少なくとも調整トランジスタ４９１〜４９３については重み付けに応じてＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましい。具体的には、スルーレート調整信号ＳＲＮ１〜ＳＲＮ３の重み付けがそれぞれ「１」、「２」、「４」である場合には、調整トランジスタ４９１のＷ／Ｌ比を「１ＷＬｎｓ」とした場合、調整トランジスタ４９２，４９３のＷ／Ｌ比をそれぞれ「２ＷＬｎｓ」、「４ＷＬｎｓ」に設定すればよい。

他の駆動回路４４２〜４４５についても、それぞれオン信号ＮｏｎＡ２〜ＮｏｎＡ５が供給される他は、駆動回路４４１と同じ回路構成を有している。

かかる回路構成により、対応するオン信号ＮｏｎＡ１〜ＮｏｎＡ５が活性レベル（ローレベル）である駆動回路４４１〜４４５については、その出力であるオン信号ＮｏｎＢ１〜ＮｏｎＢ５がハイレベルに活性化する。そして、オン信号ＮｏｎＡ１〜ＮｏｎＡ５の活性化に基づくオン信号ＮｏｎＢ１〜ＮｏｎＢ５の波形は、スルーレート調整信号ＳＲＮによって調整される。具体的には、スルーレート調整信号ＳＲＮがより高いスルーレートを指定している場合には、オン信号ＮｏｎＢ１〜ＮｏｎＢ５の立ち上がりはより急峻となり、逆に、スルーレート調整信号ＳＲＮがより低いスルーレートを指定している場合には、オン信号ＮｏｎＢ１〜ＮｏｎＢ５の立ち上がりはより緩やかとなる。

このようにして生成されるオン信号ＮｏｎＢ１〜ＮｏｎＢ５は、図２に示した出力バッファ１００のプルダウン回路ＰＤに供給される。このため、プルダウン回路ＰＤのインピーダンスは、キャリブレーション回路２００に含まれるプルダウン回路ＰＤＲと同じインピーダンスに調整される。また、プルダウン回路ＰＤのスルーレートについてはスルーレート調整信号ＳＲＮによって定められることになる。

このように、スルーレート調整回路４３０，４４０は、オン信号ＰｏｎＡ，ＮｏｎＡに基づいて、波形調整されたオン信号ＰｏｎＢ，ＮｏｎＢを生成する役割を果たす。上述の通り、オン信号ＰｏｎＢ，ＮｏｎＢの波形はスルーレート調整信号ＳＲＰ，ＳＲＮによって制御されるが、スルーレート調整信号ＳＲＰ，ＳＲＮの値は、変換回路４１０，４２０によって変換が行われている。

つまり、スルーレート設定値ＣＰ，ＣＮを初期値として、インピーダンス調整信号ＺＱＰ，ＺＱＮがより低いインピーダンスを指定しているほど、プルアップ回路ＰＵ及びプルダウン回路ＰＤのスルーレートが高くなるような変換を行うことによりスルーレート調整信号ＳＲＰ，ＳＲＮを生成し、逆に、インピーダンス調整信号ＺＱＰ，ＺＱＮがより高いインピーダンスを指定しているほど、プルアップ回路ＰＵ及びプルダウン回路ＰＤのスルーレートが低くなるような変換を行うことによりスルーレート調整信号ＳＲＰを生成している。このように、出力バッファ１００に供給されるオン信号ＰｏｎＢ，ＮｏｎＢのスルーレートは、初期値であるスルーレート設定値ＣＰ，ＣＮのみならず、キャリブレーション動作によって得られたインピーダンス調整信号ＺＱＰ，ＺＱＮによっても調整されることになる。

図１４は、データ出力端子ＤＱから出力される出力データＤｏｕｔの波形を示す波形図である。

図１４（ａ）に示す例は、出力バッファ１００のスルーレートが最適である状態を示しており、この場合、出力データＤｏｕｔの有効範囲はローレベル時においてＴＬ０、ハイレベル時においてＴＨ０である。これに対し、図１４（ｂ）〜（ｄ）に示す例は、出力バッファ１００のスルーレートが不足している状態を示している。このようなスルーレート不足は、出力バッファ１００のインピーダンスが設計値よりも高い状態において生じる。これは、インピーダンスが設計値よりも上昇する状態においては、出力バッファ１００を構成する各出力トランジスタの能力が設計値よりも低下しており、その結果、スルーレートも低下する傾向にあるからである。

図１４（ｂ）に示す例は、プルアップ回路ＰＵ及びプルダウン回路ＰＤともインピーダンスが設計値よりも高く、これにより、キャリブレーション回路２００によってプルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスを下げる必要のあるケースを示している。このようなケースでは、出力データＤｏｕｔの立ち上がり及び立ち下がりともスルーレート不足により変化が緩やかとなり、その結果、出力データＤｏｕｔの有効範囲はローレベル時においてＴＬ１（＜ＴＬ０）、ハイレベル時においてＴＨ１（＜ＴＨ０）に減少する。しかしながら、本実施形態によれば、キャリブレーション回路２００によってプルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスが下げられると、これに連動してプルアップ回路ＰＵ及びプルダウン回路ＰＤのスルーレートも高められることから、図１４（ａ）に示す波形が得られるよう補正される。

図１４（ｃ）に示す例は、プルアップ回路ＰＵのインピーダンスが設計値よりも高く、これにより、キャリブレーション回路２００によってプルアップ回路ＰＵのインピーダンスを下げる必要のあるケースを示している。また、図１４（ｄ）に示す例は、プルダウン回路ＰＤのインピーダンスが設計値よりも高く、これにより、キャリブレーション回路２００によってプルダウン回路ＰＤのインピーダンスを下げる必要のあるケースを示している。これらのケースでは、スルーレート不足により出力データＤｏｕｔの立ち上がり又は立ち下がりの変化が緩やかとなり、その結果、出力データＤｏｕｔの有効範囲はローレベル時においてＴＬ２（＜ＴＬ０）又はＴＬ３（＜ＴＬ０）、ハイレベル時においてＴＨ２（＜ＴＨ０）又はＴＨ３（＜ＴＨ０）に減少する。しかしながら、本実施形態によれば、キャリブレーション回路２００によってプルアップ回路ＰＵ又はプルダウン回路ＰＤのインピーダンスが下げられると、これに連動してプルアップ回路ＰＵ又はプルダウン回路ＰＤのスルーレートも高められることから、図１４（ａ）に示す波形が得られるよう補正される。

図１４では、キャリブレーション回路２００によってインピーダンスを下げる必要のあるケースを示したが、逆に、キャリブレーション回路２００によってインピーダンスを上げる必要のあるケースも同様である。つまり、この場合には、キャリブレーション回路２００によってプルアップ回路ＰＵ又はプルダウン回路ＰＤのインピーダンスが上げられると、これに連動してプルアップ回路ＰＵ又はプルダウン回路ＰＤのスルーレートも下げられ、これにより、図１４（ａ）に示す正しい波形が得られる。

以上説明したように、本実施形態による半導体装置１０は、インピーダンス調整信号ＺＱＰ，ＺＱＮが相対的に低いインピーダンスを指定している場合には出力バッファ１００のスルーレートを相対的に高く設定し、インピーダンス調整信号ＺＱＰ，ＺＱＮが相対的に高いインピーダンスを指定している場合には出力バッファ１００のスルーレートを相対的に低く設定していることから、スルーレートを測定するための専用回路（リングオシレータやディレイチェーン）を用いることなく、スルーレートの調整を自動的に行うことが可能となる。

しかも、スルーレート測定用の専用回路を用いるのではなく、スルーレートの制御対象である出力バッファ１００自体のインピーダンスに基づいてスルーレートを調整していることから、より正確なスルーレート調整を行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、キャリブレーション回路２００を用いて出力バッファ１００のインピーダンスを間接的に測定し、その結果に基づいて出力バッファ１００のスルーレートを調整しているが、出力バッファ１００のインピーダンスを直接的に測定し、その結果に基づいて出力バッファ１００のスルーレートを調整しても構わない。

また、上記実施形態では、半導体装置１０に内蔵されたキャリブレーション回路２００を用いて出力バッファ１００のインピーダンスを測定しているが、本発明による半導体装置がキャリブレーション回路を内蔵することは必須でない。したがって、半導体装置の内部にキャリブレーション回路を持たない場合には、半導体装置に接続されたコントローラによって出力バッファのインピーダンス測定を行えばよい。

図１５は、コントローラによって出力バッファのインピーダンス測定する例を示すブロック図である。図１５において、図１に示す回路と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図１５に示す例では、半導体装置１０ａとは別チップであるコントローラ２０を用いている。コントローラ２０は、半導体装置１０ａのデータ出力端子ＤＱに接続されており、測定回路２１によって出力バッファ１００のインピーダンスが直接測定される。測定されたインピーダンスは制御回路２２によってコード化され、半導体装置１０ａに含まれるインピーダンス制御回路６００に伝達される。インピーダンス制御回路６００は、これに基づいてインピーダンス調整信号ＺＱＰ，ＺＱＮを生成し、上記実施形態と同様、出力制御回路３００及びスルーレート制御回路４００にこれらを供給する。このように、キャリブレーション回路が備えられていない半導体装置であっても、本発明を適用することが可能である。尚、図１５に示した例では、半導体装置１０ａ内のインピーダンス制御回路６００によってインピーダンス調整信号ＺＱＰ，ＺＱＮを生成しているが、コントローラ２０内の制御回路２２がインピーダンス調整信号ＺＱＰ，ＺＱＮを生成しても構わない。

さらに、上記実施形態では、初期値としてスルーレート設定値ＣＰ，ＣＮを用い、インピーダンス調整信号ＺＱＰ，ＺＱＮに基づきこれらを変換することによってスルーレート調整信号ＳＲＰ，ＳＲＮを生成しているが、このようなスルーレート設定値ＣＰ，ＣＮを用いることは必須でない。すなわち、インピーダンス調整信号ＺＱＰ，ＺＱＮだけを用いて出力バッファ１００のスルーレートを調整しても構わない。

また、上記実施形態においては、出力バッファ１００に含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤがいずれも５つのトランジスタによって構成されているが、本発明において出力バッファ１００の構成がこれに限定されるものではない。また、本発明において、出力バッファがプルアップ回路及びプルダウン回路の両方を有していることは必須でなく、片方のみによって構成されていても構わない。

また、上記実施形態においては、出力バッファ１００のスルーレートを調整しているが、ＯＤＴ動作時におけるＯＤＴ特性の調整にも本発明を適用することが可能である。

本発明の適用対象としてはＤＲＡＭが最も好適であるが、本発明がこれに限定されるものではなく、出力バッファのインピーダンス及びスルーレートを調整可能な全ての半導体装置に適用することが可能である。

本発明の好ましい実施形態による半導体装置１０の主要部の構成を示すブロック図である。 出力バッファ１００の回路図である。 出力バッファ１００変形例を示す回路図である。 キャリブレーション回路２００の回路図である。 プルアップ回路ＰＵＲ１の回路図である。 プルダウン回路ＰＤＲの回路図である。 キャリブレーション回路２００の動作を示すフローチャートである。 出力制御回路３００の回路図である。 スルーレート制御回路４００の回路図である。 インピーダンス調整信号ＺＱＰ，ＺＱＮに基づく変換動作の一例を説明するための表である。 変換回路４１０の回路図である。 スルーレート調整回路４３０の回路図である。 スルーレート調整回路４４０の回路図である。 データ出力端子ＤＱから出力される出力データＤｏｕｔの波形を示す波形図である。 外部のコントローラによって出力バッファ１００のインピーダンス測定する例を示すブロック図である。

符号の説明

１０，１０ａ 半導体装置
２０ コントローラ
２１ 測定回路
２２ 制御回路
１００ 出力バッファ
２００ キャリブレーション回路
３００ 出力制御回路
４００ スルーレート制御回路
５００ スルーレート設定回路
６００ インピーダンス制御回路

Claims (13)

1. インピーダンス調整信号に基づいてインピーダンスを調整可能であり、データ出力端子に対して並列接続された複数の出力トランジスタを有する出力バッファと、少なくとも前記インピーダンス調整信号に基づいて前記出力バッファのスルーレートを調整するスルーレート制御回路と、前記インピーダンス調整信号及び出力すべきデータの論理値を示すデータ信号を受け、これらに基づいて前記複数の出力トランジスタにそれぞれ対応するオン信号を生成する出力制御回路とを備え、
   前記スルーレート制御回路は、前記インピーダンス調整信号が相対的に低いインピーダンスを指定している場合にはスルーレートを相対的に高く設定し、前記インピーダンス調整信号が相対的に高いインピーダンスを指定している場合にはスルーレートを相対的に低く設定し、
   前記インピーダンス調整信号は、前記複数の出力トランジスタのうち使用する出力トランジスタを指定する信号であり、
   前記スルーレート制御回路は、前記オン信号に基づいて、対応する出力トランジスタの制御電極をそれぞれ駆動する複数の駆動回路を有しており、
   前記複数の駆動回路は、調整トランジスタと選択トランジスタの直列回路が複数個並列接続されており、
   同じ駆動回路に含まれる複数の前記調整トランジスタの制御電極には、前記インピーダンス調整信号又はこれに基づく信号が選択的に供給され、
   同じ駆動回路に含まれる複数の前記選択トランジスタの制御電極には、対応するオン信号が共通に供給されることを特徴とする半導体装置。
2. インピーダンス調整信号に基づいてインピーダンスを調整可能な出力バッファと、少なくとも前記インピーダンス調整信号に基づいて前記出力バッファのスルーレートを調整するスルーレート制御回路と、前記出力バッファのスルーレートを予備的に設定するスルーレート設定回路とを備え、
   前記スルーレート制御回路は、前記インピーダンス調整信号が相対的に低いインピーダンスを指定している場合にはスルーレートを相対的に高く設定し、前記インピーダンス調整信号が相対的に高いインピーダンスを指定している場合にはスルーレートを相対的に低く設定し、
   前記スルーレート制御回路は、前記スルーレート設定回路の設定値にさらに基づいて前記出力バッファのスルーレートを調整することを特徴とする半導体装置。
3. 前記スルーレート制御回路は、前記インピーダンス調整信号が相対的に低いインピーダンスを指定している場合には、前記設定値により指定されるスルーレートよりも高いスルーレートに設定し、前記インピーダンス調整信号が相対的に高いインピーダンスを指定している場合には、前記設定値により指定されるスルーレートよりも低いスルーレートに設定することを特徴とする請求項２に記載の半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたコントローラとを備えるデータ処理システムであって、
   前記コントローラは、前記半導体装置に含まれる前記出力バッファのインピーダンスを測定する測定回路を備え、
   前記半導体装置又は前記コントローラは、前記測定回路による測定の結果に基づいて前記インピーダンス調整信号を生成するインピーダンス制御回路をさらに備えることを特徴とするデータ処理システム。
5. 第１の端子と、
   前記第１の端子に電気的に接続された出力バッファと、
   インピーダンス調整信号を生成する信号生成回路と、
   前記インピーダンス調整信号にかかわらずスルーレート設定信号を生成するスルーレート設定回路と、
   前記インピーダンス調整信号及び前記スルーレート設定信号を受け、前記インピーダンス調整信号に応答して前記出力バッファのインピーダンスを第１及び第２のインピーダンスの一方に調整し、前記インピーダンス調整信号及び前記スルーレート設定信号に応答して、前記出力バッファが前記第１の端子を第１及び第２の論理レベルの一方に駆動する際のスルーレートを第１及び第２のスルーレートの一方に調整する制御回路と、を備え、
   前記制御回路は第１及び第２の動作を行い、前記第１の動作においては前記インピーダンスを設計値よりも大きい前記第１のインピーダンスに設定するとともに前記スルーレートを設計値よりも小さい前記第１のスルーレートに設定し、前記第２の動作においては前記インピーダンスを前記設計値よりも小さい前記第２のインピーダンスに設定するとともに前記スルーレートを前記設計値よりも大きい前記第２のスルーレートに設定する、半導体装置。
6. 抵抗器に接続されるよう構成された第２の端子をさらに備え、
   前記信号生成回路は前記第２の端子に接続され、前記抵抗器のインピーダンスに応答して前記インピーダンス調整信号を生成する、請求項５の半導体装置。
7. 前記スルーレート設定回路は不揮発性記憶素子を含む、請求項５の半導体装置。
8. 前記スルーレート設定回路は、ヒューズ素子及びアンチヒューズ素子の少なくとも一方を含む、請求項５の半導体装置。
9. 第１の端子と、
   前記第１の端子に電気的に接続された出力バッファと、
   前記出力バッファのインピーダンスと実質的に同じレプリカインピーダンスを示すレプリカバッファを含み、前記レプリカインピーダンスに応答してインピーダンス調整信号を生成する信号生成回路と、
   前記インピーダンス調整信号にかかわらずスルーレート設定信号を生成するスルーレート設定回路と、
   前記インピーダンス調整信号を受け、前記インピーダンス調整信号に応答して前記出力バッファのインピーダンスを第１及び第２のインピーダンスの一方に調整し、前記インピーダンス調整信号に応答して、前記出力バッファが前記第１の端子を第１及び第２の論理レベルの一方に駆動する際のスルーレートを第１及び第２のスルーレートの一方に調整する制御回路と、を備え、
   前記制御回路は第１及び第２の動作を行い、前記第１の動作においては前記インピーダンスを設計値よりも大きい前記第１のインピーダンスに設定するとともに前記スルーレートを設計値よりも小さい前記第１のスルーレートに設定し、前記第２の動作においては前記インピーダンスを前記設計値よりも小さい前記第２のインピーダンスに設定するとともに前記スルーレートを前記設計値よりも大きい前記第２のスルーレートに設定し、
   前記制御回路は、前記第１及び第２の動作のそれぞれにおいて、前記スルーレートを前記インピーダンス調整信号及び前記スルーレート設定信号に応答して調整する、半導体装置。
10. 前記スルーレート設定回路は不揮発性記憶素子を含む、請求項９の半導体装置。
11. 前記スルーレート設定回路は、ヒューズ素子及びアンチヒューズ素子の少なくとも一方を含む、請求項９の半導体装置。
12. 半導体装置と前記半導体装置に接続されたコントローラを備え、
    前記半導体装置は、第１の端子と、前記第１の端子に電気的に接続された出力バッファと、前記出力バッファのインピーダンス及び前記出力バッファが前記第１の端子を第１及び第２の論理レベルの一方に駆動する際のスルーレートを調整する制御回路とを含み、
    前記コントローラは、前記半導体装置の前記第１の端子に接続され、前記半導体装置の前記出力バッファのインピーダンスを測定する測定回路を含み、
    前記半導体装置及び前記コントローラの一方は、前記測定回路による測定の結果に基づいてインピーダンス調整信号を生成する信号生成回路をさらに含み、
    前記半導体装置の前記制御回路は、前記インピーダンス調整信号に応答して前記インピーダンスを第１及び第２のインピーダンスの一方に調整し、前記インピーダンス調整信号に応答して前記スルーレートを第１及び第２のスルーレートの一方に調整する、システム。
13. 前記半導体装置の前記制御回路は第１及び第２の動作を行い、前記第１の動作においては前記インピーダンスを設計値よりも大きい前記第１のインピーダンスに設定するとともに前記スルーレートを設計値よりも小さい前記第１のスルーレートに設定し、前記第２の動作においては前記インピーダンスを前記設計値よりも小さい前記第２のインピーダンスに設定するとともに前記スルーレートを前記設計値よりも大きい前記第２のスルーレートに設定する、請求項１２のシステム。

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