KR20220084592A - 캘리브레이션 회로 및 이를 포함하는 반도체 장치 - Google Patents

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KR20220084592A
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제 1 패드와 연결되며, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시 제 1 제어 코드 및 제 2 제어 코드에 따라 터미네이션 저항을 제공하는 터미네이션 회로; 상기 노멀 동작 시 상기 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로; 제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 제 1 캘리브레이션 회로; 및 상기 제 2 캘리브레이션 모드 시, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 제 2 캘리브레이션 회로를 포함할 수 있다.

Description

캘리브레이션 회로 및 이를 포함하는 반도체 장치 {CALIBRATION CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 온-다이 터미네이션 회로 및 캘리브레이션 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치들 사이에 인터페이스되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 반도체 장치들은 외부 노이즈에 대한 영향이 증가하고 인터페이스에서 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각하다. 임피던스 부정합이 발생되면, 고속으로 데이터를 전송하는 것이 어려워지고, 반도체 장치의 출력 단자로부터 데이터 출력이 왜곡될 수 있다. 이에 따라, 입력 측의 반도체 장치는 왜곡된 출력 신호를 수신하여, 셋업/홀드 실패(setup/hold failure), 미스 판단(miss judgement)과 같은 문제들을 종종 일으킨다.
따라서, 반도체 장치 중, 특히, 고속 동작 속도가 요구되는 메모리 장치는 온-다이 터미네이션이라 불리는 임피던스 매칭 회로를 집적 회로 칩 내의 패드 근방에 채용하고 있다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력 회로에 의한 소스 터미네이션이 행해지고, 수신측에서는 입력 패드에 연결된 수신 회로에 대해 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다. 온-다이 터미네이션 회로에 의해 신호 충실도(Signal Integrity, SI) 특성이 향상될 수 있다.
반도체 장치는, 온-다이 터미네이션 회로의 저항 또는 임피던스를 조절하기 위한 터미네이션 제어 코드를 생성하는 캘리브레이션 회로를 추가로 구비할 수 있다. 캘리브레이션 회로는, PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 등의 조건에 따라 변화하는 터미네이션 제어 코드를 생성하는 ZQ 캘리브레이션(ZQ calibration) 동작을 수행할 수 있다.
한편, 온-다이 터미네이션 회로는, 다수의 풀업 트랜지스터들 및/또는 풀다운 트랜지스터들을 포함하며, 트랜지스터들은 반도체 장치의 동작에 따라 다양한 형태로 스트레스를 받게 되어 임피던스 매칭 특성이 저하됨에 따라 신호의 왜곡이 증가될 수 있다.
본 발명의 실시예들은, 터미네이션 회로에서 NBTI(negative bias temperature instability) 등의 각종 스트레스로 인해 열화된 트랜지스터들에 적합한 터미네이션 제어 코드를 생성할 수 있는 캘리브레이션 회로 및 이를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제 1 패드와 연결되며, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시 제 1 제어 코드 및 제 2 제어 코드에 따라 터미네이션 저항을 제공하는 터미네이션 회로; 상기 노멀 동작 시 상기 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로; 제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 제 1 캘리브레이션 회로; 및 상기 제 2 캘리브레이션 모드 시, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 제 2 캘리브레이션 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제 1 패드와 연결되며, 리드 동작 시 제 1 풀업 제어 코드에 따라 제 1 임피던스를 제공하는 적어도 하나의 제 1 풀업 저항 그룹; 상기 제 1 패드와 연결되며, 상기 리드 동작 및 라이트 동작 시 제 2 풀업 제어 코드에 따라 제 2 임피던스를 제공하는 적어도 하나의 제 2 풀업 저항 그룹; 상기 노멀 동작 시 상기 제 2 풀업 저항 그룹에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로; 제 1 캘리브레이션 모드 시 제 2 패드 및 전원전압단 사이에 연결되는 풀업 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 풀업 제어 코드를 조정하고, 상기 제 2 캘리브레이션 모드 시 상기 감지 코드에 따라 상기 제 1 풀업 제어 코드를 조절하여 상기 제 2 풀업 제어 코드를 생성하는 캘리브레이션 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은, 제 1 메모리 장치; 및 제 1 패드를 통해 상기 제 1 메모리 장치와 신호를 송수신하는 제 2 메모리 장치를 포함하고, 상기 제 2 메모리 장치는, 상기 제 1 패드와 연결되며, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시 제 1 제어 코드 및 제 2 제어 코드에 따라 터미네이션 저항을 제공하는 터미네이션 회로; 상기 노멀 동작 시 상기 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로; 제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 제 1 캘리브레이션 회로; 및 상기 제 2 캘리브레이션 모드 시, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 제 2 캘리브레이션 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제 1 패드와 연결된 적어도 하나의 제 1 저항 그룹 및 적어도 하나의 제 2 저항 그룹을 포함하는 반도체 장치에 있어서, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시, 상기 제 2 저항 그룹에 인가되는 스트레스를 모사하는 단계; 제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 단계; 및 상기 제 2 캘리브레이션 모드 시, 상기 모사된 스트레스에 따라 감지 코드를 생성하고, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 단계를 포함할 수 있다.
제안된 실시예에 따른 캘리브레이션 회로 및 이를 포함하는 반도체 장치는, 터미네이션 회로에 구비된 트랜지스터들의 열화를 모사하고 이를 반영하여 터미네이션 제어 코드를 생성함으로써 임피던스 매칭 특성을 향상함과 함께 신호의 충실도(SI)를 향상할 수 있는 효과가 있다.
도 1 은 터미네이션 회로를 포함하는 반도체 장치의 구성을 설명하기 위한 도면이다.
도 2a 및 도 2b 는 각각 도 1 의 제 2 풀업 저항 그룹 및 제 2 풀다운 저항 그룹의 상세 회로도 이다.
도 3 은 도 1 의 제 1 및 제 2 풀업 저항 그룹의 동작의 이해를 돕기 위한 테이블 이다.
도 4 는 본 발명의 실시예에 따른 반도체 장치의 구성을 설명하기 위한 도면 이다.
도 5a 및 도 5b 는 각각 도 4 의 제 1 풀업 저항 그룹 및 제 2 풀업 저항 그룹의 상세 회로도 이다.
도 6 은 도 4 의 스트레스 모사 회로의 상세 회로도 이다.
도 7 은 도 4 의 제 1 캘리브레이션 회로의 상세 구성도 이다.
도 8 은 도 4 의 제 2 캘리브레이션 회로의 상세 구성도 이다.
도 9 는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 순서도 이다.
도 10 은 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 구성도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 터미네이션 회로(20, 40)를 포함하는 반도체 장치(10)의 구성을 설명하기 위한 도면이다. 도 2a 및 도 2b 는 각각 도 1 의 제 2 풀업 저항 그룹(PU1) 및 제 2 풀다운 저항 그룹(PD1)의 상세 회로도 이다. 도 3 은 도 1 의 제 1 및 제 2 풀업 저항 그룹(PU0, PU1))의 동작의 이해를 돕기 위한 테이블 이다.
도 1 을 참조하면, 반도체 장치(10)는, 데이터를 입출력하기 위한 데이터 패드(DQ), 입력 버퍼(12) 및 출력 드라이버(14)를 포함할 수 있다.
입력 버퍼(12)는, 라이트 동작 시 데이터 패드(DQ)를 통해 입력되는 데이터를 버퍼링하여 내부 데이터(DIN)로 내부 회로(미도시)에 제공할 수 있다. 도면에 도시되지 않았지만, 입력 버퍼(12)는, 라이트 커맨드에 따라 동작할 수 있다.
출력 드라이버(14)는, 리드 동작 시 내부 회로로부터 전달되는 내부 데이터(DIN)를 구동하여 데이터 패드(DQ)로 출력할 수 있다. 출력 드라이버(14)는, 리드 동작 또는 라이트 동작 시 데이터 패드(DQ)에 풀업 및/또는 풀다운 임피던스를 제공하기 위한 터미네이션 회로(20, 40)를 포함할 수 있다. 한편, 도 1 에는 하나의 데이터 패드(DQ)가 도시되어 있지만, 반도체 장치(10)에는 다수의 데이터 패드들과 각 데이터 패드에 대응되는 터미네이션 회로가 배치될 수 있다.
터미네이션 회로(20, 40)는, 출력 노드(DQ_N)를 통해 데이터 패드(DQ)와 연결된 풀업 터미네이션부(20) 및 풀다운 터미네이션부(40)를 포함할 수 있다. 리드 동작 또는 라이트 동작 시, 풀업 터미네이션부(20)에 의해 제공되는 풀업 임피던스 및 풀다운 터미네이션부(40)에 의해 제공되는 풀다운 임피던스에 따라 결정되는 터미네이션 저항에 의해 반도체 장치(10)와 외부 장치(미도시) 간의 임피던스 매칭이 이루어질 수 있다.
풀업 터미네이션부(20)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 및 제 2 풀업 저항 그룹(PU0, PU1))을 포함할 수 있다. 제 1 및 제 2 풀업 저항 그룹(PU0, PU1)은, 제 1 및 제 2 터미네이션 인에이블 신호(ODT_ENB1, ODT_ENB2) 중 대응하는 신호 및 내부 데이터(DIN)에 따라 활성화되며, 풀업 제어 코드(PCODE<0:n>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 트리밍될 수 있다.
제 1 및 제 2 풀업 저항 그룹(PU0, PU1)은 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 도 2a 를 참조하면, 제 2 풀업 저항 그룹(PU1)은, 풀업 제어 로직(21) 및 다수의 단위 저항들(22)을 포함할 수 있다.
풀업 제어 로직(21)은, 제 2 터미네이션 인에이블 신호(ODT_ENB2) 및 내부 데이터(DIN)에 따라 풀업 선택 신호(P_SEL)를 생성할 수 있다. 풀업 제어 로직(21)은, 인버터(INV11) 및 로직 앤드(AND) 게이트(AD11)를 포함할 수 있다. 인버터(INV11)는, 내부 데이터(DIN)의 로직 레벨을 반전하고 로직 앤드(AND) 게이트(AD11)는, 인버터(INV11)의 출력과 제 2 터미네이션 인에이블 신호(ODT_ENB2)를 로직 앤드 연산할 수 있다. 따라서, 풀업 제어 로직(21)은, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 하이 레벨로 비활성화되면, 내부 데이터(DIN)의 로직 레벨을 반전하여 풀업 선택 신호(P_SEL)로 출력하고, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 로우 레벨로 활성화되면, 내부 데이터(DIN)의 로직 레벨에 관계없이 로직 로우 레벨의 풀업 선택 신호(P_SEL)를 출력할 수 있다.
다수의 단위 저항들(22)은, 전원전압(VDD)단과 출력 노드(DQ_N) 사이에 병렬 연결되며, 풀업 선택 신호(P_SEL)에 따라 턴온되어 풀업 제어 코드(PCODE<0:n>)의 각 비트를 입력받을 수 있다. 다수의 단위 저항들(22)은, 풀업 제어 코드(PCODE<0:n>)의 비트 수에 대응될 수 있다. 다수의 단위 저항들(22)은 각각 전원전압(VDD)단과 출력 노드(DQ_N) 사이에 직렬 연결된 제 1 풀업 트랜지스터(P11), 제 2 풀업 트랜지스터(P12) 및 저항 소자(R11)를 포함할 수 있다. 제 1 풀업 트랜지스터(P11)는, PMOS 트랜지스터로 구현될 수 있으며, 풀업 제어 코드(PCODE<0:n>) 중 대응되는 비트에 따라 턴온/턴오프될 수 있다. 제 2 풀업 트랜지스터(P12)는, PMOS 트랜지스터로 구현될 수 있으며, 풀업 선택 신호(P_SEL)에 따라 턴온될 수 있다. 상기의 구성으로, 제 2 풀업 저항 그룹(PU1)은, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 하이 레벨로 비활성화되고, 내부 데이터(DIN)가 로직 하이 레벨이 되면, 풀업 제어 코드(PCODE<0:n>)에 따라 특정 타겟 저항값(240Ω)을 가지도록 트리밍될 수 있다.
다시 도 1 을 참조하면, 풀다운 터미네이션부(40)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1))을 포함할 수 있다. 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1)은, 내부 데이터(DIN)에 따라 활성화되며, 풀다운 제어 코드(NCODE<0:n>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 트리밍될 수 있다.
제 1 및 제 2 풀다운 저항 그룹(PD0, PD1)은 실질적으로 동일한 구성을 가질 수 있다. 예를 들어, 도 2b 를 참조하면, 제 2 풀다운 저항 그룹(PD1)은, 풀다운 제어 로직(41) 및 다수의 단위 저항들(42)을 포함할 수 있다.
풀다운 제어 로직(41)은, 내부 데이터(DIN)에 따라 풀다운 선택 신호(N_SEL)를 생성할 수 있다. 풀다운 제어 로직(41)은, 인버터로 구현되어, 내부 데이터(DIN)의 로직 레벨을 반전하여 풀다운 선택 신호(N_SEL)를 출력할 수 있다.
다수의 단위 저항들(42)은, 접지전압(VSS)단과 출력 노드(DQ_N) 사이에 병렬 연결되며, 풀다운 선택 신호(N_SEL)에 따라 턴온되어 풀다운 제어 코드(NCODE<0:n>)의 각 비트를 입력받을 수 있다. 다수의 단위 저항들(42)은, 풀다운 제어 코드(NCODE<0:n>)의 비트 수에 대응될 수 있다. 다수의 단위 저항들(42)은 각각 전원전압(VDD)단과 출력 노드(DQ_N) 사이에 직렬 연결된 제 1 풀다운 트랜지스터(N11), 제 2 풀다운 트랜지스터(N12) 및 저항 소자(R12)를 포함할 수 있다. 제 1 풀다운 트랜지스터(N11)는, NMOS 트랜지스터로 구현될 수 있으며, 풀다운 제어 코드(NCODE<0:n>) 중 대응되는 비트에 따라 턴온/턴오프될 수 있다. 제 2 풀다운 트랜지스터(N12)는, NMOS 트랜지스터로 구현될 수 있으며, 풀다운 선택 신호(N_SEL)에 따라 턴온될 수 있다. 상기의 구성으로, 제 2 풀다운 저항 그룹(PD1)은, 내부 데이터(DIN)가 로직 로우 레벨이 되면, 풀다운 제어 코드(NCODE<0:n>)에 따라 특정 타겟 저항값(240Ω)을 가지도록 트리밍될 수 있다.
한편, 터미네이션 회로(20, 40)는, 풀업 임피던스 및 풀다운 임피던스에 따라 결정되는 터미네이션 저항을 라이트 동작 또는 리드 동작에 따라 서로 다른 값으로 제공할 수 있다. 예를 들어, 도 3 에 도시된 바와 같이, 리드 동작 시 제 1 및 제 2 터미네이션 인에이블 신호(ODT_ENB1, ODT_ENB2)는 모두 로직 하이 레벨로 비활성화된다. 터미네이션 회로(20, 40)는, 제 1 및 제 2 풀업 저항 그룹(PU0, PU1)으로부터 제공되는 풀업 임피던스와 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1)으로부터 제공되는 풀다운 임피던스에 따라 결정되는 터미네이션 저항을 출력 드라이버(14)에 대한 온-저항(Ron)으로 제공할 수 있다. 반면, 도 3 에 도시된 바와 같이, 라이트 동작 시 제 1 터미네이션 인에이블 신호(ODT_ENB1)는 비활성화 상태를 유지하는 반면, 제 2 터미네이션 인에이블 신호(ODT_ENB2)는 로직 로우 레벨로 활성화된다. 터미네이션 회로(20, 40)는, 제 2 풀업 저항 그룹(PU1)으로부터 제공되는 풀업 임피던스에 따라 결정되는 터미네이션 저항을 데이터 패드(DQ)에 대한 온-다이 터미네이션 저항(Rtt)으로 제공할 수 있다.
PMOS 트랜지스터의 게이트에 고 전계(high electric field)가 장시간 인가되면, 반도체 장치에서 사용하는 부 바이어스(negative bias)가 온도의 변화에 따라 불안정하게 된다. 이것을 NBTI(negative bias temperature instability) 현상이라고 한다. NBTI 현상이 발생하면 PMOS 트랜지스터의 문턱 전압(Vth)이 증가하며 반도체 장치의 성능이 저하될 수 있다. 제 2 풀업 저항 그룹(PU1)의 PMOS 트랜지스터들(특히, 제 2 풀업 트랜지스터들(P12))은 리드 동작 및 라이트 동작 시 항상 턴온 상태를 유지하기 때문에, NBTI 스트레스로 인해 열화될 수 있다. 특히, 터미네이션 회로(20, 40)는 긴 시간 동안 지속적으로 온-다이 터미네이션 저항(Rtt)을 제공하기 때문에 제 2 풀업 저항 그룹(PU1) 내의 PMOS 트랜지스터들의 열화가 더욱 가속화된다. 이로 인해, 제 2 풀업 저항 그룹(PU1) 내의 PMOS 트랜지스터들의 문턱 전압(Vth)이 제 1 풀업 저항 그룹(PU0) 내의 PMOS 트랜지스터들의 문턱 전압 보다 더욱 증가하게 되어, 리드 동작 시 온-저항(Ron)이 커지게 되고 그 결과 신호의 충실도(SI)가 열화된다. 따라서, 제 2 풀업 저항 그룹(PU1)이 정확한 풀업 임피던스를 제공하기가 어려워진다.
이하, 본 발명에서는, NBTI 스트레스로 인해 열화된 PMOS 트랜지스터들의 특성을 모사하고 이를 반영하여 풀업 제어 코드를 생성함으로써 정확한 임피던스를 제공할 수 있는 방법에 대해 설명한다.
도 4 는 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 설명하기 위한 도면 이다. 도 5a 및 도 5b 는 각각 도 4 의 제 1 풀업 저항 그룹(PU0) 및 제 2 풀업 저항 그룹(PU1)의 상세 회로도 이다.
도 4 를 참조하면, 반도체 장치(100)는, 제 1 패드(DQ), 제 2 패드(ZQ), 터미네이션 회로(110), 스트레스 모사 회로(130), 및 캘리브레이션 회로(150)를 포함할 수 있다. 제 1 패드(DQ)는, 데이터를 입출력하기 위한 데이터 입출력 패드이고, 제 2 패드(ZQ)는, 외부 저항(RZQ)이 연결된 캘리브레이션용 패드일 수 있다. 이하에서는, 제 1 패드(DQ)를 통해 데이터가 입출력되는 리드 동작 혹은 라이트 동작을 노멀 동작이라고 정의하고, 외부 저항(RZQ)과 연결될 제 2 패드(ZQ)를 통해 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 등의 조건에 따라 변화하는 터미네이션 제어 코드를 생성 및 조정하는 동작을 캘리브레이션 동작이라고 정의한다. 참고로, 본 발명에서, 터미네이션 제어 코드는, 제 1 풀업 제어 코드(PCODE<0:n>), 제 2 풀업 제어 코드(PCODE_R<0:n>) 및 풀다운 제어 코드(NCODE<0:n>)를 포함할 수 있다.
터미네이션 회로(110)는, 제 1 패드(DQ)와 연결되며, 제 1 패드(DQ)를 통해 데이터가 입출력되는 노멀 동작 시 제 1 풀업 제어 코드(PCODE<0:n>) 및 제 2 제어 코드(PCODE_R<0:n>)에 따라 터미네이션 저항을 제공할 수 있다. 터미네이션 회로(110)는, 출력 노드(DQ_N)를 통해 데이터 패드(DQ)와 연결된 풀업 터미네이션부(112) 및 풀다운 터미네이션부(114)를 포함할 수 있다. 리드 동작 또는 라이트 동작 시, 풀업 터미네이션부(112)에 의해 제공되는 풀업 임피던스 및 풀다운 터미네이션부(114)에 의해 제공되는 풀다운 임피던스에 따라 결정되는 터미네이션 저항에 의해 반도체 장치(100)와 외부 장치(미도시) 간의 임피던스 매칭이 이루어질 수 있다.
풀업 터미네이션부(112)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 및 제 2 풀업 저항 그룹(PU0, PU1))을 포함할 수 있다. 제 1 풀업 저항 그룹(PU0)는, 데이터 패드(DQ)와 연결되며, 제 1 터미네이션 인에이블 신호(ODT_ENB1) 및 내부 데이터(DIN)에 따라 턴온되어 제 1 풀업 제어 코드(PCODE<0:n>)에 따라 조정된 제 1 풀업 임피던스를 제공할 수 있다. 제 2 풀업 저항 그룹(PU1)는, 데이터 패드(DQ)와 연결되며, 제 2 터미네이션 인에이블 신호(ODT_ENB2) 및 내부 데이터(DIN)에 따라 턴온되어 제 2 풀업 제어 코드(PCODE_R<0:n>)에 따라 조정된 제 2 풀업 임피던스를 제공할 수 있다.
풀다운 터미네이션부(114)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1))을 포함할 수 있다. 제 1 풀다운 저항 그룹(PD0)는, 데이터 패드(DQ)와 연결되며, 내부 데이터(DIN)에 따라 턴온되어 제 1 풀다운 제어 코드(NCODE<0:n>)에 따라 조정된 제 1 풀다운 임피던스를 제공할 수 있다. 제 2 풀다운 저항 그룹(PD1)는, 데이터 패드(DQ)와 연결되며, 내부 데이터(DIN)에 따라 턴온되어 제 1 풀다운 제어 코드(NCODE<0:n>)에 따라 조정된 제 2 풀다운 임피던스를 제공할 수 있다.
리드 동작 시, 제 1 및 제 2 터미네이션 인에이블 신호(ODT_ENB1, ODT_ENB2)가 활성화되어, 제 1 및 제 2 풀업 및 풀다운 임피던스는 출력 드라이버에 대한 턴온 저항(Ron)을 형성하고, 라이트 동작 시, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 활성화되어, 제 2 풀업 임피던스는 제 1 패드(DQ)에 대한 온-다이 터미네이션 저항(Rtt)을 제공할 수 있다.
제 1 및 제 2 풀업 저항 그룹(PU0, PU1)의 상세 구성은 도 2a 의 제 2 풀업 저항 그룹(PU1)의 구성과 실질적으로 동일하고, 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1)의 상세 구성은 도 2b 의 제 2 풀다운 저항 그룹(PD1)의 구성과 실질적으로 동일할 수 있다. 하지만, 도 1 과는 다르게, 본 발명이 실시예에 따른 제 1 및 제 2 풀업 저항 그룹(PU0, PU1)은 각각 서로 다른 풀업 제어 코드를 입력받을 수 있다.
보다 자세하게, 도 5a 를 참조하면, 제 1 풀업 저항 그룹(PU0)은, 풀업 제어 로직(121) 및 다수의 단위 저항들(122)을 포함할 수 있다. 풀업 제어 로직(121) 및 다수의 단위 저항들(122)의 상세 구성들은, 풀업 제어 로직(121)이 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 아닌 제 1 터미네이션 인에이블 신호(ODT_ENB1)를 입력받는다는 점만 제외하고는, 도 2a 에서 설명된 풀업 제어 로직(21) 및 다수의 단위 저항들(22)과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다. 제 1 풀업 저항 그룹(PU0)은, 제 1 터미네이션 인에이블 신호(ODT_ENB1)가 로직 하이 레벨로 비활성화되고 내부 데이터(DIN)가 로직 하이 레벨이 되면, 제 1 풀업 제어 코드(PCODE<0:n>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 트리밍될 수 있다. 도 3 에 도시된 바와 같이, 제 1 터미네이션 인에이블 신호(ODT_ENB1)는 리드 동작 및 라이트 동작 시 로직 하이 레벨로 비활성화되기 때문에, 제 1 풀업 저항 그룹(PU0)은, 내부 데이터(DIN) 및 제 1 풀업 제어 코드(PCODE<0:n>)에 따라 타겟 저항값을 제공할 수 있다.
도 5b 를 참조하면, 제 2 풀업 저항 그룹(PU1)은, 풀업 제어 로직(124) 및 다수의 단위 저항들(125)을 포함할 수 있다. 풀업 제어 로직(124) 및 다수의 단위 저항들(125)의 상세 구성들은, 도 2a 에서 설명된 풀업 제어 로직(21) 및 다수의 단위 저항들(22)과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다. 제 2 풀업 저항 그룹(PU1)은, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 하이 레벨로 비활성화되고, 내부 데이터(DIN)가 로직 하이 레벨이 되면, 제 2 풀업 제어 코드(PCODE_R<0:n>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 트리밍될 수 있다. 도 3 에 도시된 바와 같이, 제 2 터미네이션 인에이블 신호(ODT_ENB1)는 리드 동작 시 로직 하이 레벨로 비활성화되기 때문에, 제 2 풀업 저항 그룹(PU1)은, 내부 데이터(DIN) 및 제 2 풀업 제어 코드(PCODE_R<0:n>)에 따라 타겟 저항값을 가지도록 트리밍될 수 있다. 반면, 제 2 터미네이션 인에이블 신호(ODT_ENB1)는 라이트 동작 시 로직 로우 레벨로 활성화되기 때문에, 제 2 풀업 저항 그룹(PU1)은, 내부 데이터(DIN)에 상관없이 제 2 풀업 제어 코드(PCODE_R<0:n>)에 따라 타겟 저항값을 제공할 수 있다. 이 때, 제 2 풀업 저항 그룹(PU1)의 PMOS 트랜지스터들(특히, 제 2 풀업 트랜지스터들(P21))은 리드 동작 및 라이트 동작 시 항상 턴온 상태를 유지하기 때문에, NBTI 스트레스로 인해 열화되어 온-저항(Ron)이 커지게 된다. 본 발명의 실시예서는, 열화된 PMOS 트랜지스터들을 포함하는 제 2 풀업 저항 그룹(PU1)에는 별도의 제 2 풀업 제어 코드(PCODE_R<0:n>)를 적용하여 온-저항(Ron)을 보상할 수 있도록 한다.
한편, 도 4 에는 풀업 터미네이션부(112) 및 풀다운 터미네이션부(114)가 각각 2개의 저항 그룹들을 구비하는 경우가 도시되었지만, 본 발명은 이에 한정되지 않으며, 2개 이상의 저항 그룹들이 풀업 터미네이션부(112) 및 풀다운 터미네이션부(114)에 각각 배치될 수 있다. 이 경우, 풀업 터미네이션부(112) 및 풀다운 터미네이션부(114)는 각각 대응되는 인에이블 신호가 활성화될 때마다 240, 120, 80, 60, 48, 40 Ω 으로 감소되는 풀업 및 풀다운 임피던스를 제공할 수 있다.
스트레스 모사 회로(130)는, 노멀 동작 시 터미네이션 회로(110)에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드(CODEA<0:m>)를 생성할 수 있다. 특히, 스트레스 모사 회로(130)는, 전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬 연결된 풀업 레플리카 트랜지스터(미도시, 도 6 의 RP11) 및 풀다운 레플리카 트랜지스터(미도시, 도 6 의 RN11)를 포함하고, 제 2 터미네이션 인에이블 신호(ODT_ENB2)에 따라 노멀 동작 시 풀업 레플리카 트랜지스터(RP11)에 스트레스를 인가할 수 있다. 예를 들어, 라이트 동작 시, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 로우 레벨로 활성화됨에 따라, 스트레스 모사 회로(130)는, 풀업 레플리카 트랜지스터(RP11)를 턴온시켜 스트레스를 인가할 수 있다. 또한, 스트레스 모사 회로(130)는, 제 2 캘리브레이션 모드 시 활성화되는 제 2 모드 신호(CAL_EN2)에 따라 풀업 레플리카 트랜지스터(RP11) 및 풀다운 레플리카 트랜지스터(RN11)를 턴온시켜 레플리카 임피던스가 반영된 감지 코드(CODEA<0:m>)를 생성할 수 있다. 즉, 스트레스 모사 회로(130)는, 노멀 동작 시 풀업 터미네이션부(20)에 인가되는 NBTI 스트레스를 풀업 레플리카 트랜지스터(RP11)에 인가함으로써 NBTI 스트레스로 인해 열화된 PMOS 트랜지스터들의 특성을 모사하고, 캘리브레이션 동작 시 모사된 특성을 토대로 감지 코드(CODEA<0:m>)로 제공할 수 있다.
참고로, 본 발명에서, 캘리브레이션 동작은 제 1 풀업 제어 코드(PCODE<0:n>)를 생성하기 위한 제 1 캘리브레이션 모드 및 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성하기 위한 제 2 캘리브레이션 모드로 구분될 수 있다. 제 1 캘리브레이션 모드 및 제 2 캘리브레이션 모드는 서로 구분되는 별개의 모드로, 제 1 모드 신호(CAL_EN1)는, 캘리브레이션 동작 중 제 1 캘리브레이션 모드 시 활성화되는 신호이며, 제 2 모드 신호(CAL_EN2)는, 캘리브레이션 동작 중 제 2 캘리브레이션 모드 구간에서 활성화되는 신호일 수 있다. 즉, 제 1 모드 신호(CAL_EN1)의 활성화 구간과 제 2 모드 신호(CAL_EN2)의 활성화 구간은 오버랩되지 않을 수 있다. 실시예에 따라, 캘리브레이션 동작은 두 개 이상의 모드로 구분될 수 있다. 이하에서는, 캘리브레이션 동작 중 제 1 모드 신호(CAL_EN1) 및 제 2 모드 신호(CAL_EN2)가 순차적으로 로직 하이 레벨로 활성화되는 경우를 예로 들어 설명한다.
캘리브레이션 회로(150)는, 풀업 및/또는 풀다운 저항부(도 7 의 210, 230)를 구비할 수 있다. 캘리브레이션 회로(150)는, 제 1 캘리브레이션 모드 시, 제 2 패드(ZQ)에 연결되는 저항부의 임피던스가 제 2 패드(ZQ)에 연결되는 외부 저항(RZQ)과 동일하도록 제 1 풀업 제어 코드(PCODE<0:n>) 및 풀다운 제어 코드(NCODE<0:n>)를 조정할 수 있다. 또한, 캘리브레이션 회로(150)는, 제 2 캘리브레이션 모드 시, 감지 코드(CODEA<0:m>)에 따라 제 1 풀업 제어 코드(PCODE<0:n>)를 조절하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 보다 자세하게, 캘리브레이션 회로(150)는, 제 1 캘리브레이션 회로(152) 및 제 2 캘리브레이션 회로(154)를 포함할 수 있다.
제 1 캘리브레이션 회로(152)는, 제 2 패드(ZQ) 및 전원전압(VDD)단 사이에 연결되는 풀업 저항부(미도시, 도 7 의 310) 및 제 2 패드(ZQ) 및 접지전압(VSS)단 사이에 연결되는 풀다운 저항부(미도시, 도 7 의 330)를 구비할 수 있다. 제 1 캘리브레이션 회로(152)는, 제 1 모드 신호(CAL_EN1)에 따라 활성화될 수 있다. 제 1 캘리브레이션 회로(152)는, 제 1 캘리브레이션 모드 시 풀업 저항부(210)의 임피던스가 외부 저항(RZQ)과 동일하도록 제 1 풀업 제어 코드(PCODE<0:n>)를 조정하고, 풀다운 저항부(230)의 임피던스가 외부 저항(RZQ)과 동일하도록 풀다운 제어 코드(NCODE<0:n>)를 조정할 수 있다.
제 2 캘리브레이션 회로(154)는, 제 2 모드 신호(CAL_EN2)에 따라 활성화될 수 있다. 제 2 캘리브레이션 회로(154)는, 제 2 캘리브레이션 모드 시, 감지 코드(CODEA<0:m>)에 따라 제 1 캘리브레이션 회로(152)에서 생성된 제 1 풀업 제어 코드(PCODE<0:n>)를 조절하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 한편, 제 1 캘리브레이션 회로(152)에서 생성된 제 1 풀업 제어 코드(PCODE<0:n>)는, 제 1 캘리브레이션 모드 시 조정이 완료된 풀업 제어 코드일 수 있다.
상기와 같이, 본 발명의 실시예에서는, 리드 동작 및 라이트 동작 시 항상 턴온 상태를 유지함으로 인해 특성이 열화된 제 2 풀업 저항 그룹(PU1) 내의 PMOS 트랜지스터들의 특성을 모사하고 이를 반영하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 그리고, 제 1 풀업 저항 그룹(PU0)에는 제 1 풀업 제어 코드(PCODE<0:n>)를 제공하는 반면, 열화된 PMOS 트랜지스터들을 포함하는 제 2 풀업 저항 그룹(PU1)에는 별도의 제 2 풀업 제어 코드(PCODE_R<0:n>)를 적용하여 온-저항(Ron)을 보상할 수 있도록 한다. 따라서, 임피던스 매칭 특성을 향상함과 함께 신호의 충실도(SI)를 향상할 수 있다.
도 6 은 도 4 의 스트레스 모사 회로(130)의 상세 회로도 이다.
도 6 을 참조하면, 스트레스 모사 회로(130)는, 풀업 레플리카 트랜지스터(RP11) 및 풀다운 레플리카 트랜지스터(RN11), 레플리카 제어 회로(132) 및 아날로그 디지털 컨버터(ADC, 134)를 포함할 수 있다.
풀업 레플리카 트랜지스터(RP11) 및 풀다운 레플리카 트랜지스터(RN11)는, 전원전압(VDD)단과 접지전압(VSS)단 사이에 직렬 연결되며, 각각 게이트로 제 1 레플리카 제어 신호(PU_ZQA) 및 제 2 레플리카 제어 신호(PD_ZQA)를 입력받을 수 있다. 풀업 레플리카 트랜지스터(RP11)는 PMOS 트랜지스터로 구현될 수 있다. 제 1 레플리카 제어 신호(PU_ZQA)는 PMOS 트랜지스터를 활성화시키기 위해 로직 로우 레벨로 활성화되는 신호일 수 있다. 풀다운 레플리카 트랜지스터(RN11)는, NMOS 트랜지스터로 구현될 수 있다. 제 2 레플리카 제어 신호(PD_ZQA)는 NMOS 트랜지스터를 활성화시키기 위해 로직 하이 레벨로 활성화되는 신호일 수 있다.
레플리카 제어 회로(132)는, 노멀 동작 시 제 1 레플리카 제어 신호(PU_ZQA)만을 활성화시켜고, 제 2 캘리브레이션 모드 시 제 1 레플리카 제어 신호(PU_ZQA) 및 제 2 레플리카 제어 신호(PD_ZQA)를 모두 활성화시킬 수 있다. 예를 들어, 레플리카 제어 회로(132)는, 인버터(INV21) 및 로직 앤드(AND) 게이트(AD21)를 포함할 수 있다. 인버터(INV21)는, 제 2 모드 신호(CAL_EN2)를 반전하고, 로직 앤드(AND) 게이트(AD21)는, 인버터(INV21)의 출력과 제 2 터미네이션 인에이블 신호(ODT_ENB2)를 로직 앤드 연산하여 제 1 레플리카 제어 신호(PU_ZQA)로 출력할 수 있다. 또한, 레플리카 제어 회로(132)는, 제 2 모드 신호(CAL_EN2)를 제 2 레플리카 제어 신호(PD_ZQA)로 출력할 수 있다. 실시예에 따라, 레플리카 제어 회로(132)는, 제 2 모드 신호(CAL_EN2)를 버퍼링하여 제 2 레플리카 제어 신호(PD_ZQA)로 출력할 수 있다. 따라서, 레플리카 제어 회로(132)는, 제 2 터미네이션 인에이블 신호(ODT_ENB2)가 로직 로우 레벨로 활성화되면 제 1 레플리카 제어 신호(PU_ZQA)만을 활성화시키고, 제 2 모드 신호(CAL_EN2)가 로직 하이 레벨로 활성화되면 제 1 레플리카 제어 신호(PU_ZQA) 및 제 2 레플리카 제어 신호(PD_ZQA)를 모두 활성화시킬 수 있다.
ADC(134)는, 제 2 모드 신호(CAL_EN2)에 따라 활성화되며, 풀업 레플리카 트랜지스터(RP11) 및 풀다운 레플리카 트랜지스터(RN11)의 공통 노드(C_N)의 신호(TGA)를 변환하여 감지 코드(CODEA<0:m>)를 생성할 수 있다. 즉, ADC(134)는, 아날로그 신호인 공통 노드(C_N)의 신호(TGA)를 디지털 신호인 감지 코드(CODEA<0:m>)로 변환할 수 있다.
상기와 같이, 스트레스 모사 회로(130)는, 노멀 동작 시 풀업 레플리카 트랜지스터(RP11)에 스트레스를 인가하여 특성을 열화시킬 수 있다. 이 때, 제 2 풀업 저항 그룹(PU1)의 열화된 PMOS 트랜지스터들의 특성을 모사하기 위해 제 2 터미네이션 인에이블 신호(ODT_ENB2)에 따라 풀업 레플리카 트랜지스터(RP11)에 스트레스를 인가한다. 풀업 레플리카 트랜지스터(RP11)의 열화 정도가 증가함에 따라 온 저항의 커지게 되고, 이에 따라 공통 노드(C_N)의 신호(TGA)의 레벨은 낮아지게 되어 최종적으로 출력되는 감지 코드(CODEA<0:m>)의 값이 결정될 수 있다.
도 7 은 도 4 의 제 1 캘리브레이션 회로(152)의 상세 구성도 이다.
도 7 을 참조하면, 제 1 캘리브레이션 회로(152)는, 풀업 저항부(210), 더미 저항부(220), 풀다운 저항부(230), 제 1 비교부(242), 제 2 비교부(252), 제 1 카운터(244), 제 2 카운터(254) 및 기준 전압 발생기(260)를 포함할 수 있다. 제 1 카운터(244) 및 제 2 카운터(254)는, 제 1 모드 신호(CAL_EN1)에 따라 활성화될 수 있다.
제 1 비교부(242)는, 외부 저항(RZQ)과 풀업 저항부(210)의 전압 분배에 의해 생성되는 제 2 패드(ZQ)의 전압과 기준 전압 발생기(260)에서 생성되는 기준 전압(VREF)을 비교하고, 비교 결과에 따라 제 1 업/다운 신호(UP/DN1)를 생성할 수 있다. 제 1 카운터(244)는, 제 1 업/다운 신호(UP/DN)에 응답하여 풀업 제어 코드(PCODE<0:n>)의 값을 증가 또는 감소시킬 수 있다. 풀업 저항부(210)는, 풀업 제어 코드(PCODE<0:n>)를 입력받아 온/오프되는 다수의 병렬 연결된 풀업 저항들(미도시)을 포함할 수 있다.
풀업 저항부(210)는, 제 2 패드(ZQ)와 연결되며, 풀업 제어 코드(PCODE<0: n>)에 따라 풀업 저항들을 온/오프하여 임피던스를 조절할 수 있다. 조절된 풀업 저항부(210)의 임피던스는 다시 제 2 패드(ZQ)의 전압에 영향을 주고 상기 동작이 반복된다. 결과적으로, 풀업 저항부(210)의 임피던스가 외부 저항(RZQ)의 임피던스와 같아질 때까지 캘리브레이션 동작이 반복된다. 이러한 동작을 풀업 캘리브레이션 동작으로 정의할 수 있다. 풀업 저항부(210)는, 데이터 패드(DQ)를 구동하는 풀업 터미네이션부(도 4 의 112)와 유사하게 설계되어 동일하거나 유사한 경향을 가진다. 더미 저항부(220)는, 풀업 저항부(210)와 동일하게 구성될 수 있다. 풀다운 저항부(230)는, 풀다운 제어 코드(NCODE<0:n>)를 입력받아 온/오프되는 다수의 병렬 연결된 풀다운 저항들(미도시)을 포함할 수 있다. 풀다운 저항부(230)는 풀다운 터미네이션부(도 4 의 114)와 유사하게 설계되어 동일하거나 유사한 경향을 가진다.
풀업 캘리브레이션 동작에 의해 생성되는 풀업 제어 코드(PCODE<0:n>)는 더미 저항부(220)에 입력되어 더미 저항부(220)의 임피던스를 결정하게 된다. 풀업 캘리브레이션 동작과 비슷하게, 제 2 비교부(252)와 제 2 카운터(254)를 사용하여 노드(NB)의 전압이 기준 전압(VREF)과 같아지도록, 즉, 풀다운 저항부(230)의 임피던스가 더미 저항부(220)의 임피던스와 같아질 때까지 캘리브레이션 동작이 반복된다. 이러한 동작을 풀다운 캘리브레이션 동작으로 정의할 수 있다. 풀업 캘리브레이션 동작 및 풀다운 캘리브레이션 동작을 포함하는 ZQ 캘리브레이션 동작의 결과로 생성된 풀업 제어 코드(PCODE<0:n>) 및 풀다운 제어 코드(NCODE<0:N>)는, 터미네이션 회로(도 4 의 110)로 입력되어 임피던스를 조절하게 된다.
도 8 은 도 4 의 제 2 캘리브레이션 회로(154)의 상세 구성도 이다.
도 8 을 참조하면, 제 2 캘리브레이션 회로(154)는, 열화 정도 판단부(310) 및 코드 조정부(320)를 포함할 수 있다.
열화 정도 판단부(310)는, 제 2 모드 신호(CAL_EN2)에 따라 활성화될 수 있다. 열화 정도 판단부(310)는, 제 2 캘리브레이션 모드 시, 감지 코드(CODEA<0:m>)에 따라 PMOS 트랜지스터들의 열화 정도를 판단하여 조절 코드(INC<0;k>)를 생성할 수 있다. 예를 들어, 열화 정도 판단부(310)는, PMOS 트랜지스터들이 열화 없이 이상적인 상태인 경우 발생될 수 있는 기준 코드와 감지 코드(CODEA<0:m>)의 차(difference)를 산출하고, 산출 결과에 대응되는 조절 코드(INC<0;k>)를 생성할 수 있다. 실시예에 따라, 열화 정도 판단부(310)는, 감산기(subtractor)로 구현될 수 있다. 예를 들어, 기준 코드가 “1111”인 경우, 감지 코드(CODEA<0:m>)가 “1001”로 입력되는 경우, 열화 정도 판단부(310)는, “110”의 조절 코드(INC<0;k>)를 생성할 수 있다.
코드 조정부(320)는, 조절 코드(INC<0;k>)를 제 1 풀업 제어 코드(PCODE<0:n>)에 반영하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 실시예에 따라, 코드 조정부(320)는, 가산기(adder)로 구현될 수 있다.
상기의 구성으로, 제 2 캘리브레이션 회로(154)는, 제 2 캘리브레이션 모드 시, 감지 코드(CODEA<0:m>)에 따라 제 1 캘리브레이션 회로(152)에서 생성된 제 1 풀업 제어 코드(PCODE<0:n>)를 조절하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 제 2 풀업 제어 코드(PCODE_R<0:n>)는, 특성이 열화된 제 2 풀업 저항 그룹(PU1) 내의 PMOS 트랜지스터들의 온-저항(Ron)을 보상하기 위해, 제 1 풀업 제어 코드(PCODE<0:n>) 대비 PMOS 트랜지스터들의 구동력을 증가시키도록 생성될 수 있다.
이하, 도 4 내지 도 9 를 참조하여 본 발명의 실시예에 따른 반도체 장치의 동작을 설명한다.
도 9 는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 설명하기 위한 순서도 이다.
도 9 를 참조하면, 반도체 장치(100)는 제 1 패드(DQ)를 통해 데이터가 입출력되는 리드 동작 혹은 라이트 동작을 노멀 동작을 수행할 수 있다. 이 때, 제 1 풀업 저항 그룹(PU0)는, 데이터 패드(DQ)와 연결되며, 제 1 터미네이션 인에이블 신호(ODT_ENB1) 및 내부 데이터(DIN)에 따라 턴온되어 제 1 풀업 제어 코드(PCODE<0:n>)에 따라 조정된 제 1 풀업 임피던스를 제공할 수 있다. 제 2 풀업 저항 그룹(PU1)는, 데이터 패드(DQ)와 연결되며, 제 2 터미네이션 인에이블 신호(ODT_ENB2) 및 내부 데이터(DIN)에 따라 턴온되어 제 2 풀업 제어 코드(PCODE_R<0:n>)에 따라 조정된 제 2 풀업 임피던스를 제공할 수 있다. 리드 동작 시 제 1 및 제 2 터미네이션 인에이블 신호(ODT_ENB1, ODT_ENB2)는 모두 로직 하이 레벨로 비활성화되고, 터미네이션 회로(110)는, 제 1 및 제 2 풀업 저항 그룹(PU0, PU1)으로부터 제공되는 풀업 임피던스와 제 1 및 제 2 풀다운 저항 그룹(PD0, PD1)으로부터 제공되는 풀다운 임피던스에 따라 결정되는 터미네이션 저항을 제 1 패드(DQ)의 온-저항(Ron)으로 제공할 수 있다. 반면, 라이트 동작 시 제 1 터미네이션 인에이블 신호(ODT_ENB1)는 비활성화 상태를 유지하는 반면, 제 2 터미네이션 인에이블 신호(ODT_ENB2)는 로직 로우 레벨로 활성화되고, 터미네이션 회로(110)는, 제 2 풀업 저항 그룹(PU1)으로부터 제공되는 풀업 임피던스에 따라 결정되는 터미네이션 저항을 데이터 패드(DQ)에 대한 온-다이 터미네이션 저항(Rtt)으로 제공할 수 있다.
본 발명의 실시예에서, 스트레스 모사 회로(130)는, 노멀 동작 시 터미네이션 회로(110)에 인가되는 스트레스를 모사하여, 캘리브레이션 동작 시 감지 코드(CODEA<0:m>)를 생성할 수 있다(S910). 특히, 스트레스 모사 회로(130)는, 라이트 동작 시 제 2 터미네이션 인에이블 신호(ODT_ENB2)에 따라 풀업 레플리카 트랜지스터(RP11)에 스트레스를 인가함으로써 NBTI 스트레스로 인해 열화된 PMOS 트랜지스터들의 특성을 풀업 레플리카 트랜지스터(RP11)에 모사할 수 있다.
이 후, 캘리브레이션 동작 중 제 1 캘리브레인 모드에 진입한다. 제 1 캘리브레이션 회로(152)는, 풀업 저항부(210)의 임피던스가 외부 저항(RZQ)과 동일하도록 제 1 풀업 제어 코드(PCODE<0:n>)를 조정하고, 풀다운 저항부(230)의 임피던스가 외부 저항(RZQ)과 동일하도록 풀다운 제어 코드(NCODE<0:n>)를 조정할 수 있다(S920).
이 후, 캘리브레이션 동작 중 제 2 캘리브레인 모드에 진입한다(S930). 스트레스 모사 회로(130)는, 풀업 레플리카 트랜지스터(RP11) 및 풀다운 레플리카 트랜지스터(RN11)를 턴온시켜 레플리카 임피던스가 반영된 감지 코드(CODEA<0:m>)를 생성할 수 있다(S932). 제 2 캘리브레이션 회로(154)는, 감지 코드(CODEA<0:m>)에 따라 제 1 캘리브레이션 회로(152)에서 생성된 제 1 풀업 제어 코드(PCODE<0:n>)를 조절하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다(S934).
도 10 은 본 발명의 실시예에 따른 반도체 시스템(400)의 동작을 설명하기 위한 구성도 이다.
도 10 을 참조하면, 반도체 시스템(400)은, 제 1 반도체 장치(410) 및 제 2 반도체 장치(420)를 포함할 수 있다. 제 1 반도체 장치(410) 및 제 2 반도체 장치(420)는 서로 통신하는 전자 구성 요소일 수 있다. 일 실시예에서, 제 1 반도체 장치(410)는 마스터 장치일 수 있고, 제 2 반도체 장치(420)는 제 1 반도체 장치(410)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 제 1 반도체 장치(410)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 제 2 반도체 장치(420)는 메모리 장치일 수 있고, 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM(Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
제 1 및 제 2 반도체 장치(410, 420)는 신호 전송 라인(430)을 통해 서로 연결될 수 있다. 제 1 반도체 장치(410)는 데이터 패드(DQ)를 포함하고, 데이터 패드(DQ)가 신호 전송 라인(430)과 연결될 수 있다. 제 2 반도체 장치(420)는 데이터 패드(DQ)를 포함하고, 데이터 패드(DQ)가 신호 전송 라인(430)과 연결될 수 있다. 신호 전송 라인(430)은 채널, 링크 또는 버스일 수 있다. 일 실시예에서, 신호 전송 라인(430)은 데이터를 전송하는 데이터 전송 라인일 수 있으나, 이에 한정하는 것은 아니며, 신호 전송 라인(430)은 클럭 신호, 커맨드 신호 또는 어드레스 신호 등을 전송할 수도 있다. 제 1 반도체 장치(410)는 전송 장치(TX, 412) 및 수신 장치(RX, 413)를 포함할 수 있다. 전송 장치(412)는 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(430)을 통해 제 2 반도체 장치(420)로 전송할 수 있다. 수신 장치(413)는 신호 전송 라인(430)을 통해 제 2 반도체 장치(420)로부터 전송된 신호를 수신할 수 있다. 마찬가지로, 제 2 반도체 장치(420)는 전송 장치(TX, 422) 및 수신 장치(RX, 423)를 포함할 수 있다. 전송 장치(422)는 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(430)을 통해 제 1 반도체 장치(410)로 전송할 수 있다. 수신 장치(423)는 신호 전송 라인(430)을 통해 제 1 반도체 장치(410)로부터 전송된 신호를 수신할 수 있다.
제 1 반도체 장치(410)의 전송 장치(412)는, 도 1 의 터미네이션 회로(20, 40)에 대응될 수 있다. 제 1 반도체 장치(410)는, 캘리브레이션 회로(414)를 더 포함할 수 있다. 캘리브레이션 회로(414)는 캘리브레이션용 패드(ZQ)를 통해 외부 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행하여 터미네이션 제어 코드를 생성하고, 생성된 터미네이션 제어 코드를 전송 장치(412)의 터미네이션 회로로 제공할 수 있다. 이에 따라, 전송 장치(412)의 저항 값이 설정될 수 있다. 예를 들어, 전송 장치(412)의 저항 값은 캘리브레이션 동작 결과에 따라 60옴, 120옴 또는 240옴 등으로 설정될 수 있다.
제 2 반도체 장치(420)의 전송 장치(422)는 본 발명의 실시예에 따른 도 4 의 터미네이션 회로(110)를 포함할 수 있다. 제 2 반도체 장치(420)는, 본 발명의 실시예에 따른 캘리브레이션 회로(424) 및 스트레스 모사 회로(426)를 더 포함할 수 있다. 스트레스 모사 회로(426)는, 노멀 동작 시 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드(CODEA<0:m>)를 생성할 수 있다. 캘리브레이션 회로(424)는, 캘리브레이션 동작 중 제 1 캘리브레이션 모드 시, 풀업 저항부의 임피던스가 외부 저항(RZQ)과 동일하도록 제 1 풀업 제어 코드(PCODE<0:n>)를 조정하고, 풀다운 저항부의 임피던스가 외부 저항(RZQ)과 동일하도록 풀다운 제어 코드(NCODE<0:n>)를 조정할 수 있다. 또한, 캘리브레이션 회로(424)는, 캘리브레이션 동작 중 제 2 캘리브레이션 모드 시, 감지 코드(CODEA<0:m>)에 따라 제 1 풀업 제어 코드(PCODE<0:n>)를 조절하여 제 2 풀업 제어 코드(PCODE_R<0:n>)를 생성할 수 있다. 제 1 풀업 제어 코드(PCODE<0:n>), 제 2 풀업 제어 코드(PCODE_R<0:n>) 및 풀다운 제어 코드(NCODE<0:n>)를 포함하는 터미네이션 제어 코드는 전송 장치(422)의 터미네이션 회로로 제공될 수 있다. 이에 따라, 전송 장치(422)의 저항 값이 설정될 수 있다. 예를 들어, 전송 장치(422)의 저항 값은 캘리브레이션 동작 결과에 따라 60옴, 120옴 또는 240옴 등으로 설정될 수 있다.
한편, 도 10 에서는 제 2 반도체 장치(420) 만이 스트레스 모사 회로(426)를 포함하는 것으로 설명되었지만 제안 발명은 이에 한정되지 않으며, 스트레스 모사 회로(426)는 제 1 반도체 장치(410) 및 제 2 반도체 장치(420)에 모두 포함될 수 있다.
상기와 같이, 제안된 실시예에 따른 메모리 장치는, 터미네이션 회로에 구비된 트랜지스터들의 열화를 모사하고 이를 반영하여 터미네이션 제어 코드를 생성함으로써 임피던스 매칭 특성을 향상함과 함께 신호의 충실도(SI)를 향상할 수 있다.
한편, 상기의 실시예에서는, 풀업 터미네이션부(112)의 PMOS 트랜지스터들 중 일부에 NBTI 스트레스로 인해 열화가 발생하는 경우, PMOS 트랜지스터들의 열화를 모사하는 스트레스 모사 회로(130)를 이용하여 이들의 온-저항을 보상하는 점을 설명하였지만, 본 발명은 이에 한정되지 않는다. 실시예에 따라, 풀다운 터미네이션부(114)의 NMOS 트랜지스터들 중 일부에 PBTI(positive bias temperature instability) 스트레스로 인해 열화가 발생하는 경우 NMOS 트랜지스터들의 열화를 모사하는 스트레스 모사 회로를 이용하여 이들의 온-저항을 보상할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (21)

  1. 제 1 패드와 연결되며, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시 제 1 제어 코드 및 제 2 제어 코드에 따라 터미네이션 저항을 제공하는 터미네이션 회로;
    상기 노멀 동작 시 상기 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로;
    제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 제 1 캘리브레이션 회로; 및
    상기 제 2 캘리브레이션 모드 시, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 제 2 캘리브레이션 회로
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 터미네이션 회로는,
    상기 제 1 패드와 연결되며, 제 1 터미네이션 인에이블 신호 및 내부 데이터에 따라 턴온되어 상기 제 1 제어 코드에 따라 조정된 제 1 임피던스를 제공하는 적어도 하나의 제 1 저항 그룹; 및
    상기 제 1 패드와 연결되며, 제 2 터미네이션 인에이블 신호 및 상기 내부 데이터에 따라 턴온되어 상기 제 2 제어 코드에 따라 조정된 제 2 임피던스를 제공하는 적어도 하나의 제 2 저항 그룹
    을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    리드 동작 시, 상기 제 1 및 제 2 터미네이션 인에이블 신호가 활성화되어, 상기 제 1 및 제 2 임피던스는 출력 드라이버에 대한 턴온 저항을 형성하고,
    라이트 동작 시, 상기 제 2 터미네이션 인에이블 신호가 비활성화되고, 상기 제 2 터미네이션 인에이블 신호가 활성화되어, 상기 제 2 임피던스는 상기 제 1 패드에 대한 온-다이 터미네이션 저항를 형성하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 스트레스 모사 회로는,
    전원전압단과 접지전압단 사이에 직렬 연결된 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터를 포함하고,
    상기 제 2 터미네이션 인에이블 신호에 따라, 상기 풀업 레플리카 트랜지스터만을 턴온시켜 스트레스를 인가하고,
    상기 제 2 캘리브레이션 모드를 알리는 제 2 모드 신호에 따라, 상기 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터를 모두 턴온시켜 레플리카 임피던스가 반영된 상기 감지 코드를 제공하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 스트레스 모사 회로는,
    전원전압단과 접지전압단 사이에 직렬 연결되며, 각각 게이트로 제 1 및 제 2 레플리카 제어 신호를 입력받는 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터;
    상기 노멀 동작 시 상기 제 1 레플리카 제어 신호만을 활성화시켜고, 상기 제 2 캘리브레이션 모드 시 상기 제 1 및 제 2 레플리카 제어 신호를 모두 활성화시키는 레플리카 제어 회로; 및
    상기 제 2 모드 신호에 따라, 상기 풀업 레플리카 트랜지스터 및 상기 풀다운 레플리카 트랜지스터의 공통 노드의 신호를 변환하여 상기 감지 코드를 생성하는 아날로그 디지털 컨버터
    를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 캘리브레이션 회로는,
    제 2 패드에 연결되며, 상기 제 1 제어 코드에 따라 임피던스를 제공하는 상기 저항부;
    상기 제 1 캘리브레이션 모드를 알리는 제 1 모드 신호에 따라 활성화되며, 상기 제 2 패드의 전압과 기준 전압을 비교하여 업/다운 신호를 생성하는 비교부; 및
    상기 업/다운 신호에 따라 상기 제 1 제어 코드를 조정하는 카운터
    를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 캘리브레이션 회로는,
    상기 제 2 캘리브레이션 모드 시 활성화되어, 상기 감지 코드에 따라 PMOS 트랜지스터들의 열화 정도를 판단하여 조절 코드를 생성하는 열화 정도 판단부; 및
    상기 조절 코드를 상기 제 1 제어 코드에 반영하여 제 2 제어 코드를 생성하는 코드 조정부
    를 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 패드는, 데이터 입출력 패드이고,
    상기 제 2 패드는, 외부 저항이 연결된 캘리브레이션용 패드인 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 캘리브레이션 모드 및 상기 제 2 캘리브레이션 모드는,
    캘리브레이션 동작 중 순차적으로 수행되는 반도체 장치.
  10. 제 1 패드와 연결되며, 리드 동작 시 제 1 풀업 제어 코드에 따라 제 1 임피던스를 제공하는 적어도 하나의 제 1 풀업 저항 그룹;
    상기 제 1 패드와 연결되며, 상기 리드 동작 및 라이트 동작 시 제 2 풀업 제어 코드에 따라 제 2 임피던스를 제공하는 적어도 하나의 제 2 풀업 저항 그룹;
    상기 노멀 동작 시 상기 제 2 풀업 저항 그룹에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로;
    제 1 캘리브레이션 모드 시 제 2 패드 및 전원전압단 사이에 연결되는 풀업 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 풀업 제어 코드를 조정하고, 상기 제 2 캘리브레이션 모드 시 상기 감지 코드에 따라 상기 제 1 풀업 제어 코드를 조절하여 상기 제 2 풀업 제어 코드를 생성하는 캘리브레이션 회로
    를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 스트레스 모사 회로는,
    상기 전원전압단과 접지전압단 사이에 직렬 연결되며, 각각 게이트로 제 1 및 제 2 레플리카 제어 신호를 입력받는 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터;
    상기 노멀 동작 시 상기 제 1 레플리카 제어 신호만을 활성화시켜고, 상기 제 2 캘리브레이션 모드 시 상기 제 1 및 제 2 레플리카 제어 신호를 모두 활성화시키는 레플리카 제어 회로; 및
    상기 제 2 모드 신호에 따라, 상기 풀업 레플리카 트랜지스터 및 상기 풀다운 레플리카 트랜지스터의 공통 노드의 신호를 변환하여 상기 감지 코드를 생성하는 아날로그 디지털 컨버터
    를 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 캘리브레이션 회로는,
    제 2 패드에 연결되며, 상기 제 1 풀업 제어 코드에 따라 임피던스를 제공하는 상기 저항부;
    상기 제 1 캘리브레이션 모드를 알리는 제 1 모드 신호에 따라 활성화되며, 상기 제 2 패드의 전압과 기준 전압을 비교하여 업/다운 신호를 생성하는 비교부; 및
    상기 업/다운 신호에 따라 상기 제 1 풀업 제어 코드를 조정하는 카운터
    를 포함하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 2 캘리브레이션 회로는,
    상기 제 2 캘리브레이션 모드 시 활성화되어, 상기 감지 코드에 따라 PMOS 트랜지스터들의 열화 정도를 판단하여 조절 코드를 생성하는 열화 정도 판단부; 및
    상기 조절 코드를 상기 제 1 풀업 제어 코드에 반영하여 제 2 풀업 제어 코드를 생성하는 코드 조정부
    를 포함하는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제 1 패드는, 데이터 입출력 패드이고,
    상기 제 2 패드는, 외부 저항이 연결된 캘리브레이션용 패드인 반도체 장치.
  15. 제 1 메모리 장치; 및
    제 1 패드를 통해 상기 제 1 메모리 장치와 신호를 송수신하는 제 2 메모리 장치를 포함하고,
    상기 제 2 메모리 장치는,
    상기 제 1 패드와 연결되며, 상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시 제 1 제어 코드 및 제 2 제어 코드에 따라 터미네이션 저항을 제공하는 터미네이션 회로;
    상기 노멀 동작 시 상기 터미네이션 회로에 인가되는 스트레스를 모사하여, 제 2 캘리브레이션 모드 시 감지 코드를 생성하는 스트레스 모사 회로;
    제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 제 1 캘리브레이션 회로; 및
    상기 제 2 캘리브레이션 모드 시, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 제 2 캘리브레이션 회로
    를 포함하는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 터미네이션 회로는,
    상기 제 1 패드와 연결되며, 제 1 터미네이션 인에이블 신호 및 내부 데이터에 따라 턴온되어 상기 제 1 제어 코드에 따라 조정된 제 1 임피던스를 제공하는 적어도 하나의 제 1 저항 그룹; 및
    상기 제 1 패드와 연결되며, 제 2 터미네이션 인에이블 신호 및 상기 내부 데이터에 따라 턴온되어 상기 제 2 제어 코드에 따라 조정된 제 2 임피던스를 제공하는 적어도 하나의 제 2 저항 그룹
    을 포함하는 반도체 시스템.
  17. 제 16 항에 있어서,
    리드 동작 시, 상기 제 1 및 제 2 터미네이션 인에이블 신호가 활성화되어, 상기 제 1 및 제 2 임피던스는 출력 드라이버에 대한 턴온 저항을 형성하고,
    라이트 동작 시, 상기 제 2 터미네이션 인에이블 신호가 비활성화되고, 상기 제 2 터미네이션 인에이블 신호가 활성화되어, 상기 제 2 임피던스는 상기 제 1 패드에 대한 온-다이 터미네이션 저항를 형성하는 반도체 시스템.
  18. 제 16 항에 있어서,
    상기 스트레스 모사 회로는,
    전원전압단과 접지전압단 사이에 직렬 연결된 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터를 포함하고,
    상기 제 2 터미네이션 인에이블 신호에 따라, 상기 풀업 레플리카 트랜지스터만을 턴온시켜 스트레스를 인가하고,
    상기 제 2 캘리브레이션 모드를 알리는 제 2 모드 신호에 따라, 상기 풀업 레플리카 트랜지스터 및 풀다운 레플리카 트랜지스터를 모두 턴온시켜 레플리카 임피던스가 반영된 상기 감지 코드를 제공하는 반도체 시스템.
  19. 제 15 항에 있어서,
    상기 제 2 캘리브레이션 회로는,
    상기 제 2 캘리브레이션 모드 시 활성화되어, 상기 감지 코드에 따라 PMOS 트랜지스터들의 열화 정도를 판단하여 조절 코드를 생성하는 열화 정도 판단부; 및
    상기 조절 코드를 상기 제 1 제어 코드에 반영하여 제 2 제어 코드를 생성하는 코드 조정부
    를 포함하는 반도체 시스템.
  20. 제 1 패드와 연결된 적어도 하나의 제 1 저항 그룹 및 적어도 하나의 제 2 저항 그룹을 포함하는 반도체 장치에 있어서,
    상기 제 1 패드를 통해 데이터가 입출력되는 노멀 동작 시, 상기 제 2 저항 그룹에 인가되는 스트레스를 모사하는 단계;
    제 1 캘리브레이션 모드 시, 제 2 패드에 연결되는 저항부의 임피던스가 상기 제 2 패드에 연결되는 외부 저항과 동일하도록 상기 제 1 제어 코드를 조정하는 단계; 및
    상기 제 2 캘리브레이션 모드 시, 상기 모사된 스트레스에 따라 감지 코드를 생성하고, 상기 감지 코드에 따라 상기 제 1 제어 코드를 조절하여 상기 제 2 제어 코드를 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  21. 상기 노멀 동작 시 ,제 1 제어 코드에 따라 상기 제 1 저항 그룹으로부터 제공되는 제 1 임피던스 및 제 2 제어 코드에 따라 상기 제 2 저항 그룹으로부터 제공되는 제 2 임피던스에 따라 터미네이션 저항을 제공하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
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