KR102466964B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 플래그신호에 응답하여 제1 노드를 구동하고, 마스크신호에 응답하여 상기 제1 노드의 신호로부터 개시신호를 생성하여 제1 교정동작을 수행하며, 상기 제1 교정동작 종료 후 종료신호를 생성하여 출력하는 제1 채널; 및 상기 종료신호로부터 전송개시신호를 생성하여 제2 교정동작을 수행하는 제2 채널을 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 임피던스 교정동작을 수행하는 반도체장치에 관한 것이다.
반도체 장치의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래기술의 터미네이션 저항은 반도체 장치의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 장치의 내부에 설치되는 형태의 온다이 터미네이션(ODT)회로가 주로 사용되고 있다.
온다이 터미네이션회로는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭회로를 포함하기 때문에, 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. 온다이 터미네이션회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 따라 그 저항값이 변하기 때문에, 사용하기에 앞서 임피던스 교정(ZQ Calivration)회로를 적용하여 온다이 터미네이션 회로의 저항값을 교정하는 과정을 수행한다.
임피던스 교정회로는 패드에 연결된 외부저항의 저항값과 기준전압을 비교하는 비교기를 구비하여 온다이 터미네이션회로의 저항값을 교정하기 위한 풀-업코드 및 풀-다운코드를 생성한다. 여기서, 패드에 연결된 외부저항은 PVT 조건 변화에 관계없이 일정한 저항값(예를 들어, 240Ω)을 갖는다.
본 발명은 다수 채널에 대한 임피던스 교정동작을 수행하기 위한 반도체장치를 제공한다.
이를 위해 본 발명은 플래그신호에 응답하여 제1 노드를 구동하고, 마스크신호에 응답하여 상기 제1 노드의 신호로부터 개시신호를 생성하여 제1 교정동작을 수행하며, 상기 제1 교정동작 종료 후 종료신호를 생성하여 출력하는 제1 채널; 및 상기 종료신호로부터 전송개시신호를 생성하여 제2 교정동작을 수행하는 제2 채널을 포함하되, 상기 플래그신호는 상기 제2 채널에 포함된 제2 노드로 교정커맨드가 입력되는 경우 제1 레벨로 설정되고, 상기 제1 노드로 상기 교정커맨드가 입력되는 경우 제2 레벨로 설정되는 반도체장치를 제공한다.
또한, 본 발명은 제1 채널에 포함되고, 제1 플래그신호에 응답하여 제1 패드의 신호에 의해 제1 노드를 구동하거나 상기 제1 노드의 신호에 의해 상기 제1 패드를 구동하는 제1 커맨드입출력회로; 상기 제1 채널에 포함되고, 제1 마스크신호에 응답하여 상기 제1 노드의 신호를 버퍼링하여 제1 교정동작을 위한 제1 개시신호를 생성하는 제1 개시신호생성회로; 및 상기 제1 채널에 포함되고, 상기 제1 교정동작 종료 후 생성되는 제1 종료신호에 응답하여 제2 패드를 구동하거나 상기 제2 패드의 신호에 응답하여 상기 제1 교정동작을 위한 제1 전송개시신호를 구동하는 제1 종료펄스입출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 양방향 통신을 통해 복수의 채널에 대한 임피던스 교정동작을 수행함으로써, 임피던스 교정동작을 제어하는데 필요한 제어신호들을 채널별로 입력받을 필요가 없어 패드 수를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 복수 채널에 대한 임피던스 교정동작들이 순차적으로 수행되므로, 복수의 임피던스 교정동작들이 동시에 수행되어 발생되는 오동작을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제1 마스크신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 제2 마스크신호생성회로의 일 실시예에 따른 회로도이다.
도 4 및 도 5는 도 1 내지 도 3에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 제1 채널(1) 및 제2 채널(2)을 포함할 수 있다. 제1 채널(1)은 제1 커맨드입출력회로(11), 제1 개시신호생성회로(12), 제1 교정회로(13), 제1 마스크신호생성회로(14) 및 제1 종료펄스입출력회로(15)를 포함할 수 있다. 제2 채널(2)은 제2 커맨드입출력회로(21), 제2 개시신호생성회로(22), 제2 교정회로(23), 제2 마스크신호생성회로(24) 및 제2 종료펄스입출력회로(25)를 포함할 수 있다.
제1 커맨드입출력회로(11)는 제1 패드(111), 제1 입력드라이버(112) 및 제1 출력드라이버(113)를 포함할 수 있다. 제1 패드(111)는 제3 패드(211)와 연결되어 제3 패드(211)를 통하여 교정커맨드(cal_cmd)를 입력받거나 출력할 수 있다. 제1 입력드라이버(112)는 제1 플래그신호(FLAG1)에 응답하여 제1 패드(111)를 통해 교정커맨드(cal_cmd)를 입력받고, 노드(nd11)를 구동할 수 있다. 제1 출력드라이버(113)는 제1 플래그신호(FLAG1)에 응답하여 노드(nd11)의 신호를 입력받아 제1 패드(111)를 구동할 수 있다. 제1 플래그신호(FLAG1)는 제2 채널(2)에 포함된 노드(nd21)로 교정커맨드(cal_cmd)가 입력되는 경우 로직하이레벨로 설정되어 제1 입력드라이버(112)를 활성화시키고, 제1 출력드라이버(113)를 비활성화시킬 수 있다. 제1 플래그신호(FLAG1)는 노드(nd11)로 교정커맨드(cal_cmd)가 입력되는 경우 로직로우레벨로 설정되어 제1 입력드라이버(112)를 비활성화시키고, 제1 출력드라이버(113)를 활성화시킬 수 있다. 제1 플래그신호(FLAG1)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제1 개시신호생성회로(12)는 제1 반전마스크신호(MASK1B)에 응답하여 노드(nd11)의 신호를 버퍼링하여 제1 개시신호(STR1)로 출력할 수 있다. 제1 반전마스크신호(MASK1B)는 파워업구간이 종료된 시점부터 로직하이레벨로 설정될 수 있다. 제1 반전마스크신호(MASK1B)는 제1 채널(1)에 포함된 온다이 터미네이션 회로(미도시)의 임피던스를 교정하는 동작(이하, '제1 교정동작'으로 지칭함)이 종료되는 시점에 로직하이레벨에서 로직로우레벨로 천이할 수 있다. 제1 개시신호생성회로(12)는 파워업구간이 종료된 시점에 노드(nd11)의 신호를 버퍼링하여 제1 개시신호(STR1)로 출력할 수 있다. 제1 반전마스크신호(MASK1B) 및 제1 개시신호(STR1)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제1 교정회로(13)는 제1 개시신호(STR1)에 응답하여 제1 교정동작을 수행할 수 있다. 좀 더 구체적으로, 제1 교정회로(13)는 제1 개시신호(STR1)가 로직하이레벨로 인에이블되는 경우 제1 교정동작을 수행할 수 있다. 제1 교정회로(13)는 제1 교정동작이 종료되는 시점에서 발생되는 펄스를 포함하는 제1 종료신호(ENDP1)를 생성할 수 있다. 제1 교정회로(13)는 제1 전송개시신호(TSTR1)에 응답하여 제1 교정동작을 수행할 수 있다. 좀 더 구체적으로, 제1 교정회로(13)는 제1 전송개시신호(TSTR1)가 로직하이레벨로 인에이블되는 경우 제1 교정동작을 수행할 수 있다. 제1 전송개시신호(TSTR1)는 제2 채널(2)에 포함된 온다이 터미네이션 회로(미도시)의 임피던스를 교정하는 동작(이하, '제2 교정동작'으로 지칭함)이 종료되는 시점에서 발생된 펄스를 포함하는 제2 종료신호(ENDP2)가 제2 종료펄스입출력회로(25) 및 제1 종료펄스입출력회로(15)를 통해 전달되어 생성될 수 있다. 제1 전송개시신호(TSTR1) 및 제1 종료신호(ENDP1)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제1 마스크신호생성회로(14)는 파워업신호(PWRUP), 제1 플래그신호(FLAG1), 제1 종료신호(ENDP1) 및 제1 전송개시신호(TSTR1)에 응답하여 제1 마스크신호(MASK1) 및 제1 반전마스크신호(MASK1B)를 생성할 수 있다. 제1 마스크신호생성회로(14)는 로직로우레벨로 디스에이블된 제1 전송개시신호(TSTR1)에 응답하여 로직로우레벨의 제1 마스크신호(MASK1) 및 로직하이레벨의 제1 반전마스크신호(MASK1B)를 생성할 수 있다. 제1 마스크신호생성회로(14)는 파워업 구간이 종료되고, 제1 플래그신호(FLAG1)가 로직하이레벨로 설정되는 경우 로직로우레벨의 제1 마스크신호(MASK1) 및 로직하이레벨의 제1 반전마스크신호(MASK1B)를 생성할 수 있다. 제1 마스크신호생성회로(14)는 제1 교정동작이 종료되어 제1 종료신호(ENDP1)의 로직하이레벨 펄스가 생성되는 경우 로직하이레벨의 제1 마스크신호(MASK1) 및 로직로우레벨의 제1 반전마스크신호(MASK1B)를 생성할 수 있다.
제1 종료펄스입출력회로(15)는 제2 입력드라이버(151), 제2 출력드라이버(152) 및 제2 패드(153)를 포함할 수 있다. 제2 패드(153)는 제4 패드(253)와 연결되어 제1 종료신호(ENDP1)가 출력되거나 제2 종료신호(ENDP2)가 입력될 수 있다. 제2 입력드라이버(151)는 제2 패드(153)를 통해 제2 종료신호(ENDP2)를 입력받아 제1 전송개시신호(TSTR1)를 구동할 수 있다. 제2 출력드라이버(152)는 제1 종료신호(ENDP1)를 입력받아 제2 패드(153)를 구동할 수 있다.
제2 커맨드입출력회로(21)는 제3 패드(211), 제3 입력드라이버(212) 및 제3 출력드라이버(213)를 포함할 수 있다. 제3 패드(211)는 제1 패드(111)와 연결되어 교정커맨드(cal_cmd)를 입력받거나 출력할 수 있다. 제3 입력드라이버(212)는 제2 플래그신호(FLAG2)에 응답하여 제3 패드(211)를 통해 교정커맨드(cal_cmd)를 입력받고, 노드(nd21)를 구동할 수 있다. 제3 출력드라이버(213)는 제2 플래그신호(FLAG2)에 응답하여 노드(nd21)의 신호를 입력받아 제3 패드(211)를 구동할 수 있다. 제2 플래그신호(FLAG2)는 제1 채널(1)에 포함된 노드(nd11)로 교정커맨드(cal_cmd)가 입력되는 경우 로직하이레벨로 설정되어 제3 입력드라이버(212)를 활성화시키고, 제3 출력드라이버(213)를 비활성화시킬 수 있다. 제2 플래그신호(FLAG2)는 노드(nd21)로 교정커맨드(cal_cmd)가 입력되는 경우 로직로우레벨로 설정되어 제3 입력드라이버(212)를 비활성화시키고, 제3 출력드라이버(213)를 활성화시킬 수 있다. 제2 플래그신호(FLAG2)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제2 개시신호생성회로(22)는 제2 반전마스크신호(MASK2B)에 응답하여 노드(nd21)의 신호를 버퍼링하여 제2 개시신호(STR2)로 출력할 수 있다. 제2 반전마스크신호(MASK2B)는 파워업구간이 종료된 시점부터 로직하이레벨로 설정될 수 있다. 제2 반전마스크신호(MASK2B)는 제2 교정동작이 종료되는 시점부터 로직하이레벨에서 로직로우레벨로 천이할 수 있다. 제2 개시신호생성회로(22)는 파워업구간이 종료된 시점부터 노드(nd21)의 신호를 버퍼링하여 제2 개시신호(STR2)로 출력할 수 있다. 제2 반전마스크신호(MASK2B) 및 제2 개시신호(STR2)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제2 교정회로(23)는 제2 개시신호(STR2)에 응답하여 제2 교정동작을 수행할 수 있다. 좀 더 구체적으로, 제2 교정회로(23)는 제2 개시신호(STR2)가 로직하이레벨로 인에이블되는 경우 제2 교정동작을 수행할 수 있다. 제2 교정회로(23)는 제2 교정동작이 종료되는 시점에서 발생되는 펄스를 포함하는 제2 종료신호(ENDP2)를 생성할 수 있다. 제2 교정회로(23)는 제2 전송개시신호(TSTR2)에 응답하여 제2 교정동작을 수행할 수 있다. 좀 더 구체적으로, 제2 교정회로(23)는 제2 전송개시신호(TSTR2)가 로직하이레벨로 인에이블되는 경우 제2 교정동작을 수행할 수 있다. 제2 전송개시신호(TSTR2)는 제1 교정동작이 종료되는 시점에서 발생된 펄스를 포함하는 제1 종료신호(ENDP1)가 제1 종료펄스입출력회로(15) 및 제2 종료펄스입출력회로(25)를 통해 전달되어 생성될 수 있다. 제2 전송개시신호(TSTR2) 및 제2 종료신호(ENDP2)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
제2 마스크신호생성회로(24)는 파워업신호(PWRUP), 제2 플래그신호(FLAG2), 제2 종료신호(ENDP2) 및 제2 전송개시신호(TSTR2)에 응답하여 제2 마스크신호(MASK2) 및 제2 반전마스크신호(MASK2B)를 생성할 수 있다. 제2 마스크신호생성회로(24)는 로직로우레벨로 디스에이블된 제2 전송개시신호(TSTR2)에 응답하여 로직로우레벨의 제2 마스크신호(MASK2) 및 로직하이레벨의 제2 반전마스크신호(MASK2B)를 생성할 수 있다. 제2 마스크신호생성회로(24)는 파워업 구간이 종료되고, 제2 플래그신호(FLAG2)가 로직하이레벨로 설정되는 경우 로직로우레벨의 제2 마스크신호(MASK2) 및 로직하이레벨의 제2 반전마스크신호(MASK2B)를 생성할 수 있다. 제2 마스크신호생성회로(24)는 제2 교정동작이 종료되어 제2 종료신호(ENDP2)의 로직하이레벨 펄스가 생성되는 경우 로직하이레벨의 제2 마스크신호(MASK2) 및 로직로우레벨의 제2 반전마스크신호(MASK2B)를 생성할 수 있다.
제2 종료펄스입출력회로(25)는 제4 입력드라이버(251), 제4 출력드라이버(252) 및 제4 패드(253)를 포함할 수 있다. 제4 패드(253)는 제2 패드(153)와 연결되어 제2 종료신호(ENDP2)가 출력되거나 제1 종료신호(ENDP1)가 입력될 수 있다. 제4 입력드라이버(251)는 제4 패드(253)를 통해 제1 종료신호(ENDP1)를 입력받아 제2 전송개시신호(TSTR2)를 구동할 수 있다. 제4 출력드라이버(252)는 제2 종료신호(ENDP2)를 입력받아 제4 패드(253)를 구동할 수 있다.
도 2를 참고하면 제1 마스크신호생성회로(14)는 제1 구동회로(141), 제2 구동회로(142), 제3 구동회로(143), 래치회로(144) 및 버퍼회로(145)를 포함할 수 있다.
제1 구동회로(141)는 파워업신호(PWRUP) 및 제1 플래그신호(FLAG1)에 응답하여 노드(nd13)를 로직하이레벨로 풀업 구동할 수 있다. 제1 구동회로(141)는 파워업구간에서 로직하이레벨을 갖는 파워업신호(PWRUP)에 의해 노드(nd13)를 구동하는 동작을 중단할 수 있다. 제1 구동회로(141)는 파워업구간이 종료되어 파워업신호(PWRUP)가 로직로우레벨을 갖는 상태에서 제2 채널(2)로 교정커맨드(cal_cmd)가 입력되어 제1 플래그신호(FLAG1)가 로직하이레벨인 경우 노드(nd13)를 로직하이레벨로 구동할 수 있다.
제2 구동회로(142)는 파워업신호(PWRUP) 및 제1 플래그신호(FLAG1)에 응답하여 노드(nd13)를 로직로우레벨로 풀다운 구동할 수 있다. 제2 구동회로(142)는 파워업구간에서 로직하이레벨을 갖는 파워업신호(PWRUP)에 의해 노드(nd13)를 구동하는 동작을 중단할 수 있다. 제2 구동회로(142)는 파워업구간이 종료되어 파워업신호(PWRUP)가 로직로우레벨을 갖는 상태에서 제1 채널(1)로 교정커맨드(cal_cmd)가 입력되어 제1 플래그신호(FLAG1)가 로직로우레벨인 경우 노드(nd13)를 로직로우레벨로 구동할 수 있다.
제3 구동회로(143)는 제1 전송개시신호(TSTR1) 및 제1 종료신호(ENDP1)에 응답하여 노드(nd13)를 구동할 수 있다. 제3 구동회로(143)는 제1 전송개시신호(TSTR1)가 로직로우레벨인 경우 노드(nd13)를 로직하이레벨로 풀업 구동할 수 있다. 제3 구동회로(143)는 제1 종료신호(ENDP1)가 로직하이레벨인 경우 노드(nd13)를 로직로우레벨로 풀다운 구동할 수 있다.
래치회로(144)는 노드(nd13)의 신호를 래치할 수 있다. 래치회로(144)는 노드(nd13)의 신호를 래치하여 제1 마스크신호(MASK1)를 생성할 수 있다. 버퍼회로(145)는 제1 마스크신호(MASK1)를 반전버퍼링하여 제1 반전마스크신호(MASK1B)를 생성할 수 있다.
도 3을 참고하면 제2 마스크신호생성회로(24)는 제1 구동회로(241), 제2 구동회로(242), 제3 구동회로(243), 래치회로(244) 및 버퍼회로(245)를 포함할 수 있다.
제1 구동회로(241)는 파워업신호(PWRUP) 및 제2 플래그신호(FLAG2)에 응답하여 노드(nd23)를 로직하이레벨로 풀업 구동할 수 있다. 제1 구동회로(241)는 파워업구간에서 로직하이레벨을 갖는 파워업신호(PWRUP)에 의해 노드(nd23)를 구동하는 동작을 중단할 수 있다. 제1 구동회로(241)는 파워업구간이 종료되어 파워업신호(PWRUP)가 로직로우레벨을 갖는 상태에서 제1 채널(1)로 교정커맨드(cal_cmd)가 입력되어 제2 플래그신호(FLAG2)가 로직하이레벨인 경우 노드(nd23)를 로직하이레벨로 구동할 수 있다.
제2 구동회로(242)는 파워업신호(PWRUP) 및 제2 플래그신호(FLAG2)에 응답하여 노드(nd23)를 로직로우레벨로 풀다운 구동할 수 있다. 제2 구동회로(242)는 파워업구간에서 로직하이레벨을 갖는 파워업신호(PWRUP)에 의해 노드(nd23)를 구동하는 동작을 중단할 수 있다. 제2 구동회로(242)는 파워업구간이 종료되어 파워업신호(PWRUP)가 로직로우레벨을 갖는 상태에서 제2 채널(2)로 교정커맨드(cal_cmd)가 입력되어 제2 플래그신호(FLAG2)가 로직로우레벨인 경우 노드(nd23)를 로직로우레벨로 구동할 수 있다.
제3 구동회로(243)는 제2 전송개시신호(TSTR2) 및 제2 종료신호(ENDP2)에 응답하여 노드(nd23)를 구동할 수 있다. 제3 구동회로(243)는 제2 전송개시신호(TSTR2)가 로직로우레벨인 경우 노드(nd23)를 로직하이레벨로 풀업 구동할 수 있다. 제3 구동회로(243)는 제2 종료신호(ENDP2)가 로직하이레벨인 경우 노드(nd23)를 로직로우레벨로 풀다운 구동할 수 있다.
래치회로(244)는 노드(nd23)의 신호를 래치할 수 있다. 래치회로(244)는 노드(nd23)의 신호를 래치하여 제2 마스크신호(MASK2)를 생성할 수 있다. 버퍼회로(245)는 제2 마스크신호(MASK2)를 반전버퍼링하여 제2 반전마스크신호(MASK2B)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 제2 채널(2)에 포함된 노드(nd21)로 교정커맨드(cal_cmd)가 입력되는 경우와 제1 채널(1)에 포함된 노드(nd11)로 교정커맨드(cal_cmd)가 입력되는 경우를 나누어 도 4 및 도 5를 참고하여 살펴보면 다음과 같다.
도 4에 도시된 바와 같이, 제2 채널(2)에 포함된 노드(nd21)로 로직하이레벨 펄스를 포함하는 교정커맨드(cal_cmd)가 입력되면 제1 플래그신호(FLAG1)가 로직하이레벨로 인에이블된다. 제1 플래그신호(FLAG1)에 의해 교정커맨드(cal_cmd)가 제1 채널(1)로 전달되고, 제1 반전마스크신호(MASK1B)는 로직로우레벨에서 로직하이레벨로 천이한다. 제1 반전마스크신호(MASK1B)가 로직하이레벨로 천이하면 제2 채널(2)에서 입력된 교정커맨드(cal_cmd)가 버퍼링되어 제1 개시신호(STR1)를 로직로우레벨에서 로직하이레벨로 천이시킨다. 로직하이레벨의 제1 개시신호(STR1)에 의해 제1 교정동작이 수행된다. 제1 교정동작은 제1 동작구간(TCAL1)동안 수행되고, 제1 동작구간(TCAL1)이 종료되는 시점에 동기하여 제1 종료신호(ENDP1)의 로직하이레벨 펄스가 발생된다. 제1 종료신호(ENDP1)의 로직하이레벨 펄스는 제1 반전마스크신호(MASKB1)를 로직하이레벨에서 로직로우레벨로 천이시킨다. 제1 종료신호(ENDP1)의 로직하이레벨 펄스는 제2 채널(2)로 전달되어 제2 전송개시신호(TSTR2)를 로직로우레벨에서 로직하이레벨로 천이시킨다. 로직하이레벨의 제2 전송개시신호(TSTR2)에 의해 제2 교정동작이 수행된다. 제2 교정동작은 제2 동작구간(TCAL2)동안 수행되고, 제2 동작구간(TCAL2)이 종료되는 시점에 동기하여 제2 종료신호(ENDP2)의 로직하이레벨 펄스가 발생된다.
도 5에 도시된 바와 같이, 제1 채널(1)에 포함된 노드(nd11)로 로직하이레벨 펄스를 포함하는 교정커맨드(cal_cmd)가 입력되면 제2 플래그신호(FLAG2)가 로직하이레벨로 인에이블된다. 제2 플래그신호(FLAG2)에 의해 교정커맨드(cal_cmd)가 제2 채널(2)로 전달되고, 제2 반전마스크신호(MASK2B)는 로직로우레벨에서 로직하이레벨로 천이한다. 제2 반전마스크신호(MASK2B)가 로직하이레벨이면 제1 채널(1)에서 입력된 교정커맨드(cal_cmd)가 버퍼링되어 제2 개시신호(STR2)를 로직로우레벨에서 로직하이레벨로 천이시킨다. 로직하이레벨의 제2 개시신호(STR2)에 의해 제2 교정동작이 수행된다. 제2 교정동작은 제2 동작구간(TCAL2)동안 수행되고, 제2 동작구간(TCAL2)이 종료되는 시점에 동기하여 제2 종료신호(ENDP2)의 로직하이레벨 펄스가 발생된다. 제2 종료신호(ENDP2)의 로직하이레벨 펄스는 제2 반전마스크신호(MASKB2)를 로직하이레벨에서 로직로우레벨로 천이시킨다. 제2 종료신호(ENDP2)의 로직하이레벨 펄스는 제1 채널(1)로 전달되어 제1 전송개시신호(TSTR1)를 로직로우레벨에서 로직하이레벨로 천이시킨다. 로직하이레벨의 제1 전송개시신호(TSTR1)에 의해 제1 교정동작이 수행된다. 제1 교정동작은 제1 동작구간(TCAL1)동안 수행되고, 제1 동작구간(TCAL1)이 종료되는 시점에 동기하여 제1 종료신호(ENDP1)의 로직하이레벨 펄스가 발생된다.
이상 살펴본 본 실시예에 따른 반도체장치는 제1 채널(1)과 제2 채널(2)이 상호 교정커맨드와 종료신호를 공유하여 임피던스 교정동작을 순차적으로 수행한다. 따라서, 제1 채널(1)과 제2 채널(2) 별로 교정커맨드 및 종료신호 등의 제어신호를 입력받을 필요가 없어 패드 수를 감소시킬 수 있다. 또한, 제1 채널(1)과 제2 채널(2)에 대한 임피던스 교정동작이 순차적으로 수행됨으로써, 제1 채널(1)과 제2 채널(2)에 대한 임피던스 교정동작이 동시에 수행되어 발생될 수 있는 오동작을 방지할 수 있다.
앞서, 도 1 내지 도 5에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DQ)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 제1 채널 2: 제2 채널
11: 제1 커맨드입출력회로 12: 제1 개시신호생성회로
13: 제1 교정회로 14: 제1 마스크신호생성회로
15: 제1 종료펄스입출력회로 21: 제2 커맨드입출력회로
22: 제2 개시신호생성회로 23: 제2 교정회로
24: 제2 마스크신호생성회로 25: 제2 종료펄스입출력회로
111: 제1 패드 112: 제1 입력드라이버
113: 제1 출력드라이버 151: 제2 입력드라이버
152: 제2 출력드라이버 153: 제2 패드
211: 제3 패드 212: 제3 입력드라이버
213: 제3 출력드라이버 251: 제4 입력드라이버
252: 제4 출력드라이버 253: 제4 패드
141: 제1 구동회로 142: 제2 구동회로
143: 제3 구동회로 144: 래치회로
145: 버퍼회로

Claims (20)

  1. 플래그신호에 응답하여 제1 노드를 구동하고, 마스크신호에 응답하여 상기 제1 노드의 신호로부터 개시신호를 생성하여 제1 교정동작을 수행하며, 상기 제1 교정동작 종료 후 종료신호를 생성하여 출력하는 제1 채널; 및
    상기 종료신호로부터 전송개시신호를 생성하여 제2 교정동작을 수행하는 제2 채널을 포함하되, 상기 플래그신호는 상기 제2 채널에 포함된 제2 노드로 교정커맨드가 입력되는 경우 제1 레벨로 설정되고, 상기 제1 노드로 상기 교정커맨드가 입력되는 경우 제2 레벨로 설정되는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 채널은 상기 플래그신호가 상기 제1 레벨로 설정되는 경우 상기 제2 노드로 입력된 상기 교정커맨드를 입력받아 상기 제1 노드를 구동하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 교정동작은 상기 제1 채널에 포함된 온다이 터미네이션 회로의 임피던스를 교정하는 동작인 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 채널은
    교정커맨드가 입력되는 상기 제2 노드의 신호에 응답하여 제1 패드를 구동하는 출력드라이버를 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 제1 채널은
    상기 제1 패드와 연결된 제2 패드의 신호에 응답하여 상기 제1 노드를 구동하는 입력드라이버를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제1 채널은
    상기 제1 노드의 신호와 상기 마스크신호에 응답하여 상기 개시신호를 생성하는 개시신호생성회로를 더 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 채널은
    상기 마스크신호에 응답하여 상기 종료신호를 입력받아 제1 패드를 구동하는 출력드라이버를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 제2 채널은
    상기 제1 패드와 연결된 제2 패드의 신호에 응답하여 상기 전송개시신호를 구동하는 입력드라이버를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 채널은
    파워업구간 종료 후 상기 플래그신호 및 상기 종료신호에 응답하여 구동되는 상기 마스크신호를 생성하는 마스크신호생성회로를 포함하는 반도체장치.
  10. 제1 채널에 포함되고, 제1 플래그신호에 응답하여 제1 패드의 신호에 의해 제1 노드를 구동하거나 상기 제1 노드의 신호에 의해 상기 제1 패드를 구동하는 제1 커맨드입출력회로;
    상기 제1 채널에 포함되고, 제1 마스크신호에 응답하여 상기 제1 노드의 신호를 버퍼링하여 제1 교정동작을 위한 제1 개시신호를 생성하는 제1 개시신호생성회로; 및
    상기 제1 채널에 포함되고, 상기 제1 교정동작 종료 후 생성되는 제1 종료신호에 응답하여 제2 패드를 구동하거나 상기 제2 패드의 신호에 응답하여 상기 제1 교정동작을 위한 제1 전송개시신호를 구동하는 제1 종료펄스입출력회로를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 플래그신호는 제2 채널에 포함된 제2 노드로 교정커맨드가 입력되는 경우 제1 레벨로 설정되고, 상기 제1 노드로 상기 교정커맨드가 입력되는 경우 제2 레벨로 설정되는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제1 커맨드입출력회로는
    상기 제1 플래그신호가 상기 제1 레벨인 경우 상기 제1 패드의 신호에 응답하여 상기 제1 노드를 구동하는 입력드라이버; 및
    상기 제1 플래그신호가 상기 제2 레벨인 경우 상기 제1 노드의 신호에 응답하여 상기 제1 패드를 구동하는 출력드라이버를 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 종료펄스입출력회로는
    상기 제1 마스크신호에 응답하여 상기 제1 종료신호에 의해 상기 제2 패드를 구동하는 출력드라이버; 및
    상기 제1 마스크신호에 응답하여 상기 제2 패드의 신호에 의해 상기 제1 전송개시신호를 구동하는 입력드라이버를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 채널에 포함되고, 파워업구간 종료 후 상기 제1 플래그신호, 상기 제1 종료신호 및 상기 제1 전송개시신호에 응답하여 구동되는 상기 제1 마스크신호를 생성하는 제1 마스크신호생성회로를 더 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제1 마스크신호생성회로는
    파워업신호 및 상기 제1 플래그신호에 응답하여 내부노드를 제1 레벨로 구동하는 제1 구동회로; 및
    상기 파워업신호 및 상기 제1 플래그신호에 응답하여 상기 내부노드를 제2 레벨로 구동하는 제2 구동회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제1 마스크신호생성회로는
    상기 제1 전송개시신호 및 상기 제1 종료신호에 응답하여 상기 내부노드를 구동하는 제3 구동회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    제2 채널에 포함되고, 제2 플래그신호에 응답하여 제3 패드의 신호에 의해 제2 노드를 구동하거나 상기 제2 노드의 신호에 의해 상기 제3 패드를 구동하는 제2 커맨드입출력회로를 더 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    제2 채널에 포함되고, 제2 마스크신호에 응답하여 제2 노드의 신호를 버퍼링하여 제2 교정동작을 위한 제2 개시신호를 생성하는 제2 개시신호생성회로를 더 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    제2 채널에 포함되고, 제2 교정동작 종료 후 생성되는 제2 종료신호에 응답하여 제3 패드를 구동하거나 상기 제3 패드의 신호에 응답하여 상기 제2 교정동작을 위한 제2 전송개시신호를 구동하는 제2 종료펄스입출력회로를 더 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    제2 채널에 포함되고, 파워업구간 종료 후 제2 플래그신호, 제2 종료신호 및 제2 전송개시신호에 응답하여 구동되는 제2 마스크신호를 생성하는 제2 마스크신호생성회로를 더 포함하는 반도체장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102401182B1 (ko) 2018-01-19 2022-05-24 삼성전자주식회사 메모리 장치 및 메모리 패키지
CN111933205B (zh) * 2020-08-04 2023-02-24 西安紫光国芯半导体有限公司 Zq校准器、zq校准方法以及多通道存储器
KR20230018773A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140056086A1 (en) 2009-10-09 2014-02-27 Elpida Memory, Inc. Semiconductor memory device, method of adjusting the same and information processing system including the same
US20150340069A1 (en) 2014-05-21 2015-11-26 Micron Technology, Inc. Device having multiple channels with calibration circuit shared by multiple channels
US20160012879A1 (en) 2014-07-09 2016-01-14 Yoon-Joo EOM Multi channel semiconductor device having multi dies and operation method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492853B1 (en) * 2001-12-13 2002-12-10 Cypress Semiconductor Corp. Master/slave method for a ZQ-circuitry in multiple die devices
JP4205744B2 (ja) * 2006-08-29 2009-01-07 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法
US7408379B2 (en) * 2006-12-18 2008-08-05 Samsung Electronics Co., Ltd. Impedance calibration circuit and semiconductor device including the same
KR100808598B1 (ko) * 2006-12-27 2008-03-03 주식회사 하이닉스반도체 데이타 출력 드라이버
KR101046242B1 (ko) 2009-06-30 2011-07-04 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
US8692574B2 (en) * 2009-10-01 2014-04-08 Rambus Inc. Methods and systems for reducing supply and termination noise

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140056086A1 (en) 2009-10-09 2014-02-27 Elpida Memory, Inc. Semiconductor memory device, method of adjusting the same and information processing system including the same
US20150340069A1 (en) 2014-05-21 2015-11-26 Micron Technology, Inc. Device having multiple channels with calibration circuit shared by multiple channels
US20160012879A1 (en) 2014-07-09 2016-01-14 Yoon-Joo EOM Multi channel semiconductor device having multi dies and operation method thereof

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