JP2011071231A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】トランジスタの耐圧を高く保ちつつ、素子分離能力の低下を防ぐ。
【解決手段】基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２内部を埋め込むように形成されたゲート電極１２２を含むトランジスタにおいて、ソース領域１１２およびドレイン領域１１３の下方には、それぞれ第１のオフセット領域１０６および第２のオフセット領域１０７が形成される。ここで、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成されるとともに、トレンチ１６２端部の下方にも形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造の半導体装置が記載されている。また、特許文献３（特開２００７−５５６８号公報）には、半導体基板上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域を形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜およびゲート電極を配置した半導体装置が記載されている。また、このような凹凸を形成した場合、凸部の寸法を小さくすると、トランジスタ動作時に空乏層が凸部全体を覆う完全空乏化が実現し、短チャネル効果、サブスレッショルド係数が改善できる(特許文献４(特開２００５−０８５９６０号公報))。このような完全空乏化により閾値の基板電位依存性が小さくなることをメリットとして適切な回路構成に利用することもできる。
特許文献５（特開２００９−５４９９９号公報）には、第１導電型半導体基板に形成された、ゲート幅方向に断続的に深さが変化するトレンチ構造と、ゲート絶縁膜を介して前記トレンチ構造が定めるトレンチ部の内部およびプレーナー部の上面に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型のソース領域と、前記ゲート電極の他方の側に形成された第２導電型のドレイン領域を備えた半導体装置が記載されている。ここで、前記ソース領域と前記ドレイン領域のうち、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有する構成となっている。これにより、ゲート電極の凹部上面に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる、と記載されている。
また、特許文献６（特開２００８−１９２９８５号公報）には、ゲート幅方向にウェルに凹凸を設けるためのトレンチ部が形成されており、絶縁膜を介して、トレンチ部の内部及び上面部にゲート電極が形成された構成が記載されている。ゲート電極のゲート長方向の一方の側にはソース領域が形成されており、他方の側にはドレイン領域が形成されている。ソース領域およびドレイン領域は、何れも、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。このように、ソース領域とドレイン領域を深く形成することにより、ゲート電極の部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる、と記載されている。
特開平１１−１０３０５８号公報 特開昭５１−１４７２６９号公報 特開２００７−５５６８号公報 特開２００５−０８５９６０号公報 特開２００９−５４９９９号公報 特開２００８−１９２９８５号公報
しかし、特許文献５に記載された構成では、高濃度のｎ型のソース領域およびドレイン領域が反対導電型のｐ型ウェルと直接接している。このような構成とすると、耐圧を確保するのが困難となる。たとえば、２０Ｖ以上程度の高い耐圧を確保するためには、高濃度のソース領域およびドレイン領域とチャネル領域との間には、オフセット領域またはＤＤＤ（Deeply Doped Drain）領域等と呼ばれる、ソース領域やドレイン領域よりも不純物濃度が低い低濃度領域を設けることが好ましい。
一方、低濃度領域を設けた場合、低濃度領域が素子分離絶縁膜よりも深く形成されると、素子分離絶縁膜の下方の半導体領域を通じた導通が生じやすくなり、素子分離能力が低下するという問題が生じる。
従来、以上のような高い耐圧を確保するとともに、素子分離能力が低下を防ぐという両方の特性を満たすことができていなかった。
本発明によれば、
基板と、
前記基板の一面に形成された素子分離絶縁膜と、
前記基板の前記一面の前記素子分離絶縁膜で囲まれた素子形成領域に形成されたトランジスタと、
を含み、
前記トランジスタは、
前記基板の前記一面に形成された第１導電型のソース領域およびドレイン領域と、
前記基板の前記一面の前記ソース領域および前記ドレイン領域の間に形成された第２導電型のチャネル領域と、
前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
前記トレンチの内部を埋め込むように前記基板の前記一面上に形成されたゲート電極と、
ゲート長方向において、前記素子分離絶縁膜から前記トレンチ端部に到る領域において前記ソース領域の下方全面に形成され、前記ソース領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第１の低濃度領域と、
ゲート長方向において、前記素子分離絶縁膜から前記トレンチ端部に到る領域において前記ドレイン領域の下方全面に形成され、前記ドレイン領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２の低濃度領域と、
を含み、
前記第１の低濃度領域および前記第２の低濃度領域は、それぞれ、前記素子分離絶縁膜と接する領域における下端が前記素子分離絶縁膜の下端よりも上方に位置するように形成されるとともに、前記トレンチ端部の下方にも形成された半導体装置が提供される。
本発明によれば、
一面に素子分離絶縁膜および当該素子分離絶縁膜で囲まれた素子形成領域が形成された基板のチャネル領域にゲート幅方向に断続的に深さが変化するようにトレンチが形成された半導体装置の製造方法であって、
前記素子形成領域の前記一面に、第２導電型の不純物イオンを注入して前記チャネル領域を形成する工程と、
ゲート長方向において、前記一面の前記素子分離絶縁膜から前記トレンチ端部に到る領域に第１導電型の不純物イオンを注入して、第１導電型の第１の低濃度領域および第２の低濃度領域を形成する工程と、
前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記一面の前記チャネル領域の両側方に前記第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
によりトランジスタを形成する工程を含み、
前記第１の低濃度領域および第２の低濃度領域を形成する工程において、前記第１の低濃度領域および前記第２の低濃度領域が、それぞれ、前記ソース領域および前記ドレイン領域の下方全面に形成され、それぞれ、前記素子分離絶縁膜と接する領域における下端が前記素子分離絶縁膜の下端よりも上方に位置するとともに、前記トレンチ端部の下方にも形成されるようにする半導体装置の製造方法が提供される。
このような構成により、ドレイン領域およびソース領域と、チャネル領域との間には、それぞれドレイン領域およびソース領域と同導電型の低濃度領域が形成されるので、トランジスタの耐圧を高くすることができる。また、低濃度領域が素子分離絶縁膜と接する領域において、低濃度領域の下端の位置が素子分離絶縁膜の下端の位置よりも上方に存在する。そのため、たとえば素子分離絶縁膜の分離幅を大きくする等の変更を行うことなく、素子分離能力の低下を防ぐことができる。これにより、チップサイズの増加も防ぐことができる。
さらに、ゲート長方向において、素子分離絶縁膜からゲート電極が形成されるトレンチ端部の下方にわたって低濃度領域が形成される。ここで、トレンチ端部とは、ゲート長方向においてトレンチがソース領域およびドレイン領域とそれぞれ対向する端面から中央にかけての所定の範囲の領域とすることができる。つまり、ここでは、トレンチの側方、トレンチ底部の角部、さらにトレンチ底部の所定の範囲にかけて低濃度領域が形成され、トレンチ底部の角部が低濃度領域で覆われている。このような構成により、トランジスタの駆動能力を高く保つこともできる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
トランジスタの耐圧を高く保ちつつ、素子分離能力の低下を防ぐことができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の途中段階の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の途中段階の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の途中段階の他の例を示す平面図である。 図１３のＤ−Ｄ’断面に対応する断面図である。 本発明の実施の形態における半導体装置の他の例を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。図２は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図２のＡ−Ａ’断面図、図１（ｂ）は、図２のＣ−Ｃ’断面図、図１（ｃ）は、図２のＢ−Ｂ’断面図である。なお、構成をわかりやすくするために、図２では、各領域を線のみで示している。また、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。基板１０２の一面には、素子分離絶縁膜１１０が形成されている。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。
また、基板１０２一面の素子分離絶縁膜１１０で分離された素子形成領域には、第２導電型（ｐ型）の不純物拡散領域であるウェル１０４と、第１導電型（ｎ型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、第１導電型（ｎ型）の不純物拡散領域である第１のオフセット領域１０６（第１の低濃度領域）および第２のオフセット領域１０７（第２の低濃度領域）とが形成されている。第１のオフセット領域１０６、第２のオフセット領域１０７、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されている。ウェル１０４のうち、ソース領域１１２およびドレイン領域１１３の間に設けられ、第１のオフセット領域１０６および第２のオフセット領域１０７で規定された領域がチャネル領域１０８となる。なお、図１においても、構成をわかりやすくするために、ウェル１０４を線のみ（破線）で示している。
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２と、トレンチ１６２の内部を埋め込むように形成されたゲート電極１２２と、ゲート電極１２２と基板１０２との間に形成されたゲート絶縁膜１２０と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
本実施の形態において、第１のオフセット領域１０６は、素子分離絶縁膜１１０に接するとともに、ゲート長方向において、素子分離絶縁膜１１０からトレンチ１６２端部に到る領域において、ソース領域１１２の下方全面に形成される。また、第２のオフセット領域１０７は、素子分離絶縁膜１１０に接するとともに、ゲート長方向において、素子分離絶縁膜１１０からトレンチ１６２端部に到る領域において、ドレイン領域１１３の下方全面に形成される。第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、ソース領域１１２およびドレイン領域１１３よりも第１導電型の不純物濃度が低い。ここで、トレンチ１６２端部とは、ゲート長方向においてトレンチがソース領域１１２およびドレイン領域１１３とそれぞれ対向する端面から中央にかけての所定の範囲の領域とすることができる。つまり、ここでは、トレンチ１６２の側方、トレンチ１６２底部の角部、さらにトレンチ１６２底部の所定の範囲にかけて低濃度領域である第１のオフセット領域１０６および第２のオフセット領域１０７が形成され、トレンチ１６２底部の角部が第１のオフセット領域１０６および第２のオフセット領域１０７で覆われている。このような構成により、トランジスタの駆動能力を高く保つこともできる。
ここで、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成される。さらに、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する部分の深さよりも、トレンチ１６２と接する部分およびトレンチ１６２端部の下方における深さが深く形成される。つまり、断面視において、第１のオフセット領域１０６および第２のオフセット領域１０７にはそれぞれ、トレンチ１６２に近い側が深く、素子分離絶縁膜１１０に近い側が浅くなるような段差が設けられた構成とすることができる。
本実施の形態において、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。また、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。ここでは、トレンチ１６２の深さが素子分離絶縁膜１１０の深さよりも浅い図を示しているが、逆でもよい。このような構成により、トランジスタの耐圧および駆動能力を適切に保ちつつ、素子分離能力の低下を防ぐことができる。
また、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。ソース領域１１２と第１のオフセット領域１０６、ドレイン領域１１３と第２のオフセット領域１０７との境界は、たとえば第１導電型の不純物濃度が１×１０１８ａｔｏｍｓ／ｃｍ３である箇所とすることができる。ここで、ソース領域１１２およびドレイン領域１１３の深さは、たとえば１００〜２００ｎｍ程度とすることができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図３から図８は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図２のＡ−Ａ’断面、およびＢ−Ｂ’断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図３（ａ））。つづいて、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７を形成する。本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、２回のイオン注入により形成することができる。
まず、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域全体が開口したレジスト膜１５８を形成する。図９は、このときの状態を示す平面図である。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入して第１のオフセット領域１０６および第２のオフセット領域１０７を形成する（図３（ｂ））。ここで、イオン注入は、鉛直方向に行うことができる。この後、レジスト膜１５８を除去する。
次いで、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域のうち、トレンチ１６２の端部と重なる領域が開口したレジスト膜１５９を形成する。図１０は、このときの状態を示す平面図である。このとき、図中縦方向のゲート幅方向においても、レジスト膜１５９の開口は、素子分離絶縁膜１１０と接しないように形成されている。次いで、レジスト膜１５９をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入する（図４（ａ）））。この工程では、図４（ａ）において破線で囲った領域をターゲットとしてイオン注入を行う。つまり、図３（ｂ）に示したイオン注入よりも、深い位置をターゲットとしたイオン注入を行う。この後、レジスト膜１５９を除去する。なお、図３（ｂ）に示したイオン注入と図４（ａ）に示したイオン注入の手順は、いずれを先にしてもよい。なお、第１のオフセット領域１０６および第２のオフセット領域１０７を構成する不純物イオンは、イオン注入後の熱処理等の拡散工程で拡散される。
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ３から１Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図４（ｂ））。その後、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図５（ａ））。この後、レジスト膜１７０を除去する。他の方法として、レジスト膜１７０をマスクとして開口１７２内の熱酸化膜１６０を除去した後、レジスト１７０を除去し、残った熱酸化膜１６０をマスクとしてトレンチ１６２を形成してもよい。
次いで、熱酸化膜１６０を希釈フッ酸等で一端除去した後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図５（ｂ））。この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図６（ａ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図６（ｂ）、図７（ａ））。
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図７（ｂ））。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する（図８）。本実施の形態において、ソース領域１１２およびドレイン領域１１３は、それぞれ、第１のオフセット領域１０６および第２のオフセット領域１０７とは異なるイオン注入工程で製造されている。これにより、第１のオフセット領域１０６および第２のオフセット領域１０７を所望の形状に制御することができ、トランジスタの耐圧を所望の高い値に維持することができる。
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
以上の手順により、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する部分の深さよりも、トレンチ１６２と接する部分およびトレンチ１６２端部の下方における深さが深く形成される。そのため、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれトレンチ１６２底部の当該トレンチ角部を覆い、ソース領域１１２およびドレイン領域１１３の下方全面に形成された構成とすることができる。また、ここで、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成することができる。
次に、半導体装置１００の製造手順の他の例を説明する。
ここでは、半導体装置１００を製造する手順が図１、図３から図１０を参照して説明した例と異なる。図１１および図１２は、本例における半導体装置１００の製造手順を示す工程断面図である。以下、主に異なる点について説明する。ここでは、トレンチ１６２を形成した後に第１のオフセット領域１０６および第２のオフセット領域１０７を形成するためのイオン注入を行う点で、以上で説明した例と異なる。
まず、図３（ａ）を参照して説明した手順と同様に基板１０２に素子分離絶縁膜１１０を形成する。つづいて、この段階では第１のオフセット領域１０６および第２のオフセット領域１０７を形成せず、上述した手順と同様に、ウェル１０４を形成する。次いで、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。その後、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図１１（ａ））。
つづいて、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図１１（ｂ））。この後、レジスト膜１７０を除去する。
つづいて、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域全体が開口したレジスト膜１８０を形成する。図１３は、このときの状態を示す平面図である。レジスト膜１８０の開口パターンは、図９に示したレジスト膜１５８の開口パターンと同様とすることができる。
次いで、レジスト膜１８０をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入して第１のオフセット領域１０６および第２のオフセット領域１０７を形成する（図１２（ａ））。ここで、イオン注入は、鉛直方向に行うことができる。また、本例では、一度のイオン注入で第１のオフセット領域１０６および第２のオフセット領域１０７を形成することができる。図１４（ａ）は、イオン注入後の図１３のＤ−Ｄ’断面図である。この後、レジスト膜１８０を除去する。
つづいて、基板１０２の全面を熱処理する。ここで、熱処理は、基板１０２の一面にゲート絶縁膜１２０を形成するためのものとすることもでき、ゲート絶縁膜１２０とは異なる熱酸化膜を形成するためのものとすることもでき、また熱酸化膜を形成するのではなく、たとえば、窒素雰囲気中での熱処理とすることもできる。なお、ゲート絶縁膜１２０とは異なる熱酸化膜を形成した場合、この熱酸化膜を除去した後にゲート絶縁膜１２０を形成することができる。このような熱処理により、不純物イオンが拡散し、図１３のＤ−Ｄ’断面において、図１４（ｂ）に示すように、トレンチ１６２下に第２のオフセット領域１０７が形成される。同様に、ソース領域１１２側の第１のオフセット領域１０６においても、トレンチ１６２下に第１のオフセット領域１０６が形成される（図１２（ｂ））。これにより、ゲート幅方向において、デバイス動作上で一様とみなせる不純物分布状態とすることができる。このように、トレンチ１６２を形成した後のイオン注入を行う手順によれば、トレンチ１６２端部では、不純物イオンが深く注入されるとともに、素子分離絶縁膜１１０と隣接する領域では不純物イオンが浅く注入されるようにすることができるので、一度のイオン注入で第１のオフセット領域１０６および第２のオフセット領域１０７を形成することができる。
以上の手順によっても、図１、図３から図１０を参照して説明した例と同様の構成の半導体装置１００を得ることができる。
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態において、ソース領域１１２およびドレイン領域１１３と、チャネル領域１０８との間には、それぞれソース領域１１２およびドレイン領域１１３と同導電型の低濃度の第１のオフセット領域１０６および第２のオフセット領域１０７が形成されるので、トランジスタの耐圧を高くすることができる。また、第１のオフセット領域１０６および第２のオフセット領域１０７が素子分離絶縁膜１１０と接する領域において、第１のオフセット領域１０６および第２のオフセット領域１０７の下端の位置が素子分離絶縁膜１１０の下端の位置よりも上方に存在する。そのため、たとえば素子分離絶縁膜１１０の分離幅を大きくする等の変更を行うことなく、素子分離能力の低下を防ぐことができる。これにより、チップサイズの増加も防ぐことができる。
さらに、ゲート電極１２２が形成されるトレンチ１６２の側方および底部の角部にわたって第１のオフセット領域１０６および第２のオフセット領域１０７が形成されるので、トランジスタの駆動能力を高く保つこともできる。
また、トレンチ１６２の深さを深くすることにより、チャネル幅を増大させることができ、トランジスタ能力を向上させることができる。しかし、トレンチ１６２を深く形成するとともに、トレンチ１６２底部の角部の下方にまで第１のオフセット領域１０６および第２のオフセット領域１０７を形成しようとすると、第１のオフセット領域１０６および第２のオフセット領域１０７の深さが深くなる。本実施の形態においては、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する部分の深さよりも、トレンチ１６２と接する部分およびトレンチ１６２端部の下方における深さが深く形成されている。そのため、トレンチ１６２の深さを深くするとともに、トレンチ１６２と接する部分の第１のオフセット領域１０６および第２のオフセット領域１０７の深さを深くしても、これらがそれぞれ素子分離絶縁膜１１０と接する領域においては、深さを浅くして、素子分離絶縁膜１１０の下端よりも上方に位置するようにすることができ、素子分離能力を確保したままトランジスタ能力を向上させることが可能となる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、第１のオフセット領域１０６および第２のオフセット領域１０７が素子分離絶縁膜１１０と接する領域とトレンチ１６２と接する領域とで深さが異なる例を示した。しかし、トレンチ１６２の深さを素子分離絶縁膜１１０の下端よりも浅くした構成の場合、第１のオフセット領域１０６および第２のオフセット領域１０７を全領域にわたって等しい深さとすることもできる。このような構成を図１５に示す。図１５（ａ）は、図２のＡ−Ａ’断面図、図１５（ｂ）は、図２のＣ−Ｃ’断面図、図１５（ｃ）は、図２のＢ−Ｂ’断面図に対応する。このような構成としても、第１のオフセット領域１０６および第２のオフセット領域１０７が、それぞれトレンチ１６２底部の当該トレンチ角部を覆い、ソース領域１１２およびドレイン領域１１３の下方全面に形成された構成とすることができる。また、ここで、第１のオフセット領域１０６および第２のオフセット領域１０７が、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成することができる。これにより、トランジスタの耐圧を高く保ちつつ、素子分離能力の低下を防ぐことができる。
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０６ 第１のオフセット領域
１０７ 第２のオフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１５９ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１７０ レジスト膜
１７２ 開口
１８０ レジスト膜

Claims (7)

  1. 基板と、
    前記基板の一面に形成された素子分離絶縁膜と、
    前記基板の前記一面の前記素子分離絶縁膜で囲まれた素子形成領域に形成されたトランジスタと、
    を含み、
    前記トランジスタは、
    前記基板の前記一面に形成された第１導電型のソース領域およびドレイン領域と、
    前記基板の前記一面の前記ソース領域および前記ドレイン領域の間に形成された第２導電型のチャネル領域と、
    前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
    前記トレンチの内部を埋め込むように前記基板の前記一面上に形成されたゲート電極と、
    ゲート長方向において、前記素子分離絶縁膜から前記トレンチ端部に到る領域において前記ソース領域の下方全面に形成され、前記ソース領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第１の低濃度領域と、
    ゲート長方向において、前記素子分離絶縁膜から前記トレンチ端部に到る領域において前記ドレイン領域の下方全面に形成され、前記ドレイン領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２の低濃度領域と、
    を含み、
    前記第１の低濃度領域および前記第２の低濃度領域は、それぞれ、前記素子分離絶縁膜と接する領域における下端が前記素子分離絶縁膜の下端よりも上方に位置するように形成されるとともに、前記トレンチ端部の下方にも形成された半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の低濃度領域および前記第２の低濃度領域は、それぞれ、前記トレンチ端部における下端が、前記素子分離絶縁膜と接する領域における下端よりも下方に位置する半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ソース領域および前記ドレイン領域は、それぞれ、前記第１の低濃度領域および前記第２の低濃度領域とは異なるイオン注入工程で製造された半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記基板の一面上に形成され、前記ソース領域と接して設けられた第１のコンタクトと、
    前記基板の一面上に形成され、前記ドレイン領域と接して設けられた第２のコンタクトと、
    をさらに含む半導体装置。
  5. 一面に素子分離絶縁膜および当該素子分離絶縁膜で囲まれた素子形成領域が形成された基板のチャネル領域にゲート幅方向に断続的に深さが変化するようにトレンチが形成された半導体装置の製造方法であって、
    前記素子形成領域の前記一面に、第２導電型の不純物イオンを注入して前記チャネル領域を形成する工程と、
    ゲート長方向において、前記一面の前記素子分離絶縁膜から前記トレンチ端部に到る領域に第１導電型の不純物イオンを注入して、第１導電型の第１の低濃度領域および第２の低濃度領域を形成する工程と、
    前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
    前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
    前記一面の前記チャネル領域の両側方に前記第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
    によりトランジスタを形成する工程を含み、
    前記第１の低濃度領域および第２の低濃度領域を形成する工程において、前記第１の低濃度領域および前記第２の低濃度領域が、それぞれ、前記ソース領域および前記ドレイン領域の下方全面に形成され、それぞれ、前記素子分離絶縁膜と接する領域における下端が前記素子分離絶縁膜の下端よりも上方に位置するとともに、前記トレンチ端部の下方にも形成されるようにする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１の低濃度領域および第２の低濃度領域を形成する工程は、前記トレンチを形成した後に、前記トレンチの中央部を選択的に保護する第１のマスクを用いて、前記第１導電型の不純物イオンをイオン注入する工程を含む半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記第１の低濃度領域および第２の低濃度領域を形成する工程は、前記トレンチを形成する前に、
    前記トレンチの中央部を選択的に保護する第２のマスクを用いて、前記基板の一面の前記チャネル領域に、前記第１導電型の不純物イオンをイオン注入する第１の工程と、
    前記トレンチの中央部および前記素子分離絶縁膜近傍の領域を選択的に保護する第３のマスクを用いて、前記第１の工程よりも深い位置をターゲットとして、前記トレンチ端部に前記第１導電型の不純物イオンをイオン注入する第２の工程と、
    を含む半導体装置の製造方法。
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