JP2009076738A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 210000000746 body region Anatomy 0.000 claims abstract description 120
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract description 3
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 230000001629 suppression Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 14
- 230000007423 decrease Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
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Abstract
【課題】微細化してもウエル電位を安定化させ、破壊耐量の向上としきい値電圧Ｖｔの低下の抑制とを両立し、トレンチゲートを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、Ｎ型ドレイン領域２ａと、Ｎ型ドレイン領域２ａ上に形成された低濃度Ｐ型ボディ領域３と、低濃度Ｐ型ボディ領域３上に形成されたＮ型のソース領域４と、低濃度Ｐ型ボディ領域３上に形成された高濃度Ｐ型ボディ領域５と、ゲート絶縁膜６と、ゲート電極７とを備えている。Ｎ型ソース領域４および高濃度Ｐ型ボディ領域５の上面から低濃度Ｐ型ボディ領域３を貫通してＮ型ドレイン領域２ａに達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチＴが形成されており、ゲート電極７はトレンチＴに埋め込まれている。Ｎ型ソース領域４におけるトレンチＴ間の最大距離は、高濃度Ｐ型ボディ領域５におけるトレンチＴ間の最大距離よりも大きい。
【選択図】図１
【解決手段】半導体装置は、Ｎ型ドレイン領域２ａと、Ｎ型ドレイン領域２ａ上に形成された低濃度Ｐ型ボディ領域３と、低濃度Ｐ型ボディ領域３上に形成されたＮ型のソース領域４と、低濃度Ｐ型ボディ領域３上に形成された高濃度Ｐ型ボディ領域５と、ゲート絶縁膜６と、ゲート電極７とを備えている。Ｎ型ソース領域４および高濃度Ｐ型ボディ領域５の上面から低濃度Ｐ型ボディ領域３を貫通してＮ型ドレイン領域２ａに達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチＴが形成されており、ゲート電極７はトレンチＴに埋め込まれている。Ｎ型ソース領域４におけるトレンチＴ間の最大距離は、高濃度Ｐ型ボディ領域５におけるトレンチＴ間の最大距離よりも大きい。
【選択図】図１
Description
本発明は、トレンチＭＯＳ（Metal Oxide Semiconductor）ゲート構造を有する半導体装置及びその製造方法に関するものである。
従来より、半導体基板にトレンチ（溝）を形成し、トレンチ内にゲート酸化膜とゲート電極を形成したトレンチＭＯＳゲート構造は、パワーＭＯＳＦＥＴ(Field Effect Transistor）等の半導体装置に採用され、エレクトロニクス機器のＤＣ−ＤＣコンバータやロードスイッチ等に広範囲で用いられている。近年、エレクトロニクス機器における低消費電力化及び高速化に伴い、使用されるＭＯＳＦＥＴにもオン抵抗の低減が要求されている。
オン抵抗を低減するトレンチＭＯＳゲート構造を備えたＭＯＳＦＥＴとしては、例えば、特許文献１に記載されたような構造がある。図９（ａ）は、従来の半導体装置を示す平面図であり、（ｂ）、（ｃ）は、それぞれ（ａ）に示す半導体装置のIXb-IXb線およびIXc-IXc線における断面図である。
図９（ａ）〜（ｃ）に示すように、従来の半導体装置は、Ｎ型ドレイン領域１０２ａ上に形成された低濃度Ｐ型ボディ領域１０３と、低濃度Ｐ型ボディ領域１０３上に形成されたＮ型ソース領域１０４及び高濃度Ｐ型ボディ領域１０５と、Ｎ型ソース領域１０４及び高濃度Ｐ型ボディ領域１０５の上面からＮ型ソース領域１０４、高濃度Ｐ型ボディ領域１０５及び低濃度Ｐ型ボディ領域１０３を貫通し、Ｎ型ドレイン領域１０２ａに到達するストライプ状に配置された複数のトレンチＴと、トレンチＴの内面に沿って形成されたゲート絶縁膜１０６と、トレンチＴ内を埋めるゲート電極１０７と、トレンチＴ内におけるゲート電極１０７上に形成された絶縁膜１０８（図９（ａ）には図示せず）と、Ｎ型ソース領域１０４、高濃度Ｐ型ボディ領域１０５および絶縁膜１０８上に形成されたソース電極（図示せず）と、Ｎ型ドレイン領域１０２ａ下に形成されたドレイン電極（図示せず）とを備えている。Ｎ型ドレイン領域１０２ａは、シリコン基板からなる高濃度Ｎ型ドレイン領域１０１と低濃度Ｎ型ドレイン領域１０２とで構成されている。
上記のように、トレンチをストライプ状に配置して、トレンチの幅を微細化するとともに、Ｎ型ソース領域１０４および高濃度Ｐ型ボディ領域１０５を挟んで対向するトレンチ間隔の距離を狭くすることで単位面積あたりのトランジスタ密度を大きくし、チャネル幅を拡大することで、オン抵抗を低減することが可能である。
特開２００５−４５１２３号公報
しかしながら、上記のような構造では、微細化が進みトレンチ間隔が狭くなると下記のような不具合が生じてくる。
トレンチＭＯＳゲート構造を備えたＭＯＳＦＥＴにおいては、図９（ｂ）から分かるようにＮ型ソース領域１０４をエミッタ、低濃度Ｐ型ボディ領域１０３をベース、Ｎ型ドレイン領域１０２ａをコレクタとした寄生バイポーラトランジスタが形成されている。この寄生バイポーラトランジスタは、ベースとなる低濃度Ｐ型ボディ領域１０３の電位が低くなることで動作する。サージ電圧により寄生バイポーラトランジスタが動作すると発熱し、さらに電流増大が生じて熱破壊に至る。
図１０は、トレンチ間隔に対するＮ型ソース領域１０４直下の低濃度Ｐ型ボディ領域１０３における最小電位のシミュレーション結果を示す図である。電圧条件は、ゲート電圧は２Ｖ、ドレイン電圧は０Ｖとした。図１０から明らかなように、トレンチ間隔が狭くなるほど低濃度Ｐ型ボディ領域１０３の電位は低くなる。これは、トレンチ間隔が狭くなるほど低濃度Ｐ型ボディ領域１０３へのゲート電圧の影響が大きくなるためである。従って、トレンチ間隔の距離が狭くなるほど寄生バイポーラトランジスタ動作しやすくなり、破壊耐量は劣化するといえる。
また、図１１は、従来のトレンチＭＯＳゲート構造におけるトレンチ間隔としきい値電圧Ｖｔとの関係を示すシミュレーション結果である。同図から明らかなように、トレンチ間隔が狭くなるほどしきい値電圧Ｖｔは低下する。これは、上記のように、トレンチ間隔が狭くなるほど低濃度Ｐ型ボディ領域１０３の電位が低くなるためである。
以上のように、図９（ａ）〜（ｃ）に示すような従来構造の半導体装置では、微細化が進みＮ型ソース領域１０４及び高濃度Ｐ型ボディ領域１０５を挟んで対向するトレンチ間の間隔が狭くなるほど、低濃度Ｐ型ボディ領域１０３へのゲート電圧の影響が大きくなり、低濃度Ｐ型ボディ領域の電位が低下しやすく、寄生バイポーラトランジスタが動作しやすく、サージ電圧による破壊耐量が劣化するという課題がある。更に、低濃度Ｐ型ボディ領域１０３の電位の低下により、しきい値電圧Ｖｔが低下するという課題もある。
本発明の目的は、トレンチゲート構造を有する半導体装置において、微細化しても低濃度Ｐ型ボディ領域の電位を安定化させ、破壊耐量を向上させると同時に、しきい値電圧Ｖｔの低下を抑制する半導体装置及びその製造方法を提供することにある。
前記の目的を達成するため、本発明の半導体装置は、第１導電型のドレイン領域と、前記ドレイン領域の上に形成された第２導電型の低濃度ボディ領域と、前記低濃度ボディ領域の上に形成された第１導電型のソース領域と、前記低濃度ボディ領域の上に形成され、前記低濃度ボディ領域よりも高濃度の第２導電型不純物を含む高濃度ボディ領域と、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ソース領域および前記高濃度ボディ領域の上面から前記低濃度ボディ領域を貫通して前記ドレイン領域に達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチが形成されており、前記ゲート絶縁膜は前記複数のトレンチの各々の内面を覆っており、前記ゲート電極は前記トレンチ内に埋め込まれており、前記ソース領域における前記トレンチ間の最大距離は、前記高濃度ボディ領域における前記トレンチ間の最大距離よりも大きい。
この構成により、ソース領域におけるトレンチ間隔が大きくなっているので、微細化してもソース領域下の低濃度ボディ領域が電位の低下を起こしにくくなっている。そのため、寄生バイポーラトランジスタが作動するのを抑制し、サージ電圧による破壊耐量を向上させることができる。また、しきい値電圧の低下を抑制することができ、しきい値電圧の制御範囲の自由度を拡大することができる。
また、トレンチをソース領域と高濃度ボディ領域とで挟むように形成することで、従来の半導体装置とソース領域および高濃度ボディ領域の総面積が同じであってもサージ電圧による破壊耐量を向上させることができる。
本発明の半導体装置の製造方法は、第１導電型のドレイン領域の上に第２導電型の低濃度ボディ領域を形成する工程（ａ）と、前記低濃度ボディ領域を貫通して前記ドレイン領域に達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチを形成する工程（ｂ）と、前記複数のトレンチの各々に埋め込まれたゲート電極を形成する工程（ｃ）と、前記低濃度ボディ領域の上部に第１導電型のソース領域と、前記低濃度ボディ領域よりも高濃度の第２導電型不純物を含む高濃度ボディ領域とをそれぞれ形成する工程（ｄ）とを備えている。
この方法によれば、平面的に見て凹凸を有するトレンチを形成することができるので、ソース領域でのトレンチ間隔を高濃度ボディ領域でのトレンチ間隔より広げることができる。このため、低濃度ボディ領域がゲート電圧の影響を受けにくく、サージ電圧による破壊耐量が向上した半導体装置を製造することが可能となる。
本発明にかかる半導体装置及びその製造方法によれば、トレンチゲート構造を有する半導体装置において、微細化しても低濃度ボディ領域の電位を安定化させ、破壊耐量を向上させると同時に、しきい値電圧Ｖｔの低下の抑制を図ることができる。更に、チャネル幅を大きくすることでオン抵抗の低減を図ることができる。
（第１の実施形態）
−半導体装置の構造−
図１は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置を示す平面図である。図２（ａ）、（ｂ）は、図１に示す半導体装置のIIa-IIa線及びIIb-IIb線における断面図である。なお、図１においては、構造を見やすくするために図２（ａ）に示す絶縁膜８の表示が省略されている。
−半導体装置の構造−
図１は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置を示す平面図である。図２（ａ）、（ｂ）は、図１に示す半導体装置のIIa-IIa線及びIIb-IIb線における断面図である。なお、図１においては、構造を見やすくするために図２（ａ）に示す絶縁膜８の表示が省略されている。
図１及び図２（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、Ｎ型ドレイン領域２ａ上に形成された低濃度Ｐ型ボディ領域３と、低濃度Ｐ型ボディ領域３上に形成されたＮ型ソース領域４及び高濃度Ｐ型ボディ領域５と、Ｎ型ソース領域４及び高濃度Ｐ型ボディ領域５の上面からＮ型ソース領域４、高濃度Ｐ型ボディ領域５及び低濃度Ｐ型ボディ領域３を貫通し、Ｎ型ドレイン領域２ａに到達する複数のトレンチＴと、トレンチＴの内面に沿って形成されたゲート絶縁膜６と、トレンチＴ内を埋めるゲート電極７と、トレンチＴ内においてゲート電極７上に形成された絶縁膜８と、Ｎ型ソース領域４、高濃度Ｐ型ボディ領域５及び絶縁膜８の上に形成されたソース電極（図示せず）と、Ｎ型ドレイン領域２ａ下に形成されたドレイン電極（図示せず）とを備えている。Ｎ型ドレイン領域２ａは、シリコン基板（半導体基板）からなる高濃度Ｎ型ドレイン領域１と低濃度Ｎ型ドレイン領域２とで構成されている。なお、Ｎ型ドレイン領域２ａ、低濃度Ｐ型ボディ領域３、Ｎ型ソース領域４及び高濃度Ｐ型ボディ領域５は、いずれも半導体領域に形成されている。
本実施形態の半導体装置が従来の半導体装置と異なっているのは、複数のトレンチＴおよびこの内部に形成されたゲート電極７が平面的に見て凹凸を繰り返しながら同一方向に延びている点である。また、Ｎ型ソース領域４におけるトレンチＴ間の距離（トレンチ間隔）の最大値Ｘｓは、高濃度Ｐ型ボディ領域５におけるトレンチＴ間の距離の最大値Ｘｂよりも大きい。また、本実施形態の半導体装置では、Ｎ型ソース領域４及び高濃度Ｐ型ボディ領域５を挟んで互いに対向する２つのゲート電極７（およびトレンチＴ）同士は、ゲート電極７が延びる方向に平行な線を軸として線対称な形状を有している。
また、本実施形態の半導体装置では、高濃度Ｐ型ボディ領域５とＮ型ソース領域４とがゲート電極７が延びる方向に交互に配置されており、且つ高濃度Ｐ型ボディ領域５とＮ型ソース領域４とはゲート電極７（およびトレンチＴ）を挟むように配置されている。
この構造によれば、図９に示す従来構造と比べて半導体装置のＮ型ソース領域４及び高濃度Ｐ型ボディ領域５の総面積を同じにした場合でも、Ｎ型ソース領域４におけるトレンチ間隔を広げることができるので、Ｎ型ソース領域４の直下における低濃度Ｐ型ボディ領域３でのトレンチ間隔Ｘｓも広げることができる。これにより、低濃度Ｐ型ボディ領域３へのゲート電圧の影響を抑制し、低濃度Ｐ型ボディ領域３における電位の低下を抑制することができるため、寄生バイポーラトランジスタが作動するのを抑制し、サージ電圧による破壊耐量を向上させることができる。また、上記と同じ理由で、低濃度Ｐ型ボディ領域３における電位の低下を抑制することができるため、しきい値電圧Ｖｔの低下を抑制することができる。これにより、しきい値電圧Ｖｔの制御範囲の自由度を拡大することも可能となる。更に、トレンチＴを半導体基板の平面的に見て凹凸状に形成しているため、チャネル幅を拡大することができ、オン抵抗を低減することができる。これと同時に、Ｎ型ソース領域４下の低濃度Ｐ型ボディ領域３の幅（ゲート電極７が延びる方向と直交する方向の幅）を従来の半導体装置よりも広げることができるので、Ｎ型ソース領域４下の低濃度Ｐ型ボディ領域３の抵抗値を減らすこともできるため、寄生バイポーラトランジスタが作動するのを抑制し、サージ電圧による破壊耐量を向上させることができる。さらに、Ｎ型ソース領域４の幅（ゲート電極７が延びる方向と直交する方向の幅）を従来の半導体装置よりも広げることができるので、Ｎ型ソース領域４の抵抗値を減らすこともでき、オン抵抗を低減こともできる。
−半導体装置の製造方法−
以下、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の製造方法について図面を用いて説明する。
以下、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の製造方法について図面を用いて説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）の左側図は、図２（ａ）と同様に図１のIIa-IIa断面を示し、図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）の右側図は、図２（ｂ）と同様に、図１のIIb-IIb断面を示す。
まず、図３（ａ）に示すように、不純物濃度が３×１０１９ｃｍ−３程度のシリコン基板（半導体基板）からなる高濃度Ｎ型ドレイン領域１の主面上に、エピタキシャル成長により不純物濃度が１×１０１６ｃｍ−３程度のシリコンエピタキシャル層（半導体領域）からなる低濃度Ｎ型ドレイン領域２を厚さ４μｍ程度に形成することで、高濃度Ｎ型ドレイン領域１と低濃度Ｎ型ドレイン領域２とで構成されているＮ型ドレイン領域２ａを形成する。そして、低濃度Ｎ型ドレイン領域２の上部領域にＰ型不純物であるボロンイオンを注入エネルギー２００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度の条件で注入し、低濃度Ｐ型ボディ領域３を低濃度Ｎ型ドレイン領域２上に形成した後、１０００℃の熱酸化により１００ｎｍ程度のシリコン酸化膜からなる保護膜９を低濃度Ｐ型ボディ領域３上に形成する。ここで、低濃度Ｐ型ボディ領域３はイオン注入以外にＣＶＤ法を用いたエピタキシャル成長により形成されてもよい。
次に、図３（ｂ）に示すように、保護膜９上にレジストを塗布し、フォトリソグラフィにより半導体基板の平面方向に凹凸を繰り返しながら延びるレジストパターン１０を形成後、レジストパターン１０をマスクとして用いたウエットエッチングにより保護膜９を除去し、半導体基板の平面方向に凹凸を繰り返しながら延びる保護膜９をパターニングする。
続いて、レジストパターン１０をアッシングにより除去後、図３（ｃ）に示すように、パターニングされた保護膜９をマスクとしたドライエッチングにより低濃度Ｐ型ボディ領域３の上面から低濃度Ｐ型ボディ領域３を貫通し、Ｎ型ドレイン領域２ａにおける低濃度Ｎ型ドレイン領域２に到達する深さ１〜３μｍ、幅０．３μｍ程度のトレンチＴを形成する。このとき、形成された複数のトレンチＴは、平面的に見て凹凸を繰り返しながら同一方向に延びている。ここで、後にＮ型ソース領域４となる領域におけるトレンチＴ間隔の最大値は、高濃度Ｐ型ボディ領域５となる領域におけるトレンチＴ間隔の最大値より５０ｎｍ程度以上大きくなるようにパターニングすることが好ましい。
続いて、図４（ａ）に示すように、トレンチＴの内壁のダメージを緩和させるために、１０００℃の熱酸化により厚さ３０ｎｍ程度の犠牲酸化膜を形成後（図示せず）、ウエットエッチングにより犠牲酸化膜を除去し、その後、熱酸化法により厚さ１０〜８０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜６を形成する。次に、ゲート電極７となる厚さ４００ｎｍのポリシリコン膜（図示せず）を堆積後、ポリシリコン膜にＮ型不純物イオンを注入し、ポリシリコン膜をエッチバックすることにより、ポリシリコンからなり、トレンチＴ内に埋め込まれたゲート電極７を形成する。なお、保護膜９は犠牲酸化膜の除去の際などに薄くなる。また、犠牲酸化膜の形成および除去は省略することもできる。
続いて、図４（ｂ）に示す工程で、ＢＰＳＧ膜を堆積後、例えば８５０℃の熱処理を行ってＢＰＳＧ膜をリフローし、ＢＰＳＧ膜をエッチバックすることでトレンチＴ内のゲート電極７上に絶縁膜８を形成する。ここで、ＢＰＳＧ膜をエッチバックする代わりにＣＭＰ（Chemical Mechanical Polishing)を行って絶縁膜８を形成してもよい。次に、レジストを塗布後、フォトリソグラフィにより高濃度Ｐ型ボディ領域５となる領域を覆うレジストパターン１１を形成し、レジストパターン１１をマスクとしてＮ型不純物であるＡｓイオンを注入エネルギー１００ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で低濃度Ｐ型ボディ領域３の上部におけるソース形成領域に注入してＮ型ソース領域４を形成する。
続いて、図４（ｃ）に示す工程で、レジストパターン１１をアッシングにより除去し、再度レジストを塗布後、フォトリソグラフィによりＮ型ソース領域４を覆うレジストパターン１２を形成する。このレジストパターン１２をマスクとしてＰ型不純物であるボロンイオンを５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で低濃度Ｐ型ボディ領域３の上部における高濃度ボディ形成領域に注入して高濃度Ｐ型ボディ領域５を形成する。その後、レジストパターン１２をアッシングにより除去し、１０００℃１０秒の熱処理により、注入した不純物を活性化させた後、保護膜９をウエットエッチングにより除去する。なお、保護膜９を除去した後、Ｎ型ソース領域４および高濃度Ｐ型ボディ領域５上にシリサイド領域を形成してもよい。また、基板全面にＮ型不純物イオンを注入してＮ型ソース領域４を基板の全面に形成し、その後、レジストパターン１２を用いて高濃度Ｐ型ボディ領域５を形成してもよく、逆に、基板全面にＰ型不純物イオンを注入して高濃度Ｐ型ボディ領域５を基板の全面に形成し、レジストパターン１１を用いてＮ型ソース領域４を形成しても良い。さらに、図４（ｂ）、（ｃ）に示す高濃度Ｐ型ボディ領域５およびＮ型ソース領域４の形成工程を、図３（ａ）に示す工程の次に行ってもよい。
その後の工程の図示は省略するが、Ｎ型ソース領域４、高濃度Ｐ型ボディ領域５及び絶縁膜８の上にソース電極を形成し、高濃度Ｎ型ドレイン領域１の裏面上にドレイン電極を形成する。その後、層間絶縁膜やコンタクトプラグに接続される配線を周知の技術を用いて形成する。これによって、図１及び図２（ａ）、（ｂ）に示すような、トレンチゲート構造を有する本実施形態の半導体装置を形成することができる。
−第１の実施形態の第１の変形例−
図５は、本発明の第１の実施形態の半導体装置の第１の変形例を示す平面図である。ここで、図５において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。
図５は、本発明の第１の実施形態の半導体装置の第１の変形例を示す平面図である。ここで、図５において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。
本変形例に係る半導体装置は、図１に示す第１の実施形態の半導体装置に比べてトレンチＴ及びゲート電極７の平面的な形状が異なっており、それ以外の構成要素は同じ構成を有している。
図５に示すように、本変形例におけるトレンチＴおよびゲート電極７は、平面的に見て約９０度の角を有する凹凸形状を有している。このような形状であっても第１の実施形態と同様な効果を得ることができる。
−第１の実施形態の第２の変形例−
図６は、第１の半導体装置の第２の変形例を示す平面図であり、図７（ａ）、（ｂ）は図６に示す半導体装置のVIIa-VIIa線及びVIIc-VIIc線における断面図である。
図６は、第１の半導体装置の第２の変形例を示す平面図であり、図７（ａ）、（ｂ）は図６に示す半導体装置のVIIa-VIIa線及びVIIc-VIIc線における断面図である。
図６、図７（ａ）、（ｂ）に示すように、本変形例に係る半導体装置では、高濃度Ｐ型ボディ領域５がＮ型ソース領域４の間に配置されており、ゲート電極７が延びる方向に配置された高濃度Ｐ型ボディ領域５同士はＮ型ソース領域４の間に形成された部分を介して接続されている。すなわち、トレンチＴに挟まれたソース形成領域には、高濃度Ｐ型ボディ領域５によって分離されたＮ型ソース領域４がトレンチＴに隣接するように両側に形成される。
この構成によると、第１の実施形態の半導体装置よりも高濃度Ｐ型ボディ領域５の面積を広くとることができるため、高濃度Ｐ型ボディ領域５の抵抗を低減できる。これにより、寄生バイポーラトランジスタのベース領域となる抵抗を低減できるため、寄生バイポーラトランジスタが作動するのを抑制し、サージ電圧による破壊耐量をより向上させることができる。
（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体装置を示す平面図である。
図８は、本発明の第２の実施形態に係る半導体装置を示す平面図である。
第１の実施形態の半導体装置では、トレンチＴがＮ型ソース領域４と高濃度Ｐ型ボディ領域５とに挟まれた構成を有しているが、本実施形態の半導体装置では、トレンチＴがＮ型ソース領域４に挟まれた部分と高濃度Ｐ型ボディ領域５に挟まれた部分とで構成されている。この構成においては、トレンチＴのうち、Ｎ型ソース領域４に挟まれた部分の最大幅は、高濃度Ｐ型ボディ領域５に挟まれた部分の最大幅よりも小さく形成されている。
本実施形態の半導体装置では、ゲート電極７のうちＮ型ソース領域４に挟まれた部分の幅が第１の実施形態の半導体装置におけるゲート電極７の幅よりも狭くなっているため、従来の半導体装置に比べてＮ型ソース領域の幅が広くなっており、低濃度Ｐ型ボディ領域３でのトレンチ間隔を広げることができる。これにより、低濃度Ｐ型ボディ領域３へのゲート電圧の影響を抑え、動作時の低濃度Ｐ型ボディ領域３における電位の低下を抑制することができ、破壊耐量を向上させることができる。
また、本実施形態の構成によれば、トレンチＴとＮ型ソース領域４および高濃度Ｐ型ボディ領域５とが帯状に交互に形成されているので、形状加工が容易であり、パターン設計も容易である。
なお、上述の各実施形態および変形例に係る半導体装置を構成する半導体層の導電型を全て逆にしてもよい。また、本発明の構成はＭＯＳトランジスタだけでなくＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。
また、トレンチの形状は半導体基板の平面方向に対して直線でない凹凸状のものであればなんでもよく、例えば、波形のトレンチを用いることができる。また、平面的に見てトレンチの角が丸まっていてもよい。
また、ゲート絶縁膜は、酸化膜に限らず窒素および酸素の少なくとも１種とシリコンととを含む膜であればよい。
また、ゲート電極は必ずしもポリシリコンで構成されている必要はなく、全体がシリサイド化された金属ゲートであってもよい。
本発明の半導体装置は、エレクトロニクス機器のＤＣ−ＤＣコンバータやロードスイッチなどに用いられるパワートランジスタとして有用である。
１ 高濃度Ｎ型ドレイン領域
２ 低濃度Ｎ型ドレイン領域
２ａ Ｎ型ドレイン領域
３ 低濃度Ｐ型ボディ領域
４ Ｎ型ソース領域
５ 高濃度Ｐ型ボディ領域
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９ 保護膜
１０、１１、１２ レジストパターン
Ｔ トレンチ
Ｘｓ Ｎ型ソース領域の最大トレンチ間隔
Ｘｂ 高濃度Ｐ型ボディ領域の最大トレンチ間隔
２ 低濃度Ｎ型ドレイン領域
２ａ Ｎ型ドレイン領域
３ 低濃度Ｐ型ボディ領域
４ Ｎ型ソース領域
５ 高濃度Ｐ型ボディ領域
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９ 保護膜
１０、１１、１２ レジストパターン
Ｔ トレンチ
Ｘｓ Ｎ型ソース領域の最大トレンチ間隔
Ｘｂ 高濃度Ｐ型ボディ領域の最大トレンチ間隔
Claims (9)
- 第１導電型のドレイン領域と、
前記ドレイン領域の上に形成された第２導電型の低濃度ボディ領域と、
前記低濃度ボディ領域の上に形成された第１導電型のソース領域と、
前記低濃度ボディ領域の上に形成され、前記低濃度ボディ領域よりも高濃度の第２導電型不純物を含む高濃度ボディ領域と、
ゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ソース領域および前記高濃度ボディ領域の上面から前記低濃度ボディ領域を貫通して前記ドレイン領域に達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチが形成されており、
前記ゲート絶縁膜は前記複数のトレンチの各々の内面を覆っており、
前記ゲート電極は前記トレンチ内に埋め込まれており、
前記ソース領域における前記トレンチ間の最大距離は、前記高濃度ボディ領域における前記トレンチ間の最大距離よりも大きい半導体装置。 - 前記ソース領域と前記高濃度ボディ領域とは前記トレンチが延びる方向に交互に配置されており、
前記トレンチは、前記ソース領域と前記高濃度ボディ領域とに挟まれていることを特徴とする請求項１に記載の半導体装置。 - 前記ソース領域および前記高濃度ボディ領域は帯状であり、且つ前記ソース領域と前記高濃度ボディ領域とは前記トレンチが延びる方向に交互に配置され、
前記トレンチは、前記ソース領域および前記高濃度ボディ領域と交差し、前記ソース領域に挟まれた部分と前記高濃度ボディ領域に挟まれた部分とで構成されていることを特徴とする請求項１に記載の半導体装置。 - 前記トレンチのうち、前記ソース領域に挟まれた部分の最大幅は、前記高濃度ボディ領域に挟まれた部分の最大幅より小さいことを特徴とする請求項３に記載の半導体装置。
- 前記高濃度ボディ領域は平面的に見て前記ソース領域を前記トレンチが延びる方向に貫通する領域にも形成されており、
前記高濃度ボディ領域は前記トレンチが延びる方向に延びていることを特徴とする請求項１に記載の半導体装置。 - 第１導電型のドレイン領域の上に第２導電型の低濃度ボディ領域を形成する工程（ａ）と、
前記低濃度ボディ領域を貫通して前記ドレイン領域に達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチを形成する工程（ｂ）と、
前記複数のトレンチの各々に埋め込まれたゲート電極を形成する工程（ｃ）と、
前記低濃度ボディ領域の上部に第１導電型のソース領域と、前記低濃度ボディ領域よりも高濃度の第２導電型不純物を含む高濃度ボディ領域とをそれぞれ形成する工程（ｄ）とを備えている半導体装置の製造方法。 - 前記工程（ｄ）は前記工程（ｃ）の後に行われ、
前記工程（ｄ）においては、前記ソース領域における前記トレンチ間の最大距離が前記高濃度ボディ領域における前記トレンチ間の最大距離より大きくなるように前記ソース領域および前記高濃度ボディ領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記工程（ｄ）では、前記ソース領域と前記高濃度ボディ領域とは前記トレンチが延びる方向に交互に形成され、前記トレンチは、前記ソース領域と前記高濃度ボディ領域とに挟まれることを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記工程（ｄ）では、前記ソース領域および前記高濃度ボディ領域を帯状に形成するとともに、前記ソース領域と前記高濃度ボディ領域とは前記トレンチが延びる方向に交互に形成され、
前記トレンチは、前記ソース領域に挟まれた部分と前記高濃度ボディ領域に挟まれた部分とで構成されていることを特徴とする請求項６または７に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007245184A JP5147341B2 (ja) | 2007-09-21 | 2007-09-21 | 半導体装置 |
| US12/207,892 US7897461B2 (en) | 2007-09-21 | 2008-09-10 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007245184A JP5147341B2 (ja) | 2007-09-21 | 2007-09-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009076738A true JP2009076738A (ja) | 2009-04-09 |
| JP5147341B2 JP5147341B2 (ja) | 2013-02-20 |
Family
ID=40470712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007245184A Expired - Fee Related JP5147341B2 (ja) | 2007-09-21 | 2007-09-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7897461B2 (ja) |
| JP (1) | JP5147341B2 (ja) |
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-
2007
- 2007-09-21 JP JP2007245184A patent/JP5147341B2/ja not_active Expired - Fee Related
-
2008
- 2008-09-10 US US12/207,892 patent/US7897461B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7897461B2 (en) | 2011-03-01 |
| US20090078994A1 (en) | 2009-03-26 |
| JP5147341B2 (ja) | 2013-02-20 |
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| JP2007115791A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100305 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121009 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121011 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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