JP2007535139A5 - - Google Patents
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Description
本発明は、アイソレーションされたゲート電極と、n形ウェル内のp形導電ソース領域と、n形ウェル内に配置されているp形導電ウェル内のp形導電ドレイン領域とを備えている高電圧(ハイボルト)PMOSトランジスタに関する。
それ自体公知の、集積回路における高電圧トランジスタの製造により通例は、所望の電圧領域に対する最適化されたトランジスタが実現される。所望の電圧領域は10Vないし150V以上および更にそれを超えて延びている可能性がある。典型的な用途は、論理回路エレメントの他にバッテリー電圧レベルに対するおよび障害パルス(バースト)に対するスイッチも設けられなければならないオートモビール技術である。これら高電圧トランジスタは基本的にプロセスにより、これらが3.3Vないし5Vの使用領域を有するCMOS回路に対して使用されるように製造可能である。しかしこの製造は煩雑で高価である。その理由は多数の付加的なマスクおよびプロセスステップが必要であるおよび/または高電圧トランジスタの大きな所要スペースが結果として必要になるからである。
バーチカル高電圧トランジスタは通例、厚さおよび濃度が所望の電圧領域に対して最適化されなければならないエピタキシー層において生成される。層厚は10μmまたはそれ以上になる可能性があり、それは煩雑なエピタキシー析出によってしか実現可能でない。必要な埋設される層(buried layer)、そのドーピングおよびエピタキシー層(sinker)によるコンタクト形成のために、高電圧トランジスタに必要ないくつか特有のプロセスステップが要求される。トランジスタ面、すなわちそのラテラル方向の拡がりを最適化するために、エピタキシー層の厚さは所望の電圧レベルに整合される必要がある。
高電圧トランジスタをラテラルトランジスタとしてロジックトランジスタに対する低電圧プロセスとの関連において製造する試みでは別の困難がある。すなわち電界強度は、最高の電界強度が最も集中的に高くなるところで、集積回路の誤機能または破壊を来す可能性がある絶縁破壊が生じないように制御されなければならない。通例このような要求は、高電圧トランジスタに対する大きな所要スペース、ひいては高い製造コストを発生することになる。
US6455893B1から、比較的僅かなスペースを必要とするラテラルな高電圧トランジスタが必要である。というのは、高ドーピングされたドレインにおいて発生する電界強度は僅かにドーピングされているドレイン拡張部およびフィールドプレートを用いて低減されるからである。このトランジスタは1μmより僅かなストラクチャ幅を有するCMOSプロセスに対しても使用可能である。しかしこの刊行物には、トランジスタの耐圧が制限されていることが述べられている。その理由は、ドレイン拡張部の縁領域における逆行する(retrograde)インプランテーションプロフィールにより、あまり適していないドーピングパターンが生じるからである。
本発明の課題は、改善されたラテラルな高電圧トランジスタ、相応のウェルに対するマスクもしくはマスキング並びにウェルの製造方法を提供することである。
本発明はこの課題を独立請求項の特徴部分に記載の構成によって解決するものである。本発明の実施の形態はその他の請求項に記載されている。
本発明の高電圧PMOSトランジスタは、それがそれ自体所望の高電圧領域用には設定されていないそれ自体通例の低電圧プロセスによってほんの僅かな付加コストをかけるだけ製造可能であるという利点を有している。これにより、高電圧トランジスタおよび低電圧トランジスタの組み合わせにより改善された高電圧特性が得られるが、相応のトランジスタの低電圧特性が妨害されないことが保証される。殊にそれ故に本発明の高電圧トランジスタは比較的高い作動電圧が許容されているという利点を有している。
本発明は、設定されている高い電圧においてpウェルから基板への絶縁破壊が行われることはないという別の利点を有している。
更に本発明は、ドレインコンタクトが強い負の電圧によってソースにバイアスされているとき、pウェルのドレイン下方の臨界電界強度は低減されているという別の利点を有している。
本発明の実施形態において、ストラクチャの表面における電界強度が低減されているという利点がある。これはRESURF効果として周知である(RESURF は"REduced SURface Field"に相応する)。
更にドリフト区間として用いられるpウェルの上方に、フィールド酸化物に配置されているフィールドプレートが設けられている。
本発明の別の実施形態では、電界強度が更に、フィールド酸化物上のフィールドプレートにバイアホールを用いて電気的に接続されておりかつドレインの方向においてフィールド酸化物を介して延在している第1の金属化レベルの金属化層を用いて制御される。
本発明は、請求項に記載のマスクもしくはマスキングによりnウェルもしくはpウェルにおけるキャリア濃度がドレイン下方の臨界領域に集中化されるという別の利点を有する。
更に、本発明は、トランジスタヘッド、すなわちドレイン下方の縁領域に、設定されている電圧に対して最適化されているnウェル領域もしくはpウェル領域を製造するための方法が可能になるという利点を有している。
次に本発明を図面の各図の実施例に基づいて詳細に説明する。各図は本発明を分かり易く説明するためにだけ用いられるものであって、略示されているにすぎず、縮尺通りに示されているわけではない。同じエレメントまたは同じ作用するエレメントは同じ参照符号が付されている。その際:
第1図は本発明の高電圧PMOSトランジスタの断面を略示し、
第2図はnウェル、殊にトランジスタヘッドにnウェルを製造するためのマスクの一部を略示し、
第3図はpウェルを製造するためのマスキングの一部を略示し、
第4図は従来技術に依拠している高電圧PMOSトランジスタを略示している。
第1図は本発明の高電圧PMOSトランジスタの断面を略示し、
第2図はnウェル、殊にトランジスタヘッドにnウェルを製造するためのマスクの一部を略示し、
第3図はpウェルを製造するためのマスキングの一部を略示し、
第4図は従来技術に依拠している高電圧PMOSトランジスタを略示している。
本発明を説明するために分かり易くするためにます図4を用いる。ここには冒頭に述べた従来技術の発展形態が示されている。図4に示されているように、基板410にn形ドーピングウェル411が配置されている。nウェル411内に高ドーピングされたp形導電領域415がソース接続端子として設けられている。その隣に高ドーピングされたn形で導電領域416が配置されている。これはアース接続端子(ボデー)として用いることができる。ソース領域415の反対の方の側にはチャネル帯域Kが続いている。チャネル帯域を介して、ゲート酸化物417によって絶縁されて、例えばポリシリコンから成るゲート電極418が配置されている。
ドレインの方向にフィールド酸化物領域413が設けられている。これは高ドーピングされたp形導電ドレイン414を収容するためのウィンドウを有している。ドレイン414およびフィールド酸化物領域413の下方にn形ドーピングされたウェル411内にp形ドーピングされたウェル412が配置されている。p形ドーピングされたウェルはラテラルにチャネル領域にまで延在している。ゲート電極418はドレインの方向にフィールド酸化物413の領域の上にまで延長されている。pウェルの上方に存在するこの領域は電界を制御するためのフィールドプレートとして用いられる。ドレイン414とチャネルKとの間のpウェルの領域はキャリアに対するドリフト領域としておよびラテラル方向においては電界を低減するために用いられる。
実施例において高電圧PMOSトランジスタはラインLに対して対称的である。ドレイン414の下方でバーチカル方向において、PMOSトランジスタに対する対称ラインとして用いられる破線Lに沿って点A″、B″およびC″が図示されています。ドレインに高電位が加わる場合、距離A″−B″はpウェル412と基板410との間にパンチが起こらないように選定されなければならない。同時に距離A″−C″は、ドレインコンタクト414がハイ電位からロー電位(基板電位)に移行するとき、点A″に発生する臨界電界強度が低減されているように選定されなければならない。
図4において更に、トランジスタの製造期間のnウェルおよびpウェルの製造が図示されている。その際第1のステップにおいて基板410にnイオンによる大面積のインプランテーションが実施される。このために上述したトランジスタの領域においてマスクが設けられていない。これは均一に分配された矢印および参照符号Inによって示される。
それから後続のステップにおいてpウェル412が製造される。このためにマスクMpによりnウェル411の、チャネルおよびソース帯域が収容されるべきである領域がカバーされる。マスクMpのウィンドウの均一な矢印によって実施される、pイオン、例えばホウ素イオンのインプランテーションIpを用いてまず、インプランテーション領域が生成される。後続の熱的なステップにおいて、例えばフィールド酸化物の生成の際にpイオンが拡散され、その結果pウェル412が生じる。上に挙げたUS4455893号に対して、チャネルおよびフィールド酸化物の下方に、図4に示されているようなウェルストラクチャが生じるという利点が得られる。これら領域の下方の縁領域において均一なドーピング経過、ひいては良好なフィールド制御が生じる。
図4の実施例においてp形導電基板410とnウェル411との間のpn接合はほぼ扁平である。同様に、ウェル412とnウェル411との間のpn接合もドレイン414の下方において非常に扁平である。距離A″−C″は、インプランテーション後の拡散ステップによって調整設定される。この距離は必要である。というのは、点A″の領域における空間電荷帯域はドレイン414のp*領域にまで延在してはならないからである。同時に、基板とpウェル412との間のパンチを妨げるために予め定めた距離A″−B″が決められている。
図1において、図4に比して大幅に改善されているウェル形状について説明する。図1に示されているように、基板10にpドーピングされたウェル11が配置されている。これは表面にソースもしくはソース接続端子としての高ドーピングされたp形導電帯域15を含んでいる。ソース領域15の隣に、高ドーピングされたn形導電領域16が設けられている。この領域を介してアース接続(ボデー)を行うことができる。
ソース領域15から高ドーピングされたp形ドレイン領域14の方向においてまず、チャネルK並びにpドーピングされたウェル12が続く。ウェル12はドレイン拡散14の下方深くおよびフィールド酸化物領域13の下方にラテラルに延在している。実施例においてpウェル12の縁領域はゲート電極18の下方まで延びている。ゲート電極はゲート酸化物17を用いて2つのウェル11および12並びにソース15からアイソレーションされている。
ゲート電極18は例えばポリシリコン層として実現されておりかつゲート18からフィールド酸化物13までドレイン14の方向に延在している。このようにこの高ドーピングされた延長されたゲート電極がウェル12の上方に配置されている場合、これはウェル12の縁領域における電界の制御のためのフィールドプレートとして用いられる。より高いレベル、実施例において金属1レベルにおいて、ポリシリコンフィールドプレートの上方に金属層19が設けられている。この層はフィールド酸化物の上方においてゲートとドレインの間において更にドレイン14の方向に延在している。金属層19はゲート電極18とバイアホール20を用いて接続されている。
図1においてドレイン領域の下に扁平なpドーピングされたウェル21が図示されている。これはそれ自体必要ないが、有利にもトランジスタにおいて特別高い電圧に対して生成される。この扁平なpウェル17は典型的には、ホウ素および150keVを下回るエネルギー並びに約1013cm−3を用いた逆行ウェルとして実現される。短いドライブインステップが実施される。pウェル領域はシリコン上表面下方0.5μmのところで終わっている。このウェルは、ドレインドーピングより低くかつpウェル11のドーピングより高い濃度をこのウェル領域に引き起こす。それ故にドーピングはドレイン拡散から基板の方向において均一に減少し、これにより電界強度の過度の高まりまたは絶縁破壊は回避される。
そこで本発明によれば、pウェル12のウェル底部がドレイン接続部14の下方においてフィールド酸化物13およびゲート電極18の下方よりも深くnウェル11内に延在しているようになっている。同時にnウェル11のウェル底部はドレイン接続部14の下方においてウェルのその他の領域におけるよりも僅かな深さを以て基板10内に延在している。
pウェル領域12の異なった深さの拡散はnウェル11の拡散によって制御される。すなわちnウェル11はドレイン帯域14の下方の領域において例えばソース帯域の下方の領域におけるよりも低い濃度を有している。nウェルにおけるラテラル方向での濃度差により、pウェル12が異なった強さで拡散することができるのである。こういう意味でpウェルの拡散はnウェルの拡散によって制御される。この理由からpウェルはドレインの下方において深く、チャネルの近傍におけるよりも一層深くnウェルに入り込んでいる。何故ならチャネルの近傍においてnウェル11はより高い抗ドーピング特性を有しているからである。
ドレイン14に向かう途上でのキャリアに対するドリフト領域として用いられるpウェル12の成形により、扁平な底部を有するウェルに比べて、より大きな距離A′−C′、すなわちドレインの下方でのより大きな深さが生じ、これにより早期の絶縁破壊が妨げられる。チャネルに向かうラテラルな方向においてドレイン領域14の高い電界強度は延長されたゲート電極18および金属層19から成るフィールドプレートの作用によって低減される。その際金属層19は集積回路に対して標準的に使用される第1の金属化レベルに属している。同様にそれ自体公知のプロセスステップによっても、金属層19とポリシリコン電極18と野間にバイアホール20が作製される。金属層19をフィールドプレート機能に関連付けることにより、金属層19をゲート電極18からドレイン14の方向に、ゲート電極18を延長しただけの場合に許容されるよりもずっと奥に持っていることが可能になる。その理由はこの領域においてpウェル12と金属層19との間の距離が比較的大きいからである。このようにして低減された表面電界強度が生じる(RESURF=REduced SURface Field)。
pウェル12のドリフト領域における低減されたドーピング濃度は付加的に、pインプランテーションに対して使用されるマスキングにより制御される。マスキングについては以下に図3に基づいて説明する。
図1の高電圧PMOSトランジスタにおいて一方において絶縁耐力が点A′およびC′間の大きな距離に基づいて高められかつ他方において距離A′−B′はpウェル12から基板10へのパンチが妨げられる程度に大きいことが示されている。
次に相応のマスクもしくはマスキングを用いたウェル11および12の製造について説明する。マスクもしくはマスキングの製造は半導体技術において通例使用される材料および方法によって行われる。図1のトランジスタストラクチャに対して、半導体基体においてまず、フィールド酸化物領域13およびソースおよびゲートもしくはボデーに対する別の高ドーピングされた領域が製造される前に、nウェル11およびその後にpウェル12が製造される。
第1のステップとして、ドーピングされていないウェハにマスクMnが製造される。これは図1のトランジスタストラクチャの上方に原理的に示されている。その際マスクは、イオンプランテーションを可能にしない領域21および22が生じるように被着される。引き続いてウィンドウWn並びにマスク部分22の外側にある領域によりイオンプランテーションInが実施され、その際300keVのエネルギーおよび有利には8.3×1012cm−3の用量を有する燐イオンがインプランテーションされる。有利には、熱拡散の期間に例えばヒ素イオンより動きのいい燐イオンがインプランテーションされるので、その場合には斜線が施されている領域21および22を除いてウェル11に燐ドーピングの比較的均一な分布が生じる。
その際使用のマスクは原理的に図2に示されている。マスキング21はドレインの中央領域をカバーしている。このドレインカバー部21から距離をおいて別のカバー部22が設けられている。これは設けられているドレイン帯域と設けられているソース拡散部との間にある。図2の実施例においてこの別のカバー部はストライプ形状に実現されている。図1に略示されているマスクMnはライン1Aおよび1Bに沿った図2のマスクの横断面として示されているものである。
その際図2においてトランジスタヘッドTKとして特徴付けられておりかつ図1において図平面に対して垂直である、トランジスタの外側領域は、まずドレインカバー部21が2倍のFだけ拡幅されかつそれからドレインカバー部が半円形状にトランジスタヘッドに向かって終わっているような形状になっている。相応の手法においてドレインとソースとの間にストライプ形状に置かれている領域はドレインカバー部に対して間隔をおいて同様に円部分として配置されている。勿論、トランジスタヘッドの領域においてドレインカバー部および別のカバー部22が円形である必要はない。部分的に直線的に延在している多角形状部分つなげて置いて、トランジスタヘッドのマスク部分が形成されるようにすることも同じようにできる。
nウェル11に続いてpウェル12も同様にマスキングMpによりインプランテーションされる。図1には同様に、箇所1A−1Bでの断面が示されている。設けられているpウェル12の領域の外側に全面的なマスキング23が設けられている。設けられているpウェルの領域においてまずウィンドウWpが生成される。ここには、ドレイン領域の方向に円錐形状に延びておりかつ相互に離間して隣接しているカバー領域24が設けられている。円錐形状のカバー部の狭幅側は部分マスキング23から間隔をおいて始まりかつそれから、設けられているドレイン領域もしくはトランジスタの中央領域Zの方向に円錐形状に拡大している。その際円錐形状の領域の間に、インプランテーションを行うことができる領域が開いている。設けられているpウェルの中央領域Zはカバーされていない。
図3のマスクは、ドレイン帯域の領域におけるpインプランテーションの用量が少なくなるように、領域24および25により、円錐形状または円筒形状のマスキングストライプを用いて有効なインプランテーション面を低減する。このことは必要である。というのは、ドレイン帯域の領域においてnウェルの一層低いドーピング、ひいてはnウェルの一層低いゲートドーピングが存在しているからである。
トランジスタの端面側の領域でのトランジスタヘッドTKの領域に、複数の円弧形状でかつ相互に間隔をおいて延在しているカバーストライプ25が配置されている。これらカバーストライプは図3の実施例ではほぼ平行に延在している。
マスキングによってカバーされていない開いている領域Wpによって、引き続きpイオン、例えばホウ素イオンによるインプランテーションIpが行われる。このインプランテーションは2つのステップにおいて、最初例えば300keVのエネルギーおよび5×1012cm−3の用量でおよび第2のステップにおいて例えば150keVのエネルギーおよび同様に5×1012cm−3の用量で行われる。勿論、エネルギーも用量も使用の製造プロセスのタイプによって変えることができる。その際上に挙げた用量はストラクチャ幅0.35μmを有するテクノロジーにおけるプロセスに関連している。
例えばホウ素を用いたインプランテーションにより有効pドーピングはドレイン領域近傍において最小である。そこにおいて円錐形状のマスク部分24は殆ど接触しておりかつこうしてこの領域において僅かなpイオンしかシリコン内に侵入しないからである。しかしポテンシャル分布にとって決定的なのは正味ドーピングである。nウェルは同様にドレイン領域において僅かなドーピングを有しているので、pドーピングの現象はマスキング部分24により対抗的に補償される。ドレインコンタクトの直接下方で、pウェルは最も深い。pn接合はそこからソースの方向に表面まで移動する。
pウェル12に対する図3のマスキングにより、ソースおよびドレイン間の領域においてほぼ均一なポテンシャル低下が形成されることになる。その際ソースとドレインの間で異なって特徴的なドリフトドーピングチャネルが生成される。このチャネルにおいてソースからドレインへの電流が矢印Sの方向に流れる。
nウェルおよびpウェルに対するインプランテーションに続いて温度ステップが行われる。それは、それぞれのウェル内のドーピング材料原子の分配が、それが所望の機能を果たすように生じることを保証するものである。このことは固有の拡散ステップによるが例えばフィールド酸化物領域13の製造との関連においても行うことができる。全体としてマスキングステップおよびpウェル12のインプランテーションの作用効果として現れるのは、バーチカル方向においてもラテラル方向においても、絶縁破壊を来す可能性がある電界強度の過度の高まりが発生しないように電界が調整設定されることである。これにより5Vまでの電圧に対して構想されている低電圧プロセスにおいて、50Vおよびそれ以上の作動電圧によって作動することができる本発明の形式の高電圧PMOSトランジスタが生成される。
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