JP5543253B2

JP5543253B2 - 半導体装置及びその製造方法

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Publication number: JP5543253B2
Application number: JP2010079237A
Authority: JP
Inventors: 壮清水
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-03-30
Filing date: 2010-03-30
Publication date: 2014-07-09
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Also published as: JP2011211078A

Description

本発明は、半導体装置に関し、特に高いＥＳＤ耐量を有する半導体装置及びその製造方法に関する。

近年、ＭＯＳ（Metal-Oxide-Semiconductor）構造からなる半導体装置に対するＥＳＤ（Electrostatic discharge：静電気放電）対策が課題となっている。例えば特許文献１には、ＥＳＤに対する耐量を高くすることを課題としたパワーＭＯＳトランジスタが開示されている。当該パワーＭＯＳトランジスタにおいては、ドレイン電極及びソース電極の下方のｐエピ層内にｐ＋不純物拡散埋込層がそれぞれ形成され、更に当該埋込層間を互いに接続するｐ不純物拡散層がｐエピタキシャル層内に設けられている。かかる構成によって、ブレーク電流（降伏電流）がソース領域の近傍に流れにくくなり、ＥＳＤ耐量が向上するとしている。

特開２００２−３５３４４１号公報

しかしながら、特許文献１に開示されているパワーＭＯＳトランジスタの場合、ドレイン領域にはｎ＋層が形成されているものの、ｐ＋層（アノード層）が形成されておらず、ＥＳＤ耐量が低い。また、かかる構造に対してｐ＋層を形成した場合には、ドレイン側及びソース側にそれぞれ存在するｎ＋層及びｐ＋層及びエピタキシャル層によって形成される寄生サイリスタの熱暴走によるトランジスタの破壊を回避できないという問題があった。

例えばＮｃｈ型のＬＤＭＯＳ(Lateral Double diffused MOS)において、ソース側ｎ＋層、ｐボディ層、ドレイン側ｎ＋層及びｎエピタキシャル層からなる寄生ＮＰＮトランジスタが、ドレイン側ｐ＋層、ｎエピタキシャル層、ソース側ｐ＋層及びｐボディ層からなる寄生ＰＮＰトランジスタよりも先に動作した場合、寄生ＮＰＮトランジスタの熱暴走によって生じる二次降伏によりＬＤＭＯＳトランジスタが破壊されてしまう。故に、特許文献１に開示されているような従来技術においては、高いＥＳＤ耐量を有するＬＤＭＯＳ等の半導体装置を構成するのが困難であった。

本発明は上記した如き問題点に鑑みてなされたものであって、寄生サイリスタの動作による破壊が生じない半導体装置及びその製造方法を提供することを目的とする。

本発明による半導体装置は、第１導電型の半導体層と、前記半導体層に、前記半導体層の表面より突出して形成された酸化膜と、前記半導体層上に、前記酸化膜に跨って形成されたゲート電極と、前記ゲート電極を挟む位置において前記半導体層の表面にそれぞれ形成されたドレイン電極及びソース電極と、前記ドレイン電極に接続されて前記半導体層内に形成されたドレイン側ｐ＋層及びｎ＋層と、前記ソース電極に接続されて前記半導体層内に形成されたソース側ｐ＋層及びｎ＋層と、前記ソース側ｐ＋層及びｎ＋層を囲むように前記半導体層に形成された第２導電型のボディ層と、を含む半導体装置であって、少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第２導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に形成された第２導電型の調整層を含むことを特徴とする。

また、本発明による半導体装置は、第１導電型の半導体層と、前記半導体層に、前記半導体層の表面より突出して形成された酸化膜と、前記半導体層上に、前記酸化膜に跨って形成されたゲート電極と、前記ゲート電極を挟む位置において前記半導体層の表面にそれぞれ形成されたドレイン電極及びソース電極と、前記ドレイン電極に接続されて前記半導体層内に形成されたドレイン側ｐ＋層及びｎ＋層と、前記ソース電極に接続されて前記半導体層内に形成されたソース側ｐ＋層及びｎ＋層と、前記ドレイン側ｐ＋層及びｎ＋層を囲むように前記半導体層の表面に形成された第２導電型のドレインドリフト層と、を含む半導体装置であって、少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第１導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に形成された第１導電型の調整層を含むことを特徴とする。

本発明による半導体装置製造方法は、第１導電型の半導体層に、前記半導体層の表面より突出した酸化膜を形成する酸化膜形成ステップと、前記半導体層上に、前記酸化膜に跨ってゲート電極を形成するゲート電極形成ステップと、前記ゲート電極の一方の側の前記半導体層内に第２導電型のボディ層を形成するボディ層形成ステップと、前記ボディ層内にソース側ｐ＋層及びｎ＋層を形成し前記ゲート電極の他方の側の前記半導体層の表面にドレイン側ｐ＋層及びｎ＋層を形成するｐ＋層ｎ＋層形成ステップと、を含む半導体装置製造方法であって、少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第２導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に第２導電型の調整層を形成する調整層形成ステップを前記ボディ層形成ステップと前記ｐ＋層ｎ＋層形成ステップとの間に含むことを特徴とする。

また、本発明による半導体装置製造方法は、第１導電型の半導体層に、前記半導体層の表面より突出した酸化膜を形成する酸化膜形成ステップと、前記半導体層上に、前記酸化膜に跨ってゲート電極を形成するゲート電極形成ステップと、前記ゲート電極の一方の側の前記半導体層内に第２導電型のドレインドリフト層を形成するドレインドリフト層形成ステップと、前記ドレインドリフト層内にドレイン側ｐ＋層及びｎ＋層を形成し前記ゲート電極の他方の側の前記半導体層の表面にソース側ｐ＋層及びｎ＋層を形成するｐ＋層ｎ＋層形成ステップと、を含む半導体装置製造方法であって、少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第２導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に第１導電型の調整層を形成する調整層形成ステップを前記ドレインドリフト層形成ステップと前記ｐ＋層ｎ＋層形成ステップとの間に含むことを特徴とする。

本発明による半導体装置及びその製造方法によれば、寄生サイリスタの動作による破壊が生じないようにすることができる。

第１の実施例の半導体装置の断面図である。ｎ＋層、ｐ＋層、ｎ型エピタキシャル層、ｐ型ボディ領域、及びｐ型調整層によって形成される寄生ＰＮＰトランジスタ及び寄生ＮＰＮトランジスタの等価回路を半導体装置の断面上に表した図である。図１の半導体装置の各製造工程における断面図である。図１の半導体装置の各製造工程における断面図である。図１の半導体装置の各製造工程における断面図である。第２の実施例の半導体装置の断面図である。

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。

＜第１の実施例＞
図１は本実施例の半導体装置１００の断面図である。半導体装置１００は、ｎ型（以下、本実施例において第１導電型と称する）のＬＤＭＯＳ構造の半導体装置である。例えばシリコンを主原料とするｐ型（以下、本実施例において第２導電型と称する）の半導体基板１０１の表面に、例えばひ素（Ａｓ）を不純物とするｎ＋型埋め込み層１０２が形成されている。ｎ＋型埋め込み層１０２の表面にはｎ型エピタキシャル層１０３が形成されている。

ｎ型エピタキシャル層１０３の表面には、ＬＯＣＯＳ（local oxidation of silicon）法による部分的な酸化によって、ＬＯＣＯＳ酸化膜１０４が形成されている。ＬＯＣＯＳ酸化膜１０４は、ゲート電極１０５とドレイン電極１１０との間に形成されており、これらの間の電界緩和を目的として形成されたものである。

例えばｎ＋型のリンドープによる多結晶シリコンからなるゲート電極１０５が、ゲート酸化膜１０５ｓを介してＬＯＣＯＳ酸化膜１０４の一部を覆うように形成されている。なお、ゲート電極１０５と同じ構成からなる複数のゲート電極（図示せず）が、ｎ型エピタキシャル層１０３の表面上に互いに一定間隔を置いて形成されている。

ソース電極１１０Ｌ下部のｎ型エピタキシャル層１０３には、ｐ型ボディ領域１０６が形成されている。ｐ型ボディ領域１０６は、ゲート電極１０５をマスクとして例えば２０ｋｅＶ、５Ｅ１３／ｃｍ２の条件でｎ型エピタキシャル層１０３にボロンイオンを注入し、その後、イオン注入された不純物であるボロンイオンの分布を広げるためのドライブイン処理を施して形成される。

ドレイン電極１１０の下方のｎ型エピタキシャル層１０３には、ｎ＋層１０８Ｒが形成されている。ソース電極１１０Ｌの下方のｎ型エピタキシャル層１０３には、ｎ＋層１０８Ｌが形成されている。ｎ＋層１０８Ｒ及び１０８Ｌは、ｎ型エピタキシャル層１０３上に形成されたレジスト（図示せず。イオン注入後に除去される）及びゲート電極１０５をマスクとしてイオン注入することにより形成される。

ドレイン電極１１０下部のｎ型エピタキシャル層１０３には、ｐ＋層１０９Ｒが形成されている。ソース電極１１０Ｌ下部のｐ型ボディ領域１０６には、ｐ＋層１０９Ｌが形成されている。ｐ＋層１０９Ｒは、寄生ＰＮＰトランジスタ（ｐ＋層１０９Ｒ、ｎ型エピタキシャル層１０３、ｐ型ボディ領域１０６及びｐ＋層１０９Ｌからなる）を構成するために形成されたものである。寄生ＰＮＰトランジスタを形成することにより、例えばｎ＋層１０８Ｒの一部に生じる電界が緩和されるので、ｐ＋層１０９Ｒを形成すれば、半導体装置１００に高いＥＳＤ耐量を持たせることができる。ｐ＋層１０９Ｒ及び１０９Ｌは、高ドースイオン注入によって形成される。以下、ｐ＋層１０９Ｒをｐ型アノード層１０９Ｒとも称する。また、ｐ＋層１０９Ｌをｐ型ボディ電極層１０９Ｌとも称する。

ｎ型エピタキシャル層１０３、ＬＯＣＯＳ酸化膜１０４及びゲート電極１０５の表面には、絶縁膜１１１が形成されている。絶縁膜１１１には、必要に応じてＣＭＰ（Chemical Mechanical Planrizaition）などの平坦化処理が施されている。

コンタクト電極１１０Ｒがｎ＋層１０８Ｒ及びｐ＋層１０９Ｒの一部に接続して形成されている。また、コンタクト電極１１０Ｌがｎ＋層１０８Ｌ及びｐ＋層１０９Ｌの一部に接続して形成されている。コンタクト電極１１０Ｒ及び１１０Ｌは、ｎ＋層１０８Ｒとｐ＋層１０９Ｒとの境界部を含む長方形のコンタクトホール（図示せず）と、ｎ＋層１０８Ｌとｐ＋層１０９Ｌとの境界部を含む長方形のコンタクトホール（図示せず）とを絶縁膜１１１に形成し、その部分に例えばタングステンを主とした金属物を形成することによって形成されたものである。

ｐ＋層１０９Ｒ下部のｎ型エピタキシャル層１０３内部には、ｐ＋層１０９Ｒと対向してｐ型調整層１０７が形成されている。ｐ型調整層１０７は、ｎ＋層１０８Ｒ及びｐ＋層１０９Ｒの形成前に、例えばボロンなどのイオンをｎ型エピタキシャル層１０３に注入することによって形成される。ｐ型調整層１０７は、ｐ＋層１０９Ｒとの間にｎ型エピタキシャル層１０３の一部を挟んで形成されている。以下、ｎ型エピタキシャル層１０３のうちの、ｐ型調整層１０７とｐ＋層１０９Ｒとの間に存在する部分をドレイン電流路１０３ｒと称する。ドレイン電流路１０３ｒの濃度は例えば２．０Ｅ１５／ｃｍ３であり、ｐ型調整層１０７の濃度は、それ以上の濃度である。

なお、ｐ型調整層１０７の形成位置は、図１に示される位置に限られず、ｎ型エピタキシャル層１０３内であれば、図１に示される位置から上下左右いずれかの方向にずれた位置に形成されても良い。また、ｐ型調整層１０７の大きさ及び形状についても、図１に示される場合に限られない。図１においては、ｐ型調整層１０７はｐ＋層１０９Ｒの下方にのみ形成されているが、ｎ＋層１０８Ｒの下部まで延びていても良いし、ｎ＋層１０８Ｒの下部に対応する位置にのみ形成されていても良い。また、ドレイン電流路１０３ｒが形成されさえすれば、ｐ型調整層１０７の大きさは、図１に示される大きさよりも、大きくても小さくても良い。

図２は、寄生ＰＮＰトランジスタ１２０及び寄生ＮＰＮトランジスタ１２１の等価回路を半導体装置１００の断面上に表した図である。

寄生ＰＮＰトランジスタ１２０は、ｐ＋層１０９Ｒ、ｎ型エピタキシャル層１０３、ｐ型ボディ領域１０６及びｐ＋層１０９Ｌから形成される。寄生ＮＰＮトランジスタ１２１は、ｎ＋層１０８Ｌ、ｐ型ボディ領域１０６、ｎ型エピタキシャル層１０３及びｎ＋層１０８Ｒから形成される。

ｐ型調整層１０７をｐ＋層１０９Ｒ下部のｎ型エピタキシャル層１０３に形成したことにより、ｐ型調整層１０７とｐ＋層１０９Ｒとの間にはドレイン電流路１０３ｒが形成されている。ドレイン電流路１０３ｒを形成したことによって、ドレイン領域における電流の通過幅が狭くなり、その結果、寄生ＰＮＰトランジスタ１２０のベース抵抗値が高くなる。これにより、寄生ＮＰＮトランジスタ１２１が動作する前に寄生ＰＮＰトランジスタ１２０のベース−エミッタ間の電位が上昇し、寄生ＰＮＰトランジスタ１２０の方が寄生ＮＰＮトランジスタ１２１よりも先に動作する。

寄生ＰＮＰトランジスタ１２０の方が先に動作することにより、ｎ型エピタキシャル層１０３にホールが注入され、ｎ＋層１０８Ｒ近傍の導電率を下げることができる。これにより、ＥＳＤによって生じた電界がｎ＋層１０８Ｒの一部に集中せずに広範囲に分布するので、半導体装置１００の破壊を防ぐことができる。

図３〜図５は、半導体装置１００の各製造工程における断面図である。以下、これらの図を参照しつつ、Ｎ型ＬＤＭＯＳ構造の半導体装置１００の各製造工程について説明する。

先ず、例えばシリコンを主原料とするｐ型半導体基板１０１の表面に、例えばひ素（Ａｓ）を不純物とするｎ＋型埋め込み層１０２を形成し、更にｎ＋型埋め込み層１０２の表面にはｎ型エピタキシャル層１０３を形成する（図３（ａ））。

次に、ｎ型エピタキシャル層１０３の表面の一部に、ＬＯＣＯＳ法によって、ＬＯＣＯＳ酸化膜１０４を形成する（図３（ｂ））。

次に、ｎ型エピタキシャル層１０３の表面を酸化させてゲート酸化膜１０５ｓを形成し、その後、例えばｎ＋型のリンドープによって、多結晶シリコンからなるゲート電極１０５を、ＬＯＣＯＳ酸化膜１０４の一部を覆うようにｎ型エピタキシャル層１０３の表面に形成する（図３（ｃ））。

次に、ドレイン側（図５（ｈ））の領域をレジスト１２０で覆い、レジスト１２０及びゲート電極１０５をマスクとして例えば２０ｋｅＶ、５Ｅ１３／ｃｍ２の条件でボロンイオンをｎ型エピタキシャル層１０３に注入し、その後、イオン注入されたボロンイオンの分布を広げるためのドライブイン処理を施してｐ型ボディ領域１０６を形成する（図４（ｄ））。

次に、ゲート電極１０５からソース側（図５（ｈ））に至る領域及びドレイン側（図５（ｈ））の一部の領域にレジスト１２０を形成し、レジスト１２０をマスクとして例えばボロンなどのイオンをｎ型エピタキシャル層１０３に注入してｐ型調整層１０７を形成する（図４（ｅ））。この際、ｐ型調整層１０７が、後の工程において形成されるｐ＋層１０９Ｒ（図５（ｇ））との間にｎ型エピタキシャル層１０３の一部を挟んで形成されるように、ｐ型調整層１０７のイオン注入の加速度電圧を設定する。これにより、ｐ型調整層１０７とｐ＋層１０９Ｒとの間にドレイン電流路１０３ｒ（図５（ｈ））が形成される。ドレイン電流路１０３ｒの濃度は例えば２．０Ｅ１５／ｃｍ３であり、ｐ型調整層１０７の濃度がそれ以上となるようにイオン注入する。

次に、ソース側及びドレイン側（図５（ｈ））の一部の領域にレジスト１２０を形成し、その後、レジスト１２０をマスクとしてｎ型エピタキシャル層１０３及びｐ型ボディ領域１０６にイオン注入して、それぞれｎ＋層１０８Ｒ及び１０８Ｌを形成する（図４（ｆ））。

次に、ソース側及びドレイン側（図５（ｈ））の一部の領域にレジスト１２０を形成し、その後、レジスト１２０をマスクとしてｎ型エピタキシャル層１０３及びｐ型ボディ領域１０６に高ドースイオン注入して、それぞれｐ＋層１０９Ｒ及び１０９Ｌを形成する（図５（ｇ））。これにより、ｎ＋層１０８Ｒとｐ＋層１０９Ｒのバッティングコンタクト（図５（ｇ）におけるｎ＋層１０８Ｒとｐ＋層１０９Ｒの重複部分）、及びｎ＋層１０８Ｌとｐ＋層１０９Ｌのバッティングコンタクト（図５（ｇ）におけるｎ＋層１０８Ｌとｐ＋層１０９Ｌの重複部分）が形成される。

次に、ｎ型エピタキシャル層１０３、ＬＯＣＯＳ酸化膜１０４及びゲート電極１０５の表面に絶縁膜１１１を形成する（図５（ｇ））。絶縁膜１１１には、必要に応じてＣＭＰなどの平坦化処理を施す。更に、ｎ＋層１０８Ｒとｐ＋層１０９Ｒとの境界部を含む長方形のコンタクトホール（図示せず）と、ｎ＋層１０８Ｌとｐ＋層１０９Ｌとの境界部を含む長方形のコンタクトホール（図示せず）とを絶縁膜１１１に形成し、その部分に例えばタングステンを主とした金属物を形成することによってコンタクト電極１１０Ｒ及び１１０Ｌを形成する（図５（ｇ））。以上の工程により、半導体装置１００が形成される。

従来のＬＤＭＯＳ半導体装置においては、不純物濃度のばらつきや、Ｐ＋層、ｎ＋層などの層の位置関係により、寄生ＮＰＮトランジスタ１２１（図２）の方が寄生ＰＮＰトランジスタ１２０（図２）よりも先に動作する場合があった。寄生ＮＰＮトランジスタ１２１の方が先に動作した場合、ドレイン電極下のｎ＋層の端部に電界が集中し熱暴走による二次降伏によってＬＤＭＯＳが破壊されるという問題が生じていた。これに対して、本実施例の半導体装置１００によれば、ｐ型調整層１０７をｐ＋層１０９Ｒ下部のｎ型エピタキシャル層１０３に形成することより、寄生ＰＮＰトランジスタ１２０のベース抵抗値を高くする。その結果、寄生ＮＰＮトランジスタ１２１が動作する前に寄生ＰＮＰトランジスタ１２０のベース−エミッタ間の電位を上昇させて、寄生ＰＮＰトランジスタ１２０を寄生ＮＰＮトランジスタ１２１よりも先に動作させる。これにより、ｎ型エピタキシャル層１０３にホールが注入され、ｎ＋層１０８Ｒ近傍の導電率を下げることができ、ＥＳＤによって生じた電界がｎ＋層１０８Ｒの一部に集中せずに広範囲に分布するので、半導体装置１００の破壊を防ぐことができる。

なお、本実施例は、ｎ型のＬＤＭＯＳの場合の例であり、ｎ型のエピタキシャル層１０３にｐ型の調整層１０７を形成した場合の例であるが、ｐ型のＬＤＭＯＳの場合すなわちｐ型のエピタキシャル層にｎ型の調整層を形成した場合であっても上記したような効果が得られる。ｐ型のＬＤＭＯＳの場合には、図1に示されるｐ型調整層１０７は形成せず、ｎ型の調整層をｎ＋層１０８Ｒの下方にｎ＋層１０８Ｒと対向させてｐ型の半導体層１０３の内部に形成する。

＜第２の実施例＞
図６は本実施例の半導体装置２００の断面図である。第１の実施例と異なる部分について主に説明する。半導体装置２００は、高耐圧Ｎｃｈ型のＭＯＳＦＥＴである。

半導体装置２００のソース側のｐ型（以下、本実施例において第１導電型と称する）半導体基板２０１表面には、ｎ＋層１０８Ｌ及びｐ＋層１０９Ｌが形成されているが、ｐ型ボディ領域は形成されていない。ドレイン側のｐ型半導体基板２０１表面には、ｎ型（以下、本実施例において第２導電型と称する）のドレインドリフト層２０３が形成されており、更に、ｎ型ドレインドリフト層２０３内には、ｎ＋層１０８Ｒ、ｐ＋層１０９Ｒ及びｐ型調整層２０７が形成されている。

ｐ型調整層２０７は、ｐ＋層２０９Ｒとの間にｎ型ドレインドリフト層２０３の一部を挟んで形成されている。以下、ｎ型ドレインドリフト層２０３のうちの、ｐ型調整層２０７とｐ＋層２０９Ｒとの間に存在する部分をドレイン電流路２０３ｒと称する。ドレイン電流路１０３ｒの濃度は例えば２．０Ｅ１６／ｃｍ３であり、ｐ型調整層１０７の濃度は、それ以上の濃度である。

以下、半導体装置２００の製造方法について説明する。先ず、ＬＯＣＯＳ酸化膜２０４をｐ型半導体基板２０１の表面に形成し、その後、例えばリンをｐ型半導体基板２０１にイオン注入してｎ型ドレインドリフト層２０３を形成する。次にゲート酸化膜２０５ｓをｐ型半導体基板２０１表面に形成し、ゲート酸化膜２０５ｓ上にＮ＋型のリンドープの多結晶シリコンからなるゲート電極２０５を形成する。

次に、ゲート電極２０５からソース側に至る領域及びドレイン側の一部の領域にレジスト（図示せず）を形成し、当該レジストをマスクとして例えばボロンなどのイオンをｎ型ドレインドリフト層２０３に注入してｐ型調整層２０７を形成する。この際、ｐ型調整層２０７が、後の工程において形成されるｐ＋層２０９Ｒとの間にｎ型ドレインドリフト層２０３の一部を挟んで形成されるように、ｐ型調整層２０７のイオン注入の加速度電圧を設定する。これにより、ｐ型調整層２０７とｐ＋層２０９Ｒとの間にドレイン電流路２０３ｒが形成される。ドレイン電流路２０３ｒの濃度は例えば２．０Ｅ１６／ｃｍ３であり、ｐ型調整層２０７の濃度がそれ以上となるようにイオン注入する。その後の製造方法は、従来の製造法と同じである。

本実施例の半導体装置２００は、高耐圧Ｎｃｈ型のＭＯＳＦＥＴにおいて高いＥＳＤ耐量を有することを目的としてドレイン側のｎ型ドレインドリフト層２０３表面にｐ＋層２０９Ｒが形成されている。また、ｎ型ドレインドリフト層２０３内には、ｐ＋層２０９Ｒとの間にｎ型ドレインドリフト層２０３の一部を挟んでｐ型調整層２０７が形成されている。

ｐ型調整層２０７の形成により、寄生ＰＮＰトランジスタ（ｐ＋層２０９Ｒ、ｎ型ドレインドリフト層２０３、ｐ＋層２０９Ｌ及びｐ型ボディ領域２０９Ｌからなる）のベース抵抗を制御して、寄生ＮＰＮトランジスタ（ｎ＋層２０８Ｌ、ｐ型半導体基板２０１、ｎ型ドレインドリフト層２０３及びｎ＋層２０８Ｒとからなる）が動作する前に、寄生ＰＮＰトランジスタのベース−エミッタ間の電位を上昇させることで、寄生ＰＮＰトランジスタを寄生ＮＰＮトランジスタよりも先に動作させる。

これにより、ドレイン電流路２０３ｒにホールが注入され、ｎ＋層２０８Ｒ近傍の導電率を下げることができ、ＥＳＤによって生じた電界がｎ＋層２０８Ｒの一部に集中せずに広範囲に分布するので、半導体装置２００の破壊を防ぐことができる。なお、ｐ型調整層２０７の位置、大きさ、形状は、図６に示される場合に限られず、好ましい位置等に適宜形成すれば良い。

本実施例は、ｎｃｈ型のＭＯＳＦＥＴの場合の例であり、ｎ型のドレインドリフト層２０３にｐ型の調整層２０７を形成した場合の例であるが、ｐｃｈ型のＭＯＳＦＥＴの場合すなわちｐ型のドレインドリフト層にｎ型の調整層を形成した場合であっても上記したような効果が得られる。ｐｃｈ型のＭＯＳＦＥＴの場合には、図６に示されるｐ型調整層２０７は形成せず、ｎ型の調整層をｎ＋層２０８Ｒの下方にｎ＋層２０８Ｒと対向させてｐ型のドレインドリフト層２０３の内部に形成する。

１００、２００半導体装置
１０１ｐ型半導体基板
１０２ｎ＋型埋め込み層
１０３ｎ型エピタキシャル層
１０４ＬＯＣＯＳ酸化膜
１０５ゲート電極
１０６ｐ型ボディ領域
１０７ｐ型調整層
１０８Ｒ、１０８Ｌｎ＋層
１０９Ｒ、１０９Ｌｐ＋層
１１０Ｒ、１１０Ｌコンタクト電極
１１１絶縁膜
１２０寄生ＰＮＰトランジスタ
１２１寄生ＮＰＮトランジスタ

Claims

第１導電型の半導体層と、
前記半導体層に、前記半導体層の表面より突出して形成された酸化膜と、
前記半導体層上に、前記酸化膜に跨って形成されたゲート電極と、
前記ゲート電極を挟む位置において前記半導体層の表面にそれぞれ形成されたドレイン電極及びソース電極と、
前記ドレイン電極に接続されて前記半導体層内に形成されたドレイン側ｐ＋層及びｎ＋層と、
前記ソース電極に接続されて前記半導体層内に形成されたソース側ｐ＋層及びｎ＋層と、
前記ソース側ｐ＋層及びｎ＋層を囲むように前記半導体層内に形成された第２導電型のボディ層と、を含む半導体装置であって、
少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第２導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に形成された第２導電型の調整層を含むことを特徴とする半導体装置。
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１に記載の半導体装置。
第１導電型の半導体層と、
前記半導体層に、前記半導体層の表面より突出して形成された酸化膜と、
前記半導体層上に、前記酸化膜に跨って形成されたゲート電極と、
前記ゲート電極を挟む位置において前記半導体層の表面にそれぞれ形成されたドレイン電極及びソース電極と、
前記ドレイン電極に接続されて前記半導体層内に形成されたドレイン側ｐ＋層及びｎ＋層と、
前記ソース電極に接続されて前記半導体層内に形成されたソース側ｐ＋層及びｎ＋層と、
前記ドレイン側ｐ＋層及びｎ＋層を囲むように前記半導体層内に形成された第２導電型のドレインドリフト層と、を含む半導体装置であって、
少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第１導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に形成された第１導電型の調整層を含むことを特徴とする半導体装置。
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項３に記載の半導体装置。
第１導電型の半導体層に、前記半導体層の表面より突出した酸化膜を形成する酸化膜形成ステップと、
前記半導体層上に、前記酸化膜に跨ってゲート電極を形成するゲート電極形成ステップと、
前記ゲート電極の一方の側の前記半導体層の表面に第２導電型のボディ層を形成するボディ層形成ステップと、
前記ボディ層内にソース側ｐ＋層及びｎ＋層を形成し前記ゲート電極の他方の側の前記半導体層内にドレイン側ｐ＋層及びｎ＋層を形成するｐ＋層ｎ＋層形成ステップと、を含む半導体装置製造方法であって、
少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第２導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に第２導電型の調整層を形成する調整層形成ステップを前記ボディ層形成ステップと前記ｐ＋層ｎ＋層形成ステップとの間に含むことを特徴とする半導体装置製造方法。
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項５に記載の半導体装置製造方法。
第１導電型の半導体層に、前記半導体層の表面より突出した酸化膜を形成する酸化膜形成ステップと、
前記半導体層上に、前記酸化膜に跨ってゲート電極を形成するゲート電極形成ステップと、
前記ゲート電極の一方の側の前記半導体層の表面に第２導電型のドレインドリフト層を形成するドレインドリフト層形成ステップと、
前記ドレインドリフト層内にドレイン側ｐ＋層及びｎ＋層を形成し前記ゲート電極の他方の側の前記半導体層内にソース側ｐ＋層及びｎ＋層を形成するｐ＋層ｎ＋層形成ステップと、を含む半導体装置製造方法であって、
少なくとも前記ドレイン側ｐ＋層及びｎ＋層のうちの前記第１導電型と同一型の層から下方に離れかつ当該層と対向して前記半導体層の内部に第１導電型の調整層を形成する調整層形成ステップを前記ドレインドリフト層形成ステップと前記ｐ＋層ｎ＋層形成ステップとの間に含むことを特徴とする半導体装置製造方法。
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項７に記載の半導体装置製造方法。