JP2007317903A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007317903A JP2007317903A JP2006146264A JP2006146264A JP2007317903A JP 2007317903 A JP2007317903 A JP 2007317903A JP 2006146264 A JP2006146264 A JP 2006146264A JP 2006146264 A JP2006146264 A JP 2006146264A JP 2007317903 A JP2007317903 A JP 2007317903A
- Authority
- JP
- Japan
- Prior art keywords
- injection layer
- layer
- gate
- implantation
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 65
- 239000012535 impurity Substances 0.000 claims abstract description 142
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 86
- 229920005591 polysilicon Polymers 0.000 claims abstract description 86
- 238000002513 implantation Methods 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 66
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 42
- 239000002243 precursor Substances 0.000 claims abstract description 16
- 238000002347 injection Methods 0.000 claims description 196
- 239000007924 injection Substances 0.000 claims description 196
- 238000005468 ion implantation Methods 0.000 claims description 82
- 239000000758 substrate Substances 0.000 claims description 63
- 238000002955 isolation Methods 0.000 claims description 59
- 210000000746 body region Anatomy 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】 前駆ゲート酸化膜32X、対向する側壁を有するゲートポリシリコン層31を具える構造体を準備する工程と、ゲートポリシリコン層と素子分離膜24とを覆う本体部44a、本体部から露出する素子形成領域23に形成されてこれを複数の領域に分割する1又は2以上の遮蔽壁部44bを含む第1レジストマスク44を形成する工程と、不純物を回転斜め注入法により注入して、第1注入層62a、第2注入層62b、第1注入層及び第2注入層よりも低い不純物濃度である第3注入層62cとからなる注入層62を形成する工程と、ゲートポリシリコン層の側壁を覆うサイドウォール34を形成してゲート電極30を形成する工程と、第2レジストマスク46を用いて不純物を注入して、注入層にソース/ドレイン注入層64を形成する工程とを含む。
【選択図】図3
Description
(トランジスタの構成例)
図1を参照して、この発明の製造方法により製造される半導体装置(半導体素子:トランジスタ)の一構成例につき説明する。なお、この半導体装置は、いわゆるソース又はドレイン領域として供する主電極領域の下側に設けられている、不純物の注入層に特色を有している。
図2及び図3を参照して、この発明の半導体装置の製造方法例につき説明する。なお、図は各製造工程段階で得られた構造体の平面図又は切断端面で示してある。
図4を参照して、この発明の第1の実施の形態の変形例につき説明する。なお、既に説明した第1の実施の形態と同一の構成については同一番号を付してその詳細な説明を省略する。
図5を参照して、この例の半導体装置の製造方法につき説明する。なお、不純物イオン注入用第1レジストマスク44の形状、すなわちその形成工程を除き、他の各工程は既に説明した第1の実施の形態と同様であるのでその詳細な説明は省略する。
(トランジスタの構成例)
図6を参照して、この例の半導体装置の構成例につき説明する。なお、既に説明した第1の実施の形態と同一の構成については、同一番号を付して詳細な説明を省略する。
図7を参照して、この例の半導体装置の製造方法につき説明する。なお、不純物イオン注入用第1レジストマスク44の形状、すなわちその形成工程を除き、他の各工程は既に説明した第1の実施の形態と同様であるのでその詳細な説明は省略する。
図8を参照して、この発明の第2の実施の形態の変形例につき説明する。なお、第1及び第2の実施の形態と同一の構成については同一番号を付してその詳細な説明を省略する。
図9を参照して、この発明の半導体装置の製造方法例につき説明する。なお、不純物イオン注入用第1レジストマスク44の形状、すなわちその形成工程を除き、他の各工程は既に説明した第1及び第2の実施の形態と同様であるのでその詳細な説明は省略する。
20:基板(P--型シリコン基板)
22:第1導電型領域
22a:表面
23:素子形成領域
24:素子分離膜
26:不純物イオン注入領域
30:ゲート電極
31:ゲートポリシリコン層
31a:第1側壁
31b:第2側壁
31X:ポリシリコン膜
32:ゲート酸化層
32X:前駆ゲート酸化膜
34:サイドウォール
42:ゲート電極形成用レジストマスク
44:不純物イオン注入用第1レジストマスク
44a:本体部
44b:遮蔽壁部
44ba:第1遮蔽壁部
44bb:第2遮蔽壁部
44baa:第1接続部
44bab:第2接続部
44bac:第1遮蔽壁本体部
44bba:第1接続部
44bbb:第2接続部
44bbc:第2遮蔽壁本体部
46:不純物イオン注入用第2レジストマスク
52:注入層形成不純物
54:ソース/ドレイン注入層形成不純物
62:注入層
62a:第1注入層
62b:第2注入層
62c:第3注入層
62ca:本体領域
62cb:ゲート接触領域
62cc:素子分離膜接触領域
64:ソース/ドレイン注入層(主電極領域)
Claims (5)
- 基板の素子分離膜で画成されている素子形成領域に、前駆ゲート酸化膜、該前駆ゲート酸化膜上に、対向する側壁を有するゲートポリシリコン層を具える構造体を準備する工程と、
前記素子分離膜を覆う本体部、前記ゲートポリシリコン層の延在方向に沿って延在しており、前記本体部から露出する前記素子形成領域に形成されて前記素子形成領域を複数の領域に分割する1又は2以上の遮蔽壁部を含む不純物イオン注入用の第1レジストマスクを前記構造体に形成する工程と、
前記第1レジストマスクを用いて、前記基板に対し不純物を回転斜め注入法により注入して、ゲート長方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第1注入層、前記ゲートポリシリコン層側に形成される第2注入層、前記遮蔽壁部の下側に前記第1注入層及び前記第2注入層と連続形成されかつ前記第1注入層及び前記第2注入層よりも低い不純物濃度である第3注入層とからなる注入層を形成する工程と、
前記第1レジストマスクを除去する工程と、
前記ゲートポリシリコン層の前記側壁を覆うサイドウォールを形成して前記ゲートポリシリコン層及び当該サイドウォールを含むゲート電極を形成する工程と、
不純物イオン注入用の第2レジストマスクを形成して、該第2レジストマスク及び前記ゲート電極から露出している前記基板に不純物を注入して、前記注入層にソース/ドレイン注入層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 基板の素子分離膜で画成されている素子形成領域に、前駆ゲート酸化膜、該前駆ゲート酸化膜上に、対向する側壁を有するゲートポリシリコン層を具える構造体を準備する工程と、
前記素子分離膜を覆う本体部、前記ゲートポリシリコン層の延在方向に沿って延在しており、前記本体部から露出する前記素子形成領域に形成されて前記素子形成領域を複数の領域に分割する遮蔽壁本体部、当該遮蔽壁本体部と前記本体部とを接続する第1接続部、及び前記遮蔽壁本体部とゲートポリシリコン層とを接続する第2接続部を有する1又は2以上の遮蔽壁部を含む不純物イオン注入用の第1レジストマスクを前記構造体に形成する工程と、
前記第1レジストマスクを用いて、前記基板に対し不純物を回転斜め注入法により注入して、ゲート長方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第1注入層、前記ゲートポリシリコン層側に形成される第2注入層、前記遮蔽壁部の下側に前記第1注入層及び前記第2注入層と連続形成されかつ前記第1注入層及び前記第2注入層よりも低い不純物濃度である第3注入層とからなる注入層を形成する工程と、
前記第1レジストマスクを除去する工程と、
前記ゲートポリシリコン層の前記側壁を覆うサイドウォールを形成して前記ゲートポリシリコン層及び当該サイドウォールを含むゲート電極を形成する工程と、
不純物イオン注入用の第2レジストマスクを形成して、該第2レジストマスク及び前記ゲート電極から露出している前記基板に不純物を注入して、前記注入層にソース/ドレイン注入層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1レジストマスクを形成する工程は、前記ゲートポリシリコン層の一側壁から離間して当該一側壁に沿って延在している1つの前記遮蔽壁部を含む不純物イオン注入用第1レジストマスクを形成する工程であり、
前記注入層を形成する工程は、前記遮蔽壁部が非形成とされている側に、前記本体部から前記ゲートポリシリコン層の前記側壁に至る領域を含んで形成される第1注入層を形成し、かつ前記第2注入層及び前記第3注入層を非形成とする工程であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 素子分離膜が設けられている基板と、
前記素子分離膜が画成する素子形成領域に設けられているゲート酸化膜と、
前記ゲート酸化膜上に設けられていて、対向する側壁を有するゲートポリシリコン層及び当該ゲートポリシリコン層の前記側壁を覆うサイドウォールを含むゲート電極と、
前記ゲート電極の延在方向に直交する方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第1注入層、前記ゲートポリシリコン層側に形成される第2注入層、前記第1注入層及び前記第2注入層と連続形成されかつ前記第1注入層及び前記第2注入層よりも低い不純物濃度である第3注入層からなる注入層と、
前記注入層に設けられているソース/ドレイン注入層と
を含むことを特徴とする半導体装置。 - 素子分離膜が設けられている基板と、
前記素子分離膜が画成する素子形成領域に設けられているゲート酸化膜と、
前記ゲート酸化膜上に設けられていて、対向する側壁を有するゲートポリシリコン層及び当該ゲートポリシリコン層の前記側壁を覆うサイドウォールを含むゲート電極と、
前記ゲート電極の延在方向に直交する方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第1注入層、前記ゲートポリシリコン層側に形成される第2注入層、前記第1注入層及び前記第2注入層よりも低い不純物濃度であって、前記第1注入層及び前記第2注入層と連続形成されて前記第1注入層及び前記第2注入層を分離する本体領域、当該本体領域に直交する方向に延在しており、前記本体領域及び前記ゲート電極に接触して前記第2注入層を分割しているゲート接触領域、及び前記本体領域に対して直交する方向に延在しており、前記本体領域及び前記素子分離膜に接触して前記第1注入層を分割している素子分離膜接触領域を含む第3注入層からなる注入層と、
前記注入層に設けられているソース/ドレイン注入層と
を含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006146264A JP2007317903A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006146264A JP2007317903A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007317903A true JP2007317903A (ja) | 2007-12-06 |
Family
ID=38851497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006146264A Pending JP2007317903A (ja) | 2006-05-26 | 2006-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007317903A (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05235346A (ja) * | 1992-02-20 | 1993-09-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH06349854A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
JPH0730107A (ja) * | 1993-07-13 | 1995-01-31 | Sony Corp | 高耐圧トランジスタ及びその製造方法 |
JPH11214634A (ja) * | 1998-01-13 | 1999-08-06 | Lg Semicon Co Ltd | Esd保護回路及びその形成方法 |
JP2001094103A (ja) * | 1999-09-24 | 2001-04-06 | Matsushita Electronics Industry Corp | 高耐圧mosトランジスタの構造及び製造方法 |
JP2002176175A (ja) * | 2000-09-21 | 2002-06-21 | Texas Instruments Inc | 自己整合チャンネルおよびドレイン拡張部を備えた高圧ドレイン拡張トランジスタ |
JP2006100404A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
2006
- 2006-05-26 JP JP2006146264A patent/JP2007317903A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05235346A (ja) * | 1992-02-20 | 1993-09-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH06349854A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
JPH0730107A (ja) * | 1993-07-13 | 1995-01-31 | Sony Corp | 高耐圧トランジスタ及びその製造方法 |
JPH11214634A (ja) * | 1998-01-13 | 1999-08-06 | Lg Semicon Co Ltd | Esd保護回路及びその形成方法 |
JP2001094103A (ja) * | 1999-09-24 | 2001-04-06 | Matsushita Electronics Industry Corp | 高耐圧mosトランジスタの構造及び製造方法 |
JP2002176175A (ja) * | 2000-09-21 | 2002-06-21 | Texas Instruments Inc | 自己整合チャンネルおよびドレイン拡張部を備えた高圧ドレイン拡張トランジスタ |
JP2006100404A (ja) * | 2004-09-28 | 2006-04-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8536653B2 (en) | Metal oxide semiconductor transistor | |
US7385274B2 (en) | High-voltage metal-oxide-semiconductor devices and method of making the same | |
US6919606B2 (en) | Semiconductor device comprising an insulating mask formed on parts of a gate electrode and semiconductor layer crossing an active region | |
KR102068395B1 (ko) | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 | |
JP2010062564A (ja) | ポリエミッタ型バイポーラトランジスタ、bcd素子、ポリエミッタ型バイポーラトランジスタの製造方法及びbcd素子の製造方法 | |
US20050064653A1 (en) | Semiconductor devices having metal containing N-type and P-type gate electrodes and methods of forming the same | |
TWI635617B (zh) | 高壓金屬氧化物半導體元件及其製造方法 | |
JPH0744275B2 (ja) | 高耐圧mos型半導体装置の製造方法 | |
US20190088780A1 (en) | Demos transistor and method of manufacturing the same | |
JP2005064508A (ja) | 高電圧トランジスタおよびその製造方法 | |
KR20010014742A (ko) | 반도체장치 및 그 제조방법 | |
JP2010177292A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2007027622A (ja) | 半導体装置およびその製造方法 | |
US20070212842A1 (en) | Manufacturing method of high-voltage MOS transistor | |
US7432163B2 (en) | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween | |
US8148226B2 (en) | Method of fabricating semiconductor device | |
KR100505676B1 (ko) | Ldd 구조를 가지는 반도체 소자 제조 방법 | |
JP2004022765A (ja) | Ldmos型半導体装置の製造方法 | |
JP2007317903A (ja) | 半導体装置及びその製造方法 | |
JP2009088189A (ja) | Dmosトランジスタ及びその製造方法 | |
JP2007335756A (ja) | 半導体装置およびその製造方法 | |
US6060372A (en) | Method for making a semiconductor device with improved sidewall junction capacitance | |
JP4674940B2 (ja) | 半導体装置の製造方法 | |
KR101102966B1 (ko) | 고전압 반도체 소자 및 그 제조 방법 | |
JP7443594B2 (ja) | 半導体装置及びトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080919 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081210 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090223 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120124 |