JP2001094103A - 高耐圧ｍｏｓトランジスタの構造及び製造方法 - Google Patents

高耐圧ｍｏｓトランジスタの構造及び製造方法

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Abstract

(57)【要約】 【課題】 高耐圧ＭＯＳトランジスタ構造において、基
板電位がソース電位よりも高くなり難くして、サステイ
ン耐圧を高める。 【解決手段】 オフセット拡散層４ｄ、４ｓの濃度及び
深さはソース側とドレイン側では同じであるが、そのサ
イズは、ソース側のオフセット拡散層４ｓではドレイン
側のオフセット拡散層４ｄに比べて大きく設定される。
つまり、ドレイン側のオフセット拡散層４ｄの寸法Ｌｄ
と、ソース側のオフセット拡散層４ｓの寸法Ｌｓとは、
Ｌｄ＜Ｌｓの関係に設定される。従って、ソース側のオ
フセット拡散層４ｓの抵抗値が大きくなって、ソース電
圧ＶＳが高くなる。その結果、基板電圧をＶＷとする
と、 ＶＷ−（シリコンの順方向接合耐圧）≦ＶＳ の状態が維持し易くなり、サステイン耐圧が高くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの技術分野の中でも、特に耐圧の高いＭＯＳトランジ
スタの構造及びその製造方法に関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタの中でも、ゲ
ート電極の端部又はゲート電極とドレイン拡散層及びソ
ース拡散層との間に厚いフィールド酸化膜（以下、ＬＯ
ＣＯＳと表示する）を持つＬＯＣＯＳオフセット型と呼
ばれる構造は、主に液晶ドライバー駆動用素子のように
ゲート、ドレイン及びソースの全てが高耐圧であること
が必要とされる高耐圧ＭＯＳトランジスタに使用されて
いる。
【０００３】ここで、ＬＯＣＯＳオフセット型構造中の
オフセット及びウエルオフセットについて説明する。オ
フセットとは、ゲート電極端部のＬＯＣＯＳ直下に存在
する不純物濃度の薄い拡散層のことであり、主にドレイ
ン拡散層とゲート下部間の電界集中を緩和する目的で形
成され、ドレイン拡散層及びソース拡散層と同じ極性で
あって、ドレイン拡散層及びソース拡散層よりも薄い不
純物濃度に設定されている。同様にウエルオフセットと
は、ドレイン拡散層及びソース拡散層直下に存在する不
純物濃度が薄くて深さの深い拡散層のことであり、主に
ドレイン拡散層とドレイン下部にある逆極性のウエルや
基板との電界集中を緩和する目的のために形成され、ド
レイン拡散層、ソース拡散層、オフセットと同じ極性で
あって、オフセットよりも薄い不純物濃度に設定されて
いる。つまり、同極性での不純物濃度の関係は、ドレイ
ン拡散層及びソース拡散層＞オフセット＞ウエルオフセ
ットである。
【０００４】以下、従来のＬＯＣＯＳオフセット型の高
耐圧ＭＯＳトランジスタ構造について、図１１及び図１
２を用いて説明する。図１１は従来の高耐圧ＭＯＳトラ
ンジスタの断面図、図１２は従来の高耐圧ＭＯＳトラン
ジスタの平面図である。図１１及び図１２に示すよう
に、一般に高耐圧トランジスタは低圧トランジスタと同
一チップ上に共存している。本明細書では高耐圧トラン
ジスタ部ａがＮ−ｃｈ、低圧トランジスタ部ｂがＰ−ｃ
ｈの場合を例に挙げている。
【０００５】先ず、高耐圧トランジスタ部ａの構造につ
いて説明する。Ｐ型基板１中に、高耐圧Ｎ−ｃｈトラン
ジスタ用のウエル拡散層であるＰ型ウエル２があり、こ
のＰ型ウエル２上部にゲート酸化膜７を介してゲート電
極８がある。ゲート電極８の端部又はゲート電極８とド
レイン拡散層９ｄ及びソース拡散層９ｓとの間にＬＯＣ
ＯＳ６があり、ゲート電極８とドレイン拡散層９ｄ又は
ソース拡散層９ｓとを表面上で分離している。前述ゲー
ト電極８端部のＬＯＣＯＳ６の直下に、ドレイン側オフ
セット４ｄ及びソース側オフセット４ｓがある。ドレイ
ン拡散層９ｄ及びソース拡散層９ｄの下方にドレイン側
ウエルオフセット3ｄ及びソース側ウエルオフセット３
ｓがある。一般に、ソース側は電界集中が発生するよう
な仕様はされないので、オフセットやウエルオフセット
は必ずしも必要でない。しかし、素子はドレイン側、ソ
ース側の固定を避けるために、結果としてソース側はド
レイン側と同サイズ、同濃度にて左右対称に形成されて
いる。つまり、ドレイン側オフセット４ｄの寸法をＬ
ｄ、ソース側オフセット４ｓの寸法をＬｓとすると、Ｌ
ｄ＝Ｌｓの関係になっている。また、オフセットとウエ
ルオフセットの位置関係は、ドレイン側オフセット４ｄ
とドレイン側ウエルオフセット３ｄとの重なり寸法をＯ
ｄ、ソース側オフセット４ｓとソース側ウエルオフセッ
ト３ｓとの重なり寸法をＯｓとすると、Ｏｄ＝Ｏｓの関
係になっている。以上で形成されたゲート、ドレイン及
びソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、
ＬＯＣＯＳ６により、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【０００６】次に、低圧トランジスタ部ｂの構造につい
て説明する。前記Ｐ型ウエル２中に、低圧Ｐ−ｃｈトラ
ンジスタのウエル拡散層である、Ｎ型ウエル３がある。
このＮ型ウエル３の上部にゲート酸化膜７を介してゲー
ト電極８があり、その両側にドレイン拡散層１１ｄ及び
ソース拡散層１１ｓがある。以上で形成されたゲート、
ドレイン、ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡
散層５、ＬＯＣＯＳ６によって、Ｎ型ウエル拡散層３の
電位を取るための拡散層であるチャンネルストッパー１
２と分離されている。
【０００７】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタの製造方法について、図１３を参照し
ながら説明する。
【０００８】図１３（ａ）に示すように、Ｐ型基板１の
表面にＰ型ウエル２をフォトレジスト工程、イオン注入
工程、熱処理工程により形成する。更に、図１３（ｂ）
に示すように、前記Ｐ型ウエル２の表面に、Ｎ型ウエル
３とドレイン側ウエルオフセット３ｄとソース側ウエル
オフセット３ｓとを、フォトレジスト工程、イオン注入
工程、熱処理工程により形成する。更に、図１３（ｃ）
に示すように、前記Ｐ型ウエル２の上方に、Ｎ型分離拡
散層４と、ドレイン側オフセット４ｄと、ソース側オフ
セット４ｓと、Ｐ型分離拡散層５とをフォトレジスト工
程、イオン注入工程により形成した後、それ等を被うよ
うにＬＯＣＯＳ６を形成する。更に、図１３（ｄ）に示
すように、ゲート酸化膜７、ゲート電極８を形成した
後、ドレイン拡散層９ｄとソース拡散層９ｓ、チャンネ
ルストッパー１０、ドレイン拡散層１１ｄとソース拡散
層１１ｓ、チャンネルストッパー１２をフォトレジスト
工程、イオン注入工程、熱処理工程により形成する。以
上の製造方法により、同一チップ上に高耐圧ＭＯＳトラ
ンジスタと低圧ＭＯＳトランジスタが形成される。
【０００９】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタの動作について説明する。前述の高耐
圧ＭＯＳトランジスタがオンするとき、つまりゲート電
極8とドレイン拡散層９ｄに高電圧が印加されると、ド
レイン拡散層９ｄだけでなく、同極性の濃度の薄い拡散
層であるドレイン側ウエルオフセット３ｄ、ドレイン側
オフセット４ｄも空乏化される分、ドレイン拡散層９ｄ
への電界集中を緩和し、高耐圧化を実現できる構造にな
っている。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
構成では、基板電位ＶＷがソース電位ＶＳよりも高くな
り易い、つまり、ＶＷ−（シリコンの順方向接合耐圧）
＞ＶＳの関係になり易いために、サステイン破壊と呼ば
れるトランジスタ破壊に至る耐圧（以下、サステイン耐
圧と表現する）が低いという技術的課題を有していた。
【００１１】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタのサステイン破壊のメカニズムについ
て、図面を参照しながら説明する。本明細書図ではＮ−
ｃｈトランジスタの場合を例に挙げている。図１４は従
来の高耐圧ＭＯＳトランジスタの動作説明図、図１４
（ａ）は動作時の断面図、図１４（ｂ）はドレイン電圧
と電流の関係を示すグラフである。
【００１２】図１４（ａ）に示すように、高耐圧ＭＯＳ
トランジスタにおいて、動作時に電圧印加される位置は
電極部Ｇ、Ｄ２、Ｓ２、Ｗ２であるが、実際にトランジ
スタのゲート、ドレイン、ソース、ウエルとして動作し
ている位置はゲート電極８直下の部位Ｇ、Ｄ１、Ｓ１、
Ｗ１であるので、サステイン破壊メカニズムに関して
は、主にこの位置に着目して説明する。電極部Ｄ２、Ｓ
２、Ｗ２と実際にトランジスタのドレイン、ソース、ウ
エルとして動作している位置Ｄ１、Ｓ１、Ｗ１とは、電
界集中を緩和するために、各々、ドレイン側オフセット
４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗ＲＳ、
Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した構造に
なっている。
【００１３】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄとに
正電圧が印加されると、ドレイン拡散層９ｄだけでな
く、同極性の濃度の薄い拡散層であるドレイン側ウエル
オフセット３ｄ、ドレイン側オフセット４ｄも空乏化さ
れる。更に、電圧印加が大きくなり、これ等の領域が充
分に空乏化されると、キャリアの電子がソース側からド
レイン側へ向かって移動し、ドレイン電流（以下、ＩＤ
１と示す）が流れ始める。このドレイン電流ＩＤ１は、
ソース側へ流れるソース電流（以下、ＩＳ１と表現す
る）と、ウエル及び基板方向へ流れる基板電流（以下、
ＩＷ１と表現する）とに分かれる。つまり、ＩＤ１＝Ｉ
Ｓ１＋ＩＷ１の関係になっている。一般に、基板電流は
Ｉｓｕｂと表現されるが、本明細書ではＩＷ１と表現す
る。ドレイン電圧ＶＤ１と電流ＩＤ１の関係は図１４
（ｂ）に示される通りである。ドレイン電圧ＶＤ１が低
いときはほぼＩＤ１＝ＩＳ１であり、基板電流ＩＷ１は
ほとんど流れない。
【００１４】しかし、ドレイン電圧ＶＤ１が高電圧にな
ると、ドレイン近傍の電子がドレイン電圧ＶＤ１の電界
強度により高速化し、高速化した電子がシリコンの格子
と衝突して電子−ホールの対を発生させ、この発生した
ホールがウエル及び基板方向に流れる現象が起きる。こ
の流れる基板電流ＩＷ１とＰ型ウェル２の抵抗ＲＷとに
より、基板電圧ＶＷ１の変動が生じる。つまり、基板電
流ＩＷ１が流れたために、ウエル側に、ＲＷ・ＩＷ１＝
ＶＷ１分の電位が発生し、ソース電位ＶＳ２の位置が０
Ｖで固定されているために、基板電圧ＶＷ１が浮く状態
になる。この基板電圧ＶＷ１の変動により、ＶＷ１−
（シリコンの順方向接合耐圧）＞ＶＳ１の状態になり、
基板とソース間のＰＮ接合が順方向にバイアスされる。
つまり、このとき、部位Ｓ１、Ｗ１、Ｄ１の各点が、ソ
ース、ウエル、ドレインのＭＯＳトランジスタとしてで
はなく、エミッタ、ベース、コレクタの寄生バイポーラ
トランジスタとして働き、これがオンするので、急激に
電流が流れ始める。このように、ドレイン電圧ＶＤ１が
大きくなるに従って基板電流ＩＷ１が急激に大きくな
り、結果としてＩＤ１はＶＤ１＝ｘ（Ｖ）の時点でトラ
ンジスタ破壊に至る電流に達し、サステイン破壊が発生
する。このＶＤ１＝ｘ（Ｖ）の電圧値が従来の高耐圧Ｍ
ＯＳトランジスタのサステイン耐圧である。
【００１５】本発明は、前記課題を解決するものであ
り、その目的は、ＭＯＳトランジスタ特性を維持しなが
ら、サステイン耐圧を向上することができる高耐圧ＭＯ
Ｓトランジスタの構造とその製造方法を提供することに
ある。
【００１６】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明の高耐圧ＭＯＳトランジスタの構造及び製
造方法は、ソース側の抵抗値ＲＳ１を適正化することに
より、ＶＷ１−（シリコンの順方向接合耐圧）＞ＶＳ１
になり難い構成を有している。これにより、サステイン
耐圧の高いＭＯＳトランジスタ構造及び製造方法が得ら
れる。
【００１７】サステイン破壊を起こさないようにするた
めには、ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ
１の状態を保つようにすれば良い。つまり、ＶＷ１＝Ｒ
Ｗ・ＩＷ１、ＶＳ１＝ＲＳ・ＩＳ１であるから、この中
のパラメーターを意図的に変更して、ＶＷ１−（シリコ
ンの順方向接合耐圧）≦ＶＳ１の状態を保つようにすれ
ば良い。先ず、ソース電流ＩＳ１及び基板電流ＩＷ１は
ドレイン電圧ＶＤ１によりほぼ決定されるので、意図的
に変更できない。また、Ｐ型ウェル２の抵抗ＲＷは目標
とするＭＯＳトランジスタ特性からの制限で決められる
ものであり、サステイン耐圧向上のためだけの理由で故
意に変更できない。ソース側の抵抗ＲＳは一般にドレイ
ン側の抵抗ＲＤと等しくなるように、同じサイズ、同じ
濃度で設定されているが、これは左右対称の方が設計上
簡易だからであり、一般的には、トランジスタ特性上は
必ずしも同じである必要はない。ドレイン側の抵抗ＲＤ
に相当するオフセット層は、ドレイン電圧ＶＤ１を印加
したときに空乏化することにより、電界緩和することを
目的として使われ、ドレイン側の抵抗ＲＤの抵抗値は、
ドレイン電圧、トランジスタ速度、オン抵抗特性などか
ら制限されている。一方、ソース側の抵抗ＲＳはソース
電位ＶＳ２が０Ｖに設定して使われ、ドレイン側の抵抗
ＲＤのように高電界をかけては使用されないので、制限
が少なく設定変更が可能である。
【００１８】以上の理由により、意図的に変更可能であ
る抵抗は、ソース側の抵抗値ＲＳのみであることが判
る。このソース側の抵抗値ＲＳをドレイン側の抵抗ＲＤ
に関係なく適正に設定することにより、ソース電圧ＶＳ
１が大きくなり、結果として、ＶＷ１−（シリコンの順
方向接合耐圧）≦ＶＳ１が可能になり、サステイン破壊
を起こし難くすることが可能になる。
【００１９】従来の高耐圧ＭＯＳトランジスタは、その
トランジスタ特性からドレイン側の抵抗ＲＤは適正化さ
れていたが、ソース側の抵抗値ＲＳについては工程簡略
化、回路仕様上の簡略化を理由として、ドレイン側と左
右対象に形成され、その抵抗値については充分に適正化
されていなかった。本発明は、このソース側の抵抗値Ｒ
Ｓに着目し、この抵抗値を適正化することにより、ＭＯ
Ｓトランジスタ特性を維持しつつ、サステイン耐圧向上
を簡単に実現させる高耐圧ＭＯＳトランジスタの構造と
製造方法を提供するものである。
【００２０】本発明では、ＭＯＳトランジスタのドレイ
ン領域とソース領域とが非対称な構造になる可能性もあ
るが、問題はない。一般に、５Ｖ駆動などの低圧系のＭ
ＯＳトランジスタはドレインとソースとが左右対称に形
成されているが、これは、ドレインとソースを固定しな
いほうが回路仕様上有利なためである。しかしながら、
高耐圧トランジスタは回路設計上ドレインとソースとを
固定しても影響はないため、ドレイン側とソース側で異
なる抵抗値を有し、左右非対称の構造を持つことも可能
である。
【００２１】サステイン耐圧を向上させる手段として、
ソース側に外付けで抵抗を入れる方法は従来より使われ
ている。本発明は、外付けで抵抗を入れる必要が無く、
ドレイン領域及びソース領域にＬＯＣＯＳオフセット構
造を持つＭＯＳトランジスタのオフセット領域の抵抗を
積極的に利用することにより、外付け抵抗の場合と同様
の効果を得るものである。
【００２２】即ち、請求項１記載の発明の高耐圧ＭＯＳ
トランジスタの構造は、ソース側の抵抗値が、ドレイン
側の抵抗値とは無関係に、高いサステイン耐圧を持つよ
うに設定されていることを特徴とする。
【００２３】請求項２記載の発明は、前記請求項１記載
の高耐圧ＭＯＳトランジスタの構造において、ソース側
のオフセット領域の抵抗値が、ドレイン側のオフセット
領域の抵抗値とは無関係に、高いサステイン耐圧を持つ
ように設定されていることを特徴とする。
【００２４】請求項３記載の発明の高耐圧ＭＯＳトラン
ジスタの構造は、ドレイン側のオフセット領域と、前記
ドレイン側のオフセット領域とは非対称なソース側のオ
フセット領域とを備えて、高いサステイン耐圧を持つこ
とを特徴とする。
【００２５】請求項４記載の発明は、前記請求項３記載
の高耐圧ＭＯＳトランジスタの構造において、前記ソー
ス側のオフセット領域のサイズが、前記ドレイン側のオ
フセット領域のサイズとは非対称に設定されて、高いサ
ステイン耐圧を持つことを特徴とする。
【００２６】請求項５記載の発明は、前記請求項３記載
の高耐圧ＭＯＳトランジスタの構造において、前記ソー
ス側のオフセット領域の濃度が、前記ドレイン側のオフ
セット領域の濃度とは非対称に設定されて、高いサステ
イン耐圧を持つことを特徴とする。
【００２７】請求項６記載の発明の高耐圧ＭＯＳトラン
ジスタの構造は、ドレイン側のオフセット拡散層と、前
記ドレイン側のオフセット領域とは不純物濃度が異なる
ソース側のオフセット領域とを備えて、高いサステイン
耐圧を持つことを特徴としている。
【００２８】請求項７記載の発明は、前記請求項１記載
の高耐圧ＭＯＳトランジスタの構造において、ソース側
の抵抗値が、基板電圧をＶＷ、ソース電圧をＶＳとし
て、 ＶＷ−（シリコンの順方向接合耐圧）＞ＶＳ となり難いように、ドレイン側の抵抗値よりも高く設定
されていることを特徴とする。
【００２９】請求項８記載の発明の高耐圧ＭＯＳトラン
ジスタの製造方法は、ソース側のオフセットのサイズを
ドレイン側のオフセットのサイズよりも大きくなるよう
にレジストパターンを作製し、前記レジストパターンを
用いて前記ソース側のオフセット及びドレイン側のオフ
セットを形成して、高いサステイン耐圧を持つ高耐圧Ｍ
ＯＳトランジスタを製造することを特徴とする。
【００３０】請求項９記載の発明の高耐圧ＭＯＳトラン
ジスタの製造方法は、ドレイン側のオフセット領域を形
成する工程と、前記ドレイン側のオフセット領域の不純
物濃度とは無関係に設定された不純物濃度となるように
イオン注入して、ソース側のオフセット領域を形成する
工程とを有する高いサステイン耐圧を持つ高耐圧ＭＯＳ
トランジスタを製造することを特徴とする。
【００３１】請求項１０記載の発明は、前記請求項９記
載の高耐圧ＭＯＳトランジスタの製造方法において、前
記ソース側のオフセット領域の不純物濃度は、前記ドレ
イン側のオフセット領域の不純物濃度よりも低く設定さ
れることを特徴とする。
【００３２】請求項１１記載の発明の高耐圧ＭＯＳトラ
ンジスタの製造方法は、低圧ＭＯＳトランジスタと同一
チップ内に共存する高耐圧ＭＯＳトランジスタの製造方
法であって、前記低圧ＭＯＳトランジスタのウエル形成
用フォトマスクに存在する高耐圧ＭＯＳトランジスタの
ソース側及びドレイン側の各ウエルオフセットの位置
を、ソース側においてウエルオフセットとオフセットと
の重なりを少なくなるように設定し、前記フォトマスク
を用いて高耐圧ＭＯＳトランジスタのソース側及びドレ
イン側の各ウエルオフセットを形成して、高いサステイ
ン耐圧を持つ高耐圧ＭＯＳトランジスタを製造すること
を特徴とする。
【００３３】以上により、請求項１ないし請求項１１記
載の発明の高耐圧ＭＯＳトランジスタの構造及び製造方
法では、ソース領域の抵抗値がドレイン領域の抵抗値に
無関係に設定される。従って、基板電圧ＶＷからシリコ
ンの順方向接合耐圧を減算した電圧値がソース電圧ＶＳ
よりも大きくなり難くなるので、ＭＯＳトランジスタの
特性が良好に維持されながら、サステイン耐圧が高くな
る。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
【００３５】（第１の実施の形態）図１及び図２は本発
明の第１の実施の形態のＬＯＣＯＳオフセット型の高耐
圧ＭＯＳトランジスタ構造を示す。図１は高耐圧ＭＯＳ
トランジスタの断面図、図２は高耐圧ＭＯＳトランジス
タの平面図を示す。
【００３６】図１及び図２に示すように、高耐圧トラン
ジスタと低圧トランジスタは同一チップ上に共存してい
る。本実施の形態では高耐圧トランジスタ部ＡがＮ−ｃ
ｈ、低圧トランジスタ部ＢがＰ−ｃｈの場合を例として
いる。
【００３７】先ず、高耐圧トランジスタ部Ａの構造につ
いて、図１及び図２を用いて説明する。Ｐ型基板１中
に、高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であ
るＰ型ウエル２があり、このＰ型ウエル２上部にゲート
酸化膜７を介してゲート電極８がある。ゲート電極８の
端部又はゲート電極８とドレイン拡散層９ｄ及びソース
拡散層９ｓとの間にＬＯＣＯＳ６があり、ゲート電極８
とドレイン拡散層４ｄ又はソース拡散層４ｓとを表面上
で分離している。前述ゲート電極８端部のＬＯＣＯＳ６
の直下に、ドレイン側オフセット４ｄ、ソース側オフセ
ット４ｓがある。ドレイン拡散層９ｄ及びソース拡散層
９ｓの下方に、ドレイン側ウエルオフセット3ｄ及びソ
ース側ウエルオフセット３ｓがある。
【００３８】図１及び図２に示すように、オフセット拡
散層４ｄ、４ｓの濃度及び深さは、ソース側とドレイン
側では同じであるが、サイズはソース側４ｓがドレイン
側４ｄに比べて大きく設定された構造になっている。つ
まり、ドレイン側オフセット４ｄの寸法をＬｄ、ソース
側オフセット４ｓの寸法をＬｓとすると、Ｌｄ＜Ｌｓの
関係になっている。
【００３９】また、オフセットとウエルオフセットの位
置関係は、従来の構造と同じであって、ドレイン側オフ
セット４ｄとドレイン側ウエルオフセット３ｄとの重な
り寸法をＯｄ、ソース側オフセット４ｓとソース側ウエ
ルオフセット３ｓとの重なり寸法をＯｓとすると、Ｏｄ
＝Ｏｓの関係になっている。
【００４０】以上により形成されたゲート、ドレイン、
ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、Ｌ
ＯＣＯＳ６によって、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【００４１】次に、低圧トランジスタ部Ｂの構造につい
て図１及び図２を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００４２】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図３を参照しながら説明する。
【００４３】図３（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２をフォトレジスト工程、イオン注入工
程、熱処理工程により形成する。本実施の形態において
は、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１の
表面に、高耐圧部ウエル形成用レジストパターンを用い
てボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００４４】更に、図３（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、Ｎ型ウエル３とドレイン側ウエルオ
フセット３ｄとソース側ウエルオフセット３ｓとを、フ
ォトレジスト工程、イオン注入工程、熱処理工程により
形成する。本実施の形態においては、低圧部ウエル形成
用レジストパターンを用いて燐などのＮ型イオン種を注
入し、熱処理工程により、例えば不純物濃度が１．０Ｅ
１６ｃｍ-3、拡散深さ５μｍのＮ型ウエル３、ドレイン
側ウエルオフセット３ｄ、ソース側ウエルオフセット３
ｓを形成した。
【００４５】続いて、図３（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４とドレイン側オ
フセット４ｄとソース側オフセット４ｓとを、フォトレ
ジスト工程、イオン注入工程により形成する。このとき
使用するレジストパターンはＬｓを大に、つまりＬｄ＜
Ｌｓに設計されている。本実施の形態では、ＬｄとＬｓ
のサイズを、例えば従来はＬｄ＝Ｌｓ＝６．０μｍであ
ったのに対し、Ｌｄ＝６．０μｍのままにし、Ｌｓ＝
９．０μｍに変更して設計したレジストパターンを用い
て、燐などのＮ型イオン種を注入した。その後、Ｐ型分
離拡散層５をフォトレジスト工程、イオン注入工程によ
り形成し、それ等を被うようにＬＯＣＯＳ６を形成す
る。本実施の形態では、レジストパターンを用いて、ボ
ロンなどのＰ型イオン種を注入し、ＬＯＣＯＳ成長の熱
処理を施した。その結果、例えば不純物濃度が２．０Ｅ
１６ｃｍ-3、拡散層深さ２μｍのＮ型分離拡散層４、ド
レイン側オフセット４ｄ、ソース側オフセット４ｓ、Ｐ
型分離拡散層５を各々形成した。前記Ｌｄ＜Ｌｓに設計
したレジストパターンを使用した結果、従来通りの工程
でオフセットの濃度及び深さは変更せずに、サイズのみ
Ｌｄ＜Ｌｓと変更した構造を形成することができた。
【００４６】更に、図３（ｄ）に示すように、ゲート酸
化膜７、ゲート電極８を形成した後、ドレイン拡散層９
ｄ及びソース拡散層９ｓ、チャンネルストッパー１０、
ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チャン
ネルストッパー１２を、フォトレジスト工程、イオン注
入工程、熱処理工程により形成する。本実施の形態で
は、高耐圧Ｎ−ｃｈ部のドレイン、ソースに関しては、
レジストパターンを用いて燐などのＮ型イオン種を注入
し、熱処理工程により、例えば不純物濃度が２．０Ｅ２
０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層９
ｄ、ソース拡散層９ｓを形成した。
【００４７】以上の製造方法により、同一チップ上に高
耐圧ＭＯＳトランジスタと低圧ＭＯＳトランジスタが形
成される。
【００４８】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００４９】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本実施の形態では、Ｎ−ｃ
ｈトランジスタの場合を例に挙げている。図１０は本発
明の高耐圧ＭＯＳトランジスタの動作説明図、図１０
（ａ）は動作時の断面図、図１０（ｂ）はドレイン電圧
と電流の関係を示すグラフである。
【００５０】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置はゲート
電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。電極部
Ｄ２、Ｓ２、Ｗ２と前記各部位Ｄ１、Ｓ１、Ｗ１とは、
電界集中を緩和するために、各々、ドレイン側オフセッ
ト４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗Ｒ
Ｓ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した構
造になっている。
【００５１】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄに正
電圧が印加されると、ドレイン拡散層９ｄだけでなく同
極性の濃度の薄い拡散層であるドレイン側ウエルオフセ
ット３ｄ、ドレイン側オフセット４ｄも空乏化される。
更に、電圧印加が大きくなり、これ等の領域が充分に空
乏化されると、キャリアの電子がソース側からドレイン
側へ向かって移動し、ドレイン電流ＩＤ１が流れ始め
る。このドレイン電流ＩＤ１は、ソース側へ流れるソー
ス電流ＩＳ１と、ウエル及び基板方向へ流れる基板電流
ＩＷ１とに分かれる。つまり、ＩＤ１＝ＩＳ１＋ＩＷ１
の関係になっている。ドレイン電圧と電流の関係は図１
０（ｂ）に示される通りである。
【００５２】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ウエル側にＲＷ・Ｉ
Ｗ１＝ＶＷ１分の電位が発生する。一方、ソース側で
は、ソース電流ＩＳ１の大きさは従来と変わらないが、
ソース側オフセット４ｓのサイズを大きくした結果、ソ
ース側オフセット４ｓの抵抗ＲＳが大きくなり、同じド
レイン電圧ＶＤ１におけるソース電位は、ＲＳ・ＩＳ１
＝ＶＳ１であるから、従来のソース電位よりも大きくな
った。従って、従来の高耐圧ＭＯＳトランジスタのサス
テイン耐圧である、ＶＤ１＝ｘ（Ｖ）の電圧において
も、ソース側オフセット４ｓの抵抗ＲＳが大きくなった
ことにより、ソース電位ＶＳ１が大きくなり、ウエル側
に発生するＲＷ・ＩＷ１＝ＶＷ１分の電位より高くなる
ことを保持できたので、ＶＷ１−（シリコンの順方向接
合耐圧）≦ＶＳ１の関係を維持し、部位Ｄ１、Ｓ１、Ｗ
１の寄生バイポーラがオンするに至らず、急激に基板電
流ＩＷ１が増加せず、結果としてドレイン電流ＩＤ１が
トランジスタ破壊に至る電流に至らないため、サステイ
ン破壊を防ぐことができた。
【００５３】以上のように、本実施の形態によれば、ソ
ース側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定
するために、オフセットのサイズの適正化を行なった結
果、ソース側のオフセットのサイズがドレイン側よりも
大きくなり、左右非対称の構造となったが、ＭＯＳトラ
ンジスタ特性を維持し、プロセスの変更無しにサステイ
ン耐圧の向上を実現することができた。
【００５４】尚、本実施の形態では、Ｎ−ｃｈトランジ
スタの場合を例に説明したが、Ｐ−ｃｈトランジスタに
おいても同様の効果が得られることは勿論である。
【００５５】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図面を参照しながら説明する。
【００５６】以下に本発明のＬＯＣＯＳオフセット型の
高耐圧ＭＯＳトランジスタ構造について、図４及び図５
を用いて説明する。図４は本発明の第２の実施の形態に
おける高耐圧ＭＯＳトランジスタの断面図、図５は本発
明の第２の実施の形態における高耐圧ＭＯＳトランジス
タの平面図である。図４及び図５に示すように、高耐圧
トランジスタと低圧トランジスタは同一チップ上に共存
している。本実施の形態では高耐圧トランジスタ部Ｃが
Ｎ−ｃｈ、低圧トランジスタ部ＢがＰ−ｃｈの場合を例
としている。
【００５７】先ず、高耐圧トランジスタ部Ｃの構造につ
いて図４及び図５を用いて説明する。Ｐ型基板１中に、
高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であるＰ
型ウエル２があり、このＰ型ウエル２上部にゲート酸化
膜７を介してゲート電極８がある。ゲート電極８の端部
又はゲート電極８とドレイン拡散層９ｄ及びソース拡散
層９ｓとの間にＬＯＣＯＳ６があり、ゲート電極８とド
レイン拡散層９ｄ又はソース拡散層９ｓとを表面上で分
離している。前述ゲート電極８端部のＬＯＣＯＳ６の直
下にドレイン側オフセット４ｄ、ソース側オフセット４
ｓがある。ドレイン拡散層９ｄ及びソース拡散層９ｓの
下方に、ドレイン側ウエルオフセット３ｄ及びソース側
ウエルオフセット３ｓがある。
【００５８】図４及び図５に示すように、ドレイン側オ
フセット４ｄ、ソース側オフセット４ｓの関係は、Ｌｄ
＝Ｌｓ、またオフセットとウエルオフセットの位置関係
は、Ｏｄ＝Ｏｓであり、従来の高耐圧ＭＯＳトランジス
タと同じである。ここで、ソース側オフセット４ｓの濃
度は、ドレイン側オフセット４ｄよりも薄く設定されて
いる。以上で形成されたゲート、ドレイン、ソース部
は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ
６により、Ｐ型ウエル拡散層２の電位を取るための拡散
層であるチャンネルストッパー１０と分離されている。
【００５９】次に、低圧トランジスタ部Ｂの構造につい
て図４及び図５を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００６０】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図６を参照しながら説明する。
【００６１】図６（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２を、フォトレジスト工程、イオン注入
工程、熱処理工程により形成する。本実施の形態におい
ては、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１
の表面に高耐圧部ウエル形成用レジストパターンを用い
てボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００６２】更に、図６（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、Ｎ型ウエル３とドレイン側ウエルオ
フセット３ｄとソース側ウエルオフセット３ｓとを、フ
ォトレジスト工程、イオン注入工程、熱処理工程により
形成する。本実施の形態においては、低圧部ウエル形成
用レジストパターンを用いて燐などのＮ型イオン種を注
入し、熱処理工程により、例えば不純物濃度が１．０Ｅ
１６ｃｍ-3、拡散深さ５μｍのＮ型ウエル３、ドレイン
側ウエルオフセット３ｄ、ソース側ウエルオフセット３
ｓを形成した。
【００６３】続いて、図６（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４とドレイン側オ
フセット４ｄとを、イオン注入工程により形成する。ソ
ース側オフセット４ｓは別のレジストパターンにより、
例えば図５のように選択して、ドレイン側オフセット４
ｄよりも不純物濃度が薄くなるような注入を打つことに
より、形成する。その後、Ｐ型分離拡散層５をフォトレ
ジスト工程、イオン注入工程により形成し、それ等を被
うようにＬＯＣＯＳ６を形成する。
【００６４】本実施の形態では、レジストパターンを用
いて燐などのＮ型イオン種、ボロン等のＰ型イオン種を
各々注入し、ＬＯＣＯＳ成長の熱処理により、例えば不
純物濃度が２．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのＮ
型分離拡散層４、ドレイン側オフセット４ｄ、Ｐ型分離
拡散層５、不純物濃度が１．３Ｅ１６ｃｍ-3、拡散層深
さ１．６μｍのソース側オフセット４ｓを各々形成し
た。
【００６５】更に、図３（ｄ）に示すように、ゲート酸
化膜７、ゲート電極８を形成した後、ドレイン拡散層９
ｄ及びソース拡散層９ｓ、チャンネルストッパー１０、
ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チャン
ネルストッパー１２を、フォトレジスト工程、イオン注
入工程、熱処理工程により形成する。本実施の形態で
は、高耐圧Ｎ−ｃｈ部のドレイン、ソースに関しては、
レジストパターンを用いて燐などのＮ型イオン種を注入
し、熱処理工程により、例えば不純物濃度が２．０Ｅ２
０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層９
ｄ、ソース拡散層９ｓを形成した。以上の製造方法によ
り、同一チップ上に高耐圧ＭＯＳトランジスタと低圧Ｍ
ＯＳトランジスタが形成される。
【００６６】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００６７】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本明細書図ではＮ−ｃｈト
ランジスタの場合を例に挙げている。図１０は本発明の
高耐圧ＭＯＳトランジスタの動作説明図であり、同図
（ａ）は動作時の断面図、同図（ｂ）はドレイン電圧と
電流の関係を示すグラフである。
【００６８】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置は、ゲー
ト電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。電極
部Ｄ２、Ｓ２、Ｗ２と前記各部位Ｄ１、Ｓ１、Ｗ１と
は、電界集中を緩和するために、各々、ドレイン側オフ
セット４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗
ＲＳ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した
構造になっている。
【００６９】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄに正
電圧が印加されると、ドレイン拡散層９ｄだけでなく、
同極性の濃度の薄い拡散層であるドレイン側ウエルオフ
セット３ｄ、ドレイン側オフセット４ｄも空乏化され
る。更に、電圧印加が大きくなり、これ等の領域が充分
に空乏化されると、キャリアの電子がソース側からドレ
イン側へ向かって移動し、ドレイン電流ＩＤ１が流れ始
める。このドレイン電流ＩＤ１は、ソース側へ流れるソ
ース電流ＩＳ１と、ウエル及び基板方向へ流れる基板電
流ＩＷ１とに分かれる。つまり、ＩＤ１＝ＩＳ１＋ＩＷ
１の関係になっている。ドレイン電圧と電流の関係は図
１０（ｂ）に示される通りである。
【００７０】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ウエル側にＲＷ・Ｉ
Ｗ１＝ＶＷ１分の電位が発生する。一方、ソース側で
は、ソース電流ＩＳ１の大きさは従来と変わらないが、
ソース側オフセット４ｓ形成時の注入量を変更して濃度
を低くしので、ソース側オフセット４ｓの抵抗ＲＳが大
きくなり、同じドレイン電圧ＶＤ１におけるソース電位
は、ＲＳ・ＩＳ１＝ＶＳ１であるから、従来のソース電
位よりも大きくなった。従って、従来の高耐圧ＭＯＳト
ランジスタのサステイン耐圧であるＶＤ１＝ｘ（Ｖ）の
電圧においても、ソース側オフセット４ｓの抵抗ＲＳが
大きくなったことにより、ソース電位ＶＳ１が大きくな
り、ウエル側に発生するＲＷ・ＩＷ１＝ＶＷ１分の電位
より高くなることを保持できたので、ＶＷ１−（シリコ
ンの順方向接合耐圧）≦ＶＳ１の関係を維持し、部位Ｄ
１、Ｓ１、Ｗ１の寄生バイポーラがオンするに至らず、
急激に基板電流ＩＷ１が増加せず、結果としてドレイン
電流ＩＤ１がトランジスタ破壊に至る電流に至らないの
で、サステイン破壊を防ぐことができた。
【００７１】以上のように本実施の形態によれば、ソー
ス側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定す
るために、ソース側オフセット領域の注入量の適正化を
行なった結果、ソース側のオフセット注入量がドレイン
側と異なって左右非対称の構造となり、工程が増える結
果になったが、サイズ変更をする必要がなく、ＭＯＳト
ランジスタ特性を維持しながら、サステイン耐圧の向上
を実現することができた。
【００７２】ソース側オフセット４ｓの濃度について述
べると、ソース拡散層９ｓ＞ソース側オフセット４ｓ＞
ソース側ウエルオフセット３ｓの範囲内になるように設
定すれば良い。
【００７３】尚、本実施の形態では、ソース側オフセッ
ト４ｓの領域のみフォトレジストパターンで選択して、
薄い注入を打ったが、従来通りの工程に加えて、ソース
側オフセット４ｓの領域のみ逆極性の注入を打ち返しに
して、低濃度を実現しても良い。
【００７４】また、本実施の形態では、Ｎ−ｃｈトラン
ジスタの場合を例に挙げて説明したが、Ｐ−ｃｈトラン
ジスタにおいても同様の効果が得られることは勿論であ
る。
【００７５】（第３の実施の形態）以下、本発明の第３
の実施の形態について、図面を参照しながら説明する。
【００７６】以下に本発明のＬＯＣＯＳオフセット型の
高耐圧ＭＯＳトランジスタ構造について図７及び図８を
用いて説明する。図７は本発明の第３の実施の形態にお
ける高耐圧ＭＯＳトランジスタの断面図、図８は本発明
の第３の実施の形態における高耐圧ＭＯＳトランジスタ
の平面図である。図７及び図８に示すように、高耐圧ト
ランジスタと低圧トランジスタは同一チップ上に共存し
ている。本実施の形態では高耐圧トランジスタ部ＤがＮ
−ｃｈ，低圧トランジスタ部ＢがＰ−ｃｈの場合を例に
挙げている。
【００７７】先ず、高耐圧トランジスタ部Ｄの構造につ
いて、図７及び図８を用いて説明する。Ｐ型基板１中
に、高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であ
るＰ型ウエル２があり、このＰ型ウエル２上部にゲート
酸化膜７を介してゲート電極８がある。ゲート電極８の
端部又はゲート電極８とドレイン拡散層９ｄ及びソース
拡散層９ｓとの間にＬＯＣＯＳ６があり、ゲート電極８
とドレイン拡散層９ｄ又はソース拡散層９ｓとを表面上
で分離している。前述ゲート電極８端部のＬＯＣＯＳ６
の直下に、ドレイン側オフセット４ｄ、ソース側オフセ
ット４ｓがある。ドレイン拡散層９ｄ及びソース拡散層
９ｄの下方に、ドレイン側ウエルオフセット３ｄ及びソ
ース側ウエルオフセット３ｓがある。
【００７８】ここで、オフセットのサイズは従来と同じ
であって、Ｌｄ＝Ｌｓの関係に、またオフセットとウエ
ルオフセットの位置関係は、Ｏｄ＞Ｏｓの関係になって
いる。つまり、ドレイン側オフセット４ｄの領域はドレ
イン側ウエルオフセット３ｄとの重なり寸法Ｏｄが大き
く、この領域の不純物濃度はオフセットとウエルオフセ
ットを足したものに、反対に、ソース側オフセット４ｓ
はソース側ウエルオフセット３ｓとの重なり寸法Ｏｓが
小さく（図７はほとんど"０"に）設定され、不純物濃度
はオフセットに対し逆極性のＰ型ウエル２に打ち返され
たものになっており、オフセットの濃度は従来に比べて
ドレイン側は濃く、ソース側は薄いという、ドレイン側
とソース側で濃度が異なるという構造になっている。
【００７９】以上により形成されたゲート、ドレイン、
ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、Ｌ
ＯＣＯＳ６によって、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【００８０】次に、低圧トランジスタ部Ｂの構造につい
て図７及び図８を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００８１】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図９を参照しながら説明する。
【００８２】図９（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２をフォトレジスト工程、イオン注入工
程、熱処理工程により形成する。本実施の形態において
は、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１の
表面に高耐圧部ウエル形成用レジストパターンを用いて
ボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００８３】更に、図９（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、低圧トランジスタ部ＢのＮ型ウエル
３と、高圧トランジスタ部のドレイン側ウエルオフセッ
ト３ｄと、ソース側ウエルオフセット３ｓとを、フォト
レジスト工程、イオン注入工程、熱処理工程により同時
に形成する。このとき、低圧ウエル形成用レジストパタ
ーンの位置を、従来の位置よりもゲート電極からみてソ
ース側寄り（即ち、図７で右方向）にずらしておく。本
実施の形態においては、低圧部ウエル形成用レジストパ
ターンを従来の位置に対して約６．０μｍソース側寄り
にずらしておいた。このレジストパターンを用いて燐な
どのＮ型イオン種を注入し、熱処理工程により、例えば
不純物濃度が１．０Ｅ１６ｃｍ-3、拡散深さ５μｍのＮ
型ウエル３、ドレイン側ウエルオフセット３ｄ、及びソ
ース側ウエルオフセット３ｓを形成した。
【００８４】続いて、図９（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４と、ドレイン側
オフセット４ｄと、ソース側オフセット４ｓとを、フォ
トレジスト工程、イオン注入工程により形成する。この
とき、前工程であるウエルオフセットの位置のみ従来の
位置に比べてソース寄りにずらしているので、以降の工
程のレジストパターンを従来通りの位置に設定すると、
オフセットとウエルオフセットとの位置関係は、自動的
にＯｄ＞Ｏｓになる。オフセットのサイズは、従来のレ
ジストパターンを使用していて、変更していないので、
同じであり、Ｌｄ＝Ｌｓである。その結果、既存のレジ
ストパターンを用いて、従来通りの工程でサイズを変更
せずに、不純物濃度設定をドレイン側は従来よりも濃
く、ソース側は薄くというように、ドレイン側とソース
側とで別濃度を実現することができた。その後、Ｐ型分
離拡散層５をフォトレジスト工程、イオン注入工程によ
り形成し、それ等を被うようにＬＯＣＯＳ６を形成す
る。
【００８５】本実施の形態では、レジストパターンを用
いて燐などのＮ型イオン種、ボロンなどのＰ型イオン種
を注入し、ＬＯＣＯＳ成長の熱処理により、例えば不純
物濃度が２．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのＮ型
分離拡散層４、Ｐ型分離拡散層５を形成すると共に、不
純物濃度が３．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのド
レイン側オフセット４ｄ、不純物濃度が１．３Ｅ１６ｃ
ｍ-3、拡散層深さ１．３μｍのソース側オフセット４ｓ
を形成した。本実施の形態では、例えばＬｄ及びＬｓの
サイズは、従来のレジストパターンを使用しているため
に、同じＬｄ＝Ｌｓ＝６．０μｍであって、低圧ウエル
オフセットを、オフセットに対してソース側に約６．０
μｍずらして、Ｏｄ＞Ｏｓを実現した。
【００８６】更に、図９（ｄ）に示すように、ゲート酸
化膜７及びゲート電極８を形成した後、ドレイン拡散層
９ｄ及びソース拡散層９ｓ、チャンネルストッパー１
０、ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チ
ャンネルストッパー１２を、フォトレジスト工程、イオ
ン注入工程、熱処理工程により形成する。本実施の形態
では、高耐圧Ｎ−ｃｈ部のドレイン及びソースに関して
は、レジストパターンを用いて燐などのＮ型イオン種を
注入し、熱処理工程により、例えば不純物濃度が２．０
Ｅ２０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層
９ｄ及びソース拡散層９ｓを形成した。
【００８７】以上の製造方法により、同一チップ上に高
耐圧ＭＯＳトランジスタと低圧ＭＯＳトランジスタが形
成される。
【００８８】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００８９】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本明細書では、Ｎ−ｃｈト
ランジスタの場合を例に挙げている。図１０は本発明の
高耐圧ＭＯＳトランジスタの動作説明図、同図（ａ）は
動作時の断面図、同図（ｂ）はドレイン電圧と電流の関
係を示すグラフである。
【００９０】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置はゲート
電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。前記電
極部Ｄ２、Ｓ２、Ｗ２と前記部位Ｄ１、Ｓ１、Ｗ１と
は、電界集中を緩和するために、各々、ドレイン側オフ
セット４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗
ＲＳ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した
構造になっている。
【００９１】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８及びドレイン拡散層９ｄに
正電圧が印加されると、ドレイン拡散層９ｄだけでな
く、同極性の濃度の薄い拡散層であるドレイン側ウエル
オフセット３ｄ、ドレイン側オフセット４ｄも空乏化さ
れる。更に、電圧印加が大きくなり、これ等の領域が充
分に空乏化されると、キャリアの電子がソース側からド
レイン側へ向かって移動し、ドレイン電流ＩＤ１が流れ
始める。このドレイン電流ＩＤ１は、ソース側へ流れる
ソース電流ＩＳ１と、ウエル及び基板方向へ流れる基板
電流ＩＷ１とに分かれる。つまり、ＩＤ１＝ＩＳ１＋Ｉ
Ｗ１の関係になっている。ドレイン電圧と電流の関係
は、図１０（ｂ）に示される通りである。
【００９２】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ウエル側にＲＷ・Ｉ
Ｗ１＝ＶＷ１分の電位が発生する。一方、ソース側で
は、ソース電流ＩＳ１の大きさは従来と変わらないが、
低圧用ウエル形成用レジストパターンを従来の位置より
もソース寄りにずらしたことにより、ソース側オフセッ
ト４ｓの濃度が従来よりも低くなって、ソース側オフセ
ット４ｓの抵抗ＲＳが大きくなり、同じドレイン電圧Ｖ
Ｄ１におけるソース電位は、ＲＳ・ＩＳ１＝ＶＳ１とな
って、従来のソース電位よりも大きくなった。従って、
従来の高耐圧ＭＯＳトランジスタのサステイン耐圧であ
る、ＶＤ１＝ｘ（Ｖ）の電圧においても、ソース側オフ
セット４ｓの抵抗ＲＳが大きくなったことにより、ソー
ス電位ＶＳ１が大きくなり、ウエル側に発生するＲＷ・
ＩＷ１＝ＶＷ１分の電位より高くなることを保持できた
ので、ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１
の関係を維持し、部位Ｄ１、Ｓ１、Ｗ１の寄生バイポー
ラがオンするに至らず、急激に基板電流ＩＷ１が増加せ
ず、結果としてドレイン電流ＩＤ１がトランジスタ破壊
に至る電流に至らないので、サステイン破壊を防ぐこと
ができた。
【００９３】以上のように、本実施の形態によれば、ソ
ース側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定
するために、オフセット濃度の適正化を行なったので、
ソース側のオフセット濃度がドレイン側よりも低くな
り、左右非対称の構造となったが、既存のレジストパタ
ーンを活用し、サイズ変更とプロセス変更無しに安価
に、ＭＯＳトランジスタ特性を維持したまま、サステイ
ン耐圧の向上を実現することができた。
【００９４】低圧ウエル形成用マスク位置のずらし方
は、ソース側ウエルオフセット３ｓを、ソース側オフセ
ット４ｓから離れず、かつＰ型分離拡散層５に接触しな
い範囲で、ゲート電極８よりも外側の範囲で行なうと良
い。
【００９５】本実施の形態では、既存のレジストパター
ンを用いて全体的にソース側寄りにずらすことにより、
ソース側オフセット４ｓの抵抗ＲＳの抵抗値を適正化す
る場合について述べたが、新規にレジストパターンを作
製する場合は、ドレイン電流Ｉｄ、ソース電流Ｉｓ、及
び前記重なり寸法Ｏｄ、Ｏｓのサイズを図７及び図８の
ように設計すれば良い。
【００９６】尚、本実施の形態では、Ｎ−ｃｈトランジ
スタの場合を例に説明したが、Ｐ−ｃｈトランジスタに
おいても同様の効果が得られることは勿論である。
【００９７】更に、本実施の形態では、高耐圧ＭＯＳト
ランジスタ製造工程において、低圧トランジスタ部Ｂの
ウエル形成に使われているレジストパターンを高耐圧ト
ランジスタのウエルオフセット形成と共用している場合
に、低圧ウエル形成用マスクの位置を僅かにずらすだけ
で、サイズ変更、工程追加を発生させずに、前記第１及
び第２の実施の形態と同じ効果が得られて、簡単で安価
にできる有益な方法である。
【００９８】
【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明の高耐圧ＭＯＳトランジスタの構造
及び製造方法によれば、ソース領域の抵抗値をドレイン
領域の抵抗値に無関係に設定したので、ＭＯＳトランジ
スタの特性を維持しながら、サステイン破壊に至る耐圧
が高い高耐圧ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図２】同平面図である。
【図３】本実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図４】本発明の第２の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図５】同平面図である。
【図６】同実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図７】本発明の第３の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図８】同平面図である。
【図９】同実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図１０】本発明の実施の形態における高耐圧ＭＯＳト
ランジスタの動作説明図である。
【図１１】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
【図１２】同平面図である。
【図１３】従来の高耐圧ＭＯＳトランジスタの製造工程
を示す断面図である。
【図１４】従来の高耐圧ＭＯＳトランジスタの動作説明
図である。
【符号の説明】
１ Ｐ型基板 ２ Ｐ型ウエル ３ Ｎ型ウエル ３ｄ ドレイン側ウエルオフセット ３ｓ ソース側ウエルオフセット ４ Ｎ型分離拡散層 ４ｄ ドレイン側オフセット ４ｓ ソース側オフセット ５ Ｐ型分離拡散層 ６ ＬＯＣＯＳ ７ ゲート酸化膜 ８ ゲート電極 ９ｄ ドレイン拡散層 ９ｓ ソース拡散層 １０ チャンネルストッパー １１ｄ ドレイン拡散層 １１ｓ ソース拡散層 １２ チャンネルストッパー ＲＤ ドレイン側オフセットの抵抗 ＲＳ ソース側オフセットの抵抗 ＲＷ Ｐ型ウェルの抵抗
フロントページの続き Ｆターム(参考） 5F040 DA00 DA20 DB03 DC01 EB02 EF02 EF04 EF18 EK01 EK02 EM03 5F048 AA05 AB10 AC03 BA06 BC01 BC03 BC06 BC18 BC20 BG12

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ソース側の抵抗値が、ドレイン側の抵抗
    値とは無関係に、高いサステイン耐圧を持つように設定
    されていることを特徴とする高耐圧ＭＯＳトランジスタ
    の構造。
  2. 【請求項２】 ソース側のオフセット領域の抵抗値が、
    ドレイン側のオフセット領域の抵抗値とは無関係に、高
    いサステイン耐圧を持つように設定されていることを特
    徴とする請求項１記載の高耐圧ＭＯＳトランジスタの構
    造。
  3. 【請求項３】 ドレイン側のオフセット領域と、 前記ドレイン側のオフセット領域とは非対称なソース側
    のオフセット領域とを備えて、 高いサステイン耐圧を持つことを特徴とする高耐圧ＭＯ
    Ｓトランジスタの構造。
  4. 【請求項４】 前記ソース側のオフセット領域のサイズ
    が、前記ドレイン側のオフセット領域のサイズとは非対
    称に設定されて、 高いサステイン耐圧を持つことを特徴とする請求項３記
    載の高耐圧ＭＯＳトランジスタの構造。
  5. 【請求項５】 前記ソース側のオフセット領域の濃度
    が、前記ドレイン側のオフセット領域の濃度とは非対称
    に設定されて、 高いサステイン耐圧を持つことを特徴とする請求項３記
    載の高耐圧ＭＯＳトランジスタの構造。
  6. 【請求項６】 ドレイン側のオフセット拡散層と、 前記ドレイン側のオフセット領域とは不純物濃度が異な
    るソース側のオフセット領域とを備えて、 高いサステイン耐圧を持つことを特徴とする高耐圧ＭＯ
    Ｓトランジスタの構造。
  7. 【請求項７】 ソース側の抵抗値が、 基板電圧をＶＷ、ソース電圧をＶＳとして、 ＶＷ−（シリコンの順方向接合耐圧）＞ＶＳ となり難いように、ドレイン側の抵抗値よりも高く設定
    されていることを特徴とする請求項１記載の高耐圧ＭＯ
    Ｓトランジスタの構造。
  8. 【請求項８】 ソース側のオフセットのサイズをドレイ
    ン側のオフセットのサイズよりも大きくなるようにレジ
    ストパターンを作製し、 前記レジストパターンを用いて前記ソース側のオフセッ
    ト及びドレイン側のオフセットを形成して、 高いサステイン耐圧を持つ高耐圧ＭＯＳトランジスタを
    製造することを特徴とする高耐圧ＭＯＳトランジスタの
    製造方法。
  9. 【請求項９】 ドレイン側のオフセット領域を形成する
    工程と、 前記ドレイン側のオフセット領域の不純物濃度とは無関
    係に設定された不純物濃度となるようにイオン注入し
    て、ソース側のオフセット領域を形成する工程とを有す
    る高いサステイン耐圧を持つ高耐圧ＭＯＳトランジスタ
    を製造することを特徴とする高耐圧ＭＯＳトランジスタ
    の製造方法。
  10. 【請求項１０】 前記ソース側のオフセット領域の不純
    物濃度は、前記ドレイン側のオフセット領域の不純物濃
    度よりも低く設定されることを特徴とする請求項９記載
    の高耐圧ＭＯＳトランジスタの製造方法。
  11. 【請求項１１】 低圧ＭＯＳトランジスタと同一チップ
    内に共存する高耐圧ＭＯＳトランジスタの製造方法であ
    って、 前記低圧ＭＯＳトランジスタのウエル形成用フォトマス
    クに存在する高耐圧ＭＯＳトランジスタのソース側及び
    ドレイン側の各ウエルオフセットの位置を、ソース側に
    おいてウエルオフセットとオフセットとの重なりを少な
    くなるように設定し、 前記フォトマスクを用いて高耐圧ＭＯＳトランジスタの
    ソース側及びドレイン側の各ウエルオフセットを形成し
    て、 高いサステイン耐圧を持つ高耐圧ＭＯＳトランジスタを
    製造することを特徴とする高耐圧ＭＯＳトランジスタの
    製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002210B2 (en) 2003-02-07 2006-02-21 Renesas Technology Corp. Semiconductor device including a high-breakdown voltage MOS transistor
JP2006303142A (ja) * 2005-04-20 2006-11-02 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2007048888A (ja) * 2005-08-09 2007-02-22 Seiko Epson Corp 半導体装置
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007317903A (ja) * 2006-05-26 2007-12-06 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010045216A (ja) * 2008-08-13 2010-02-25 Seiko Instruments Inc 半導体装置
JP2010087150A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp 半導体装置およびその製造方法
US8102011B2 (en) 2008-09-30 2012-01-24 Renesas Electronics Corporation Semiconductor device including a field effect transistor and method for manufacturing the same
JP2012231064A (ja) * 2011-04-27 2012-11-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013191767A (ja) * 2012-03-14 2013-09-26 Sharp Corp Ｅｓｄ保護トランジスタ素子
JP2013206923A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置
JP2016179696A (ja) * 2016-07-13 2016-10-13 キヤノン株式会社 記録ヘッド用基板及び記録装置

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060199A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6630714B2 (en) * 2001-12-27 2003-10-07 Kabushiki Kaisha Toshiba Semiconductor device formed in semiconductor layer arranged on substrate with one of insulating film and cavity interposed between the substrate and the semiconductor layer
US6921946B2 (en) * 2002-12-16 2005-07-26 Koninklijke Philips Electronics N.V. Test structure for electrical well-to-well overlay
EP1542289A1 (fr) * 2003-12-11 2005-06-15 STMicroelectronics S.A. Structure MOS résistante aux radiations
JP4711636B2 (ja) * 2004-03-12 2011-06-29 パナソニック株式会社 半導体装置の製造方法
US7292088B2 (en) * 2004-05-19 2007-11-06 International Rectifier Corporation Gate driver output stage with bias circuit for high and wide operating voltage range
US7944000B2 (en) * 2006-06-12 2011-05-17 Ricoh Company, Ltd. Semiconductor resistor, method of manufacturing the same, and current generating device using the same
JP5452146B2 (ja) * 2009-09-17 2014-03-26 セイコーインスツル株式会社 半導体装置
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
US9236471B2 (en) 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9209683B2 (en) * 2012-06-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a switched circuit device
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
JP6344071B2 (ja) * 2014-06-09 2018-06-20 富士電機株式会社 半導体装置
JP6775369B2 (ja) * 2016-09-28 2020-10-28 エイブリック株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62141754A (ja) 1985-12-16 1987-06-25 Nec Corp 高耐圧半導体装置
JPS62141784A (ja) * 1985-12-17 1987-06-25 Canon Inc 光導電素子
JPH01305573A (ja) * 1988-06-03 1989-12-08 New Japan Radio Co Ltd 半導体装置
JPH03126253A (ja) 1989-10-11 1991-05-29 Hitachi Ltd 半導体装置
JPH0462975A (ja) 1990-07-02 1992-02-27 Seiko Instr Inc 半導体装置
JPH0684283A (ja) * 1992-09-02 1994-03-25 Fuji Electric Co Ltd 光磁気ディスクデータの転送方法
JPH10223892A (ja) * 1997-02-04 1998-08-21 Toshiba Microelectron Corp 半導体装置及びその製造方法
JP3111947B2 (ja) * 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JP3142057B2 (ja) * 1997-11-13 2001-03-07 日本電気株式会社 半導体装置とその製造方法、及び駆動装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777294B2 (en) 2003-02-07 2010-08-17 Renesas Technology Corp. Semiconductor device including a high-breakdown voltage MOS transistor
US7002210B2 (en) 2003-02-07 2006-02-21 Renesas Technology Corp. Semiconductor device including a high-breakdown voltage MOS transistor
CN1326243C (zh) * 2003-02-07 2007-07-11 株式会社瑞萨科技 半导体器件
JP2006303142A (ja) * 2005-04-20 2006-11-02 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2007048888A (ja) * 2005-08-09 2007-02-22 Seiko Epson Corp 半導体装置
JP4761032B2 (ja) * 2005-08-09 2011-08-31 セイコーエプソン株式会社 半導体装置
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007317903A (ja) * 2006-05-26 2007-12-06 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010045216A (ja) * 2008-08-13 2010-02-25 Seiko Instruments Inc 半導体装置
JP2010087150A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp 半導体装置およびその製造方法
US8129799B2 (en) 2008-09-30 2012-03-06 Renesas Electronics Corporation Semiconductor device
US8227862B2 (en) 2008-09-30 2012-07-24 Renesas Electronics Corporation Semiconductor device
US8513736B2 (en) 2008-09-30 2013-08-20 Renesas Electronics Corporation Semiconductor device
US8102011B2 (en) 2008-09-30 2012-01-24 Renesas Electronics Corporation Semiconductor device including a field effect transistor and method for manufacturing the same
JP2012231064A (ja) * 2011-04-27 2012-11-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013191767A (ja) * 2012-03-14 2013-09-26 Sharp Corp Ｅｓｄ保護トランジスタ素子
JP2013206923A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置
JP2016179696A (ja) * 2016-07-13 2016-10-13 キヤノン株式会社 記録ヘッド用基板及び記録装置

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