JP2002176175A - 自己整合チャンネルおよびドレイン拡張部を備えた高圧ドレイン拡張トランジスタ - Google Patents
自己整合チャンネルおよびドレイン拡張部を備えた高圧ドレイン拡張トランジスタInfo
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- 239000012212 insulator Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 37
- 238000002955 isolation Methods 0.000 claims description 33
- 230000000873 masking effect Effects 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 abstract description 115
- 238000004519 manufacturing process Methods 0.000 abstract description 22
- 238000000206 photolithography Methods 0.000 abstract description 14
- 238000002513 implantation Methods 0.000 description 23
- 238000000926 separation method Methods 0.000 description 23
- 125000006850 spacer group Chemical group 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 239000000463 material Substances 0.000 description 18
- 108091006146 Channels Proteins 0.000 description 17
- 239000007943 implant Substances 0.000 description 17
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- -1 boron ions Chemical class 0.000 description 7
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000001802 infusion Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 150000004760 silicates Chemical class 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 102100026827 Protein associated with UVRAG as autophagy enhancer Human genes 0.000 description 2
- 101710102978 Protein associated with UVRAG as autophagy enhancer Proteins 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】
【課題】 比較的簡単なプロセスを用いて高電圧ドレイ
ン拡張トランジスタを集積回路に組み込むためのトラン
ジスタ構造および製作プロセスを提供する。さらに、フ
ォトリソグラフィの限界寸法に相当するチャンネル長で
ＤＥトランジスタを製作するための二重自己整合プロセ
スを提供する。 【解決手段】 トランジスタのゲート（７２）はＣＭＯ
Ｓｎウエル領域（１０）上に形成される。トランジスタ
のソース拡張領域（５０）およびドレイン拡張領域（５
２）は、ＣＭＯＳウエル領域（１０）に形成される。ト
ランジスタのソース領域（９０）はソース拡張領域５０
に形成され、トランジスタのドレイン領域９２はドレイ
ン拡張領域（５２）における２つのドレイン整合構造
（７４）、（７６）の間に形成される。
ン拡張トランジスタを集積回路に組み込むためのトラン
ジスタ構造および製作プロセスを提供する。さらに、フ
ォトリソグラフィの限界寸法に相当するチャンネル長で
ＤＥトランジスタを製作するための二重自己整合プロセ
スを提供する。 【解決手段】 トランジスタのゲート（７２）はＣＭＯ
Ｓｎウエル領域（１０）上に形成される。トランジスタ
のソース拡張領域（５０）およびドレイン拡張領域（５
２）は、ＣＭＯＳウエル領域（１０）に形成される。ト
ランジスタのソース領域（９０）はソース拡張領域５０
に形成され、トランジスタのドレイン領域９２はドレイ
ン拡張領域（５２）における２つのドレイン整合構造
（７４）、（７６）の間に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、ＭＯＳＦＥ
Ｔトランジスタの分野、特に、高圧の集積回路ドレイン
拡張（ｄｒａｉｎ ｅｘｔｅｎｄｅｄ）トランジスタに
関するものである。
Ｔトランジスタの分野、特に、高圧の集積回路ドレイン
拡張（ｄｒａｉｎ ｅｘｔｅｎｄｅｄ）トランジスタに
関するものである。
【０００２】
【発明の背景】集積回路では、しばしば複数の異なる動
作電圧を必要とすることがある。ゲート長が０．２５ｕ
ｍ以下のトランジスタを使用する回路は通常、２．５ボ
ルト以下の電圧で動作する。入出力動作（すなわち、チ
ップの外部の回路との接続）時において、比較的長い
（＞０．３ｕｍ）ゲート長のトランジスタは一般に２．
５Ｖ〜３．３Ｖで動作する。ディスクドライブコントロ
ーラ等の例では、回路は５ボルトの信号が必要であろ
う。そのような場合、高電圧で動作可能なトランジスタ
が必要である。集積回路において高電圧使用に適したト
ランジスタはドレイン拡張（ＤＥ）トランジスタであ
る。また、ドレイン拡張トランジスタは、ドレイン電圧
がゲート酸化物の通常の耐電圧を超えるような用途でも
使用することができる。ドレイン拡張トランジスタが通
常の自己整合ポリシリコンゲートトランジスタと異なる
点は、高ドレイン電圧で空乏化する低ドーピング拡張領
域がドレインに隣接して設けられることである。これに
より、シリコンの両側での電圧降下が大きくなり、ゲー
ト酸化物に掛かる電界が安全なレベルまで引き下げられ
る。ドレイン拡張トランジスタは、コアトランジスタ定
格電圧の数倍の電圧で動作が可能であり、数ボルトのア
ナログ信号を扱うことが可能であり、電力増幅器および
電力調整回路に適しており、一般に、ゲート酸化物の厚
さが同じである従来のトランジスタよりも強固である。
特に、チャンネルホットキャリア（ＣＨＣ）効果を制御
するためのドレイン注入が必要なく、降伏電圧が高くな
るため、静電気放電（ＥＳＤ）保護を簡素化できる。例
えば、通常はＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐ
ｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ）の出力に直列抵
抗が必要であるが、これが不要になる。
作電圧を必要とすることがある。ゲート長が０．２５ｕ
ｍ以下のトランジスタを使用する回路は通常、２．５ボ
ルト以下の電圧で動作する。入出力動作（すなわち、チ
ップの外部の回路との接続）時において、比較的長い
（＞０．３ｕｍ）ゲート長のトランジスタは一般に２．
５Ｖ〜３．３Ｖで動作する。ディスクドライブコントロ
ーラ等の例では、回路は５ボルトの信号が必要であろ
う。そのような場合、高電圧で動作可能なトランジスタ
が必要である。集積回路において高電圧使用に適したト
ランジスタはドレイン拡張（ＤＥ）トランジスタであ
る。また、ドレイン拡張トランジスタは、ドレイン電圧
がゲート酸化物の通常の耐電圧を超えるような用途でも
使用することができる。ドレイン拡張トランジスタが通
常の自己整合ポリシリコンゲートトランジスタと異なる
点は、高ドレイン電圧で空乏化する低ドーピング拡張領
域がドレインに隣接して設けられることである。これに
より、シリコンの両側での電圧降下が大きくなり、ゲー
ト酸化物に掛かる電界が安全なレベルまで引き下げられ
る。ドレイン拡張トランジスタは、コアトランジスタ定
格電圧の数倍の電圧で動作が可能であり、数ボルトのア
ナログ信号を扱うことが可能であり、電力増幅器および
電力調整回路に適しており、一般に、ゲート酸化物の厚
さが同じである従来のトランジスタよりも強固である。
特に、チャンネルホットキャリア（ＣＨＣ）効果を制御
するためのドレイン注入が必要なく、降伏電圧が高くな
るため、静電気放電（ＥＳＤ）保護を簡素化できる。例
えば、通常はＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐ
ｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ）の出力に直列抵
抗が必要であるが、これが不要になる。
【０００３】一般に、ＣＭＯＳ集積回路にＤＥトランジ
スタを組み込むためには、特別な付加プロセスが必要で
ある。通常、これらのプロセスによって集積回路製作に
おける費用と複雑さが増す。本発明では、付加プロセス
の複雑さを伴わずに高電圧ＤＥトランジスタを集積回路
に組み込むことができるＤＥトランジスタ構造およびプ
ロセスについて記述する。また、ポリシリコンゲートの
不整合時、あるいはポリシリコンゲートが基板のウエル
構造上に適切にオーバラップしないときに、短チャンネ
ル効果および低ＢＶｄｓｓを回避するために、ＤＥトラ
ンジスタのチャンネル長は一般に長い。本発明は、フォ
トリソグラフィの限界寸法に相当するチャンネル長でＤ
Ｅトランジスタを製作することができる二重自己整合プ
ロセスについて記述する。
スタを組み込むためには、特別な付加プロセスが必要で
ある。通常、これらのプロセスによって集積回路製作に
おける費用と複雑さが増す。本発明では、付加プロセス
の複雑さを伴わずに高電圧ＤＥトランジスタを集積回路
に組み込むことができるＤＥトランジスタ構造およびプ
ロセスについて記述する。また、ポリシリコンゲートの
不整合時、あるいはポリシリコンゲートが基板のウエル
構造上に適切にオーバラップしないときに、短チャンネ
ル効果および低ＢＶｄｓｓを回避するために、ＤＥトラ
ンジスタのチャンネル長は一般に長い。本発明は、フォ
トリソグラフィの限界寸法に相当するチャンネル長でＤ
Ｅトランジスタを製作することができる二重自己整合プ
ロセスについて記述する。
【０００４】
【発明の概要】ここに記述する本発明による集積回路Ｄ
Ｅトランジスタ構造は、サブミクロンゲート長のＭＯＳ
トランジスタの製作に適した技術を用いて作ることがで
きる。特に、ドレイン拡張トランジスタを形成するため
の方法は、複数の分離構造および第１導電型の第１ウエ
ル領域を半導体基板に設けるステップと、前記第１ウエ
ル領域の第１領域にマスキング層を形成するステップ
と、前記マスキング層に隣接する前記第１ウエル領域に
第２導電型の領域を形成するために前記第１ウエル領域
に対して注入を行うステップと、前記マスキング領域を
除去するステップと、前記第１ウエル領域にゲート絶縁
物を形成するステップと、前記ゲート絶縁物上にゲート
層を形成するステップと、前記第１ウエル領域の一部お
よび前記第２導電型の前記領域の一部に前記ゲート構造
が重なるようにゲート構造およびドレイン整合構造を形
成するために前記ゲート層をパターニングするステップ
と、前記ゲート構造と前記ドレイン整合構造の間の領域
をマスクするようにパターニングされたフィルムを形成
するステップと、前記第２導電型の前記領域にソース領
域およびドレイン領域を同時に形成するステップとを含
む。
Ｅトランジスタ構造は、サブミクロンゲート長のＭＯＳ
トランジスタの製作に適した技術を用いて作ることがで
きる。特に、ドレイン拡張トランジスタを形成するため
の方法は、複数の分離構造および第１導電型の第１ウエ
ル領域を半導体基板に設けるステップと、前記第１ウエ
ル領域の第１領域にマスキング層を形成するステップ
と、前記マスキング層に隣接する前記第１ウエル領域に
第２導電型の領域を形成するために前記第１ウエル領域
に対して注入を行うステップと、前記マスキング領域を
除去するステップと、前記第１ウエル領域にゲート絶縁
物を形成するステップと、前記ゲート絶縁物上にゲート
層を形成するステップと、前記第１ウエル領域の一部お
よび前記第２導電型の前記領域の一部に前記ゲート構造
が重なるようにゲート構造およびドレイン整合構造を形
成するために前記ゲート層をパターニングするステップ
と、前記ゲート構造と前記ドレイン整合構造の間の領域
をマスクするようにパターニングされたフィルムを形成
するステップと、前記第２導電型の前記領域にソース領
域およびドレイン領域を同時に形成するステップとを含
む。
【０００５】上記方法において、複数の分離構造はＬＯ
ＣＯＳあるいはＳＴＩである。マスキング層にはフォト
レジストが含まれ、また、ゲート絶縁物には、酸化物、
熱成長ＳｉＯ2、窒化物、酸窒化物、珪酸塩、それらの
組み合わせから成るグループから選択される材料が含ま
れる。
ＣＯＳあるいはＳＴＩである。マスキング層にはフォト
レジストが含まれ、また、ゲート絶縁物には、酸化物、
熱成長ＳｉＯ2、窒化物、酸窒化物、珪酸塩、それらの
組み合わせから成るグループから選択される材料が含ま
れる。
【０００６】付図において同等の特徴を表す場合は共通
の参照符号が使用される。図は単に説明手段であって、
寸法的な意味はない。
の参照符号が使用される。図は単に説明手段であって、
寸法的な意味はない。
【０００７】
【図面の詳細説明】発明に関する以下の記述において図
１〜図５を繰り返し参照する。本発明の方法論は、サブ
ミクロンゲート長のトランジスタの製作に適したＣＭＯ
Ｓプロセスを使用して高電圧ＤＥトランジスタおよびコ
アＣＭＯＳトランジスタを同一集積回路チップ内に集積
するための解決策を提供する。
１〜図５を繰り返し参照する。本発明の方法論は、サブ
ミクロンゲート長のトランジスタの製作に適したＣＭＯ
Ｓプロセスを使用して高電圧ＤＥトランジスタおよびコ
アＣＭＯＳトランジスタを同一集積回路チップ内に集積
するための解決策を提供する。
【０００８】本発明に関する以下の記述は図１〜図５に
関連する。ＤＥトランジスタの典型的な断面図を図１に
示す。ｐ型シリコン基板領域１０が設けられ、その基板
１０に分離構造３０が形成される。分離は局所酸化（Ｌ
ＯＣＯＳ）構造、シャロートレンチ素子分離（ＳＴ
Ｉ）、または他の適切な集積回路分離構造で行うことが
できる。ＬＯＣＯＳ構造を形成する際、最初に酸化物フ
ィルムと窒化物フィルムを堆積させ、次にそれらをパタ
ーニングおよびエッチングして、基板上で分離構造が必
要な領域を露出する。そして、分離構造を形成するため
に基板を酸化する。ＳＴＩ構造を形成する際は、最初に
エッチングによって基板にトレンチを形成し、次にトレ
ンチを絶縁物で埋める。この絶縁物として、シリコン酸
化物、窒化シリコン、または適切な特性をもつ絶縁材料
が使用される。ゲート絶縁物６０は基板１０上に形成さ
れる。ゲート絶縁物６０は、酸化物、熱成長ＳｉＯ2、
窒化物、酸窒化物、またはそれらの組み合わせによって
形成することができる。導電性材料層（これをパターニ
ングして、エッチングすることにより、ゲート構造７０
が形成される）はゲート絶縁物６０上に形成される。こ
の導電性材料は多結晶シリコン（「ポリ」あるいは「ポ
リシリコン」）であることが好ましいが、エピタキシャ
ルシリコンまたは他の半導体材料でもよい。ＤＥトラン
ジスタはソース領域４２、ドレイン領域４６、低ドーピ
ング濃度ドレイン拡張部４４を含む。ｐ型基板領域１０
の場合、ソース領域４２とドレイン領域４６はｎ型にド
ーピングされる。非常に低ドーピング濃度のドレイン拡
張部４４も、ｎ型にドーピングされるが、ソース領域４
２およびドレイン領域４４に比べてはるかにドーピング
濃度が低い。非常に低ドーピング濃度のドレイン拡張部
については、ドレイン電圧の増加時にその部分が空乏化
するように、ドーピング濃度が設定される。
関連する。ＤＥトランジスタの典型的な断面図を図１に
示す。ｐ型シリコン基板領域１０が設けられ、その基板
１０に分離構造３０が形成される。分離は局所酸化（Ｌ
ＯＣＯＳ）構造、シャロートレンチ素子分離（ＳＴ
Ｉ）、または他の適切な集積回路分離構造で行うことが
できる。ＬＯＣＯＳ構造を形成する際、最初に酸化物フ
ィルムと窒化物フィルムを堆積させ、次にそれらをパタ
ーニングおよびエッチングして、基板上で分離構造が必
要な領域を露出する。そして、分離構造を形成するため
に基板を酸化する。ＳＴＩ構造を形成する際は、最初に
エッチングによって基板にトレンチを形成し、次にトレ
ンチを絶縁物で埋める。この絶縁物として、シリコン酸
化物、窒化シリコン、または適切な特性をもつ絶縁材料
が使用される。ゲート絶縁物６０は基板１０上に形成さ
れる。ゲート絶縁物６０は、酸化物、熱成長ＳｉＯ2、
窒化物、酸窒化物、またはそれらの組み合わせによって
形成することができる。導電性材料層（これをパターニ
ングして、エッチングすることにより、ゲート構造７０
が形成される）はゲート絶縁物６０上に形成される。こ
の導電性材料は多結晶シリコン（「ポリ」あるいは「ポ
リシリコン」）であることが好ましいが、エピタキシャ
ルシリコンまたは他の半導体材料でもよい。ＤＥトラン
ジスタはソース領域４２、ドレイン領域４６、低ドーピ
ング濃度ドレイン拡張部４４を含む。ｐ型基板領域１０
の場合、ソース領域４２とドレイン領域４６はｎ型にド
ーピングされる。非常に低ドーピング濃度のドレイン拡
張部４４も、ｎ型にドーピングされるが、ソース領域４
２およびドレイン領域４４に比べてはるかにドーピング
濃度が低い。非常に低ドーピング濃度のドレイン拡張部
については、ドレイン電圧の増加時にその部分が空乏化
するように、ドーピング濃度が設定される。
【０００９】ツインウエルプロセスは、大抵のＣＭＯＳ
回路を製作する際に用いられる。このプロセスでは、Ｐ
ＭＯＳトランジスタが形成される基板に、ｎ型ウエル
（ｎウエル）領域も形成される。また、ＮＭＯＳトラン
ジスタが形成される基板に、ｐ型ウエル（ｐウエル）領
域も形成される。ｎウエルとｐウエル領域は、それぞれ
ｎ型とｐ型のドーパント種を基板に注入することによっ
て形成される。ＣＭＯＳ集積回路の製作には、ウエル注
入の他に、複数の注入工程が必要である。それらは例え
ば、トランジスタのオフ電流を減少させるためのｎ型、
ｐ型パンチスルー注入、分離層漏洩電流を減少させるた
めのｎ型、ｐ型チャンネルストップ注入、ＮＭＯＳ、Ｐ
ＭＯＳトランジスタのスレッショルド電圧を設定するた
めのｎ型、ｐ型閾値調整注入、スレッショルド電圧のロ
ールオフを減少させるためのｎ型、ｐ型ポケット注入が
行われる。両導電型のウエルとも、閾値調整注入が最も
浅い。次に深いのがパンチスルー注入であり、ソース・
ドレイン間のパンチスルー降伏電圧を増加させるように
深くなるにしたがって濃度を高くし、表面近傍だけを低
濃度にしてスレッショルド電圧に対する影響を軽減す
る。３番目の注入はチャンネルストップであり、これは
更に深く、ＳＴＩまたはフィールド酸化物の下のドーピ
ング濃度を十分に高くして反転を防止する。４番目の注
入は最深部の濃度が最も高くなるような逆行ウエル注入
である。下記の表はＣＭＯＳプロセス用の典型的な注入
条件を記載したものである。
回路を製作する際に用いられる。このプロセスでは、Ｐ
ＭＯＳトランジスタが形成される基板に、ｎ型ウエル
（ｎウエル）領域も形成される。また、ＮＭＯＳトラン
ジスタが形成される基板に、ｐ型ウエル（ｐウエル）領
域も形成される。ｎウエルとｐウエル領域は、それぞれ
ｎ型とｐ型のドーパント種を基板に注入することによっ
て形成される。ＣＭＯＳ集積回路の製作には、ウエル注
入の他に、複数の注入工程が必要である。それらは例え
ば、トランジスタのオフ電流を減少させるためのｎ型、
ｐ型パンチスルー注入、分離層漏洩電流を減少させるた
めのｎ型、ｐ型チャンネルストップ注入、ＮＭＯＳ、Ｐ
ＭＯＳトランジスタのスレッショルド電圧を設定するた
めのｎ型、ｐ型閾値調整注入、スレッショルド電圧のロ
ールオフを減少させるためのｎ型、ｐ型ポケット注入が
行われる。両導電型のウエルとも、閾値調整注入が最も
浅い。次に深いのがパンチスルー注入であり、ソース・
ドレイン間のパンチスルー降伏電圧を増加させるように
深くなるにしたがって濃度を高くし、表面近傍だけを低
濃度にしてスレッショルド電圧に対する影響を軽減す
る。３番目の注入はチャンネルストップであり、これは
更に深く、ＳＴＩまたはフィールド酸化物の下のドーピ
ング濃度を十分に高くして反転を防止する。４番目の注
入は最深部の濃度が最も高くなるような逆行ウエル注入
である。下記の表はＣＭＯＳプロセス用の典型的な注入
条件を記載したものである。
【表１】
【００１０】ＣＭＯＳプロセスでは、ｎウエルとｐウエ
ルには、ウエル注入と閾値調整注入との任意の組み合わ
せが可能である。以下に記述する本発明の様々な実施例
では、ＤＥトランジスタの様々な領域に付けられる名称
は、コアＣＭＯＳ回路における様々な注入の機能を表す
機能名である。特に断らない限り、前記注入表は本発明
の様々な構造を形成する時に利用できる典型的な注入条
件を表す。本発明に記載のＤＥトランジスタを形成する
ために、発明の範囲内で他の注入条件を利用することが
可能である。
ルには、ウエル注入と閾値調整注入との任意の組み合わ
せが可能である。以下に記述する本発明の様々な実施例
では、ＤＥトランジスタの様々な領域に付けられる名称
は、コアＣＭＯＳ回路における様々な注入の機能を表す
機能名である。特に断らない限り、前記注入表は本発明
の様々な構造を形成する時に利用できる典型的な注入条
件を表す。本発明に記載のＤＥトランジスタを形成する
ために、発明の範囲内で他の注入条件を利用することが
可能である。
【００１１】本発明の実施例によるＤＥ−ＮＭＯＳトラ
ンジスタ製作プロセスの断面図を図２Ａ〜図２Ｃに示
す。ここで、シリコン基板内の他の領域には、他のＣＭ
ＯＳトランジスタ（図示せず）が形成されているものと
する。これらのＣＭＯＳトランジスタはコアトランジス
タを表し、ＤＥトランジスタより低い電圧で動作するこ
とができる。図２Ａ〜図２Ｃに示されるＤＥトランジス
タは、動作電圧がコアトランジスタより高くなる。同じ
プロセスを多数回使用することにより、コアトランジス
タと同時にＤＥトランジスタが作られる。コアトランジ
スタ製作シーケンスにおける特定プロセスの機能と関連
してＤＥトランジスタの製作プロセスを説明する。図２
Ａに示される構造はｐウエル領域１０の中に形成され
る。分離構造３０はＬＯＣＯＳプロセスによって形成さ
れ、シリコン酸化物または他の適切な絶縁物を含む。酸
化物の厚さは約４０００〜７０００オングストロームで
あり、図２Ａに示される分離構造３０のレイアウトは、
窒化物フィルムのパターニング中に使われるフォトリソ
グラフィプロセスによって画定される。ここで使われる
コアトランジスタ製作プロセスはツインウエルプロセス
である。その場合、コアのＰＭＯＳおよびＮＭＯＳトラ
ンジスタを製作するための基板に、ｎ型領域およびｐ型
領域を形成する必要がある。コアトランジスタ用のｐウ
エルを形成している間に、領域１０が形成される。典型
的なＣＭＯＳプロセスでは、ｐウエル領域１０を形成す
るために任意のｐ型ドーパント種を基板に注入すること
によってｐウエルが形成される。ｐウエルプロセスの実
施例において、ホウ素イオンのドーズ量を２×１０12ｃ
ｍ2〜７×１０13ｃｍ2として約４０ｋｅＶのエネルギで
注入が行われる。領域１０を画定するためには、標準の
フォトリソグラフィプロセスを使うことができる。ｐウ
エル領域１０が形成された後、それに続く注入ステップ
中に注入マスクとして機能するマスキング層４０が形成
される。本発明の実施例では、パターニングされたフォ
トレジストフィルムが使用される。その後の注入プロセ
スにおけるマスキングには、任意の適切なフィルムを使
用することができる。コアＣＭＯＳトランジスタのｎウ
エルを形成している間に、領域５０、５２が形成され
る。典型的なＣＭＯＳプロセスでは、任意のｎ型ドーパ
ント種をｐウエル基板領域１０に注入することによっ
て、ｎウエル（と同時に領域５０、５２）を形成するこ
とができる。一実施例では、リン種のドーズ量を８×１
０12ｃｍ2〜７×１０13ｃｍ2として約１５０ｋｅＶのエ
ネルギで注入を行うことができる。ＤＥトランジスタの
チャンネル長はフォトレジストマスク４２の幅によって
画定され、その幅はフォトリソグラフィプロセスの限界
で決まる精度に制御することができる。トランジスタの
チャンネル長を画定するためにフォトリソグラフィマス
クを使用するプロセスは、本発明の第１自己整合プロセ
スを表す。フォトレジストマスクを取り除いた後、ｐウ
エル領域１０にゲート絶縁物６０が形成される。ゲート
絶縁物６０は酸化物、熱成長ＳｉＯ2、窒化物、酸窒化
物、珪酸塩、または、それらの任意の組み合わせとする
ことが可能であり、１〜５ｎｍ程度の厚さが好ましい。
コアＣＭＯＳトランジスタおよびＤＥトランジスタと同
時にゲート絶縁物を形成することができるが、また、ス
プリットゲートプロセスによって単独に形成することも
できる。ゲート絶縁物６０上にゲート層７０が形成され
る。このゲート層は多結晶シリコン（「ポリ」または
「ポリシリコン」）が好ましいが、エピタキシャルシリ
コンや、その他の任意の半導体材料または金属とするこ
とも可能である。この多結晶材料をパターニング、エッ
チングすることにより、図２Ｂに示されるトランジスタ
ゲート構造７２およびドレイン整合構造７４、７６が画
定される。本発明の実施例では、ドレイン整合構造７
４、７６はリング構造にすることができる。ＤＥトラン
ジスタのゲート７２は、ｎウエル注入領域５０およびｐ
ウエル領域１０に重なり合うように配置される。二酸化
シリコン、窒化シリコン、その他の同等材料を用いて側
壁スペーサ構造７５が形成される。スペーサ７５は、ま
ず基板の表面にブランケットフィルムを形成し、続いて
異方性エッチングすることによって形成される。ＤＥト
ランジスタ７５用の側壁スペーサは、コアトランジスタ
の側壁スペーサと同時に形成される。図２Ｃに示される
ように、ＤＥトランジスタのドレイン、ソース領域は最
初に、パターニングされたフォトレジストフィルム８０
を形成することによって画定される。このパターニング
されたフィルムは、コアＮＭＯＳトランジスタのＮ＋ソ
ース、ドレインのパターニングステップ中に形成するこ
とができる。不整合が生じた時にはゲート構造７２およ
びドレイン整合構造７４、７６の幅で補償されるので、
このパターニングされたレジストフィルム８０と、ゲー
ト構造７２およびドレイン整合構造７４、７６との整合
は厳密なものではない。次に、コアＮＭＯＳトランジス
タのソース、ドレイン領域を形成するためのＮ＋注入プ
ロセスの間に、ＤＥトランジスタのソース９０、ドレイ
ン９２の領域が形成される。ソース領域の位置はゲート
構造７２（側壁スペーサ７５を含む）の縁に自己整合
し、ドレインの位置はドレイン整合構造（側壁スペーサ
７５を含む）によって自己整合する。このソース、ドレ
イン領域９０、９２の整合は本発明の第２の自己整合ス
テップを表す。パターニングされたフォトレジストフィ
ルム８０を除去した後、標準の半導体プロセスによって
ＤＥトランジスタが完成する。上述のプロセスの他、種
々の付加的な注入をプロセスに追加することができる。
ある種のＣＭＯＳ技術では、ポケット注入、チャンネル
ストップ注入、パンチスルー注入が利用される。これら
プロセスをいくつか利用して、本発明の範囲内で本発明
のＤＥトランジスタを製作することができる。図２Ｃに
示されるＤＥトランジスタ構造において、ｎウエル領域
５２は、高ドーピング濃度ｎ型ドレイン領域９２を囲む
低ドーピング濃度ドレイン拡張領域として機能する。領
域５０は高濃度ｎ型ソース領域９０を囲むソース拡張領
域として機能する。このソース拡張領域は、ソース近傍
のゲート７２の領域における電界を弱める働きをする。
ソース領域９０とドレイン領域９２の間の分離は、ゲー
ト領域７２とドレイン整合構造７４、７６の分離によっ
て画定される。この分離は、ゲート領域７２およびドレ
イン整合領域７４、７６を画定するためのエッチングプ
ロセスおよびフォトリソグラフィプロセスの限界内に制
御することができる。
ンジスタ製作プロセスの断面図を図２Ａ〜図２Ｃに示
す。ここで、シリコン基板内の他の領域には、他のＣＭ
ＯＳトランジスタ（図示せず）が形成されているものと
する。これらのＣＭＯＳトランジスタはコアトランジス
タを表し、ＤＥトランジスタより低い電圧で動作するこ
とができる。図２Ａ〜図２Ｃに示されるＤＥトランジス
タは、動作電圧がコアトランジスタより高くなる。同じ
プロセスを多数回使用することにより、コアトランジス
タと同時にＤＥトランジスタが作られる。コアトランジ
スタ製作シーケンスにおける特定プロセスの機能と関連
してＤＥトランジスタの製作プロセスを説明する。図２
Ａに示される構造はｐウエル領域１０の中に形成され
る。分離構造３０はＬＯＣＯＳプロセスによって形成さ
れ、シリコン酸化物または他の適切な絶縁物を含む。酸
化物の厚さは約４０００〜７０００オングストロームで
あり、図２Ａに示される分離構造３０のレイアウトは、
窒化物フィルムのパターニング中に使われるフォトリソ
グラフィプロセスによって画定される。ここで使われる
コアトランジスタ製作プロセスはツインウエルプロセス
である。その場合、コアのＰＭＯＳおよびＮＭＯＳトラ
ンジスタを製作するための基板に、ｎ型領域およびｐ型
領域を形成する必要がある。コアトランジスタ用のｐウ
エルを形成している間に、領域１０が形成される。典型
的なＣＭＯＳプロセスでは、ｐウエル領域１０を形成す
るために任意のｐ型ドーパント種を基板に注入すること
によってｐウエルが形成される。ｐウエルプロセスの実
施例において、ホウ素イオンのドーズ量を２×１０12ｃ
ｍ2〜７×１０13ｃｍ2として約４０ｋｅＶのエネルギで
注入が行われる。領域１０を画定するためには、標準の
フォトリソグラフィプロセスを使うことができる。ｐウ
エル領域１０が形成された後、それに続く注入ステップ
中に注入マスクとして機能するマスキング層４０が形成
される。本発明の実施例では、パターニングされたフォ
トレジストフィルムが使用される。その後の注入プロセ
スにおけるマスキングには、任意の適切なフィルムを使
用することができる。コアＣＭＯＳトランジスタのｎウ
エルを形成している間に、領域５０、５２が形成され
る。典型的なＣＭＯＳプロセスでは、任意のｎ型ドーパ
ント種をｐウエル基板領域１０に注入することによっ
て、ｎウエル（と同時に領域５０、５２）を形成するこ
とができる。一実施例では、リン種のドーズ量を８×１
０12ｃｍ2〜７×１０13ｃｍ2として約１５０ｋｅＶのエ
ネルギで注入を行うことができる。ＤＥトランジスタの
チャンネル長はフォトレジストマスク４２の幅によって
画定され、その幅はフォトリソグラフィプロセスの限界
で決まる精度に制御することができる。トランジスタの
チャンネル長を画定するためにフォトリソグラフィマス
クを使用するプロセスは、本発明の第１自己整合プロセ
スを表す。フォトレジストマスクを取り除いた後、ｐウ
エル領域１０にゲート絶縁物６０が形成される。ゲート
絶縁物６０は酸化物、熱成長ＳｉＯ2、窒化物、酸窒化
物、珪酸塩、または、それらの任意の組み合わせとする
ことが可能であり、１〜５ｎｍ程度の厚さが好ましい。
コアＣＭＯＳトランジスタおよびＤＥトランジスタと同
時にゲート絶縁物を形成することができるが、また、ス
プリットゲートプロセスによって単独に形成することも
できる。ゲート絶縁物６０上にゲート層７０が形成され
る。このゲート層は多結晶シリコン（「ポリ」または
「ポリシリコン」）が好ましいが、エピタキシャルシリ
コンや、その他の任意の半導体材料または金属とするこ
とも可能である。この多結晶材料をパターニング、エッ
チングすることにより、図２Ｂに示されるトランジスタ
ゲート構造７２およびドレイン整合構造７４、７６が画
定される。本発明の実施例では、ドレイン整合構造７
４、７６はリング構造にすることができる。ＤＥトラン
ジスタのゲート７２は、ｎウエル注入領域５０およびｐ
ウエル領域１０に重なり合うように配置される。二酸化
シリコン、窒化シリコン、その他の同等材料を用いて側
壁スペーサ構造７５が形成される。スペーサ７５は、ま
ず基板の表面にブランケットフィルムを形成し、続いて
異方性エッチングすることによって形成される。ＤＥト
ランジスタ７５用の側壁スペーサは、コアトランジスタ
の側壁スペーサと同時に形成される。図２Ｃに示される
ように、ＤＥトランジスタのドレイン、ソース領域は最
初に、パターニングされたフォトレジストフィルム８０
を形成することによって画定される。このパターニング
されたフィルムは、コアＮＭＯＳトランジスタのＮ＋ソ
ース、ドレインのパターニングステップ中に形成するこ
とができる。不整合が生じた時にはゲート構造７２およ
びドレイン整合構造７４、７６の幅で補償されるので、
このパターニングされたレジストフィルム８０と、ゲー
ト構造７２およびドレイン整合構造７４、７６との整合
は厳密なものではない。次に、コアＮＭＯＳトランジス
タのソース、ドレイン領域を形成するためのＮ＋注入プ
ロセスの間に、ＤＥトランジスタのソース９０、ドレイ
ン９２の領域が形成される。ソース領域の位置はゲート
構造７２（側壁スペーサ７５を含む）の縁に自己整合
し、ドレインの位置はドレイン整合構造（側壁スペーサ
７５を含む）によって自己整合する。このソース、ドレ
イン領域９０、９２の整合は本発明の第２の自己整合ス
テップを表す。パターニングされたフォトレジストフィ
ルム８０を除去した後、標準の半導体プロセスによって
ＤＥトランジスタが完成する。上述のプロセスの他、種
々の付加的な注入をプロセスに追加することができる。
ある種のＣＭＯＳ技術では、ポケット注入、チャンネル
ストップ注入、パンチスルー注入が利用される。これら
プロセスをいくつか利用して、本発明の範囲内で本発明
のＤＥトランジスタを製作することができる。図２Ｃに
示されるＤＥトランジスタ構造において、ｎウエル領域
５２は、高ドーピング濃度ｎ型ドレイン領域９２を囲む
低ドーピング濃度ドレイン拡張領域として機能する。領
域５０は高濃度ｎ型ソース領域９０を囲むソース拡張領
域として機能する。このソース拡張領域は、ソース近傍
のゲート７２の領域における電界を弱める働きをする。
ソース領域９０とドレイン領域９２の間の分離は、ゲー
ト領域７２とドレイン整合構造７４、７６の分離によっ
て画定される。この分離は、ゲート領域７２およびドレ
イン整合領域７４、７６を画定するためのエッチングプ
ロセスおよびフォトリソグラフィプロセスの限界内に制
御することができる。
【００１２】本発明の別の実施例によるＤＥ−ＮＭＯＳ
トランジスタ製作の断面図を図３Ａ〜図３Ｃに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図３Ａ〜
図３Ｃに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図３Ａに示される構造はｎ
ウエル領域２０に形成される。分離構造３０はＬＯＣＯ
Ｓプロセスによって形成され、シリコン酸化物または他
の適切な絶縁物を含む。酸化物の厚さは約５０００〜７
０００オングストロームであり、図３Ａに示される分離
構造３０のレイアウトは、窒化物フィルムのパターニン
グ中に使われるフォトリソグラフィプロセスによって画
定される。ここで使われるコアトランジスタ製作プロセ
スはツインウエルプロセスである。この場合、コアのＰ
ＭＯＳおよびＮＭＯＳトランジスタを製作するための基
板に、ｎ型領域およびｐ型領域を形成する必要がある。
コアトランジスタ用のｎウエルを形成している間に、領
域２０が形成される。典型的なＣＭＯＳプロセスでは、
ｎウエル領域２０を形成するために任意のｎ型ドーパン
ト種を基板に注入することによってｎウエルが形成され
る。ｎウエルプロセスの実施例では、リンイオンのドー
ズ量を２×１０12ｃｍ2〜７×１０13ｃｍ2として約１５
０ｋｅＶのエネルギで注入が行われる。領域２０を画定
するために、標準のフォトリソグラフィプロセスを使う
ことができる。ｎウエル領域２０の形成後、それに続く
注入ステップ中に注入マスクとして機能するマスキング
層４１が形成される。本発明の実施例では、パターニン
グされたフォトレジストフィルムが使用される。その後
の注入プロセスでは、任意の適切なマスキングフィルム
を使用することができる。コアＣＭＯＳトランジスタの
ｐウエルを形成している間に、領域１３０、１３１が形
成される。典型的なＣＭＯＳプロセスでは、任意の数の
ｐ型ドーパント種を基板２０に注入することによって、
ｐウエル（と同時に領域１３０、１３１）を形成するこ
とができる。一実施例では、ボロン種のドーズ量を８×
１０12ｃｍ2〜７×１０13ｃｍ2として約４０ｋｅＶのエ
ネルギで注入を行うことができる。ＤＥトランジスタの
チャンネル長はフォトレジストマスク４３の幅によって
画定され、その幅はフォトリソグラフィプロセスの限界
で決まる精度で制御することができる。トランジスタの
チャンネル長を画定するためにフォトリソグラフィマス
クを使用するプロセスは、本発明実施例の第１自己整合
プロセスを表す。フォトレジストマスクを除去した後、
ｎウエル領域２０にゲート絶縁物６０が形成される。ゲ
ート絶縁物６０は酸化物、熱成長ＳｉＯ2、窒化物、酸
窒化物、珪酸塩、または、それらの任意の組み合わせと
することが可能であり、その厚さは１〜５ｎｍ程度が好
ましい。ゲート絶縁物はコアＣＭＯＳトランジスタおよ
びＤＥトランジスタと同時に形成することができるが、
また、スプリットゲートプロセスによって単独に形成す
ることもできる。ゲート絶縁物６０上にゲート層７０が
形成される。このゲート層は多結晶シリコン（「ポリ」
または「ポリシリコン」）が好ましいが、エピタキシャ
ルシリコンや、その他の任意の半導体材料または金属と
することも可能である。この多結晶材料をパターニン
グ、エッチングすることにより、図３Ｂに示されるトラ
ンジスタゲート構造７２およびドレイン整合構造７４、
７６が画定される。本発明の実施例では、ドレイン整合
構造７４、７６はリング構造にすることができる。ＤＥ
トランジスタ７２のゲートは、ｐウエル注入領域１３
０、１３１およびｎウエル領域２０に重なり合うように
配置される。二酸化シリコン、窒化シリコン、その他の
同等材料を用いて側壁スペーサ構造７５が形成される。
スペーサ７５は、まず基板の表面にブランケットフィル
ムを形成し、続いて異方性エッチングすることによって
形成される。ＤＥトランジスタ７５の側壁スペーサは、
コアトランジスタの側壁スペーサと同時に形成される。
図３Ｃに示されるように、ＤＥトランジスタのドレイ
ン、ソース領域は最初に、パターニングされたフォトレ
ジストフィルム８１を形成することによって画定され
る。このパターニングされたフィルムは、コアＰＭＯＳ
トランジスタのＰ＋ソース、ドレインのパターニングス
テップ中に形成することができる。不整合が生じた時に
はゲート構造７２およびドレイン整合構造７４、７６の
幅で補償されるので、このパターニングされたレジスト
フィルム８１と、ゲート構造７２およびドレイン整合構
造７４、７６との整合は厳密なものではない。次に、コ
アＰＭＯＳトランジスタのソース、ドレイン領域を形成
するためのＰ＋注入プロセスの間に、ＤＥトランジスタ
のソース１４０、ドレイン１４２の各領域が形成され
る。ソース領域の位置はゲート構造７２（側壁スペーサ
７５を含む）の縁に自己整合し、ドレインの位置はドレ
イン整合構造（側壁スペーサ７５を含む）によって自己
整合する。このソース、ドレイン領域１４０、１４１の
整合は本発明の第２自己整合ステップを表す。パターニ
ングされたフォトレジストフィルム８０を除去した後、
標準の半導体プロセスによってＤＥトランジスタが完成
する。上述のプロセスの他、種々の付加的な注入をプロ
セスに追加することができる。ある種のＣＭＯＳ技術で
は、ポケット注入、チャンネルストップ注入、パンチス
ルー注入が利用される。これらプロセスをいくつか利用
して、本発明の範囲内で本発明のＤＥトランジスタを製
作することができる。図３Ｃに示されるＤＥトランジス
タ構造では、ｐウエル領域１３１は、高ドーピング濃度
ｐ型ドレイン領域１４１を囲む低ドーピング濃度ドレイ
ン拡張領域として機能する。領域１３０は高濃度ｐ型ソ
ース領域１４０を囲むソース拡張領域として機能する。
このソース拡張領域は、ソース近傍のゲート７２の領域
における電界を弱める働きをする。ソース領域１４０と
ドレイン領域１４１の間の分離は、ゲート領域７２とド
レイン整合構造７４、７６の分離によって画定される。
この分離は、ゲート領域７２およびドレイン整合領域７
４、７６を画定するためのエッチングプロセスおよびフ
ォトリソグラフィプロセスの限界内に制御することがで
きる。
トランジスタ製作の断面図を図３Ａ〜図３Ｃに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図３Ａ〜
図３Ｃに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図３Ａに示される構造はｎ
ウエル領域２０に形成される。分離構造３０はＬＯＣＯ
Ｓプロセスによって形成され、シリコン酸化物または他
の適切な絶縁物を含む。酸化物の厚さは約５０００〜７
０００オングストロームであり、図３Ａに示される分離
構造３０のレイアウトは、窒化物フィルムのパターニン
グ中に使われるフォトリソグラフィプロセスによって画
定される。ここで使われるコアトランジスタ製作プロセ
スはツインウエルプロセスである。この場合、コアのＰ
ＭＯＳおよびＮＭＯＳトランジスタを製作するための基
板に、ｎ型領域およびｐ型領域を形成する必要がある。
コアトランジスタ用のｎウエルを形成している間に、領
域２０が形成される。典型的なＣＭＯＳプロセスでは、
ｎウエル領域２０を形成するために任意のｎ型ドーパン
ト種を基板に注入することによってｎウエルが形成され
る。ｎウエルプロセスの実施例では、リンイオンのドー
ズ量を２×１０12ｃｍ2〜７×１０13ｃｍ2として約１５
０ｋｅＶのエネルギで注入が行われる。領域２０を画定
するために、標準のフォトリソグラフィプロセスを使う
ことができる。ｎウエル領域２０の形成後、それに続く
注入ステップ中に注入マスクとして機能するマスキング
層４１が形成される。本発明の実施例では、パターニン
グされたフォトレジストフィルムが使用される。その後
の注入プロセスでは、任意の適切なマスキングフィルム
を使用することができる。コアＣＭＯＳトランジスタの
ｐウエルを形成している間に、領域１３０、１３１が形
成される。典型的なＣＭＯＳプロセスでは、任意の数の
ｐ型ドーパント種を基板２０に注入することによって、
ｐウエル（と同時に領域１３０、１３１）を形成するこ
とができる。一実施例では、ボロン種のドーズ量を８×
１０12ｃｍ2〜７×１０13ｃｍ2として約４０ｋｅＶのエ
ネルギで注入を行うことができる。ＤＥトランジスタの
チャンネル長はフォトレジストマスク４３の幅によって
画定され、その幅はフォトリソグラフィプロセスの限界
で決まる精度で制御することができる。トランジスタの
チャンネル長を画定するためにフォトリソグラフィマス
クを使用するプロセスは、本発明実施例の第１自己整合
プロセスを表す。フォトレジストマスクを除去した後、
ｎウエル領域２０にゲート絶縁物６０が形成される。ゲ
ート絶縁物６０は酸化物、熱成長ＳｉＯ2、窒化物、酸
窒化物、珪酸塩、または、それらの任意の組み合わせと
することが可能であり、その厚さは１〜５ｎｍ程度が好
ましい。ゲート絶縁物はコアＣＭＯＳトランジスタおよ
びＤＥトランジスタと同時に形成することができるが、
また、スプリットゲートプロセスによって単独に形成す
ることもできる。ゲート絶縁物６０上にゲート層７０が
形成される。このゲート層は多結晶シリコン（「ポリ」
または「ポリシリコン」）が好ましいが、エピタキシャ
ルシリコンや、その他の任意の半導体材料または金属と
することも可能である。この多結晶材料をパターニン
グ、エッチングすることにより、図３Ｂに示されるトラ
ンジスタゲート構造７２およびドレイン整合構造７４、
７６が画定される。本発明の実施例では、ドレイン整合
構造７４、７６はリング構造にすることができる。ＤＥ
トランジスタ７２のゲートは、ｐウエル注入領域１３
０、１３１およびｎウエル領域２０に重なり合うように
配置される。二酸化シリコン、窒化シリコン、その他の
同等材料を用いて側壁スペーサ構造７５が形成される。
スペーサ７５は、まず基板の表面にブランケットフィル
ムを形成し、続いて異方性エッチングすることによって
形成される。ＤＥトランジスタ７５の側壁スペーサは、
コアトランジスタの側壁スペーサと同時に形成される。
図３Ｃに示されるように、ＤＥトランジスタのドレイ
ン、ソース領域は最初に、パターニングされたフォトレ
ジストフィルム８１を形成することによって画定され
る。このパターニングされたフィルムは、コアＰＭＯＳ
トランジスタのＰ＋ソース、ドレインのパターニングス
テップ中に形成することができる。不整合が生じた時に
はゲート構造７２およびドレイン整合構造７４、７６の
幅で補償されるので、このパターニングされたレジスト
フィルム８１と、ゲート構造７２およびドレイン整合構
造７４、７６との整合は厳密なものではない。次に、コ
アＰＭＯＳトランジスタのソース、ドレイン領域を形成
するためのＰ＋注入プロセスの間に、ＤＥトランジスタ
のソース１４０、ドレイン１４２の各領域が形成され
る。ソース領域の位置はゲート構造７２（側壁スペーサ
７５を含む）の縁に自己整合し、ドレインの位置はドレ
イン整合構造（側壁スペーサ７５を含む）によって自己
整合する。このソース、ドレイン領域１４０、１４１の
整合は本発明の第２自己整合ステップを表す。パターニ
ングされたフォトレジストフィルム８０を除去した後、
標準の半導体プロセスによってＤＥトランジスタが完成
する。上述のプロセスの他、種々の付加的な注入をプロ
セスに追加することができる。ある種のＣＭＯＳ技術で
は、ポケット注入、チャンネルストップ注入、パンチス
ルー注入が利用される。これらプロセスをいくつか利用
して、本発明の範囲内で本発明のＤＥトランジスタを製
作することができる。図３Ｃに示されるＤＥトランジス
タ構造では、ｐウエル領域１３１は、高ドーピング濃度
ｐ型ドレイン領域１４１を囲む低ドーピング濃度ドレイ
ン拡張領域として機能する。領域１３０は高濃度ｐ型ソ
ース領域１４０を囲むソース拡張領域として機能する。
このソース拡張領域は、ソース近傍のゲート７２の領域
における電界を弱める働きをする。ソース領域１４０と
ドレイン領域１４１の間の分離は、ゲート領域７２とド
レイン整合構造７４、７６の分離によって画定される。
この分離は、ゲート領域７２およびドレイン整合領域７
４、７６を画定するためのエッチングプロセスおよびフ
ォトリソグラフィプロセスの限界内に制御することがで
きる。
【００１３】本発明の別の実施例によるＤＥ−ＮＭＯＳ
トランジスタ製作の断面図を図４Ａ〜図４Ｄに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図４Ａ〜
図４Ｄに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図４Ａに示される構造はｐ
ウエル領域１０に形成される。分離構造３０、３１はＬ
ＯＣＯＳプロセスによって形成され、シリコン酸化物ま
たは他の適切な絶縁物を含む。酸化物の厚さは約４００
０〜７０００オングストロームであり、図４Ａに示され
る分離構造３０、３１のレイアウトは、窒化物フィルム
のパターニング中に使われるフォトリソグラフィプロセ
スによって画定される。ここで使われるコアトランジス
タ製作プロセスはツインウエルプロセスである。この場
合、コアのＰＭＯＳおよびＮＭＯＳトランジスタを製作
するための基板に、ｎ型領域およびｐ型領域を形成する
必要がある。コアトランジスタ用のｐウエルを形成して
いる間に、領域１０が形成される。典型的なＣＭＯＳプ
ロセスでは、ｐウエル領域１０を形成するために任意の
数のｐ型ドーパント種を基板に注入することによってｐ
ウエルが形成される。ｐウエルプロセスの実施例では、
ボロンイオンのドーズ量を２×１０12ｃｍ2〜７×１０
13ｃｍ2として約４０ｋｅＶのエネルギで注入が行われ
る。領域１０を画定するために、標準のフォトリソグラ
フィプロセスを使うことができる。ｐウエル領域１０の
形成後、それに続く注入ステップ中に注入マスクとして
機能するマスキング層４０が形成される。本発明の実施
例では、パターニングされたフォトレジストフィルムが
使用される。その後の注入プロセスでは、適切な任意の
マスキングフィルムを使用することができる。コアＣＭ
ＯＳトランジスタのｎウエルを形成している間に、領域
１５０、１５２が形成される。典型的なＣＭＯＳプロセ
スでは、任意の数のｎ型ドーパント種をｐウエル基板領
域１０に注入することによって、ｎウエル（と同時に領
域１５０、１５２）を形成することができる。一実施例
では、リン種のドーズ量を８×１０12ｃｍ2〜７×１０1
3ｃｍ2として約１５０ｋｅＶのエネルギで注入を行うこ
とができる。ＤＥトランジスタのチャンネル長はフォト
レジストマスク４２の幅によって画定され、その幅はフ
ォトリソグラフィプロセスの限界で決まる精度で制御す
ることができる。トランジスタのチャンネル長を画定す
るためにフォトリソグラフィマスクを使用するプロセス
は、本発明の第１自己整合プロセスを表す。フォトレジ
ストマスクを除去した後、ｐウエル領域２０にゲート絶
縁物６０が形成される。ゲート絶縁物６０は酸化物、熱
成長ＳｉＯ2、窒化物、酸窒化物、珪酸塩、または、そ
れらの任意の組み合わせとすることが可能であり、その
厚さは１〜５ｎｍ程度が好ましい。ゲート絶縁物はコア
ＣＭＯＳトランジスタおよびＤＥトランジスタと同時に
形成することができるが、また、スプリットゲートプロ
セスによって単独に形成することもできる。ゲート絶縁
物６０上にゲート層７０が形成される。このゲート層は
多結晶シリコン（「ポリ」または「ポリシリコン」）が
好ましいが、エピタキシャルシリコンや、その他の任意
の半導体材料または金属とすることも可能である。この
多結晶材料をパターニング、エッチングすることによ
り、図４Ｂに示されるトランジスタゲート構造７２が画
定される。ＤＥトランジスタのゲート７２は、ｎウエル
注入領域１５０、１５２、ｐウエル領域１０、分離領域
３１の一部に重なり合うように配置される。二酸化シリ
コン、窒化シリコン、その他の同等材料を用いて側壁ス
ペーサ構造７５が形成される。スペーサ７５は、まず基
板表面にブランケットフィルムを形成し、続いて異方性
エッチングすることによって形成される。ＤＥトランジ
スタ７５の側壁スペーサは、コアトランジスタの側壁ス
ペーサと同時に形成される。図４Ｃに示されるように、
ＤＥトランジスタのドレイン、ソース領域は最初に、パ
ターニングされたフォトレジストフィルム１６０を形成
することによって画定される。このパターニングされた
フィルムは、コアＮＭＯＳトランジスタのＮ＋ソース、
ドレインのパターニングステップ中に形成することがで
きる。不整合が生じた時には分離領域３０で補償される
ので、このパターニングされたレジストフィルム１６０
の整合は厳密なものではない。次に、コアＮＭＯＳトラ
ンジスタのソース、ドレイン領域を形成するためのＮ＋
注入プロセス中に、図４Ｃに示されるようにＤＥトラン
ジスタのソース１７０、ドレイン１７２が形成される。
ソース領域の位置はゲート構造７２（側壁スペーサ７５
を含む）の縁に自己整合し、ドレインの位置は分離領域
３０、３１によって自己整合する。このソース、ドレイ
ン領域１４０、１４１の整合は本発明の第２自己整合ス
テップを表す。図４Ｄに示されるように、パターニング
されたフォトレジストフィルム１６０を除去した後、標
準の半導体プロセスによってＤＥトランジスタが完成す
る。上述のプロセスの他、種々の付加的な注入をプロセ
スに追加することができる。ある種のＣＭＯＳ技術で
は、ポケット注入、チャンネルストップ注入、パンチス
ルー注入が利用される。これらプロセスをいくつか利用
して、本発明の範囲内で本発明のＤＥトランジスタを製
作することができる。図４Ｄに示されるＤＥトランジス
タ構造では、ｎウエル領域１５２は、高ドーピング濃度
ｎ型ドレイン領域１７２を囲む低ドーピング濃度ドレイ
ン拡張領域として機能する。領域１５０は高濃度ｎ型ソ
ース領域１７０を囲むソース拡張領域として機能する。
このソース拡張領域は、ソース近傍のゲート７２の領域
における電界を弱める働きをする。ソース領域１７０と
ドレイン領域１７２の間の分離は、ゲート領域７２と分
離領域３１の分離によって画定される。この分離は、ゲ
ート領域７２を画定するためのエッチングプロセスおよ
びフォトリソグラフィプロセスの限界内に制御すること
ができる。
トランジスタ製作の断面図を図４Ａ〜図４Ｄに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図４Ａ〜
図４Ｄに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図４Ａに示される構造はｐ
ウエル領域１０に形成される。分離構造３０、３１はＬ
ＯＣＯＳプロセスによって形成され、シリコン酸化物ま
たは他の適切な絶縁物を含む。酸化物の厚さは約４００
０〜７０００オングストロームであり、図４Ａに示され
る分離構造３０、３１のレイアウトは、窒化物フィルム
のパターニング中に使われるフォトリソグラフィプロセ
スによって画定される。ここで使われるコアトランジス
タ製作プロセスはツインウエルプロセスである。この場
合、コアのＰＭＯＳおよびＮＭＯＳトランジスタを製作
するための基板に、ｎ型領域およびｐ型領域を形成する
必要がある。コアトランジスタ用のｐウエルを形成して
いる間に、領域１０が形成される。典型的なＣＭＯＳプ
ロセスでは、ｐウエル領域１０を形成するために任意の
数のｐ型ドーパント種を基板に注入することによってｐ
ウエルが形成される。ｐウエルプロセスの実施例では、
ボロンイオンのドーズ量を２×１０12ｃｍ2〜７×１０
13ｃｍ2として約４０ｋｅＶのエネルギで注入が行われ
る。領域１０を画定するために、標準のフォトリソグラ
フィプロセスを使うことができる。ｐウエル領域１０の
形成後、それに続く注入ステップ中に注入マスクとして
機能するマスキング層４０が形成される。本発明の実施
例では、パターニングされたフォトレジストフィルムが
使用される。その後の注入プロセスでは、適切な任意の
マスキングフィルムを使用することができる。コアＣＭ
ＯＳトランジスタのｎウエルを形成している間に、領域
１５０、１５２が形成される。典型的なＣＭＯＳプロセ
スでは、任意の数のｎ型ドーパント種をｐウエル基板領
域１０に注入することによって、ｎウエル（と同時に領
域１５０、１５２）を形成することができる。一実施例
では、リン種のドーズ量を８×１０12ｃｍ2〜７×１０1
3ｃｍ2として約１５０ｋｅＶのエネルギで注入を行うこ
とができる。ＤＥトランジスタのチャンネル長はフォト
レジストマスク４２の幅によって画定され、その幅はフ
ォトリソグラフィプロセスの限界で決まる精度で制御す
ることができる。トランジスタのチャンネル長を画定す
るためにフォトリソグラフィマスクを使用するプロセス
は、本発明の第１自己整合プロセスを表す。フォトレジ
ストマスクを除去した後、ｐウエル領域２０にゲート絶
縁物６０が形成される。ゲート絶縁物６０は酸化物、熱
成長ＳｉＯ2、窒化物、酸窒化物、珪酸塩、または、そ
れらの任意の組み合わせとすることが可能であり、その
厚さは１〜５ｎｍ程度が好ましい。ゲート絶縁物はコア
ＣＭＯＳトランジスタおよびＤＥトランジスタと同時に
形成することができるが、また、スプリットゲートプロ
セスによって単独に形成することもできる。ゲート絶縁
物６０上にゲート層７０が形成される。このゲート層は
多結晶シリコン（「ポリ」または「ポリシリコン」）が
好ましいが、エピタキシャルシリコンや、その他の任意
の半導体材料または金属とすることも可能である。この
多結晶材料をパターニング、エッチングすることによ
り、図４Ｂに示されるトランジスタゲート構造７２が画
定される。ＤＥトランジスタのゲート７２は、ｎウエル
注入領域１５０、１５２、ｐウエル領域１０、分離領域
３１の一部に重なり合うように配置される。二酸化シリ
コン、窒化シリコン、その他の同等材料を用いて側壁ス
ペーサ構造７５が形成される。スペーサ７５は、まず基
板表面にブランケットフィルムを形成し、続いて異方性
エッチングすることによって形成される。ＤＥトランジ
スタ７５の側壁スペーサは、コアトランジスタの側壁ス
ペーサと同時に形成される。図４Ｃに示されるように、
ＤＥトランジスタのドレイン、ソース領域は最初に、パ
ターニングされたフォトレジストフィルム１６０を形成
することによって画定される。このパターニングされた
フィルムは、コアＮＭＯＳトランジスタのＮ＋ソース、
ドレインのパターニングステップ中に形成することがで
きる。不整合が生じた時には分離領域３０で補償される
ので、このパターニングされたレジストフィルム１６０
の整合は厳密なものではない。次に、コアＮＭＯＳトラ
ンジスタのソース、ドレイン領域を形成するためのＮ＋
注入プロセス中に、図４Ｃに示されるようにＤＥトラン
ジスタのソース１７０、ドレイン１７２が形成される。
ソース領域の位置はゲート構造７２（側壁スペーサ７５
を含む）の縁に自己整合し、ドレインの位置は分離領域
３０、３１によって自己整合する。このソース、ドレイ
ン領域１４０、１４１の整合は本発明の第２自己整合ス
テップを表す。図４Ｄに示されるように、パターニング
されたフォトレジストフィルム１６０を除去した後、標
準の半導体プロセスによってＤＥトランジスタが完成す
る。上述のプロセスの他、種々の付加的な注入をプロセ
スに追加することができる。ある種のＣＭＯＳ技術で
は、ポケット注入、チャンネルストップ注入、パンチス
ルー注入が利用される。これらプロセスをいくつか利用
して、本発明の範囲内で本発明のＤＥトランジスタを製
作することができる。図４Ｄに示されるＤＥトランジス
タ構造では、ｎウエル領域１５２は、高ドーピング濃度
ｎ型ドレイン領域１７２を囲む低ドーピング濃度ドレイ
ン拡張領域として機能する。領域１５０は高濃度ｎ型ソ
ース領域１７０を囲むソース拡張領域として機能する。
このソース拡張領域は、ソース近傍のゲート７２の領域
における電界を弱める働きをする。ソース領域１７０と
ドレイン領域１７２の間の分離は、ゲート領域７２と分
離領域３１の分離によって画定される。この分離は、ゲ
ート領域７２を画定するためのエッチングプロセスおよ
びフォトリソグラフィプロセスの限界内に制御すること
ができる。
【００１４】本発明の別の実施例によるＤＥ−ＮＭＯＳ
トランジスタ製作の断面図を図５Ａ〜図５Ｄに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図５Ａ〜
図５Ｄに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図５Ａに示される構造はｎ
ウエル領域２０に形成される。分離構造３０、３１はＬ
ＯＣＯＳプロセスによって形成され、シリコン酸化物ま
たは他の適切な絶縁物を含む。酸化物の厚さは約４００
０〜７０００オングストロームであり、図５Ａに示され
る分離構造３０、３１のレイアウトは、窒化物フィルム
のパターニング中に使われるフォトリソグラフィプロセ
スによって画定される。ここで使われるコアトランジス
タ製作プロセスはツインウエルプロセスである。この場
合、コアのＰＭＯＳおよびＮＭＯＳトランジスタを製作
するための基板に、ｎ型領域およびｐ型領域を形成する
必要がある。コアトランジスタ用のｎウエルを形成して
いる間に、領域２０が形成される。典型的なＣＭＯＳプ
ロセスでは、ｎウエル領域２０を形成するために任意の
数のｎ型ドーパント種を基板に注入することによってｎ
ウエルが形成される。ｎウエルプロセスの実施例では、
リンイオンのドーズ量を２×１０12ｃｍ2〜７×１０13
ｃｍ2として約１５０ｋｅＶのエネルギで注入が行われ
る。領域２０を画定するために、標準のフォトリソグラ
フィプロセスを使うことができる。ｎウエル領域１０の
形成後、それに続く注入ステップ中に注入マスクとして
機能するマスキング領域４１が形成される。本発明の実
施例では、パターニングされたフォトレジストフィルム
が使用される。その後の注入プロセスでは、適切な任意
のマスキングフィルムを使用することができる。コアＣ
ＭＯＳトランジスタのｐウエルを形成している間に、領
域１８０、１８２が形成される。典型的なＣＭＯＳプロ
セスでは、任意の数のｐ型ドーパント種を基板に注入す
ることによって、ｐウエル（と同時に領域１８０、１８
２）を形成することができる。一実施例では、この場
合、８×１０12ｃｍ2〜７×１０13ｃｍ2のボロン種を約
４０ｋｅＶのエネルギで注入を行うことができる。ＤＥ
トランジスタのチャンネル長はフォトレジストマスク４
３の幅によって画定され、その幅はフォトリソグラフィ
プロセスの限界で決まる精度で制御することができる。
トランジスタのチャンネル長を画定するためにフォトリ
ソグラフィマスクを使用するプロセスは、本発明実施例
の第１自己整合プロセスを表す。フォトレジストマスク
を除去した後、ｎウエル領域２０にゲート絶縁物６０が
形成される。ゲート絶縁物６０は酸化物、熱成長ＳｉＯ
2、窒化物、酸窒化物、珪酸塩、または、それらの任意
の組み合わせとすることが可能であり、その厚さは１〜
５ｎｍ程度が好ましい。ゲート絶縁物はコアＣＭＯＳト
ランジスタおよびＤＥトランジスタと同時に形成するこ
とができるが、また、スプリットゲートプロセスによっ
て単独に形成することもできる。ゲート絶縁物６０上に
ゲート層７０が形成される。このゲート層は多結晶シリ
コン（「ポリ」または「ポリシリコン」）が好ましい
が、エピタキシャルシリコンや、その他の任意の半導体
材料または金属とすることも可能である。この多結晶材
料をパターニング、エッチングすることにより、図２Ｂ
に示されるトランジスタゲート構造７２およびドレイン
整合構造７４、７６が画定される。ＤＥトランジスタの
ゲート７２は、ｐウエル注入領域１８０、１８２、ｎウ
エル領域２０、分離領域３１の一部に重なり合うように
配置される。二酸化シリコン、窒化シリコン、その他の
同等材料を用いて側壁スペーサ構造７５が形成される。
スペーサ７５は、まず基板表面にブランケットフィルム
を形成し、続いて異方性エッチングすることによって形
成される。ＤＥトランジスタ７５の側壁スペーサは、コ
アトランジスタの側壁スペーサと同時に形成される。図
５Ｃに示されるように、ＤＥトランジスタのドレイン、
ソース領域は最初に、パターニングされたフォトレジス
トフィルム１６０を形成することによって画定される。
このパターニングされたフィルムは、コアＰＭＯＳトラ
ンジスタのＰ＋ソース、ドレインのパターニングステッ
プ中に形成することができる。不整合が生じた時には分
離領域で補償されるので、このパターニングされたレジ
ストフィルム１６０の整合は厳密なものではない。次
に、コアＰＭＯＳトランジスタのソース、ドレイン領域
を形成するためのＰ＋注入プロセス中に、ＤＥトランジ
スタのソース１９０、ドレイン１９２が形成される。ソ
ース領域の位置はゲート構造７２（側壁スペーサ７５を
含む）の縁に自己整合し、ドレインの位置は分離領域３
１によって自己整合する。このソース、ドレイン領域１
９０、１９１の整合は本発明の第２自己整合ステップを
表す。図５Ｄに示されるように、パターニングされたフ
ォトレジストフィルム１６２を除去した後、標準の半導
体プロセスによってＤＥトランジスタが完成する。上述
のプロセスの他、種々の付加的な注入をプロセスに追加
することができる。ある種のＣＭＯＳ技術では、ポケッ
ト注入、チャンネルストップ注入、パンチスルー注入が
利用される。これらプロセスをいくつか利用して、本発
明の範囲内で本発明のＤＥトランジスタを製作すること
ができる。図５Ｄに示されるＤＥトランジスタ構造で
は、ｐウエル領域１８２は、高ドーピング濃度ｐ型ドレ
イン領域１９２を囲む低ドーピング濃度ドレイン拡張領
域として機能する。領域１８０は高濃度ｐ型ソース領域
１９０を囲むソース拡張領域として機能する。このソー
ス拡張領域は、ソース近傍のゲート７２の領域における
電界を弱める働きをする。ソース領域１９０とドレイン
領域１９２の間の分離は、ゲート領域７２と分離領域３
１の分離によって画定される。この分離は、ゲート領域
７２を画定するためのエッチングプロセスおよびフォト
リソグラフィプロセスの限界内に制御することができ
る。
トランジスタ製作の断面図を図５Ａ〜図５Ｄに示す。こ
こで、シリコン基板内の別領域には他のＣＭＯＳトラン
ジスタ（図示せず）が形成されている。これらのＣＭＯ
Ｓトランジスタはコアトランジスタを表し、ＤＥトラン
ジスタより低い電圧で動作することができる。図５Ａ〜
図５Ｄに示されるＤＥトランジスタは、動作電圧がコア
トランジスタより高くなる。同じプロセスを多数回使用
することにより、コアトランジスタと同時にＤＥトラン
ジスタが作られる。コアトランジスタ製作シーケンスに
おける特定プロセスの機能と関連してＤＥトランジスタ
の製作プロセスを説明する。図５Ａに示される構造はｎ
ウエル領域２０に形成される。分離構造３０、３１はＬ
ＯＣＯＳプロセスによって形成され、シリコン酸化物ま
たは他の適切な絶縁物を含む。酸化物の厚さは約４００
０〜７０００オングストロームであり、図５Ａに示され
る分離構造３０、３１のレイアウトは、窒化物フィルム
のパターニング中に使われるフォトリソグラフィプロセ
スによって画定される。ここで使われるコアトランジス
タ製作プロセスはツインウエルプロセスである。この場
合、コアのＰＭＯＳおよびＮＭＯＳトランジスタを製作
するための基板に、ｎ型領域およびｐ型領域を形成する
必要がある。コアトランジスタ用のｎウエルを形成して
いる間に、領域２０が形成される。典型的なＣＭＯＳプ
ロセスでは、ｎウエル領域２０を形成するために任意の
数のｎ型ドーパント種を基板に注入することによってｎ
ウエルが形成される。ｎウエルプロセスの実施例では、
リンイオンのドーズ量を２×１０12ｃｍ2〜７×１０13
ｃｍ2として約１５０ｋｅＶのエネルギで注入が行われ
る。領域２０を画定するために、標準のフォトリソグラ
フィプロセスを使うことができる。ｎウエル領域１０の
形成後、それに続く注入ステップ中に注入マスクとして
機能するマスキング領域４１が形成される。本発明の実
施例では、パターニングされたフォトレジストフィルム
が使用される。その後の注入プロセスでは、適切な任意
のマスキングフィルムを使用することができる。コアＣ
ＭＯＳトランジスタのｐウエルを形成している間に、領
域１８０、１８２が形成される。典型的なＣＭＯＳプロ
セスでは、任意の数のｐ型ドーパント種を基板に注入す
ることによって、ｐウエル（と同時に領域１８０、１８
２）を形成することができる。一実施例では、この場
合、８×１０12ｃｍ2〜７×１０13ｃｍ2のボロン種を約
４０ｋｅＶのエネルギで注入を行うことができる。ＤＥ
トランジスタのチャンネル長はフォトレジストマスク４
３の幅によって画定され、その幅はフォトリソグラフィ
プロセスの限界で決まる精度で制御することができる。
トランジスタのチャンネル長を画定するためにフォトリ
ソグラフィマスクを使用するプロセスは、本発明実施例
の第１自己整合プロセスを表す。フォトレジストマスク
を除去した後、ｎウエル領域２０にゲート絶縁物６０が
形成される。ゲート絶縁物６０は酸化物、熱成長ＳｉＯ
2、窒化物、酸窒化物、珪酸塩、または、それらの任意
の組み合わせとすることが可能であり、その厚さは１〜
５ｎｍ程度が好ましい。ゲート絶縁物はコアＣＭＯＳト
ランジスタおよびＤＥトランジスタと同時に形成するこ
とができるが、また、スプリットゲートプロセスによっ
て単独に形成することもできる。ゲート絶縁物６０上に
ゲート層７０が形成される。このゲート層は多結晶シリ
コン（「ポリ」または「ポリシリコン」）が好ましい
が、エピタキシャルシリコンや、その他の任意の半導体
材料または金属とすることも可能である。この多結晶材
料をパターニング、エッチングすることにより、図２Ｂ
に示されるトランジスタゲート構造７２およびドレイン
整合構造７４、７６が画定される。ＤＥトランジスタの
ゲート７２は、ｐウエル注入領域１８０、１８２、ｎウ
エル領域２０、分離領域３１の一部に重なり合うように
配置される。二酸化シリコン、窒化シリコン、その他の
同等材料を用いて側壁スペーサ構造７５が形成される。
スペーサ７５は、まず基板表面にブランケットフィルム
を形成し、続いて異方性エッチングすることによって形
成される。ＤＥトランジスタ７５の側壁スペーサは、コ
アトランジスタの側壁スペーサと同時に形成される。図
５Ｃに示されるように、ＤＥトランジスタのドレイン、
ソース領域は最初に、パターニングされたフォトレジス
トフィルム１６０を形成することによって画定される。
このパターニングされたフィルムは、コアＰＭＯＳトラ
ンジスタのＰ＋ソース、ドレインのパターニングステッ
プ中に形成することができる。不整合が生じた時には分
離領域で補償されるので、このパターニングされたレジ
ストフィルム１６０の整合は厳密なものではない。次
に、コアＰＭＯＳトランジスタのソース、ドレイン領域
を形成するためのＰ＋注入プロセス中に、ＤＥトランジ
スタのソース１９０、ドレイン１９２が形成される。ソ
ース領域の位置はゲート構造７２（側壁スペーサ７５を
含む）の縁に自己整合し、ドレインの位置は分離領域３
１によって自己整合する。このソース、ドレイン領域１
９０、１９１の整合は本発明の第２自己整合ステップを
表す。図５Ｄに示されるように、パターニングされたフ
ォトレジストフィルム１６２を除去した後、標準の半導
体プロセスによってＤＥトランジスタが完成する。上述
のプロセスの他、種々の付加的な注入をプロセスに追加
することができる。ある種のＣＭＯＳ技術では、ポケッ
ト注入、チャンネルストップ注入、パンチスルー注入が
利用される。これらプロセスをいくつか利用して、本発
明の範囲内で本発明のＤＥトランジスタを製作すること
ができる。図５Ｄに示されるＤＥトランジスタ構造で
は、ｐウエル領域１８２は、高ドーピング濃度ｐ型ドレ
イン領域１９２を囲む低ドーピング濃度ドレイン拡張領
域として機能する。領域１８０は高濃度ｐ型ソース領域
１９０を囲むソース拡張領域として機能する。このソー
ス拡張領域は、ソース近傍のゲート７２の領域における
電界を弱める働きをする。ソース領域１９０とドレイン
領域１９２の間の分離は、ゲート領域７２と分離領域３
１の分離によって画定される。この分離は、ゲート領域
７２を画定するためのエッチングプロセスおよびフォト
リソグラフィプロセスの限界内に制御することができ
る。
【００１５】図示された実施例にしたがって以上に本発
明を記述したが、この記述は限定的な意図をもたない。
当業者には明らかな通り、これら実施例の様々な変形や
組み合わせ、別の実施例が可能である。したがって、そ
れら変形あるいは他の実施例も請求の範囲に包含される
ものとする。
明を記述したが、この記述は限定的な意図をもたない。
当業者には明らかな通り、これら実施例の様々な変形や
組み合わせ、別の実施例が可能である。したがって、そ
れら変形あるいは他の実施例も請求の範囲に包含される
ものとする。
【００１６】以上の説明に関して更に以下の項を開示す
る。 （１） 複数の分離構造および第１導電型の第１ウエル
領域を半導体基板に設けるステップと、前記第１ウエル
領域の第１領域にマスキング層を形成するステップと、
前記マスキング層に隣接する前記第１ウエル領域に第２
導電型の領域を形成するために前記第１ウエル領域に対
して注入を行うステップと、前記マスキング領域を除去
するステップと、前記第１ウエル領域にゲート絶縁物を
形成するステップと、前記ゲート絶縁物上にゲート層を
形成するステップと、前記第１ウエル領域の一部および
前記第２導電型の前記領域の一部に前記ゲート構造が重
なるようにゲート構造およびドレイン整合構造を形成す
るために前記ゲート層をパターニングするステップと、
前記ゲート構造と前記ドレイン整合構造の間の領域をマ
スクするようにパターニングされたフィルムを形成する
ステップと、前記第２導電型の前記領域にソース領域お
よびドレイン領域を同時に形成するステップとを含むド
レイン拡張（drain extended）トランジスタ製作方法。
る。 （１） 複数の分離構造および第１導電型の第１ウエル
領域を半導体基板に設けるステップと、前記第１ウエル
領域の第１領域にマスキング層を形成するステップと、
前記マスキング層に隣接する前記第１ウエル領域に第２
導電型の領域を形成するために前記第１ウエル領域に対
して注入を行うステップと、前記マスキング領域を除去
するステップと、前記第１ウエル領域にゲート絶縁物を
形成するステップと、前記ゲート絶縁物上にゲート層を
形成するステップと、前記第１ウエル領域の一部および
前記第２導電型の前記領域の一部に前記ゲート構造が重
なるようにゲート構造およびドレイン整合構造を形成す
るために前記ゲート層をパターニングするステップと、
前記ゲート構造と前記ドレイン整合構造の間の領域をマ
スクするようにパターニングされたフィルムを形成する
ステップと、前記第２導電型の前記領域にソース領域お
よびドレイン領域を同時に形成するステップとを含むド
レイン拡張（drain extended）トランジスタ製作方法。
【００１７】（２） 前記複数の分離構造をＬＯＣＯＳ
とする第１項記載の方法。 （３） 前記複数の分離構造をシャロートレンチ素子分
離とする第１項記載の方法。 （４） 前記マスキング層にフォトレジストが含まれる
第１項記載の方法。 （５） 酸化物、熱成長ＳｉＯ2、窒化物、酸窒化物、
珪酸塩、それらの組み合わせから成るグループから選択
される材料が前記ゲート絶縁物に含まれる第１項記載の
方法。 （６） 前記ソース、ドレイン領域を第２導電型とする
第１項記載の方法。
とする第１項記載の方法。 （３） 前記複数の分離構造をシャロートレンチ素子分
離とする第１項記載の方法。 （４） 前記マスキング層にフォトレジストが含まれる
第１項記載の方法。 （５） 酸化物、熱成長ＳｉＯ2、窒化物、酸窒化物、
珪酸塩、それらの組み合わせから成るグループから選択
される材料が前記ゲート絶縁物に含まれる第１項記載の
方法。 （６） 前記ソース、ドレイン領域を第２導電型とする
第１項記載の方法。
【００１８】（７） 複数の分離構造および第１導電型
の第１ウエル領域を半導体基板に設けるステップと、前
記第１ウエル領域の第１領域にマスキング層を形成する
ステップと、前記マスキング層に隣接する前記第１ウエ
ル領域に第２導電型の領域を形成するために前記第１ウ
エル領域に対して注入を行うステップと、前記マスキン
グ領域を除去するステップと、前記第１ウエル領域にゲ
ート絶縁物を形成するステップと、前記ゲート絶縁物上
にゲート層を形成するステップと、前記第１ウエル領域
の一部と、前記第２導電型の前記領域の一部と、少なく
とも１つの前記分離領域の一部とに前記ゲート構造が重
なるようにゲート構造を形成するために前記ゲート層を
パターニングするステップと、前記第２導電型の前記領
域にソース領域およびドレイン領域を同時に形成するス
テップとを含むドレイン拡張トランジスタ製作方法。
の第１ウエル領域を半導体基板に設けるステップと、前
記第１ウエル領域の第１領域にマスキング層を形成する
ステップと、前記マスキング層に隣接する前記第１ウエ
ル領域に第２導電型の領域を形成するために前記第１ウ
エル領域に対して注入を行うステップと、前記マスキン
グ領域を除去するステップと、前記第１ウエル領域にゲ
ート絶縁物を形成するステップと、前記ゲート絶縁物上
にゲート層を形成するステップと、前記第１ウエル領域
の一部と、前記第２導電型の前記領域の一部と、少なく
とも１つの前記分離領域の一部とに前記ゲート構造が重
なるようにゲート構造を形成するために前記ゲート層を
パターニングするステップと、前記第２導電型の前記領
域にソース領域およびドレイン領域を同時に形成するス
テップとを含むドレイン拡張トランジスタ製作方法。
【００１９】（８） 前記複数の分離構造をＬＯＣＯＳ
とする請求項７記載の方法。 （９） 前記複数の分離構造をシャロートレンチ素子分
離とする請求項７記載の方法。 （１０） 前記マスキング層にフォトレジストが含まれ
る請求項７記載の方法。 （１１） 酸化物、熱成長ＳｉＯ2、窒化物、酸窒化
物、珪酸塩、それらの組み合わせから成るグループから
選択される材料が前記ゲート絶縁物に含まれる請求項７
記載の方法。 （１２） 前記ソース、ドレイン領域を第２導電型とす
る請求項７記載の方法。
とする請求項７記載の方法。 （９） 前記複数の分離構造をシャロートレンチ素子分
離とする請求項７記載の方法。 （１０） 前記マスキング層にフォトレジストが含まれ
る請求項７記載の方法。 （１１） 酸化物、熱成長ＳｉＯ2、窒化物、酸窒化
物、珪酸塩、それらの組み合わせから成るグループから
選択される材料が前記ゲート絶縁物に含まれる請求項７
記載の方法。 （１２） 前記ソース、ドレイン領域を第２導電型とす
る請求項７記載の方法。
【００２０】（１３） 複数の分離構造および第１導電
型のウエル領域を含むシリコン基板と、前記ウエル領域
上のゲート絶縁物層と、前記ウエル領域に含まれ、互い
の分離間隔を第１の距離とする第２導電型の第１、第２
ドーピング領域と、前記ウエル領域の一部分上に形成さ
れ、前記第１ドーピング領域の一部分および前記第２ド
ーピング領域の一部分に重なるゲート層と、前記第２ド
ーピング領域上に形成された少なくとも第１、第２のド
レイン整合構造と、前記第１ドーピング領域に含まれる
第２導電型のソース領域と、前記第２ドーピング領域に
含まれ、前記第１、第２のドレイン整合構造の間に位置
する第２導電型のドレイン領域とを有するトランジス
タ。
型のウエル領域を含むシリコン基板と、前記ウエル領域
上のゲート絶縁物層と、前記ウエル領域に含まれ、互い
の分離間隔を第１の距離とする第２導電型の第１、第２
ドーピング領域と、前記ウエル領域の一部分上に形成さ
れ、前記第１ドーピング領域の一部分および前記第２ド
ーピング領域の一部分に重なるゲート層と、前記第２ド
ーピング領域上に形成された少なくとも第１、第２のド
レイン整合構造と、前記第１ドーピング領域に含まれる
第２導電型のソース領域と、前記第２ドーピング領域に
含まれ、前記第１、第２のドレイン整合構造の間に位置
する第２導電型のドレイン領域とを有するトランジス
タ。
【００２１】（１４） 酸化物、熱成長ＳｉＯ2、窒化
物、酸窒化物、珪酸塩、それらの組み合わせから成るグ
ループから選択される材料が前記ゲート絶縁物に含まれ
る第１３項記載のトランジスタ。 （１５） 前記第１ドーピング領域のドーピング濃度を
前記ソース領域のドーピング濃度より低くした第１３項
記載のトランジスタ。 （１６） 前記第２ドーピング領域のドーピング濃度を
前記ドレイン領域のドーピング濃度より低くした第１３
項記載のトランジスタ。
物、酸窒化物、珪酸塩、それらの組み合わせから成るグ
ループから選択される材料が前記ゲート絶縁物に含まれ
る第１３項記載のトランジスタ。 （１５） 前記第１ドーピング領域のドーピング濃度を
前記ソース領域のドーピング濃度より低くした第１３項
記載のトランジスタ。 （１６） 前記第２ドーピング領域のドーピング濃度を
前記ドレイン領域のドーピング濃度より低くした第１３
項記載のトランジスタ。
【００２２】（１７） 複数の分離構造および第１導電
型のウエル領域を含むシリコン基板と、前記ウエル領域
上のゲート絶縁物層と、前記ウエル領域に含まれ、互い
の分離間隔を第１の距離とする第２導電型の第１、第２
ドーピング領域であって、前記複数の前記分離構造の少
なくとも１つが前記前記ドーピング領域に含まれる前記
第１、第２ドーピング領域と、前記第２ドーピング領域
に含まれる前記分離構造の一部分および前記第１ドーピ
ング領域の一部分に重なるように、前記ウエル領域の一
部分上に形成されたゲート層と、前記第１ドーピング領
域に含まれる第２導電型のソース領域と、前記第２ドー
ピング領域に含まれ、前記第２ドーピング領域に含まれ
る前記分離構造と前記複数の前記分離構造のもう一つと
の間に位置する第２導電型のドレイン領域とを有するト
ランジスタ。
型のウエル領域を含むシリコン基板と、前記ウエル領域
上のゲート絶縁物層と、前記ウエル領域に含まれ、互い
の分離間隔を第１の距離とする第２導電型の第１、第２
ドーピング領域であって、前記複数の前記分離構造の少
なくとも１つが前記前記ドーピング領域に含まれる前記
第１、第２ドーピング領域と、前記第２ドーピング領域
に含まれる前記分離構造の一部分および前記第１ドーピ
ング領域の一部分に重なるように、前記ウエル領域の一
部分上に形成されたゲート層と、前記第１ドーピング領
域に含まれる第２導電型のソース領域と、前記第２ドー
ピング領域に含まれ、前記第２ドーピング領域に含まれ
る前記分離構造と前記複数の前記分離構造のもう一つと
の間に位置する第２導電型のドレイン領域とを有するト
ランジスタ。
【００２３】（１８） 酸化物、熱成長ＳｉＯ2、窒化
物、酸窒化物、珪酸塩、それらの組み合わせから成るグ
ループから選択される材料が前記ゲート絶縁物に含まれ
る第１７項記載のトランジスタ。 （１９） 前記第１ドーピング領域のドーピング濃度を
前記ソース領域のドーピング濃度より低くした第１７項
記載のトランジスタ。 （２０） 前記第２ドーピング領域のドーピング濃度を
前記ドレイン領域のドーピング濃度より低くした第１７
項記載のトランジスタ。
物、酸窒化物、珪酸塩、それらの組み合わせから成るグ
ループから選択される材料が前記ゲート絶縁物に含まれ
る第１７項記載のトランジスタ。 （１９） 前記第１ドーピング領域のドーピング濃度を
前記ソース領域のドーピング濃度より低くした第１７項
記載のトランジスタ。 （２０） 前記第２ドーピング領域のドーピング濃度を
前記ドレイン領域のドーピング濃度より低くした第１７
項記載のトランジスタ。
【００２４】（２１） 第１導電型のウエル領域を含む
基板と、前記ウエル領域上のゲート層およびドレイン整
合構造と、前記ゲート層に隣接するソース領域および前
記ドレイン整合構造間に位置するドレイン領域とを有
し、前記ソース、ドレイン領域間の分離間隔を第１の距
離とするトランジスタ。 （２２） 前記ソース、ドレイン領域を第２導電型とす
る第２１項記載のトランジスタ。 （２３） 前記基板と前記ゲート層の間にゲート絶縁物
層を配置した第２１項記載のトランジスタ。
基板と、前記ウエル領域上のゲート層およびドレイン整
合構造と、前記ゲート層に隣接するソース領域および前
記ドレイン整合構造間に位置するドレイン領域とを有
し、前記ソース、ドレイン領域間の分離間隔を第１の距
離とするトランジスタ。 （２２） 前記ソース、ドレイン領域を第２導電型とす
る第２１項記載のトランジスタ。 （２３） 前記基板と前記ゲート層の間にゲート絶縁物
層を配置した第２１項記載のトランジスタ。
【００２５】（２４） 集積回路化されたドレイン拡張
トランジスタ。トランジスタゲート（７２）はＣＭＯＳ
ｎウエル領域（１０）上に形成される。トランジスタの
ソース拡張領域（５０）およびドレイン拡張領域（５
２）はＣＭＯＳウエル領域（１０）に形成される。トラ
ンジスタのソース領域（９０）はソース拡張領域５０に
形成され、トランジスタのドレイン領域９２はドレイン
拡張領域（５２）における２つのドレイン整合構造（７
４）、（７６）の間に形成される。
トランジスタ。トランジスタゲート（７２）はＣＭＯＳ
ｎウエル領域（１０）上に形成される。トランジスタの
ソース拡張領域（５０）およびドレイン拡張領域（５
２）はＣＭＯＳウエル領域（１０）に形成される。トラ
ンジスタのソース領域（９０）はソース拡張領域５０に
形成され、トランジスタのドレイン領域９２はドレイン
拡張領域（５２）における２つのドレイン整合構造（７
４）、（７６）の間に形成される。
【図１】図１は典型的なＤＥトランジスタを示す。
【図２】図２は本発明の一実施例を示す。
【図３】図３は本発明の別の実施例を示す。
【図４】図４は本発明の更に別の実施例を示す。
【図５】図５は本発明の更に別の実施例を示す。
１０、２０ ＣＭＯＳウエル領域 ３０ 分離構造 ４０ マスク層 ４２ ソース領域 ４４ ドレイン拡張部 ４６ ドレイン領域 ６０ ゲート絶縁物 ７０ ゲート構造 ７２ ゲート構造 ７４、７６ ドレイン整合構造 ７５ 側壁スペーサ構造 ８０ レジスト膜 ９０ ソース領域 ９２ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/44 Ｚ 29/41 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD04 FF01 FF31 GG09 GG10 5F048 AA01 AA05 AC01 AC03 AC06 BB05 BC01 BC03 BC05 BC07 BD04 BE03 BF16 BG12 BH07 DA25 5F140 AA20 AB03 BA01 BC06 BD01 BD05 BD07 BD09 BF01 BF04 BF05 BF47 BG08 BG12 BG14 BG51 BG53 BH15 BH30 BH34 BK02 BK13 CB01 CB02 CB04 CB08
Claims (2)
- 【請求項１】 複数の分離構造および第１導電型の第１
ウエル領域を半導体基板に設けるステップと、 前記第１ウエル領域の第１領域にマスキング層を形成す
るステップと、 前記マスキング層に隣接する前記第１ウエル領域に第２
導電型の領域を形成するために前記第１ウエル領域に対
して注入を行うステップと、 前記マスキング領域を除去するステップと、 前記第１ウエル領域にゲート絶縁物を形成するステップ
と、 前記ゲート絶縁物上にゲート層を形成するステップと、 前記第１ウエル領域の一部および前記第２導電型の前記
領域の一部に前記ゲート構造が重なるようにゲート構造
およびドレイン整合構造を形成するために前記ゲート層
をパターニングするステップと、 前記ゲート構造と前記ドレイン整合構造の間の領域をマ
スクするようにパターニングされたフィルムを形成する
ステップと、 前記第２導電型の前記領域にソース領域およびドレイン
領域を同時に形成するステップとを含むドレイン拡張ト
ランジスタ製作方法。 - 【請求項２】 複数の分離構造および第１導電型のウエ
ル領域を含むシリコン基板と、 前記ウエル領域上のゲート絶縁物層と、 前記ウエル領域に含まれ、互いの分離間隔を第１の距離
とする第２導電型の第１、第２ドーピング領域と、 前記ウエル領域の一部分上に形成され、前記第１ドーピ
ング領域の一部分および前記第２ドーピング領域の一部
分に重なるゲート層と、前記第２ドーピング領域上に形
成された少なくとも第１、第２のドレイン整合構造と、 前記第１ドーピング領域に含まれる第２導電型のソース
領域と、 前記第２ドーピング領域に含まれ、前記第１、第２のド
レイン整合構造の間に位置する第２導電型のドレイン領
域とを有するトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23427700P | 2000-09-21 | 2000-09-21 | |
| US234277 | 2000-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176175A true JP2002176175A (ja) | 2002-06-21 |
Family
ID=22880690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286941A Abandoned JP2002176175A (ja) | 2000-09-21 | 2001-09-20 | 自己整合チャンネルおよびドレイン拡張部を備えた高圧ドレイン拡張トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6660603B2 (ja) |
| EP (1) | EP1191577B1 (ja) |
| JP (1) | JP2002176175A (ja) |
| AT (1) | ATE448567T1 (ja) |
| DE (1) | DE60140415D1 (ja) |
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- 2001-09-20 AT AT01000491T patent/ATE448567T1/de not_active IP Right Cessation
- 2001-09-20 JP JP2001286941A patent/JP2002176175A/ja not_active Abandoned
- 2001-09-20 EP EP01000491A patent/EP1191577B1/en not_active Expired - Lifetime
- 2001-09-20 DE DE60140415T patent/DE60140415D1/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| ATE448567T1 (de) | 2009-11-15 |
| EP1191577B1 (en) | 2009-11-11 |
| DE60140415D1 (de) | 2009-12-24 |
| US20020055233A1 (en) | 2002-05-09 |
| EP1191577A1 (en) | 2002-03-27 |
| US6660603B2 (en) | 2003-12-09 |
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Legal Events
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|---|---|---|---|
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|
| A762 | Written abandonment of application |
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