JP2007214535A - 半導体素子内蔵プリント配線板及びその製造方法 - Google Patents

半導体素子内蔵プリント配線板及びその製造方法 Download PDF

Info

Publication number
JP2007214535A
JP2007214535A JP2006280930A JP2006280930A JP2007214535A JP 2007214535 A JP2007214535 A JP 2007214535A JP 2006280930 A JP2006280930 A JP 2006280930A JP 2006280930 A JP2006280930 A JP 2006280930A JP 2007214535 A JP2007214535 A JP 2007214535A
Authority
JP
Japan
Prior art keywords
semiconductor element
built
wiring board
printed wiring
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006280930A
Other languages
English (en)
Other versions
JP5114041B2 (ja
Inventor
Yutaka Yoshino
裕 吉野
Takahiro Shirai
孝浩 白井
Shinji Katono
臣司 上遠野
Mineo Kawamoto
峯雄 川本
Minoru Enomoto
實 榎本
Masakatsu Goto
正克 後藤
Makoto Araki
誠 荒木
Naoki Toda
直樹 戸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon CMK Corp
CMK Corp
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Nippon CMK Corp
CMK Corp
Renesas Eastern Japan Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006280930A priority Critical patent/JP5114041B2/ja
Application filed by Nippon CMK Corp, CMK Corp, Renesas Eastern Japan Semiconductor Inc filed Critical Nippon CMK Corp
Priority to US11/913,559 priority patent/US7894200B2/en
Priority to PCT/JP2006/323699 priority patent/WO2007080713A1/ja
Priority to CN2006800197140A priority patent/CN101189717B/zh
Priority to KR1020077028717A priority patent/KR101102220B1/ko
Priority to TW095147103A priority patent/TWI387409B/zh
Publication of JP2007214535A publication Critical patent/JP2007214535A/ja
Priority to HK08112926.6A priority patent/HK1123886A1/xx
Priority to US12/966,251 priority patent/US8035979B2/en
Application granted granted Critical
Publication of JP5114041B2 publication Critical patent/JP5114041B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】封止材の充填不足や充填過多による悪影響を受けることなく、上層の配線基板との密着性に優れた半導体素子内蔵プリント配線板の提供する。
【解決手段】内蔵された半導体素子１０２の少なくとも下面、上面又は側面が絶縁膜１０６で覆われていると共に、当該半導体素子の側方及び上方に絶縁層１０８が形成されている半導体素子内蔵プリント配線板１００；ベース基板１０１に半導体素子を搭載し、該半導体素子の少なくとも下面、上面又は側面を絶縁膜で覆う工程と、前記半導体素子の側方に半硬化状態の絶縁シートを配置し積層する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置し積層する工程とを有する半導体素子内蔵プリント配線板の製造方法。
【選択図】図１

Description

本発明は、半導体素子が絶縁膜で覆われた半導体素子内蔵プリント配線板およびその製造方法に関する。
従来、携帯機器などの小型化、薄型化、高機能化が進むにつれて、機器としてのトータル厚みを薄くする要求がある。その要求に応える１つとして、半導体素子を内蔵したプリント配線板も提案されている。
従来、半導体素子を内蔵するプリント配線板は、封止材上にも配線回路を形成し、高密度配線を実施していた（例えば特許文献１参照）。
また、従来の半導体素子を内蔵するプリント配線板は、主に有機基板にザクリ加工を施し、凹部を形成し、当該凹部に半導体素子を搭載し、ワイヤーボンディングで接続してから、前記半導体素子を封止材で封止してから上層に配線層を形成していた（例えば特許文献２参照）。
特開平９−４６０４６号公報 特開２００１−１５９２６号公報
しかしながら、従来の半導体素子内蔵プリント配線板には次のような問題点があった。
まず、図９（Ａ）を用いて上記従来の半導体素子内蔵プリント配線板の第１の問題点について説明する。当該図９（Ａ）に示される半導体素子内蔵プリント配線板６００は、ベース基板６０１に半導体素子６０２をワイヤーボンディング６０３接続した後、当該ワイヤーボンディング６０３を含め、半導体素子６０２を封止材６０４で封止して構成されている。しかし、封止材６０４は、半導体素子６０２と有機基板である側方及び上層の配線層６０５との線膨張係数を緩和するために無機フィラーを多く含み、樹脂分が少ない組成となっているため、回路を形成するときのデスミア処理で、封止材６０４の表面のみ粗化が過剰になり易く、後工程での熱履歴などで配線回路と封止材６０４の密着性が弱く剥離し易いという問題点が発生していた。図９（Ｂ）は斯かる配線回路が剥離６０６した状態を示す断面図である。
次に、図１０（Ａ）に示される半導体素子７０１を埋め込んだプリント配線板７００における従来の第２の問題点について説明する。当該半導体素子内蔵プリント配線板７００は、絶縁基板のザクリ加工を施した凹部に半導体素子７０１を搭載し、ワイヤーボンディング７０２接続してから当該ワイヤーボンディング７０２を含め、半導体素子７０１を封止材７０３たるエポキシ樹脂で封止して構成されている。
しかし、封止材７０３の充填量を調節して、少なめに充填すると、上層の配線層との間に隙間７０４が生じ、表面実装部品を実装の際リフローなどによる加熱で隙間が膨張し、クラックや上層の配線基板が図１０（Ｂ）に示されるように剥離７０５する問題が発生していた。
更に、図１１（Ａ）を用いて従来の第３の問題点について説明する。当該図１１（Ａ）に示される半導体素子内蔵プリント配線板８００は、ワイヤーボンディングを含め、半導体素子を封止材８０１で封止して構成されている。しかし、封止材８０１の充填量が多くなる場合は、側方の配線基板上面にも封止材８０１が溢れるため研磨工程が増えると言う問題が発生していた。
その上、研磨工程が増えるばかりか、封止材の材質と側方の配線基板の材質が異なるため、均一に研磨することが困難であり、図１１（Ｂ）に示されるように、封止材８０１表面に凹凸８０２が出来易いという問題も発生していた。
封止材８０１を充填した面を均一に研磨できない場合、上層の配線層も凹凸の影響を受け平坦に形成することが難しくなる。すなわち、上層の配線層が凹凸の影響を受け、配線回路形成時に微細回路（特に５０μｍ）以下の回路を形成することは困難であった。
さらに、封止材８０１には、無機フィラー等の充填材が多く含まれるため、上層の配線基板との密着性にも問題が発生していた。
また、半導体素子を搭載した凹部全てを封止材８０１で覆ってしまうと、上記記載のように封止樹脂は、無機フィラーの充填量が多く、樹脂分が少ないため、層間接続のスルーホールやビアなどの穴あけ工程後のデスミア処理の際に、穴の形状を保つことができないという問題も発生していた。
本発明は、上記の如き従来の問題点に鑑みてなされたものであり、プリント配線板内に半導体素子を内蔵し、半導体素子を吸湿から守るための封止材で覆っても、封止材の充填不足による隙間の問題がなく、また逆に充填材を充填し過ぎても研磨等の後工程の必要性がなく、上層の配線基板との密着性に優れた半導体素子内蔵プリント配線板及びその製造方法を提供することを課題としている。
本発明は、内蔵された半導体素子の少なくとも下面、上面又は側面が絶縁膜で覆われていると共に、その側方及び上方に絶縁層が形成されていることを特徴とする半導体素子内蔵プリント配線板により上記課題を解決したものである。
また、本発明は、ベース基板に半導体素子を搭載し、該半導体素子の少なくとも下面、上面又は側面を絶縁膜で覆う工程と、前記半導体素子の側方に半硬化状態の絶縁シートを配置し積層する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置し積層する工程とを有することを特徴とする半導体素子内蔵プリント配線板の製造方法により上記課題を解決したものである。
また、本発明は、ベース基板に半導体素子を搭載し、該半導体素子の下面又は上面を第１絶縁膜で覆う工程と、前記半導体素子の側方に半硬化状態の絶縁シートを配置する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置する工程と、前記側方及び上層の半硬化状態のシートを同時に積層して半導体素子の側面及び／又は上面を第２絶縁層で覆う工程とを有することを特徴とする半導体素子内蔵プリント配線板の製造方法により上記課題を解決したものである。
本発明によれば、搭載した半導体素子が少なくとも第１絶縁膜で覆われているので、有機基板と半導体素子の線膨張係数を緩和することができ、更に、第２絶縁膜の存在により半導体素子を吸湿から守ることができるようになる。その結果、上層の配線基板との密着性を向上せしめることができる。
また、本発明において、半硬化状態の絶縁シートを使用し、半導体素子の周囲の隙間を第２絶縁膜で埋めることで、第１絶縁膜の近傍まで層間接続ビアを形成することも可能となる。
さらに、封止材の充填不足や過多の問題も解消し得る。
本発明半導体素子内蔵プリント配線板の第１の実施の形態を図１を用いて説明する。
図１（ａ）において、１００は、半導体素子内蔵プリント配線板で、以下この構造について説明する。
３層のベース基板１０１がビルドアップ基板で形成されており、半導体素子１０２を搭載する面には、実装パッド１０３以外を保護する保護膜１０４が形成されている。はんだ１０５によるフリップチップ接合にて半導体素子１０２がベース基板１０１に接続され、少なくとも第１絶縁膜１０６が、ベース基板１０１側、すなわち半導体素子１０２下面とベース基板１０１の接続端子面に、アンダーフィルによる封止材の充填により形成されている。半導体素子１０２の側方と上方には、半硬化状態の絶縁シートの積層により絶縁層１０７が形成されていると共に、当該積層の際の熱で溶融した絶縁樹脂によって半導体素子１０２の周囲及び第１絶縁膜１０６の周囲の隙間が第２絶縁膜１０８で埋められている。
この実施の形態においては、半導体素子１０２の下面と接続電極面に、アンダーフィルによる封止材の充填により形成された第１絶縁膜１０６が存在するので、半導体素子１０２であるシリコンと有機基板の線膨張係数を緩和して、後工程の熱履歴などによる半導体素子１０２の接続不良を防止することができる。
また、半導体素子１０２の周囲及び第１絶縁膜１０６の周囲の隙間は、半硬化状態の絶縁シート１０７の積層時の熱で溶融した絶縁樹脂によって形成された第２絶縁膜１０８で埋められているので、クラックの発生を防止し、側方及び上方の絶縁層との密着性が向上する。
第１絶縁膜１０６は、半導体素子１０２であるシリコンと有機基板の線膨張係数を緩和するために無機フィラーの充填量が多く、樹脂分が少ない。したがって、第２絶縁膜１０８で半導体素子１０２及び第１絶縁膜１０６を覆うことで側方あるいは上方の絶縁層１０７との密着性が悪くなるという問題点も解決している。
さらに、半導体素子１０２の上層及び下層にもビルドアップ層１０９を形成し、配線回路１１０及び層間接続ビア１１１の形成が可能となる。側方には、半導体素子１０２の上下のビルドアップ層１０９を繋ぐための貫通スルーホール１１２が設けられている。この実施の形態では、貫通スルーホール１１２を形成したが、層間接続ビアを複数層形成して表裏のビルドアップ層を繋げても構わない。
最外層には、ソルダーレジスト１１３とマザーボード接続用のはんだボール１１４が形成されている。ここで、はんだボール１１４は、表裏どちらの面に形成されても構わない。
更に、図１（ｂ）に示す半導体素子内蔵プリント配線板１５０のように、上述した図１（ａ）の半導体素子１０２の下方部に、すなわち半導体素子１０２の真下領域に少なくとも部品の一部が存在するように、受動部品１１５をはんだを介して搭載すると共に、マザーボードとの接続用はんだボール１１４を半導体素子１０２の上方側最外層に形成しても良い。また、当該受動部品１１５は、半導体素子１０２と層間接続ビア１１１を介して接続されていても良い。ここでいう受動部品としては、コンデンサ、抵抗、コイル、インダクタなどが挙げられ、それらはチップ型のもの、形成タイプの如何を問わず、何れか１つあるいは２つ以上を適宜組み合わせて使用することができる。
斯様に半導体素子１０２の下方部に受動部品を配置することによって、当該内蔵された半導体素子１０２と搭載された受動部品１１５との配線距離が短くなり、当該半導体素子１０２と受動部品１１５の接続インピーダンスを低減し、受動部品１１５による電源ラインのノイズ除去効果や電源電圧安定効果をさらに良好にすることが可能となる。
本発明半導体素子内蔵プリント配線板の第２の実施の形態を図２を用いて説明する。
図２において、２００は、半導体素子内蔵プリント配線板で、以下この構造について説明する。
第２の実施の形態における半導体素子内蔵プリント配線板２００は、内蔵された半導体素子２０２の上面及び側面が第１絶縁膜２０４で覆われていると共に、当該第１絶縁膜２０４が線膨張係数の異なる第２絶縁膜２０５で更に覆われている以外は、第１の実施の形態における半導体素子内蔵プリント配線板１００と同一に構成されている。
因に、上記相違点は、当該半導体素子２０２がフリップチップ接続ではなく、ワイヤーボンディング２０３接続されていることに起因する。
本発明半導体素子内蔵プリント配線板の製造方法の第１の実施の形態を図３〜４を用いて説明する。
まず、図３（ａ）に示すように、両面銅張積層板３００を用意し、図３（ｂ）に示すように、レーザ加工にて非貫通穴３０１を形成する。次いで、無電解・電解銅めっきにて、非貫通穴３０１含む全面に銅めっき処理を施こし、図３（ｃ）に示すように、写真法により片側のみ配線回路３０２を施す。次いで、図３（ｄ）に示すように、ビルドアップ基材３０３を積層し、レーザ加工にて非貫通穴、無電解・電解銅めっきを全面に施し、写真法にて積層したビルドアップ基材面のみ配線回路３０４を形成する。次いで、図３（ｅ）に示すように、半導体素子の接続端子との接合部分を除く全面に保護層３０５を形成し、３層構造のベース基板３０６を得る。なお、ここではこの３層構造のベース基板を用いる態様を示すが、これに限定することなく両面あるいは４層以上の多層プリント配線板をベース基板として用いても構わない。
次いで、図３（ｆ）に示すように、半導体素子３０７をフリップチップ実装によりはんだ３０８にて接続する。次いで、ベース基板３０６側、すなわち半導体素子３０７の下面及び接続端子部を、エポキシ樹脂に無機フィラーが充填された封止材を用いて封止し、第１絶縁膜３０９を形成する。なお、半導体素子３０７の実装方法としては、この他にワイヤーボンディング法などもある。
また、フィリップチップ接続法としては、Ａｕはんだ接合、はんだ接合、Ａｕ・超音波接合、Ａｕ・ＡＣＦ接合などが挙げられる。
ここで第１絶縁膜３０９は、少なくとも半導体素子３０７の下面及び接続端子部を封止することによって、半導体素子３０７の線膨張係数と有機基板の線膨張係数の違いを緩和する役目を果たす。
次いで、図４（ｇ）に示すように、搭載された半導体素子３０７に対応する開口部を設けた複数枚の半硬化状態の絶縁シート３１０と当該開口部の存在しない半硬化状態の絶縁シート３１０を重ねると共に、さらに銅箔３１１重ね、積層する。
ここで半硬化状態の絶縁シート３１０としては、ガラスクロスにエポキシ樹脂を含浸させたプリプレグやエポキシ樹脂にシリカなどの無機フィラーを混入させたビルドアップ基材などが適宜使用される。
次いで、図４（ｈ）に示すように、半硬化状態の絶縁シート３１０の積層時の熱により溶融した樹脂からなる第２絶縁膜３１１を硬化形成せしめた後、貫通穴を形成し、デスミア処理後、無電解・電解銅めっきにより表裏導通を得る貫通めっきスルーホール３１２を形成し、さらに写真法にて表裏両面の配線回路３１３を形成する。
次いで、図４（ｉ）に示すように、半硬化状態の絶縁シート３１４を表裏上下に積層して、セミアディティブ法により最外層の配線回路を形成する。すなわち、まず、レーザで非貫通穴を形成し、全面に無電解銅めっきを析出させ、次いでめっきレジストを形成し、配線回路を形成する部分のみ露光・現像してから電解銅めっきにより微細配線回路３１５を形成し、めっきレジストを除去し、さらに露出した無電解銅めっきを除き、最後に最外層のソルダーレジスト３１６を形成し、マザーボードに搭載するためのはんだボール３１７を形成する。ここで、はんだボール３１７は、表裏どちらの面に形成しても構わない。また、当該半導体素子３０７の下方部には、前記と同様に受動部品（図示せず）を搭載することができる。
本発明半導体素子内蔵プリント配線板の製造方法の第２の実施の形態を図５〜６を用いて説明する。
まず、図５（ａ）に示すように、両面銅張積層板４００を用意し、図５（ｂ）に示すようにレーザ加工にて非貫通穴４０１を形成する。次いで、無電解・電解銅めっきにて、非貫通穴４０１含む全面に銅めっき処理を施こし、図５（ｃ）に示すように、写真法により片側のみ配線回路４０２を施す。このとき当該配線回路４０２を施した基板を２枚作成する。次いで、図５（ｄ）に示すように、その中の一枚に、半導体素子の接続端子との接合部分を除く全面に保護層４０３を形成し、２層構造のベース基板４０４を得る。なお、ここではこの２層構造のベース基板を用いる態様を示すが、これに限定することなく３層あるいは４層以上の多層プリント配線板をベース基板として用いても構わない。
次いで、図５（ｅ）に示すように、半導体素子４０５をフリップチップ実装によりはんだ４０６にて接続する。次いで、ベース基板４０４側、すなわち半導体素子４０５の下面及び接続端子部を、エポキシ樹脂に無機フィラーが充填された封止材を用いて封止し、第１絶縁膜４０７を形成する。なお、半導体素子の実装方法としては、この他にワイヤーボンディング法などもある。
また、フィリップチップ接続法としては、Ａｕはんだ接合、はんだ接合、Ａｕ・超音波接合、Ａｕ・ＡＣＦ接合などが挙げられる。
ここで第１絶縁膜４０７は、少なくとも半導体素子４０５の下面及び接続端子部を封止することによって、半導体素子４０５の線膨張係数と有機基板の線膨張係数の違いを緩和する役目を果たす。
次いで、図５（ｆ）に示すように、搭載された半導体素子４０５に対応する開口部を設けた複数枚の半硬化状態の絶縁シート４０８と当該開口部の存在しない半硬化状態の絶縁シート４０８を重ねると共に、さらに、図５（ｃ）で作成した片側のみ配線回路４０２を施した両面基板４０９を、その回路形成面を半硬化状態の絶縁シート側に重ね、積層する。
ここで半硬化状態の絶縁シート４０８としては、ガラスクロスにエポキシ樹脂を含浸させたプリプレグやエポキシ樹脂にシリカなどの無機フィラーを混入させたビルドアップ基材などが適宜使用される。
次いで、図６（ｇ）に示すように、半硬化状態の絶縁シート４０８の積層時の熱により溶融した樹脂からなる第２絶縁膜４１０を硬化形成せしめた後、貫通穴を形成し、デスミア処理後、無電解・電解銅めっきにより表裏導通を得る貫通めっきスルーホール４１１を形成し、さらに写真法にて表裏両面の配線回路４１２を形成する。
次いで、図６（ｈ）に示すように、半硬化状態の絶縁シート４１３を表裏上下に積層して、セミアディティブ法により最外層の配線回路を形成する。すなわち、まず、レーザで非貫通穴を形成し、全面に無電解銅めっきを析出させ、次いでめっきレジストを形成し、配線回路を形成する部分のみ露光・現像してから電解銅めっきにより微細配線回路４１４を形成し、めっきレジストを除去し、さらに露出した無電解銅めっきを除き、最後に最外層のソルダーレジスト４１５を形成し、マザーボードに搭載にするためのはんだボール４１６を形成する。ここで、はんだボール４１６は、表裏どちらの面に形成しても構わない。また、当該半導体素子４０５の下方部には、前記と同様に受動部品（図示せず）を搭載することができる。
本発明半導体素子内蔵プリント配線板の製造方法の第３の実施の形態を図７〜８を用いて説明する。
まず、図７（ａ）に示すように、半硬化状態の熱硬化性絶縁シート５００を銅箔５０１に重ね、積層する。次いで、図７（ｂ）に示すように、レーザ加工により、半導体素子５０２を実装するための接続開口部５０３を形成する。ここでの半硬化状態の熱硬化性絶縁シート５００は、硬化後図３、図５に記載された保護膜３０３、４０３にあたり、ベース基板としては、銅箔などの金属箔が用いられる。
ここで半硬化状態の熱硬化性絶縁シート５００としては、ガラスクロスにエポキシ樹脂を含浸したプリプレグ材や熱硬化性樹脂に無機フィラーなどを充填したビルドアップ基材を用いても構わない。また、ＲＣＣなどの樹脂付き銅箔を使用しても構わない。
次いで、図７（ｃ）に示すように、半導体素子５０２をフリップチップ実装によりはんだ５０４にて接続する。次いで、ベース基板側、すなわち半導体素子５０２の下面及び接続端子部を、エポキシ樹脂に無機フィラーが充填された封止材を用いて封止し、第１絶縁膜５０５を形成する。なお、半導体素子の実装方法としては、この他にワイヤーボンディング法などもある。
また、フィリップチップ接続法としては、Ａｕはんだ接合、はんだ接合、Ａｕ・超音波接合などが挙げられる。
ここで、第１絶縁膜５０５は、少なくとも半導体素子５０２の下面及び接続端子部を封止することによって、半導体素子の線膨張係数と有機基板の線膨張係数の違いを緩和する役目を果たす。
次いで、図７（ｄ）に示すように、搭載された半導体素子５０２に対応する開口部を設けた複数枚の半硬化状態の絶縁シート５０６を重ねると共に、さらに銅箔５０７を重ね、積層する。この積層時の熱により、図７（ｅ）に示すように、半硬化状態の絶縁シート５０６の樹脂が溶融して、側方の絶縁層と半導体素子との間の隙間を埋める第２絶縁膜５０８が形成される。次いで、表裏の配線回路５０９を写真法で形成する。
次いで、図８（ｆ）に示すように、上下に半硬化状態の絶縁シート５１０積層し、貫通穴及び非貫通穴を形成した後、全面に無電解・電解銅めっき処理して表裏導通を得る貫通めっきスルーホール５１１を形成し、さらに表裏の配線回路５１２を写真法にて形成する。
次いで、図８（ｇ）に示すように、さらに上下に半硬化状態の絶縁シート５１３を積層し、非貫通穴を形成し、全面に無電解・電解銅めっき処理した後、最外層の配線回路５１４を写真法にて形成し、次いで、ソルダーレジスト５１５を形成し、マザーボードに搭載するためのはんだボール５１６を形成する。
ここで、はんだボール１１４は、表裏どちらの面に形成しても構わない。
また、当該半導体素子５０２の下方部には受動部品（図示せず）を搭載することができる。
本発明によれば、半導体素子を内蔵した部分を中心に上下対象構造の半導体素子内蔵プリント配線板を製造することが出来る。また、製造工程においても半導体素子を内蔵した部分を中心に上下対象構造となっているため、プリント配線板状態でも反りが発生し難いという効果がある。
本発明半導体素子内蔵プリント配線板の第１の実施の形態を示す概略断面説明図。 本発明半導体素子内蔵プリント配線板の第２の実施の形態を示す概略断面説明図。 本発明半導体素子プリント配線板の製造方法の第１の実施の形態を示す概略断面説明図。 図３に引き続く概略断面工程説明図。 本発明半導体素子プリント配線板の製造方法の第２の実施の形態を示す概略断面説明図。 図５に引き続く概略断面工程説明図。 本発明半導体素子内蔵プリント配線板の第３の実施例の形態を示す概略断面工程説明図。 図７に引き続く概略断面工程説明図。 従来の半導体素子内蔵プリント配線板を示す概略断面説明図。 他の従来の半導体素子内蔵プリント配線板を示す概略断面説明図。 更に他の従来の半導体素子内蔵プリント配線板を示す概略断面説明図。
符号の説明
１００、１５０、２００、６００、７００、８００：半導体素子内蔵プリント配線板
１０１、２０１、３０６、４０４、６０１：ベース基板
１０２、２０２、３０７、４０５、５０２、６０２、７０１：半導体素子
１０３：実装パッド
１０４、３０５、４０３：保護膜
１０５、３０８、４０６：はんだ
１０６、２０４、３０９、４０７、５０５：第１絶縁膜
１０７：絶縁層
１０８、２０５、３１１、４１０、５０８：第２絶縁膜
１０９：ビルドアップ層
１１０、３０２、３０４、３１３、４０２、４１２、５０９
５１２、５１４：配線回路
１１１：層間接続ビア
１１２、３１２、４１１、５１１：貫通スルーホール
１１３、３１６、４１５、５１５：ソルダーレジスト
１１４、３１７、４１６、５１６：はんだボール
１１５：受動部品
２０３、６０３、７０２：ワイヤーボンディング
３００、４００：両面銅張積層板
３０１、４０１：非貫通穴
３０３：ビルドアップ基材
３１０、３１４、４０８、４１３、５００、５０６、５１０、５１３：半硬化状態の絶縁シート
３１５、４１４：微細配線回路
４０９：両面基板
３１１、５０１、５０７：銅箔
５０３：開口部（半導体素子実装用）
６０４、７０３、８０１：封止材
６０５：配線層
６０６、７０５：剥離
７０４：隙間
８０２：凹凸

Claims (16)

  1. 内蔵された半導体素子の少なくとも下面、上面又は側面が絶縁膜で覆われていると共に、当該半導体素子の側方及び上方に絶縁層が形成されていることを特徴とする半導体素子内蔵プリント配線板。
  2. 前記側方の絶縁層が、プリプレグ材又はビルドアップ基材からなることを特徴とする請求項1記載の半導体素子内蔵プリント配線板。
  3. 前記上方の絶縁層がプリプレグ材又はビルドアップ基材からなることを特徴とする請求項1又は２記載の半導体素子内蔵プリント配線板。
  4. 前記内蔵された半導体素子の上面及び側面が第１絶縁膜で覆われていると共に、当該第１絶縁膜が線膨張係数の異なる第２絶縁膜で覆われていることを特徴とする請求項１〜３の何れか１項記載の半導体素子内蔵プリント配線板。
  5. 前記内蔵された半導体素子の全面が、線膨張係数が異なる第１絶縁膜と第２絶縁膜で覆われていることを特徴とする請求項１〜３の何れか１項記載の半導体素子内蔵プリント配線板。
  6. 前記第１絶縁膜が、前記半導体素子の下面又は上面を覆っていると共に、前記第２絶縁膜が、前記半導体素子の側面及び／又は上面を覆っていることを特徴とする請求項５記載の半導体素子内蔵プリント配線板。
  7. 前記第１絶縁膜が、封止材により形成されたものであることを特徴とする請求項４〜６の何れか１項記載の半導体素子内蔵プリント配線板。
  8. 前記第２絶縁膜が、前記側方の絶縁層が溶融した樹脂により形成されたものであることを特徴とする請求項４〜７の何れか１項記載の半導体素子内蔵プリント配線板。
  9. 前記第２絶縁膜が、前記側方及び上方の絶縁層が溶融した樹脂により形成されたものであることを特徴とする請求項４〜７の何れか１項記載の半導体素子内蔵プリント配線板。
  10. 前記内蔵された半導体素子の下方部に受動部品が配置されていることを特徴とする請求項１〜９の何れか１項記載の半導体素子内蔵プリント配線板。
  11. 前記受動部品が、内蔵された半導体素子と層間接続ビアを介して接続されていることを特徴とする請求項１０記載の半導体素子内蔵プリント配線板。
  12. 前記受動部品が、抵抗、コンデンサ、コイル、インダクタの何れか１つ又は２つ以上の組み合わせであることを特徴とする請求項１０又は１１記載の半導体素子内蔵プリント配線板。
  13. ベース基板に半導体素子を搭載し、該半導体素子の少なくとも下面、上面又は側面を絶縁膜で覆う工程と、前記半導体素子の側方に半硬化状態の絶縁シートを配置し積層する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置し積層する工程とを有することを特徴とする半導体素子内蔵プリント配線板の製造方法。
  14. ベース基板に半導体素子を搭載し、該半導体素子の下面又は上面を第１絶縁膜で覆う工程と、前記半導体素子の側方に半硬化状態の絶縁シートを配置する工程と、前記半導体素子の上方に半硬化状態の絶縁シートを配置する工程と、前記側方及び上方の半硬化状態のシートを同時に積層して半導体素子の側面及び／又は上面を第２絶縁層で覆う工程とを有することを特徴とする半導体素子内蔵プリント配線板の製造方法。
  15. 前記側方に配置された半硬化状態の絶縁シートが、半導体素子に対応した開口部を備えていることを特徴とする請求項１３又は１４記載の半導体素子内蔵プリント配線板の製造方法。
  16. 前記半導体素子を、はんだで接合することを特徴とする請求項１３〜１５の何れか１項記載の半導体素子内蔵プリント配線板の製造方法。
JP2006280930A 2006-01-13 2006-10-16 半導体素子内蔵プリント配線板及びその製造方法 Active JP5114041B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2006280930A JP5114041B2 (ja) 2006-01-13 2006-10-16 半導体素子内蔵プリント配線板及びその製造方法
PCT/JP2006/323699 WO2007080713A1 (ja) 2006-01-13 2006-11-28 半導体素子内蔵プリント配線板及びその製造方法
CN2006800197140A CN101189717B (zh) 2006-01-13 2006-11-28 内装半导体元件的印刷布线板及其制造方法
KR1020077028717A KR101102220B1 (ko) 2006-01-13 2006-11-28 반도체소자 내장 프린트 배선판 및 그 제조 방법
US11/913,559 US7894200B2 (en) 2006-01-13 2006-11-28 Printed wiring board with built-in semiconductor element, and process for producing the same
TW095147103A TWI387409B (zh) 2006-01-13 2006-12-15 內建半導體元件之印刷布線板及其製造方法
HK08112926.6A HK1123886A1 (en) 2006-01-13 2008-11-26 Printed wiring board with built-in semiconductor element, and process for producing the same
US12/966,251 US8035979B2 (en) 2006-01-13 2010-12-13 Printed wiring board with built-in semiconductor element, and process for producing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006005582 2006-01-13
JP2006005582 2006-01-13
JP2006280930A JP5114041B2 (ja) 2006-01-13 2006-10-16 半導体素子内蔵プリント配線板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007214535A true JP2007214535A (ja) 2007-08-23
JP5114041B2 JP5114041B2 (ja) 2013-01-09

Family

ID=38256126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006280930A Active JP5114041B2 (ja) 2006-01-13 2006-10-16 半導体素子内蔵プリント配線板及びその製造方法

Country Status (7)

Country Link
US (2) US7894200B2 (ja)
JP (1) JP5114041B2 (ja)
KR (1) KR101102220B1 (ja)
CN (1) CN101189717B (ja)
HK (1) HK1123886A1 (ja)
TW (1) TWI387409B (ja)
WO (1) WO2007080713A1 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088468A (ja) * 2007-09-28 2009-04-23 Samsung Electro Mech Co Ltd チップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法
WO2009054098A1 (ja) * 2007-10-25 2009-04-30 Panasonic Corporation 部品内蔵配線基板および部品内蔵配線基板の製造方法
WO2009054105A1 (ja) * 2007-10-26 2009-04-30 Panasonic Corporation 部品内蔵プリント配線基板およびその製造方法
JP2009129921A (ja) * 2007-11-19 2009-06-11 Fujitsu Ltd 部品内蔵プリント基板の製造方法と半導体装置
JP2009212146A (ja) * 2008-02-29 2009-09-17 Fujitsu Ltd 基板およびその製造方法
JP2009231537A (ja) * 2008-03-24 2009-10-08 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
WO2010010911A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 半導体装置及びその製造方法
JP2010141282A (ja) * 2008-11-12 2010-06-24 Fujitsu Ltd 部品内蔵基板及びその製造方法
JPWO2009118925A1 (ja) * 2008-03-27 2011-07-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2011258847A (ja) * 2010-06-11 2011-12-22 Fujitsu Ltd 部品内蔵基板の製造方法及び部品内蔵基板
JP2012147032A (ja) * 2012-05-07 2012-08-02 Fujitsu Ltd 基板の製造方法
KR101204233B1 (ko) * 2010-12-22 2012-11-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2013026280A (ja) * 2011-07-15 2013-02-04 Dainippon Printing Co Ltd 素子内蔵配線基板、及びその製造方法
US8377752B2 (en) 2010-02-05 2013-02-19 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2014131037A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 回路基板及びその製造方法
JP2017050497A (ja) * 2015-09-04 2017-03-09 株式会社東芝 半導体装置およびその製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI340445B (en) * 2007-01-10 2011-04-11 Advanced Semiconductor Eng Manufacturing method for integrating passive component within substrate
CN101689539A (zh) * 2007-08-08 2010-03-31 卡西欧计算机株式会社 半导体装置及其制造方法
TWI375996B (en) * 2007-09-18 2012-11-01 Advanced Semiconductor Eng Manufacturing process and structure for a thermally enhanced package
US7605460B1 (en) * 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
JP2010232314A (ja) * 2009-03-26 2010-10-14 Tdk Corp 電子部品モジュール
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) * 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
KR101067109B1 (ko) * 2010-04-26 2011-09-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101109356B1 (ko) * 2010-10-20 2012-01-31 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8472207B2 (en) 2011-01-14 2013-06-25 Harris Corporation Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
KR20130073714A (ko) * 2011-12-23 2013-07-03 삼성전자주식회사 반도체 패키지
CN103687327B (zh) * 2012-09-21 2016-10-05 联想(北京)有限公司 印刷电路板以及在印刷电路板上设置元件的方法
KR102050476B1 (ko) * 2012-09-28 2019-11-29 삼성전자주식회사 반도체 패키지 장치
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
JP6092572B2 (ja) * 2012-10-30 2017-03-08 株式会社日本マイクロニクス 多層配線基板及びこれを用いたプローブカード
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR101863462B1 (ko) * 2013-08-21 2018-05-31 인텔 코포레이션 범프리스 빌드업 층을 위한 범프리스 다이 패키지 인터페이스
TWI517322B (zh) * 2014-02-19 2016-01-11 鈺橋半導體股份有限公司 半導體元件及其製作方法
WO2015141004A1 (ja) * 2014-03-20 2015-09-24 富士通株式会社 多層回路基板、半導体装置、及びその多層回路基板の製造方法
CN206879237U (zh) * 2014-09-26 2018-01-12 株式会社村田制作所 层叠模块用基板以及层叠模块
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
DE102019219238A1 (de) * 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
CN112928028A (zh) * 2021-01-22 2021-06-08 广东佛智芯微电子技术研究有限公司 一种具有嵌入式线路的板级芯片封装方法及其封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946046A (ja) * 1995-07-26 1997-02-14 Hitachi Ltd 電子部品内蔵型多層回路板およびその製法
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232775B (zh) * 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US7855342B2 (en) * 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
JP2002344146A (ja) 2001-05-15 2002-11-29 Tdk Corp 高周波モジュールとその製造方法
KR100488412B1 (ko) * 2001-06-13 2005-05-11 가부시키가이샤 덴소 내장된 전기소자를 갖는 인쇄 배선 기판 및 그 제조 방법
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US7026223B2 (en) * 2002-03-28 2006-04-11 M/A-Com, Inc Hermetic electric component package
JP4024188B2 (ja) * 2003-07-16 2007-12-19 大日本印刷株式会社 半導体チップ内蔵配線板の製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946046A (ja) * 1995-07-26 1997-02-14 Hitachi Ltd 電子部品内蔵型多層回路板およびその製法
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088468A (ja) * 2007-09-28 2009-04-23 Samsung Electro Mech Co Ltd チップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法
US8279616B2 (en) 2007-09-28 2012-10-02 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with embedded chip capacitor
JP4659051B2 (ja) * 2007-09-28 2011-03-30 サムソン エレクトロ−メカニックス カンパニーリミテッド． チップキャパシタが内蔵された印刷回路基板
WO2009054098A1 (ja) * 2007-10-25 2009-04-30 Panasonic Corporation 部品内蔵配線基板および部品内蔵配線基板の製造方法
JP2009105302A (ja) * 2007-10-25 2009-05-14 Panasonic Corp 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
US8418358B2 (en) 2007-10-25 2013-04-16 Panasonic Corporation Wiring board with built-in component and method for manufacturing wiring board with built-in component
WO2009054105A1 (ja) * 2007-10-26 2009-04-30 Panasonic Corporation 部品内蔵プリント配線基板およびその製造方法
JP2009129921A (ja) * 2007-11-19 2009-06-11 Fujitsu Ltd 部品内蔵プリント基板の製造方法と半導体装置
JP2009212146A (ja) * 2008-02-29 2009-09-17 Fujitsu Ltd 基板およびその製造方法
JP2009231537A (ja) * 2008-03-24 2009-10-08 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JPWO2009118925A1 (ja) * 2008-03-27 2011-07-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US8304915B2 (en) 2008-07-23 2012-11-06 Nec Corporation Semiconductor device and method for manufacturing the same
WO2010010911A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 半導体装置及びその製造方法
JP2010141282A (ja) * 2008-11-12 2010-06-24 Fujitsu Ltd 部品内蔵基板及びその製造方法
US8377752B2 (en) 2010-02-05 2013-02-19 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8735222B2 (en) 2010-02-05 2014-05-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2011258847A (ja) * 2010-06-11 2011-12-22 Fujitsu Ltd 部品内蔵基板の製造方法及び部品内蔵基板
KR101204233B1 (ko) * 2010-12-22 2012-11-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2013026280A (ja) * 2011-07-15 2013-02-04 Dainippon Printing Co Ltd 素子内蔵配線基板、及びその製造方法
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2012147032A (ja) * 2012-05-07 2012-08-02 Fujitsu Ltd 基板の製造方法
JP2014131037A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 回路基板及びその製造方法
JP2017050497A (ja) * 2015-09-04 2017-03-09 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20090129037A1 (en) 2009-05-21
KR101102220B1 (ko) 2012-01-05
TW200806108A (en) 2008-01-16
US20110090657A1 (en) 2011-04-21
HK1123886A1 (en) 2009-06-26
WO2007080713A1 (ja) 2007-07-19
CN101189717B (zh) 2011-06-15
TWI387409B (zh) 2013-02-21
JP5114041B2 (ja) 2013-01-09
CN101189717A (zh) 2008-05-28
KR20080081220A (ko) 2008-09-09
US7894200B2 (en) 2011-02-22
US8035979B2 (en) 2011-10-11

Similar Documents

Publication Publication Date Title
JP5114041B2 (ja) 半導体素子内蔵プリント配線板及びその製造方法
TWI482542B (zh) 多層配線基板
US8745860B2 (en) Method for manufacturing printed wiring board
US8891245B2 (en) Printed wiring board
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JP2007227586A (ja) 半導体素子内蔵基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2011060875A (ja) 電子部品内蔵基板及びその製造方法とこれを用いた半導体装置
JP2013532901A (ja) 放熱回路基板及びその製造方法
JP2004200201A (ja) 電子部品内蔵型多層基板
JP4497548B2 (ja) 配線基板
JP4907216B2 (ja) プリント配線板及びプリント配線板の製造方法
US20130139382A1 (en) Printed circuit board having electro component and manufacturing method thereof
JP2011138873A (ja) 部品内蔵型多層プリント配線板及びその製造方法
KR20160004158A (ko) 패키지 기판
KR101204083B1 (ko) 전기소자 내장 다층 연성 인쇄회로기판 및 그 제조 방법
US11363719B2 (en) Wiring substrate and component built-in wiring substrate
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2008078573A (ja) 部品内蔵型多層プリント配線板
JP2001015912A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
KR100601476B1 (ko) 메탈코어를 이용한 패키지 기판 및 그 제조방법
US20220248530A1 (en) Wiring substrate
WO2021261117A1 (ja) キャビティを有する回路基板及びその製造方法
JP2022131743A (ja) 部品内蔵配線基板、及び、部品内蔵配線基板の製造方法
JP2012060162A (ja) プリント配線板及びプリント配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120723

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121009

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5114041

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250