WO2010010911A1 - 半導体装置及びその製造方法 - Google Patents

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layer
insulating layer
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semiconductor element
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森　健太郎
秀哉 村井
山道　新太郎
連也 川野
康志 副島
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日本電気株式会社
Ｎｅｃエレクトロニクス株式会社
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    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application: Japanese Patent Application No. 2008-190100 (filed on July 23, 2008), the entire description of which is incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • the present invention relates to a semiconductor device in which a semiconductor element is built in a coreless wiring substrate, covered with an insulating layer such as a resin, and a multilayer wiring layer and an insulating layer are stacked thereon, and a method for manufacturing the same.
  • a buildup substrate having a core layer has been mainly used as an interposer substrate for a semiconductor package.
  • the through-hole (TH) and wiring width of the core substrate are several times larger than the via diameter and wiring width of the build-up layer, the scale difference becomes an obstacle to the high-speed and high-density wiring of the package substrate. It was.
  • one side of the build-up board is an unnecessary layer in terms of design, but since it is provided in order to prevent the board from warping in manufacturing, it has been a cause of cost increase. Therefore, in order to realize high-speed, high-density and low-cost semiconductor packages, a coreless substrate that is a full-layer buildup substrate that does not have a core layer is required.
  • wire bonding connection has a low cost merit, but in order to narrow the pitch, it is necessary to reduce the wire diameter, and there is a problem that the wire is disconnected or the connection condition is narrow.
  • flip chip connection high-speed transmission is possible compared to wire bonding connection.
  • the increase in the number of terminals of semiconductor elements and the narrow pitch connection result in weak solder bump connection strength. As a result, poor connection occurred frequently.
  • Patent Document 1 discloses a multilayer printed circuit board in which an IC chip is built in a core substrate and a transition layer is provided on the surface of the die pad of the IC chip so that it can be directly electrically connected to the IC chip without using a lead component. Yes.
  • the diameter of the transition layer 129 is set to be smaller than the diameter of the pad 127 and larger than the opening diameter 128a of the passivation film 128 covering the pad.
  • a multilayer substrate with a built-in electronic component that prevents cracks from being generated in the passivation film from the edge is disclosed.
  • Patent Document 3 does not relate to a wiring board with a built-in semiconductor element, as shown in FIG. 20, in a multilayer wiring board, an electrical element connecting pad is provided on the front surface and an external circuit connecting terminal pad is provided on the back surface. It is described that the diameter A of the via that is provided and connected to the electric element is smaller than the diameter B of the terminal pad for external circuit connection.
  • a coreless substrate connected to a narrow-pitch, multi-pin semiconductor element must be multi-layered, so a coreless substrate that achieves multi-layering at a high yield is indispensable.
  • the semiconductor element-embedded substrate is realized by incorporating a semiconductor element that is guaranteed to be a non-defective product, it is essential that the manufacturing method of the wiring substrate incorporating the semiconductor element has a high yield.
  • the insulating layer and the insulating layer thickness of the insulating layer laminated on the build-up substrate are not changed in each layer. This is because changing the insulating material is thought to change the stacking conditions, the via formation conditions, and the wiring formation conditions, thereby affecting the process cost and yield.
  • the aspect ratio of the via which represents the height of the via with respect to the via diameter, is required to be around 1 in terms of process and reliability.
  • the aspect ratio is 1 or more, the electroplating in the via is poor and the via connection point is defective.
  • the aspect ratio is 1 or less, the electroplating in the via is good, but when a thin insulating layer is used, there is a concern that the interlayer wiring may be short-circuited. From the above, it is not possible to expect a high yield in the multilayered wiring.
  • An object of the present invention is to achieve a high yield in which the number of coreless wiring layers can be increased without deteriorating the yield in a semiconductor element-embedded substrate in which a coreless wiring substrate has a narrow-pitch, multi-pin semiconductor element.
  • Another object of the present invention is to provide a highly reliable semiconductor device and a manufacturing method thereof.
  • a semiconductor device includes one or more semiconductor elements having electrode terminals on the surface thereof, and a plurality of wiring layers and insulating layers which are stacked by being a coreless wiring substrate incorporating the semiconductor elements.
  • a coreless wiring board having a wiring provided in the wiring layer and a via provided in the insulating layer for electrically connecting the wirings above and below the insulating layer and provided with an external connection terminal on a surface thereof.
  • the semiconductor element is embedded in the insulating layer, and the external connection terminal and the electrode terminal are electrically connected via at least one of the wiring or the via, and
  • the wiring layer is stacked on one surface of the semiconductor element, and at least one of the via or the wiring has a different cross-sectional shape from a via or wiring provided in another insulating layer or wiring layer. And wherein the door.
  • the cross-sectional shape of the wiring means the minimum wiring width, the minimum pitch between the wirings, and the thickness of the wiring, and different cross-sectional shapes include those in which one of them is different. .
  • a method for manufacturing a semiconductor device comprising: mounting a semiconductor element on a support with an electrode terminal forming surface facing up; an insulating layer covering the semiconductor element; A first wiring body forming step of forming a wiring body including a wiring layer and a via that penetrates the insulating layer and connects the electrode terminal and the wiring layer; and an insulating layer further on the wiring body; A second wiring body forming step of forming a via and a wiring layer to form a stacked new wiring body, wherein the second wiring body forming step is performed at least once.
  • At least one second wiring body forming step is a wiring cross-sectional shape of a wiring layer or a via cross-sectional shape formed in a step before that step.
  • an optimal wiring body can be configured for each layer, and a high yield and high reliability semiconductor. It is possible to provide a device and a simple manufacturing method thereof at low cost.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to Modification 4 of Embodiment 1.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to Modification 5 of Embodiment 1. It is sectional drawing which shows the semiconductor device by Embodiment 2 of this invention.
  • FIG. 6 is a cross-sectional view showing a semiconductor device according to Modification 1 of Embodiment 2. It is sectional drawing which shows the semiconductor device by Embodiment 3 of this invention. It is sectional drawing which shows the semiconductor device by Embodiment 4 of this invention. 10 is a cross-sectional view showing a semiconductor device according to Modification 1 of Embodiment 4.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to Modification 2 of Embodiment 4.
  • 10 is a cross-sectional view showing a semiconductor device according to a modification of Embodiments 1 to 4.
  • FIG. 12 is a continuation of the process diagram shown in FIG. 11. It is process drawing which shows the manufacturing method of the semiconductor device by Embodiment 6 of this invention.
  • FIG. 14 is a continuation of the process chart shown in FIG. 13. It is process drawing which shows the manufacturing method of the semiconductor device by Embodiment 7 of this invention.
  • FIG. 16 is a continuation of the process diagram shown in FIG. 15.
  • FIG. 18 is a continuation of the process diagram shown in FIG. 17. It is sectional drawing which shows the conventional electronic component built-in type multilayer substrate. It is sectional drawing which shows the conventional multilayer wiring board.
  • 6 is a cross-sectional view showing a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. 6 is a cross-sectional view showing a semiconductor device according to Modification 2 of Embodiment 1.
  • FIG. 6 is a cross-sectional view showing a semiconductor device according to Modification 3 of Embodiment 1.
  • a semiconductor device includes one or more semiconductor elements 13 having electrode terminals 14 on the surface, and coreless wiring incorporating the semiconductor elements 13.
  • the semiconductor element 13 is embedded in an insulating layer, and the external connection terminal 23 and the electrode terminal 14 are electrically connected via at least one of a wiring or a via, and the insulating layer (15, 18, 21) and the wiring layer ( 17, 20, 23) are semiconductor elements 13 are laminated on one side, and at least one of vias (16, 19, 22, 30) or wirings (17, 20, 23) has a different cross-sectional shape from vias or wirings provided in other insulating layers or wiring layers.
  • the semiconductor device according to the embodiment of the present invention has a cross-sectional shape of vias (16, 19, 22, and 30) that is closest to the electrode terminal. It may be the smallest of the layers (16, 30).
  • the semiconductor device according to the embodiment of the present invention has a cross-sectional shape of vias (16, 19, 22, and 30) that is closest to the electrode terminal.
  • the layer may be expanded stepwise from the layer (16, 30) toward the layer 22 on the external connection terminal 23 side. The number of stages can be increased as needed.
  • the semiconductor device according to the embodiment of the present invention is directed from the nearest layer 16 of the electrode terminal 14 toward the layer 22 on the external connection terminal 23 side.
  • the cross-sectional shape of the vias (16, 19, 22, 30) may be enlarged for each layer while maintaining a substantially similar shape.
  • the aspect ratio which is the ratio of the height to the via diameter, does not deviate from the range of 0.3 to 3.
  • the aspect ratio When the aspect ratio is less than 0.3, the height with respect to the via diameter (the thickness of the insulating layer) may cause an interlayer short circuit, or the via diameter becomes too large, which may hinder high density. To do. On the other hand, when the aspect ratio exceeds 3, it is difficult to form a wiring in the via and there is a concern about disconnection failure.
  • the semiconductor device according to the embodiment of the present invention has the cross-sectional shape of the wiring (17, 20, 23) such that the nearest layer 17 of the electrode terminal 14 is formed. It may be the smallest one. Even when the semiconductor element 13 having a narrow pitch between the electrode terminals 14 is mounted, if the nearest layer 17 is a fan-out layer, the narrow pitch wiring connected to the electrode terminals 14 is drawn to the outside by the nearest layer 17. Therefore, the wiring layers (20, 23) on the external connection terminal 23 side can be wired at a gentle pitch.
  • the semiconductor device according to the embodiment of the present invention has the cross-sectional shape of the wiring (17, 20, 23) such that the nearest layer 17 of the electrode terminal 14 is formed. To the layer 23 on the external connection terminal side in a stepwise manner.
  • the pitch of the electrode terminals 14 may be narrower than the pitch of the external connection terminals 23.
  • the vias (16, 19, 22) are closer to the external connection terminal 23 side than the diameter of the electrode terminal 14 side.
  • the diameter may be large.
  • the semiconductor device according to the embodiment of the present invention includes an insulating layer 15 that seals the surface of the electrode terminal of the semiconductor element 13 and the side surface of the semiconductor element 13.
  • the insulating layers (29, 26, 25) for sealing the layers may be different.
  • the semiconductor device according to the embodiment of the present invention is configured such that the metal post 30 is provided on the electrode terminal 14 of the semiconductor element 13 and the metal post 30 functions as the via 16. It may be.
  • a support 25 may be provided on the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is formed.
  • a heat sink 28 may be provided on the opposite side of the surface on which the electrode terminal 14 of the semiconductor element 13 is provided.
  • FIGS. 11 to 18 in the method of manufacturing the semiconductor device according to the embodiment of the present invention, the step of mounting the semiconductor element 13 on the support 25 with the electrode terminal 14 formation surface as the front (FIG. 11).
  • a first wiring body forming step for forming a wiring body including the vias (16, 30) that penetrate the insulating layer and connect the electrode terminals and the wiring layer FIGG. 11D, FIG. 16).
  • D FIG.
  • insulating layers (18, 21), vias (19, 22), and wiring layers (20, 23) are further formed on the wiring body and stacked.
  • a second wiring body forming step for forming the body (FIGS. 12E and 18E). Then, the second wiring body forming step is repeated one or more times, and among the second wiring body forming steps that are repeated one or more times, at least one second wiring body forming step is a step before the step. Forming a wiring (20, 23) or a via (19, 22) having a cross-sectional shape different from the wiring cross-sectional shape of the wiring layer 17 or the via (16, 30).
  • the method of manufacturing a semiconductor device includes: Among the second wiring body forming steps (FIGS. 12E and 18E) that are repeated one or more times, at least one second wiring body forming step is a via formed in a step before that step. A step of newly forming a via (19, 22) having a cross-sectional shape expanded from the cross-sectional shape of (16, 30).
  • the method of manufacturing a semiconductor device includes at least one second wiring body formation in the second wiring body formation step repeated one or more times.
  • the step includes a step of newly forming a wiring layer (20, 23) having a wiring cross-sectional shape expanded from the wiring cross-sectional shape of the wiring layer 17 formed in the step before the step.
  • the method of manufacturing a semiconductor device according to an embodiment of the present invention may include a step of removing the support 25 after forming the wiring body.
  • the method for manufacturing a semiconductor device may include a step of mounting the heat sink 28 after removing the support 25.
  • the first wiring body forming step forms the first insulating layer 29 on the side surface of the semiconductor element 13.
  • Step (FIG. 13B) and step of forming the second insulating layer 15 made of a material different from the first insulating layer 29 on the surface of the first insulating layer 29 and the semiconductor element 13 (FIG. 14C). ) May be included.
  • the method of manufacturing a semiconductor device is a semiconductor element in which the semiconductor element 13 includes a metal post 30 provided on the surface of the electrode terminal 14.
  • a step of forming the insulating layer 15 covering the semiconductor element 13 (FIG. 15B) and a part of the insulating layer 15 are removed so that the surface of the metal post 30 is exposed ( 16 (c)), and a step of forming a wiring layer on the surface of the exposed metal post 30 and insulating layer 15 (FIG. 16 (d)), and the metal post 30 functions as the via 16. Also good.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to Embodiment 1 of the present invention.
  • the semiconductor device 12 of FIG. 1 at least a part of the side surface of the semiconductor element 13 and the surface having the electrode terminal 14 is in contact with the insulating layer A (15), and the electrode terminal 14 and the semiconductor device are disposed on the upper surface side of the electrode terminal 14.
  • the electrode terminal 14 and the semiconductor device Via A (16), Wiring A (17), Insulating layer B (18), Via B (19), Wiring B (20), which electrically connect the wiring C (23) which is the 12 external connection terminals,
  • An insulating layer C (21) and a via C (22) are provided.
  • the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided is exposed from the insulating layer A (15).
  • the number of layers is three.
  • the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are used.
  • the via cross-sectional shape is enlarged in the order of via A (16), via B (19), and via C (22), and wiring A (17), wiring B (20), and wiring C (23).
  • the wiring cross-sectional shape expands in this order, and the insulating layer becomes thicker in the order of insulating layer A (15), insulating layer B (18), and insulating layer C (21) between electrode terminal 14 and wiring A (17). Yes.
  • the via cross-sectional shape, wiring cross-sectional shape, and insulating layer thickness may be selected as appropriate for each layer as required.
  • the via cross-sectional shape may be enlarged on the external connection terminal side from the electrode terminal side, and the insulating layer may be thicker on the external connection terminal side than the electrode terminal side. Further, the wiring cross-sectional shape may be larger on the external connection terminal side than on the electrode terminal side.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that only one or more of them are enlarged.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch, but the opposite is also possible.
  • the vias of each layer have an aspect ratio that is a ratio of a height to a diameter of the vias not deviating from a range of 0.3 to 3.
  • the aspect ratio When the aspect ratio is less than 0.3, the height with respect to the via diameter (the thickness of the insulating layer) may cause an interlayer short circuit, or the via diameter becomes too large, which may hinder high density. To do. On the other hand, when the aspect ratio exceeds 3, it is difficult to form a wiring in the via and there is a concern about disconnection failure. Since the aspect ratio is ideally around 1, it is desirable that when the via diameter is increased for each layer, the via height (insulating layer thickness) is also increased at the same time as the via diameter is increased.
  • the wiring cross-sectional shape indicates a minimum wiring width, a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker.
  • the wiring rule from the adjacent layer is changed from narrow pitch / narrow width to gentle pitch / low width, the via diameter is changed from small diameter to large diameter, and the insulating layer is changed from thin to thick, it is not limited thereto.
  • the wiring layer and the insulating layer cover multiple layers, it is not always necessary to change the via cross-sectional shape, the wiring cross-sectional shape, and the insulating layer thickness for each layer.
  • the via cross-sectional shape, wiring cross-sectional shape, and insulating layer thickness may be changed step by step for each layer.
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulation layer thickness from thin to thick. Can be made.
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed. In the present embodiment, the thickness of the semiconductor element 13 is 30 to 50 ⁇ m. In FIG. 1, the number of semiconductor elements 13 is one, but a plurality of semiconductor elements 13 may be used. Since the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided (hereinafter referred to as the back surface of the semiconductor element 13) and the insulating layer A (15) are the same flat surface, a heat sink or other Components can be connected stably and with high accuracy. On the other hand, if the back surface of the semiconductor element 13 protrudes from the insulating layer A (15), the exposed surface of the semiconductor element 13 is increased, so that the heat dissipation characteristics are improved.
  • the thickness of the semiconductor element 13 can be adjusted by processing the protruding portion. Furthermore, if the back surface of the semiconductor element 13 is recessed from the insulating layer A (15), peeling and chipping generated from the end of the semiconductor element 13 can be avoided. In the present embodiment, the back surface of the semiconductor element 13 is the same flat surface as the insulating layer A (15). In FIG. 1, the external connection terminal 23 protrudes from the insulating layer C (21). However, as in the relationship between the electrode terminal 14 and the insulating layer A (15), the external connection terminal 23 is in the insulating layer C (21). It may be substantially flat or may be recessed from the insulating layer C (21).
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • a non-photosensitive resin vias can be formed by UV-YAG laser, the largest diameter of the via-loosest wiring rule, CO 2 laser in the insulating material of the adjacent layer of the external connection terminals thick insulating layer is obtained
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming vias.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via A (16), the via B (19), and the via C (22) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper is used for the via A (16), the via B (19), and the via C (22).
  • FIG. 21 is a cross-sectional view of the semiconductor device according to the first modification of the first embodiment.
  • the thicknesses of the insulating layer B (18A) and the insulating layer C (21A) are made substantially the same as the thickness of the insulating layer A (15).
  • the thickness of the semiconductor element 13A is also thinner than that in FIG. Accordingly, the entire semiconductor device 12 can be reduced in thickness.
  • the wiring cross-sectional shape of the wiring B (20) is larger than that of the wiring A (17), but the wiring cross-sectional shape of the wiring C (23A) is almost the same as that of the wiring B (20).
  • the wiring of the wiring layer 17 that is the closest layer to the semiconductor element 13A is arranged at a narrow pitch in accordance with the pitch of the electrode terminals 14 of the semiconductor element 13A, and the wiring of the closest layer 17 is used as a fan-out layer from the closest layer.
  • a part of the wiring drawn out from the semiconductor element 13A is connected to the via B (19A) outside the semiconductor element 13A so that the wiring layer on the external connection terminal 23 side and the wiring pitch of the vias can be enlarged. Therefore, in the wiring layer (20, 23A) on the external connection terminal 23A side from the wiring A (17), it is possible to increase the wiring pitch and increase the wiring cross-sectional shape.
  • the electrode terminals 14 have a narrow pitch
  • the wiring cross-sectional shape of the wiring layers other than the wiring layer 17 that is the closest layer to the first electrode terminals 14 can be enlarged and wired.
  • the minimum wiring width and the minimum wiring interval of the wiring layer 17 are 10 ⁇ m and the thickness is 10 ⁇ m
  • the minimum wiring width and the minimum wiring interval of the wiring layer 20 and the wiring layer 23 are 50 ⁇ m and the thickness is 15 ⁇ m. be able to.
  • the via cross-sectional shapes of the via B (19A) and the via C (22A) are substantially the same as the via A (16) so that the aspect ratio is not lost. . That is, in this modification, the coreless substrate with a built-in semiconductor element that can be manufactured thinly and with high yield is realized by making the wiring cross-sectional shape of the wiring layer 17 closest to the semiconductor element 13A smaller than the other wiring layers. it can.
  • FIG. 22 is a cross-sectional view of a semiconductor device according to the second modification of the first embodiment.
  • the wiring cross-sectional shapes of the wiring B (20A) and the wiring C (23B) are substantially the same as the wiring A (17).
  • a highly accurate wiring forming process is required, which tends to be expensive.
  • a wiring layer capable of fine wiring can be used for the wiring of all the wiring layers as shown in FIG. .
  • the wiring B (20A) and the wiring C (23B) are opened when there is a margin with respect to the wiring A (17) in which fine wiring must be formed in accordance with the pitch of the electrode terminals 14.
  • the space can be covered with ground wiring.
  • the minimum wiring width and the minimum wiring interval on the design rule of the wiring B (20A) and the wiring C (23B) are the same as those of the wiring A (17).
  • the wirings B (20A) and C (23B) have the same thickness as that of the wiring A (17).
  • FIG. 23 is a cross-sectional view illustrating a semiconductor device according to Modification 2 of Embodiment 1.
  • a solder resist 24 is provided on the uppermost surface of the semiconductor device 12 with respect to FIG. 1 so as to open a part of the wiring C (23).
  • the solder resist 24 is provided so that a part of the wiring C (23) is exposed and the remaining part is covered.
  • a photosensitive resist ink was used as the material for the solder resist 23.
  • the surface opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • an adhesive layer 26 may be provided on the opposite surface of the electrode terminal 14 of the semiconductor element 13.
  • the adhesive layer 26 functions to prevent contamination of the semiconductor element 13.
  • the adhesive layer 26 is not limited to the opposite surface of the electrode terminal 14 of the semiconductor element 13, and may be provided so as to be in contact with the insulating layer A (15).
  • a capacitor serving as a noise filter for the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1.
  • a dielectric material constituting the capacitor an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • the present embodiment or a modification thereof it is possible to realize a high yield and high reliability of the semiconductor element-embedded substrate in the multilayered structure of the semiconductor element-embedded substrate having a narrow pitch, multi-pin semiconductor element.
  • FIG. 4 is a sectional view showing a semiconductor device according to Embodiment 2 of the present invention.
  • the semiconductor device 12 of FIG. 4 at least a part of the surface of the semiconductor element 13 having the electrode terminal 14 is in contact with the insulating layer A (15), and the side surface of the semiconductor element 13 is in contact with the insulating layer D (29).
  • the via A (16), the wiring A (17), and the insulating layer B (electrically connecting the electrode terminal 14 and the wiring C (23) which is an external connection terminal of the semiconductor device 12 are provided on the upper surface side of the electrode terminal 14. 18), via B (19), wiring B (20), insulating layer C (21), and via C (22) are provided.
  • a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided is exposed from the insulating layer D (29).
  • the number of layers is three, but the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are used.
  • the via cross-sectional shape is enlarged in the order of via A (16), via B (19), and via C (22), and wiring A (17), wiring B (20), and wiring C (23).
  • the wiring cross-sectional shape expands in this order, and the insulating layer becomes thicker in the order of insulating layer A (15), insulating layer B (18), and insulating layer C (21) between electrode terminal 14 and wiring A (17). Yes.
  • it is not necessarily limited to such a configuration.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the wiring cross-sectional shape indicates a minimum wiring width, a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker. It is desirable to move the wiring rule from the adjacent layer to narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick, but it is not limited to this. .
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick. be able to.
  • an adhesive layer 26 may be provided on the opposite surface of the electrode terminal 14 of the semiconductor element 13.
  • the adhesive layer 26 functions to prevent contamination of the semiconductor element 13.
  • the adhesive layer is not limited to the surface opposite to the electrode terminal 14 of the semiconductor element 13, and may be provided so as to be in contact with the insulating layer D (29).
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of the semiconductor elements 13 is one but may be plural. Since the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided (hereinafter, the back surface of the semiconductor element 13) and the insulating layer D (29) are the same flat surface, a heat sink or other Components can be connected stably and with high accuracy. On the other hand, if the back surface of the semiconductor element 13 protrudes from the insulating layer D (29), the exposed surface of the semiconductor element 13 increases, and the heat dissipation characteristics are improved.
  • the thickness of the semiconductor element 13 can be adjusted by processing the protruding portion. Further, if the back surface of the semiconductor element 13 is recessed from the insulating layer D (29), peeling and chipping generated from the end of the semiconductor element 13 can be avoided. In the present embodiment, the back surface of the semiconductor element 13 is the same flat surface as the insulating layer D (29).
  • the insulating layer A (15), the insulating layer B (18), the insulating layer C (21), and the insulating layer D (29) are made of, for example, a photosensitive or non-photosensitive organic material.
  • a photosensitive or non-photosensitive organic material for example, woven fabric formed of epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxole), polynorbornene resin, glass cloth, aramid fiber, etc.
  • non-woven fabric are impregnated with epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc.
  • epoxy resin epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc.
  • epoxy resin epoxy acrylate resin
  • urethane acrylate resin polyester resin
  • phenol resin polyimide resin
  • BCB benzocycle
  • PBO polybenzoxazole
  • polynorbornene resin etc.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • a non-photosensitive resin vias can be formed by UV-YAG laser, the largest diameter of the via-loosest wiring rule, CO 2 laser in the insulating material of the adjacent layer of the external connection terminals thick insulating layer is obtained
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming vias.
  • various effects can be expected by changing the insulating material in each layer. For example, reliability can be improved by employing a low-elasticity insulating material in a layer that requires fine vias. In addition, the warp of the semiconductor device can be reduced by using a high elastic modulus insulating material for the thick insulating layer.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin of a non-photosensitive resin
  • the insulating layer D (29) is made of A non-photosensitive epoxy resin having a glass cloth was used.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via A (16), the via B (19), and the via C (22) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper is used for the via A (16), the via B (19), and the via C (22).
  • a solder resist 24 is formed on the uppermost surface of the semiconductor device 12 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • high yield and high reliability of the semiconductor element-embedded substrate are realized in the multi-layered semiconductor element-embedded substrate that incorporates a semiconductor device with a narrow pitch and multiple pins. Further, by changing the insulating material on the electrode terminal 14 surface of the semiconductor element 13 and the side surface of the semiconductor element 13 and using a highly rigid insulating material on the side surface of the semiconductor element 13, the semiconductor device 12 is warped and reliability is improved. Can be improved.
  • FIG. 6 is a cross-sectional view showing a semiconductor device according to Embodiment 3 of the present invention.
  • the semiconductor device 12 of FIG. 6 at least a part of the side surface of the semiconductor element 13 and the surface having the electrode terminal 14 is in contact with the insulating layer A (15), and the electrode terminal 14 and the semiconductor device are disposed on the upper surface side of the electrode terminal 14.
  • metal post 30, which electrically connects wiring C (23), which is an external connection terminal, wiring A (17), insulating layer B (18), via B (19), wiring B (20), insulating layer C (21) and via C (22) are provided.
  • a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided is exposed from the insulating layer A (15).
  • the number of layers is three, but the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are used.
  • all vias may be metal posts 30.
  • the via cross-sectional shape is enlarged in the order of the metal post 30, the via B (19), and the via C (22), and the order of the wiring A (17), the wiring B (20), and the wiring C (23).
  • the cross-sectional shape of the wiring expands, and the insulating layer thickness increases in the order of the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) between the electrode terminal 14 and the wiring A (17). .
  • it is not necessarily limited to such a configuration.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the wiring cross-sectional shape indicates a minimum wiring width, a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker. It is desirable to move the wiring rule from the adjacent layer to narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick, but it is not limited to this. .
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick. be able to.
  • an adhesive layer 26 may be provided on the opposite surface of the electrode terminal 14 of the semiconductor element 13 as shown in FIG. In that case, the adhesive layer 26 functions to prevent contamination of the semiconductor element 13.
  • the adhesive layer is not limited to the surface opposite to the electrode terminal 14 of the semiconductor element 13, and may be provided so as to be in contact with the insulating layer A (15).
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of semiconductor elements 13 is one, but a plurality of semiconductor elements 13 may be used. Since the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided (hereinafter referred to as the back surface of the semiconductor element 13) and the insulating layer A (15) are the same flat surface, a heat sink or other Components can be connected stably and with high accuracy. On the other hand, if the back surface of the semiconductor element 13 protrudes from the insulating layer A (15), the exposed surface of the semiconductor element 13 is increased, so that the heat dissipation characteristics are improved.
  • the thickness of the semiconductor element 13 can be adjusted by processing the protruding portion. Furthermore, if the back surface of the semiconductor element 13 is recessed from the insulating layer A (15), peeling and chipping generated from the end of the semiconductor element 13 can be avoided. In the present embodiment, the back surface of the semiconductor element 13 is the same flat surface as the insulating layer A (15).
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • photosensitive resin as the insulating material for the adjacent layer of the semiconductor element where the finest via diameter / wiring rule and thin insulating layer are required, and the next layer
  • a non-photosensitive resin vias can be formed by UV-YAG laser, the largest diameter of the via-loosest wiring rule, CO 2 laser in the insulating layer of the proximity layer of the external connection terminals thick insulating layer is obtained
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming vias.
  • insulating material in each layer can be changed. For example, reliability can be improved by employing a low-elasticity insulating material in a layer that requires fine vias.
  • a low-warp semiconductor device can be realized by using an insulating material having a high elastic modulus.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin. Further, as shown in FIGS. 4 and 5, the insulating material on the electrode terminal 14 surface of the semiconductor element 13 and the side surface of the semiconductor element 13 may be changed. In that case, by using a highly rigid insulating material on the side surface of the semiconductor element 13, the semiconductor device 12 can be warped and the reliability can be improved.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via B (19) and via C (22) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the via B (19) and the via C (22) are made of copper.
  • the metal post 30 uses, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost. In this embodiment, copper was used.
  • the via A (16) is a small diameter via, there is no influence of connection failure and yield deterioration due to the small diameter via, and a highly reliable and high yield semiconductor device 12 using a metal post as a via can be realized.
  • a solder resist 24 is formed on the uppermost surface of the semiconductor element 13 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • high yield and high reliability of the semiconductor element-embedded substrate are realized in the multi-layered semiconductor element-embedded substrate that incorporates a semiconductor device with a narrow pitch and multiple pins.
  • the metal post 30 provided on the electrode terminal 14 of the semiconductor element 13 as a via an electrical connection between the electrode terminal 14 and the external connection terminal is performed, so that a small diameter via hole is provided after the insulating layer is provided. Therefore, there is no influence of connection failure and yield deterioration due to the small diameter via, and the semiconductor device 12 with high reliability and high yield can be realized.
  • FIG. 7 is a sectional view showing a semiconductor device according to Embodiment 4 of the present invention.
  • the semiconductor device 12 of FIG. 7 at least a part of the side surface of the semiconductor element 13 and the surface having the electrode terminal 14 is in contact with the insulating layer A (15), and the electrode terminal 14 and the semiconductor device are disposed on the upper surface side of the electrode terminal 14.
  • the electrode terminal 14 and the semiconductor device are disposed on the upper surface side of the electrode terminal 14.
  • An insulating layer C (21) and a via C (22) are provided.
  • a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the support 25 is provided on the surface opposite to the surface on which the electrode terminals 14 of the semiconductor element 13 are provided.
  • the number of layers is three.
  • the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers. In this embodiment, three wiring layers and three insulating layers are used.
  • the via cross-sectional shape is enlarged in the order of via A (16), via B (19), and via C (22), and wiring A (17), wiring B (20), and wiring C (23).
  • the cross-sectional shape of the wiring expands, and the insulating layer thickness increases in the order of the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) between the electrode terminal 14 and the wiring A (17). ing.
  • it is not necessarily limited to such a configuration.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the wiring cross-sectional shape indicates a minimum wiring width, a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker. It is desirable to move the wiring rule from the near layer to narrow pitch / narrow width to slow pitch / gentle width, via diameter from small diameter to large diameter, and insulating layer thickness from thin to thick, but not limited to that. .
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulation layer thickness from thin to thick. Can be made.
  • the adhesive layer 26 is provided on the opposite surface of the semiconductor element 13 to the electrode terminal 14, but is not limited to the opposite surface of the semiconductor element 13 to the electrode terminal 14, and is provided so as to be in contact with the insulating layer A (15). It does not matter.
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of the semiconductor elements 13 is one but may be plural. Since the surface opposite to the surface on which the electrode terminal 14 of the semiconductor element 13 is provided (hereinafter referred to as the back surface of the semiconductor element 13) and the insulating layer A (15) are the same flat surface, a heat sink or other Components can be connected stably and with high accuracy. On the other hand, if the back surface of the semiconductor element 13 protrudes from the insulating layer A (15), the exposed surface of the semiconductor element 13 is increased, so that the heat dissipation characteristics are improved.
  • the thickness of the semiconductor element 13 can be adjusted by processing the protruding portion. Furthermore, if the back surface of the semiconductor element 13 is recessed from the insulating layer A (15), peeling and chipping generated from the end of the semiconductor element 13 can be avoided. In the present embodiment, the back surface of the semiconductor element 13 is the same flat surface as the insulating layer A (15).
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • photosensitive resin as the insulating material for the adjacent layer of the semiconductor element where the finest via diameter / wiring rule and thin insulating layer are required, and the next layer
  • a non-photosensitive resin vias can be formed by UV-YAG laser, the largest diameter of the via-loosest wiring rule, CO 2 laser in the insulating material of the adjacent layer of the external connection terminals thick insulating layer is obtained
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming vias.
  • various effects can be expected by changing the insulating material in each layer. For example, reliability can be improved by employing a low-elasticity insulating material in a layer that requires fine vias. In addition, the warp of the semiconductor device can be reduced by using a high elastic modulus insulating material for the thick insulating layer.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via A (16), the via B (19), and the via C (22) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper is used for the via A (16), the via B (19), and the via C (22).
  • a solder resist 24 is formed on the uppermost surface of the semiconductor element 13 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • the support 25 may be any material such as resin, metal, glass, silicon, or a combination thereof. Further, the support 25 may have a recess (FIG. 8) or a slit (FIG. 9) where the semiconductor element 13 is mounted. In this case, it is not necessary to supply an insulating material to the side surface of the semiconductor element 13, and the warp of the semiconductor device 12 that occurs due to a difference in linear expansion coefficient between the insulating material and the support 25 can be suppressed. In addition, a reduction in the height of the semiconductor device can be realized.
  • the support body 25 is provided on the back surface side of the semiconductor element 13 of the semiconductor device 12 shown in FIG. 2, but the semiconductor device 12 of any of the semiconductor devices 12 of FIGS.
  • a support 25 may be provided on the back side of the semiconductor element 13.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • high yield and high reliability of the semiconductor element-embedded substrate are realized in the multi-layered semiconductor element-embedded substrate that incorporates a semiconductor device with a narrow pitch and multiple pins.
  • a heat sink 28 may be provided on the back surface side of the semiconductor element 13 of the semiconductor device 12 of any one of FIGS. 1 to 9 which is the first to fourth embodiments. By providing the heat sink 28 in the semiconductor device 12, the heat dissipation of the semiconductor device 12 can be improved.
  • FIGS. 12 (e) and (f) are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 5 of the present invention. Steps subsequent to steps (a) to (d) in FIG. 11 are shown in FIGS. 12 (e) and (f).
  • the semiconductor device of Embodiment 1 (FIG. 2) can be manufactured by the manufacturing method of this embodiment.
  • a support 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support 25 provided with the position mark so that the electrode terminal 14 is on the upper surface.
  • the built-in semiconductor element 13 has a pad pitch of 20 to 150 ⁇ m, a pin count of 1000 to 2000 pins, and a narrow pitch, multi-pin semiconductor element 13.
  • the insulating layer A (15) is laminated so that the electrode terminal 14 surface and the side surface of the semiconductor element 13 are simultaneously covered.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material examples include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobutylene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc. , BCB (benzocyclobutene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • a via A (16) and a wiring A (17) are formed in order to electrically connect the electrode terminal 14 on the semiconductor element 13 and the external connection terminal.
  • a hole to be a via A (16) later is formed in the insulating layer A (15).
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • At least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the above insulating layer, wiring, and via formation steps are repeated according to the desired number of layers.
  • the wiring cross-sectional shape, via cross-sectional shape, and insulating layer thickness of the laminated layers are gradually enlarged or thickened. It is desirable to do.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three.
  • the number of layers is not limited to this.
  • the number of layers is provided on the electrode terminal side of the semiconductor element 13, and the number of layers is two or more. Any number of layers may be used.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later).
  • Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • the support 25 is peeled off.
  • the most suitable method is a method in which a peeling layer is provided on the support 25 in advance, and the peeling is performed.
  • the support 25 may be removed by dry etching, wet etching, machining, or the like. Absent.
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase, the insulating layer becomes thicker, and by selecting an appropriate device, process, and insulating material accordingly, a high yield is obtained.
  • a highly reliable semiconductor device 12 is realized.
  • FIG. 5 is a process diagram showing a method for manufacturing a semiconductor device according to Embodiment 6 of the present invention. Steps subsequent to the steps (a) and (b) of FIG. 13 are shown in (c) and (d) of FIG. With the manufacturing method of this embodiment, the semiconductor device of Embodiment 2 (FIG. 5) can be manufactured.
  • the support body 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support 25 provided with the position mark so that the electrode terminal 14 is on the upper surface.
  • the built-in semiconductor element 13 has a pad pitch of 60 ⁇ m, a pin count of 2500 pins, and a multi-pin semiconductor element 13.
  • the semiconductor element 13 is embedded with an insulating layer.
  • the process of embedding the insulating layer into the side surface of the semiconductor element 13 and the upper surface of the electrode terminal 14 of the semiconductor element 13 is divided.
  • a film-like insulating layer D (29) in which only a portion of the semiconductor element 13 is processed with a hole is provided.
  • the insulating layer is impregnated with the reinforcing agent 27 in order to give rigidity to the side surface of the semiconductor element 13.
  • an insulating layer A (15) is provided on the upper surface of the electrode terminal 14 of the semiconductor element 13.
  • the insulating layer A (15) and the insulating layer D (29) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, and a polyester resin.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • the insulating layer is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the insulating layer A (15) laminated on the upper surface of the electrode terminal 14 of the semiconductor element 13 can be easily liquid as well as a film. Adaptable. By using a liquid and photosensitive insulating material, it is possible to form fine vias, and it is possible to incorporate semiconductor elements 13 with a narrow pitch pad pitch.
  • the insulating layer D (29) used is a prepreg impregnated with glass cloth in which holes are formed only in the semiconductor element 13.
  • a resin without glass cloth was used for the insulating layer A (15). All were provided by vacuum lamination.
  • a via A (16) and a wiring A (17) are formed.
  • a hole to be a via A (16) later is formed in the insulating layer A (15).
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • At least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring layer 15 for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the above insulating layer, wiring, and via formation steps are repeated a number of times in accordance with the desired number of layers.
  • the wiring cross-sectional shape, via cross-sectional shape, and insulating layer thickness of the laminated layers are gradually expanded or It is desirable to increase the thickness.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three.
  • the number of layers is not limited to this. Any number of layers may be used as long as the layers are provided on the electrode terminal side of the semiconductor element 13 and the number of layers is two or more. .
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later).
  • Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • the support 25 is peeled off.
  • the most suitable method is a method in which a peeling layer is provided on the support 25 in advance, and the peeling is performed.
  • the support 25 may be removed by dry etching, wet etching, machining, or the like. Absent.
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase and the insulating layer thickness increases, and by selecting an appropriate device, process, and insulating material accordingly, a high yield can be obtained.
  • the highly reliable semiconductor device 12 is realized.
  • a prepreg having a reinforcing agent is adopted on the side surface, and an insulating material capable of forming fine wiring is adopted on the upper surface, whereby the semiconductor device 12. Low warpage is realized.
  • Embodiment 7 15 and 16 are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 7 of the present invention. Steps subsequent to the steps (a) and (b) in FIG. 15 are shown in (c) and (d) in FIG.
  • the semiconductor device of Embodiment 3 (FIG. 6) can be manufactured by the manufacturing method of this embodiment.
  • the support body 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support 25 provided with the position mark so that the electrode terminal 14 is on the upper surface.
  • a metal post 30 is provided on the semiconductor element 13 to be mounted.
  • the metal post 30 functions as a via in a later process.
  • the pad pitch of the built-in semiconductor element 13 is 60 ⁇ m and the number of pins is 2500 pins.
  • the metal post was a copper post having a diameter of 30 ⁇ m and a height of 15 ⁇ m.
  • the insulating layer A (15) is laminated so that the electrode terminal 14 surface and the side surface of the semiconductor element 13 are simultaneously covered.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material examples include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobutylene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc. , BCB (benzocyclobutene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • the surface of the metal post 30 on the semiconductor element 13 is exposed from the insulating layer A (15).
  • polishing, grinding, wet etching, dry etching, buffing, or the like is used.
  • a grinding apparatus is used.
  • wiring A (17) is formed in order to electrically connect the surface of the metal post and the external connection terminal.
  • the electrode terminal 14 and the wiring A can be formed without processing a minute hole that requires positional accuracy in the insulating layer A (15).
  • a via for connecting (17) can be provided. Thereby, the yield and reliability of the process incorporating the semiconductor element 13 having a narrow pad pitch are improved.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the process of forming the insulating layer, wiring, and via is repeated a number of times according to the desired number of layers.
  • the wiring cross-sectional shape, via cross-sectional shape, and insulating layer thickness of the layer to be laminated are gradually enlarged or thickened. It is desirable.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three.
  • the number of layers is not limited to this. Any number of layers may be used as long as the layers are provided on the electrode terminal side of the semiconductor element 13 and the number of layers is two or more. .
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later).
  • Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • the support 25 is peeled off.
  • the most suitable method is a method in which a peeling layer is provided on the support 25 in advance, and the peeling is performed.
  • the support 25 may be removed by dry etching, wet etching, machining, or the like. Absent.
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase, the insulating layer becomes thicker, and by selecting an appropriate device, process, and insulating material accordingly, a high yield is obtained.
  • a highly reliable semiconductor device 12 is realized.
  • the metal post 30 functioning as a via is provided on the semiconductor element 13, the connection reliability between the wiring A (17) and the electrode terminal 14 is improved, and the secondary mounting reliability is improved.
  • FIGS. 18 (d) and 18 (e) are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 8 of the present invention. Steps subsequent to steps (a) to (c) in FIG. 17 are shown in FIGS. 18 (d) and 18 (e). With the manufacturing method of this embodiment, the semiconductor device of Embodiment 4 (FIG. 7) can be manufactured.
  • a support 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the support body 25 may have a mounting portion of the semiconductor element 13 in a concave or slit shape.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support 25 provided with the position mark so that the electrode terminal 14 is on the upper surface.
  • the built-in semiconductor element 13 has a pad pitch of 20 to 150 ⁇ m, a pin count of 1000 to 2000 pins, and a narrow pitch, multi-pin semiconductor element 13.
  • the insulating layer A (15) is laminated so that the electrode terminal 14 surface and the side surface of the semiconductor element 13 are simultaneously covered.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material examples include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobutylene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc. , BCB (benzocyclobutene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • the via A (16) and the wiring A (17) are formed.
  • a hole to be a via A (16) later is formed in the insulating layer A (15).
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • At least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the above-described insulating layer, wiring, and via formation steps are repeated a number of times according to the desired number of layers.
  • the wiring cross-sectional shape, via cross-sectional shape, and insulating layer of the laminated layers are gradually enlarged or thickened. It is desirable to do.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three.
  • the number of layers is not limited to this.
  • the number of layers is provided on the electrode terminal side of the semiconductor element 13, and the number of layers is two or more. Any number of layers may be used.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later).
  • Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase, the insulating layer becomes thicker, and by selecting an appropriate device, process, and insulating material accordingly, a high yield is obtained.
  • a highly reliable semiconductor device 12 is realized.
  • the support body 25 is provided in the semiconductor device 12, a structure with a low warpage is obtained, the secondary mounting reliability of the semiconductor device 12 is improved, and low cost can be realized.

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Abstract

　狭ピッチ、多ピンの半導体素子を配線基板に内蔵した半導体装置において、歩留まりを劣化させることなく多層化を実現することができる高信頼性の半導体装置およびその製造方法を提供する。複数の配線層及び絶縁層が積層され、半導体素子が絶縁層に埋設され、各絶縁層（１５、１８、２１）に設けられたビア（１６、１９、２２）、または各配線層に設けられた配線（１７、２０、２３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。

Description

半導体装置及びその製造方法
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－１９０１００号（２００８年７月２３日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置及びその製造方法に関する。特に、半導体素子をコアレス配線基板に内蔵させ、樹脂等の絶縁層で覆い、その上に多層の配線層と絶縁層を積層した半導体装置及びその製造方法に関する。
　近年、電子機器の小型化・高機能化・高性能化が求められ、それに対する半導体パッケージの高密度実装技術は必須となっている。従来、半導体パッケージのインターポーザ基板には主にコア層を持ったビルドアップ基板が用いられてきた。しかしコア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となっていた。また、ビルドアップ基板の片面は、設計上は不要な層であるが、製造上、基板のそりを防止するために設けるのでコストアップの要因になっていた。そこで、半導体パッケージの高速化・高密度化及び低コスト化を実現するために、コア層をもたない全層ビルドアップ基板であるコアレス基板が求められている。
　一方で、従来のインターポーザ基板（配線基板）と半導体素子の接続方法は、金線等を用いるワイヤーボンディング接続や、半田ボールを用いるフリップチップ接続が用いられているが、いずれも課題があった。ワイヤーボンディング接続では低コストのメリットはあるが、狭ピッチ化においてはワイヤー径を小さくする必要があり、ワイヤー切れや接続条件が狭い問題があった。フリップチップ接続では、ワイヤーボンディング接続に比べて高速伝送が可能であるが、半導体素子の端子数の増加や狭ピッチ接続では、半田バンプの接続強度が弱くなることから接続箇所のクラック発生や、ボイドにより接続不良が多発していた。そこで、近年、半導体装置の高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、めっき接続による低ストレス接続、等の多くのメリットを有する高密度実装技術として、配線基板に半導体素子を内蔵し、半導体素子の電極端子から直接配線を引き出す半導体装置、所謂、半導体素子内蔵基板が提案されている。
　特許文献１には、コア基板にＩＣチップを内蔵させ、ＩＣチップのダイパッドの表面にトランジション層を設けることによりリード部品を介さずにＩＣチップと直接電気的に接続できる多層プリント基板が開示されている。
　また、特許文献２には、図１９に示すように上記トランジション層１２９の径をパッド１２７の径より小さく、かつ、パッドを被覆するパッシベーション膜１２８の開口径１２８ａより大きく設定することによりトランジション層のエッジからパッシベーション膜に亀裂が生じるのを防ぐ電子部品内蔵型多層基板が開示されている。
　さらに、特許文献３は、半導体素子を内蔵させた配線基板に関するものではないが、図２０に示すように、多層配線基板において、表面に電気素子接続用パッド、裏面に外部回路接続用端子パッドを設け、電気素子に接続するビアの径Ａを外部回路接続用端子パッドの径Ｂより小さくすることが記載されている。
特開２００１－３３９１６５号公報 特開２００４－２８８７１１号公報 特開２００５－７２３２８号公報
　なお、上記特許文献１から３の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
　半導体パッケージのインターポーザ基板にコア層を持ったビルドアップ基板を用いた場合には、コア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となる。一方、配線層にコア層を用いないコアレス基板は、ビルドアップ基板に対して、高速化・高密度微細配線化が可能であるが、支持体上に逐次的に配線体を積層する構造のため、層数が増えると歩留まりが層数の階乗で劣化することが知られている。狭ピッチ、多ピンの半導体素子と接続するコアレス基板は、多層化が必須であるため、高歩留まりで多層化を実現するコアレス基板が必要不可欠であった。
　さらに、半導体素子内蔵基板は、良品保証された半導体素子を内蔵することで実現されるため、半導体素子を内蔵する配線基板の製造方法は高歩留まりであることが必須である。
　ここで、従来、一般的には、ビルドアップ基板で積層される絶縁層は、各層で絶縁材料や絶縁層厚が変更されることはなかった。これは、絶縁材を変更することで、積層条件・ビア形成条件・配線形成条件が一変してしまいプロセスコスト・歩留まりに影響を及ぼすと考えられていたためである。
　一方で、ビア径に対するビアの高さを表すビアのアスペクト比は１前後であることが、プロセスや信頼性上求められる。アスペクト比が１以上の場合、ビア内への電解めっきの付き回りが悪くなり、ビア接続点の不良が発生する。アスペクト比が１以下の場合、ビア内への電解めっきの付き回りは良好なものの、薄い絶縁層を採用した場合は、層間配線のショートが懸念される。以上のことから、配線総数の多層化における高歩留まり化は期待できない。
　近年の半導体素子は、ますます高性能化してきており、今後、半導体素子内蔵基板に内蔵される半導体素子は、狭ピッチ、多ピンのものが増加すると予想される。その際、現行技術の配線ルールやビア径では、半導体素子の電極端子から全ての信号を引き出すことは困難であり、配線ルールの微細化（例えば、Ｌ／Ｓ＝５～２０μｍ）とビアの小径化（例えばビア径：１０～３０μｍ）が必要不可欠となる。しかしながら、配線ルールの微細化とビアの小径化は、歩留まりに影響を及ぼすため、層数が増加するにつれ更なる歩留まり問題が生じると予想される。上記特許文献１乃至３は上記課題を解決するものではない。
　本発明の目的は、コアレス配線基板に狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板において、歩留まりを劣化させることなくコアレス配線の層数の多層化を実現することができる、高歩留まり、高信頼性の半導体装置およびその製造方法を提供することにある。
　本発明の１つのアスペクト（側面）に係る半導体装置は、電極端子を表面に有する１以上の半導体素子と、前記半導体素子を内蔵するコアレス配線基板であって積層された複数の配線層及び絶縁層と前記配線層に設けられた配線と前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアとを有し表面に外部接続端子が設けられたコアレス配線基板と、を含む半導体装置であって、前記半導体素子は前記絶縁層に埋設され、前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、前記絶縁層と前記配線層とが前記半導体素子の片面に積層され、前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする。
　なお、本発明において、配線の断面形状とは、最小配線幅と、配線間の最小ピッチと、配線の厚さのことを言い、異なる断面形状とは、それらのうち一つが異なるものも含むものとする。
　本発明の他のアスペクトに係る半導体装置の製造方法は、支持体上に電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層と前記絶縁層の上に設けられた配線層と前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビアとを含む配線体を形成する第一の配線体形成工程と、前記配線体の上にさらに絶縁層とビアと配線層とを形成し積層された新たな配線体を形成する第二の配線体形成工程と、を含む半導体装置の製造方法であって、前記第二の配線体形成工程を１回以上繰り返し、前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状またはビアの断面形状と異なる断面形状の配線またはビアを新たに形成する工程を含むことを特徴とする。
　本発明によれば、コアレス多層配線基板に内蔵する半導体素子が狭ピッチ、多ピンのものであっても、各層毎に最適な配線体を構成することができ、高歩留まりで高信頼性の半導体装置とその低コストで簡易な製造方法を提供することができる。
本発明の実施形態１による半導体装置を示す断面図である。 実施形態１の変形例４による半導体装置を示す断面図である。 実施形態１の変形例５による半導体装置を示す断面図である。 本発明の実施形態２による半導体装置を示す断面図である。 実施形態２の変形例１による半導体装置を示す断面図である。 本発明の実施形態３による半導体装置を示す断面図である。 本発明の実施形態４による半導体装置を示す断面図である。 実施形態４の変形例１による半導体装置を示す断面図である。 実施形態４の変形例２による半導体装置を示す断面図である。 実施形態１乃至実施形態４の変形例による半導体装置を示す断面図である。 本発明の実施形態５による半導体装置の製造方法を示す工程図である。 図１１に示す工程図の続きである。 本発明の実施形態６による半導体装置の製造方法を示す工程図である。 図１３に示す工程図の続きである。 本発明の実施形態７による半導体装置の製造方法を示す工程図である。 図１５に示す工程図の続きである。 本発明の実施形態８による半導体装置の製造方法を示す工程図である。 図１７に示す工程図の続きである。 従来の電子部品内蔵型多層基板を示す断面図である。 従来の多層配線基板を示す断面図である。 実施形態１の変形例１による半導体装置を示す断面図である。 実施形態１の変形例２による半導体装置を示す断面図である。 実施形態１の変形例３による半導体装置を示す断面図である。
１２　半導体装置
１３、１３Ａ　半導体素子
１４　電極端子
１５　絶縁層Ａ
１６　ビアＡ
１７　配線Ａ
１８、１８Ａ　絶縁層Ｂ
１９、１９Ａ　ビアＢ
２０、２０Ａ　配線Ｂ
２１、２１Ａ　絶縁層Ｃ
２２、２２Ａ　ビアＣ
２３、２３Ａ、２３Ｂ　配線Ｃ（外部接続端子）
２４　ソルダーレジスト
２５　支持体
２６　接着層
２７　補強材
２８　ヒートシンク
２９　絶縁層Ｄ
３０　金属ポスト（ビア）
３１　コアレス配線基板（回路基板）
１１１　絶縁層
１１２　配線回路層
１１３　ビア導体
１１７　端子パッド
１１９　配線基板
１２１　電子部品内蔵型多層基板
１２４　キャビティ
１２５　電子部品
１２７　パッド
１２８　パッシベーション膜
１２９　トランジション層
１３１　バイアホール
１３２　導体回路（配線層）
　本発明の実施形態について、必要に応じて図面を引用して概要をまとめると、以下のとおりである。
　図１～図１０、図２１～図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４を表面に有する１以上の半導体素子１３と、半導体素子１３を内蔵するコアレス配線基板３１であって積層された複数の配線層（１７、２０、２３）及び絶縁層（１５、１８、２１）と配線層に設けられた配線（１７、２０、２３）と絶縁層に設けられ絶縁層上下の配線を電気的に接続するビア（１６、１９、２２、３０）とを有し表面に外部接続端子２３が設けられたコアレス配線基板３１と、を含む半導体装置１２であって、半導体素子１３は絶縁層に埋設され、外部接続端子２３と電極端子１４とが、配線またはビアの少なくとも一つを介して電気的に導通し、絶縁層（１５、１８、２１）と配線層（１７、２０、２３）とが半導体素子１３の片面に積層され、ビア（１６、１９、２２、３０）または配線（１７、２０、２３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。
　また、図１～図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２、３０）の断面形状が、電極端子１４の最近接層（１６、３０）で最も小さいものであってもよい。
　また、図１～図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２、３０）の断面形状が、電極端子１４の最近接層（１６、３０）から前記外部接続端子２３側の層２２へ向けて段階的に拡大しているものであってもよい。段階の数は必要に応じて増やすことができる。
　また、図１～図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４の最近接層１６から前記外部接続端子２３側の層２２へ向けてビア（１６、１９、２２、３０）の断面形状が略相似形状を保ちつつ１層毎に拡大しているものであってもよい。略相似形状を保つためには、ビアの径を１層毎に拡大すると同時にビアの高さ、すなわち絶縁層の厚さも１層毎に厚くすることが望ましい。また、ビアの径に対する高さの比率であるアスペクト比は、０．３乃至３である範囲から外れないことが望ましい。アスペクト比が０．３未満となった場合には、ビアの径に対する高さ（絶縁層の厚さ）が層間ショートを引き起こしたり、ビア径が大きくなりすぎるため、高密度化の障害となったりする。一方、アスペクト比が３を超える場合は、ビア内への配線形成が困難になり断線不良が懸念される。
　また、図１～図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、配線（１７、２０、２３）の断面形状が、電極端子１４の最近接層１７で最も小さいものであってもよい。電極端子１４間のピッチが狭ピッチである半導体素子１３を実装した場合でも、最近接層１７をファンアウト層とすれば電極端子１４に接続した狭ピッチな配線を最近接層１７で外側に引き出すことができ、より外部接続端子２３側の配線層（２０、２３）は緩ピッチで配線することができる。
　また、図１～図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、配線（１７、２０、２３）の断面形状が、電極端子１４の最近接層１７から外部接続端子側の層２３へ向けて段階的に拡大しているものであってもよい。
　また、図１～図１０、図２１、図２３に示すように、本発明の一実施形態の半導体装置は、電極端子１４のピッチが外部接続端子２３のピッチより狭ピッチであってもよい。
　また、図１～図１０、図２２、図２３に示すように、本発明の一実施形態の半導体装置は、ビア（１６、１９、２２）が電極端子１４側の径より外部接続端子２３側の径が大きいものであってもよい。
　また、図４、図５、図８、図９に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子の表面を封止する絶縁層１５と半導体素子１３の側面を封止する絶縁層（２９、２６、２５）が異なるものであってもよい。
　また、図６に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４上に金属ポスト３０が設けられ、金属ポスト３０がビア１６として機能するように構成されているものであってもよい。
　また、図７、図８に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４が形成された面と反対面に支持体２５が設けられていてもよい。
　また、図１０に示すように、本発明の一実施形態の半導体装置は、半導体素子１３の電極端子１４が設けられた面の反対面側に、ヒートシンク２８が設けられてもよい。
　さらに、図１１～図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、支持体２５上に電極端子１４形成面を表にして半導体素子１３を搭載する工程（図１１（ｂ）、図１３（ａ）、図１５（ａ）、図１６（ｂ））と、半導体素子を覆う絶縁層（１５、２９）と、前記絶縁層１５の表面に設けられた配線層１７と、前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビア（１６、３０）と、を含む配線体を形成する第一の配線体形成工程（図１１（ｄ）、図１６（ｄ）、図１８（ｄ））と、配線体の上にさらに絶縁層（１８、２１）とビア（１９、２２）と配線層（２０、２３）とを形成し積層された新たな配線体を形成する第二の配線体形成工程（図１２（ｅ）、図１８（ｅ））と、を含む半導体装置の製造方法であって、第二の配線体形成工程を１回以上繰り返し、１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層１７の配線断面形状またはビア（１６、３０）の断面形状と異なる断面形状の配線（２０、２３）またはビア（１９、２２）を新たに形成する工程を含む。
　また、図１１～図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、
１回以上繰り返す第二の配線体形成工程（図１２（ｅ）、図１８（ｅ））のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成したビア（１６、３０）の断面形状より拡大された断面形状を有するビア（１９、２２）を新たに形成する工程を含む。
　また、図１１～図１８に示すように、本発明の一実施形態の半導体装置の製造方法は、１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層１７の配線断面形状より拡大された配線断面形状を有する配線層（２０、２３）を新たに形成する工程を含む。
　また、図１２（ｆ）に示すように、本発明の一実施形態の半導体装置の製造方法は、配線体を形成した後、前記支持体２５を除去する工程を含んでもよい。
　また、図１０に示すように、本発明の一実施形態の半導体装置の製造方法は、支持体２５を除去した後に、ヒートシンク２８を搭載する工程を有するものであってもよい。
　また、図１３、図１４に示すように、本発明の一実施形態の半導体装置の製造方法は、第一の配線体形成工程が、半導体素子１３の側面に第１の絶縁層２９を形成する工程（図１３（ｂ））と、第１の絶縁層２９及び半導体素子１３の表面に第１の絶縁層２９とは材質の異なる第２の絶縁層１５を形成する工程（図１４（ｃ））を含んでもよい。
　さらに、図１５、図１６に示すように、本発明の一実施形態の半導体装置の製造方法は、半導体素子１３が電極端子１４の表面に設けられた金属ポスト３０を有する半導体素子であって、第一の配線体形成工程が、半導体素子１３を覆う絶縁層１５を形成する工程（図１５（ｂ））と、金属ポスト３０の表面が露出するように絶縁層１５の一部を除去し（図１６（ｃ））、露出した金属ポスト３０と絶縁層１５との表面に配線層を形成する工程（図１６（ｄ））とを含み、金属ポスト３０をビア１６として機能させるものであってもよい。
　以下、各実施の形態毎に、図面を参照して詳しく説明する。
［実施形態１］
　図１は、本発明の実施形態１による半導体装置を示す断面図である。図１の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ａ（１５）から露出している構造である。
　図１では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
　また、図１では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ただし、この様な構成には限定されない。ビア断面形状、配線断面形状、絶縁層厚は必要に応じて各層で最適な構成を選択すればよい。ビア断面形状が電極端子側より外部接続端子側で拡大し、かつ、絶縁層が電極端子側より外部接続端子側で厚くなるものであってもよい。また、配線断面形状が、電極端子側より外部接続端子側で拡大するものであってもよい。
　ここで、ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましいがその反対でも構わない。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。各層のビアは、ビアの径に対する高さの比率であるアスペクト比が、０．３乃至３である範囲から外れないことが望ましい。アスペクト比が０．３未満となった場合には、ビアの径に対する高さ（絶縁層の厚さ）が層間ショートを引き起こしたり、ビア径が大きくなりすぎるため、高密度化の障害となったりする。一方、アスペクト比が３を超える場合は、ビア内への配線形成が困難になり断線不良が懸念される。アスペクト比は理想的には１前後が望ましいので、層毎にビア径を拡大する場合には、ビア径の拡大と同時にビア高さ（絶縁層の厚さ）も同時に拡大することが望ましい。
　配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限ることはない。また、配線層、絶縁層が多層に及ぶ場合は、必ずしも各層毎に、ビア断面形状、配線断面形状、絶縁層厚を変える必要はなく、半導体素子１３の近接層から外部接続端子に向けて何層か毎に段階的にビア断面形状、配線断面形状、絶縁層厚を変えるものであってもよい。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図１では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。また、図１では、外部接続端子２３が絶縁層Ｃ（２１）より突出しているが、電極端子１４と絶縁層Ａ（１５）の関係と同様に、外部接続端子２３は絶縁層Ｃ（２１）と略平面としてもよいし、絶縁層Ｃ（２１）より窪んでいてもよい。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
［実施形態１の変形例１］
　図２１は、実施形態１の変形例１による半導体装置の断面図である。図２１は、図１と比べると、絶縁層Ｂ（１８Ａ）、絶縁層Ｃ（２１Ａ）の膜厚を絶縁層Ａ（１５）の膜厚とほぼ同一にして薄くしている。また、半導体素子１３Ａの厚さも図１より薄くしている。従って、半導体装置１２全体の薄型化が可能である。配線Ｂ（２０）の配線断面形状は、配線Ａ（１７）より拡大させているが、配線Ｃ（２３Ａ）の配線断面形状は、配線Ｂ（２０）とほぼ同一にしている。半導体素子１３Ａの電極端子１４のピッチに合わせて半導体素子１３Ａに対する最近接層である配線層１７の配線を狭いピッチで配線すると共に、最近接層１７の配線をファンアウト層として、最近接層より外部接続端子２３側の配線層、ビアの配線ピッチを拡大して配線できるように、半導体素子１３Ａから引き出した配線の一部を半導体素子１３Ａより外側でビアＢ（１９Ａ）へ接続している。従って、配線Ａ（１７）より外部接続端子２３Ａ側の配線層（２０、２３Ａ）では配線ピッチを広げて、配線断面形状を拡大して配線できる。従って、電極端子１４が狭ピッチであるにも係らず、第一の電極端子１４に対する最近接層である配線層１７以外の配線層の配線断面形状を拡大して配線できる。ちなみに、配線層１７の最小配線幅、最小配線間隔が１０μｍ、厚さは１０μｍであるのに対して、配線層２０、配線層２３の最小配線幅、最小配線間隔を５０μｍ、厚さ１５μｍとすることができる。また、絶縁層の膜厚を薄くしているので、ビアＢ（１９Ａ）、ビアＣ（２２Ａ）のビア断面形状は、アスペクト比が崩れないようにビアＡ（１６）とほぼ同一形状にしている。すなわち、この変形例では、半導体素子１３Ａに対する最近接層の配線層１７の配線断面形状を他の配線層より小さくすることにより、薄型でかつ、歩留まりよく製造が可能な半導体素子内蔵コアレス基板が実現できる。
［実施形態１の変形例２］
　図２２は、実施形態１の変形例２による半導体装置の断面図である。図２２は、図１と比べると、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線断面形状を配線Ａ（１７）とほぼ同一にしている。一般に、狭ピッチで微細な配線を形成するためには、高精度の配線形成工程が必要になるため、高コストになりやすい。しかし、配線層によって配線形成工程を変えない方が、安定して低コストで製造できる場合は、図２２のように全ての配線層の配線に微細な配線が可能な配線層を用いることもできる。なお、電極端子１４のピッチに合わせて微細な配線を形成しなければならない配線Ａ（１７）に対して、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線に余裕がある場合は、開いたスペースをグランド配線で覆うこともできる。ただし、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の設計ルール上の最小配線幅、最小配線間隔は、配線Ａ（１７）と同一である。また、配線Ｂ（２０Ａ）、配線Ｃ（２３Ｂ）の配線の厚さは、配線Ａ（１７）と同一である。
［実施形態１の変形例３］
　図２３は、実施形態１の変形例２による半導体装置を示す断面図である。図２３では、図１に対して、半導体装置１２の最上面に、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。ソルダーレジスト２４は、配線Ｃ（２３）の一部を露出させ残部を覆うよう設けられている。この変形例では、ソルダーレジスト２３の材料として、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
［実施形態１のその他の変形例］
　また、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層２６は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
　さらに、各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態またはその変形例により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化が実現できる。
［実施形態２］
　図４は、本発明の実施形態２による半導体装置を示す断面図である。図４の半導体装置１２は、半導体素子１３の電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、半導体素子１３の側面が絶縁層Ｄ（２９）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ｄ（２９）から露出している構造である。
　図４では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
　また、図４では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　また、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ｄ（２９）と接するように設けられていても構わない。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図４では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ｄ（２９）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ｄ（２９）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ｄ（２９）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ｄ（２９）と同一平坦面とした。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）、絶縁層Ｄ（２９）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
　本実施形態では、図５に示すように、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を、絶縁層Ｄ（２９）はガラスクロスを有する非感光性樹脂のエポキシ樹脂を用いた。以上のように、半導体素子１３の外側に剛性のある樹脂を採用することで、半導体装置１２の低反り化を実現する。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
　半導体装置１２の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させ、半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
［実施形態３］
　図６は、本発明の実施形態３による半導体装置を示す断面図である。図６の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続する金属ポスト３０、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面が、絶縁層Ａ（１５）から露出している構造である。
　図６では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。また、全てのビアを金属ポスト３０としても構わない。
　また、図６では、金属ポスト３０、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層厚が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　また、実施形態１と同様に、図２に示すように、半導体素子１３の電極端子１４の反対面に接着層２６が設けられていても構わない。その場合、接着層２６が半導体素子１３への汚染防止として機能する。また、図３に示すように、接着層は、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図６では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁層にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、絶縁層が厚い層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
　本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。また、図４、図５に示すように、半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させても構わない。その場合、半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
　金属ポスト３０は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、銅を用いた。金属ポスト３０を介して、半導体素子１３の電極端子１４と外部接続端子を電気的に接続することで、ビアＡ（１６）を用いる必要がなくなる。一般的に、ビアＡ（１６）は小径ビアであるため、小径ビアによる接続不良、歩留まり劣化の影響がなくなり、金属ポストをビアとして用いた高信頼性、高歩留まりの半導体装置１２が実現できる。
　半導体素子１３の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子１３の電極端子１４上に設けられた金属ポスト３０をビアとして用いることにより、電極端子１４と外部接続端子との電気的接続を行なうことで、絶縁層を設けた後に小径なビアホールを開口する必要がなくなるため、小径ビアによる接続不良、歩留まり劣化の影響がなくなり、高信頼性、高歩留まりの半導体装置１２が実現できる。
［実施形態４］
　図７は、本発明の実施形態４による半導体装置を示す断面図である。図７の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の上面側に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、半導体素子１３の電極端子１４が設けられた面の反対面に支持体２５が設けられている構造である。図７では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
　また、図７では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層厚が厚くなっている。ただし、必ずしも、そのような構成に限定する必要がないことは、実施形態１で説明したとおりである。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とはそれらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することが望ましいが、それに限ることはない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層厚は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　また、半導体素子１３の電極端子１４の反対面に接着層２６が設けられているが、半導体素子１３の電極端子１４の反対面のみに限らず、絶縁層Ａ（１５）と接するように設けられていても構わない。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図７では、半導体素子１３の数は、ひとつだが複数でも構わない。半導体素子１３の電極端子１４が設けられた面の反対面（以後、半導体素子１３の裏面）と、絶縁層Ａ（１５）が同一平坦面となっていることから、この面にヒートシンクや他の部品を安定して高精度に接続することができる。一方で、半導体素子１３の裏面が絶縁層Ａ（１５）よりも突出していれば、半導体素子１３の露出面が多くなるため、放熱特性が向上する。また、突出部を加工することで半導体素子１３の厚さを調整することができる。更に、半導体素子１３の裏面が絶縁層Ａ（１５）よりも窪んでいれば、半導体素子１３の端部から発生する剥離、チッピングを回避することができる。本実施形態では、半導体素子１３の裏面は絶縁層Ａ（１５）と同一平坦面とした。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子の近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。
　本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
　半導体素子１３の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。また、支持体２５は、半導体素子１３の搭載箇所が凹部（図８）やスリット状（図９）になっていても構わない。その場合、半導体素子１３の側面に絶縁材を供給する必要がなくなり、絶縁材と支持体２５の線膨張係数の差から発生する半導体装置１２の反りを抑えることができる。また、半導体装置の低背化を実現することができる。
　図７では、図２に示す半導体装置１２の半導体素子１３の裏面側に支持体２５を設けているが、実施形態１から実施形態３である図１乃至図６のいずれかの半導体装置１２の半導体素子１３の裏面側に支持体２５が設けられていても構わない。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。半導体装置１２に支持体２５を設けることで、半導体装置１２の低反り化を実現し、二次実装評価等の信頼性が向上する。
　また、図１０に示すように、実施形態１から実施形態４である図１乃至図９のいずれかの半導体装置１２の半導体素子１３の裏面側にヒートシンク２８が設けられていても構わない。半導体装置１２にヒートシンク２８を設けることで半導体装置１２の放熱性を向上させることができる。
［実施形態５］
　図１１及び図１２は、本発明の実施形態５による半導体装置の製造方法を示す工程図である。図１１の（ａ）から（ｄ）の工程に続く工程を図１２の（ｅ）と（ｆ）に示す。本実施形態の製造方法により、実施形態１（図２）の半導体装置を製造することができる。
　先ず、図１１（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
　次に、図１１（ｂ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０～１５０μｍ、ピン数は１０００～２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
　次に、図１１（ｃ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　次に、図１１（ｄ）に示すとおり、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせて繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図１２（ｅ）に示すように、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
　また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　次に、図１２（ｆ）に示すとおり、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。
［実施形態６］
　図１３及び図１４は、本発明の実施形態６による半導体装置の製造方法を示す工程図である。図１３の（ａ）、（ｂ）の工程に続く工程を図１４の（ｃ）と（ｄ）に示す。本実施形態の製造方法により、実施形態２（図５）の半導体装置を製造することができる。
　先ず、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
　次に、図１３（ａ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは６０μｍ、ピン数は２５００ピンの狭ピッチ、多ピンの半導体素子１３とした。
　次に、半導体素子１３を絶縁層で埋め込むが、この際、半導体素子１３の側面と、半導体素子１３の電極端子１４の上面への絶縁層の埋め込み工程を分ける。まず、図１３（ｂ）に示すとおり、半導体素子１３の箇所のみ穴加工したフィルム状の絶縁層Ｄ（２９）を設ける。その際、半導体素子１３の側面に剛性を持たせるため、絶縁層には補強剤２７を含浸させたものが望ましい。
　次に、図１４（ｃ）に示すとおり、半導体素子１３の電極端子１４の上面へ絶縁層Ａ（１５）を設ける。
　絶縁層Ａ（１５）と絶縁層Ｄ（２９）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　絶縁層を設ける方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。
　このように、まず、半導体装置１３の側面に絶縁材を設けることで、半導体素子１３の電極端子１４の上面へ積層する絶縁層Ａ（１５）は、フィルム状だけでなく液状のものが容易に適応できる。液状で感光性の絶縁材を採用することで微細ビアを形成することが可能となり、狭ピッチなパッドピッチの半導体素子１３を内蔵することが可能となる。
　本実施形態では、絶縁層Ｄ（２９）は、ガラスクロスが含浸されたプリプレグを半導体素子１３の箇所のみ穴加工したものを用いた。絶縁層Ａ（１５）は、ガラスクロス無しの樹脂を用いた。いずれも真空ラミネートにより設けた。
　次に、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線層１５は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
　また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　次に、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層厚が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体素子１３の側面と上面の絶縁材を変化させることにより、側面には補強剤を有するプリプレグを採用し、上面には微細配線が形成可能な絶縁材を採用することで、半導体装置１２の低反り化を実現される。
［実施形態７］
　図１５及び図１６は、本発明の実施形態７による半導体装置の製造方法を示す工程図である。図１５の（ａ）、（ｂ）の工程に続く工程を図１６の（ｃ）と（ｄ）に示す。本実施形態の製造方法により、実施形態３（図６）の半導体装置を製造することができる。
　先ず、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
　次に、図１５（ａ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。搭載される半導体素子１３には金属ポスト３０が設けられている。金属ポスト３０が後工程によりビアとして機能するようになる。本実施形態では、内蔵する半導体素子１３のパッドピッチは６０μｍ、ピン数は２５００ピンとした。金属ポストは銅ポストで口径は３０μｍ、高さは１５μｍとした。
　次に、図１５（ｂ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　次に、図１６（ｃ）に示すとおり、半導体素子１３上の金属ポスト３０の表面を絶縁層Ａ（１５）から露出させる。露出方法は、研磨、研削、ウェットエッチング、ドライエッチング、バフ研磨等を用いる。本実施形態では、研削装置を用いた。
　次に、図１６（ｄ）に示すとおり、金属ポストの表面と外部接続端子とを電気的に接続するために、配線Ａ（１７）を形成する。
　このように、金属ポスト３０の表面を絶縁層Ａ（１５）から露出させることで、絶縁層Ａ（１５）に位置精度が要求される微細な孔を加工することなく、電極端子１４と配線Ａ（１７）とを接続するビアを設けることができる。これにより、狭ピッチなパッドピッチの半導体素子１３を内蔵するプロセスの歩留まりと信頼性が向上する。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
　また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　次に、支持体２５を剥離する。この際、最も適しているのは、事前に支持体２５上に剥離層を設けておいて剥離する手法であるが、ドライエッチング、ウェットエッチング、機械加工などにより支持体２５を除去しても構わない。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体素子１３上にビアとして機能する金属ポスト３０が設けられているため、配線Ａ（１７）と電極端子１４の接続信頼性が向上し、二次実装信頼性が向上される。
［実施形態８］
　図１７及び図１８は、本発明の実施形態８による半導体装置の製造方法を示す工程図である。図１７の（ａ）～（ｃ）の工程に続く工程を図１８の（ｄ）と（ｅ）に示す。本実施形態の製造方法により、実施形態４（図７）の半導体装置を製造することができる。
　先ず、図１７（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。また、支持体２５は、半導体素子１３の搭載箇所が凹部やスリット状になっていても構わない。その場合、半導体素子１３の側面に絶縁材を供給する必要がなくなり、絶縁材と支持体２５の線膨張係数の差から発生する半導体装置１２の反りを抑えることができる。また、半導体装置の低背化を実現することができる。
　次に、図１７（ｂ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０～１５０μｍ、ピン数は１０００～２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
　次に、図１７（ｃ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　次に、図１８（ｄ）に示すとおり、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。
　次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、上記の絶縁層、配線、ビア形成の工程を所望する層数に合わせた回数繰り返すが、その際、積層する層の配線断面形状、ビア断面形状、絶縁層は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図１８（ｅ）に示すように、層数を３層としたが、それに限るものではなく、層が半導体素子１３の電極端子側に設けられ、層数が２層以上であれば何層であっても構わない。
　また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体装置１２に支持体２５が設けられているため、低反りの構造体となり、半導体装置１２の二次実装信頼性が向上し、低コストが実現できる。
　以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (23)

  1. 　電極端子を表面に有する１以上の半導体素子と、
    　前記半導体素子を内蔵するコアレス配線基板であって、積層された複数の配線層及び絶縁層と、前記配線層に設けられた配線と、前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、を有し、表面に外部接続端子が設けられたコアレス配線基板と、
    を含む半導体装置であって、
    　前記半導体素子は前記絶縁層に埋設され、
    　前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
    　前記絶縁層と前記配線層とが前記半導体素子の片面に積層され、
    　前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする半導体装置。
  2. 　前記ビアの断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１に記載の半導体装置。
  3. 　前記ビアの断面形状が、前記電極端子の最近接層から前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記電極端子の最近接層から前記外部接続端子側の層へ向けて前記ビアの断面形状が略相似形状を保ちつつ１層毎に拡大していることを特徴とする請求項３に記載の半導体装置。
  5. 　前記配線の断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
  6. 　前記配線の断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
  7. 　前記電極端子のピッチが前記外部接続端子のピッチより狭ピッチであることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
  8. 　前記ビアは前記電極端子側の径より前記外部接続端子側の径が大きいことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
  9. 　前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項１乃至８いずれか１項記載の半導体装置。
  10. 　前記半導体素子の前記電極端子の表面を封止する絶縁層と前記半導体素子の側面を封止する絶縁層が異なることを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
  11. 　前記絶縁層の弾性率が、前記電極端子の最近接層から前記外部接続端子側の層へ向けて段階的に高くなることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
  12. 　前記電極端子のピッチが、５μｍ以上２００μｍ以下であることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
  13. 　前記半導体素子の前記電極端子の表面に金属ポストが設けられ、前記金属ポストが前記ビアとして機能するように構成されていることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
  14. 　前記半導体素子の前記電極端子が形成された面の反対面に支持体が設けられていることを特徴とする請求項１乃至１３いずれか１項記載の半導体装置。
  15. 　前記支持体に凹部が形成され、その凹部の中に前記半導体素子が設けられていることを特徴とする請求項１４記載の半導体装置。
  16. 　前記半導体素子の前記電極端子が設けられた面の反対面側に、ヒートシンクが設けられていることを特徴とする請求項１乃至１５いずれか１項記載の半導体装置。
  17. 　支持体上に、電極端子形成面を表にして半導体素子を搭載する工程と、
    　前記半導体素子を覆う絶縁層と、前記絶縁層の上に設けられた配線層と、前記絶縁層を貫通し前記電極端子と前記配線層とを接続するビアと、を含む配線体を形成する第一の配線体形成工程と、
    　前記配線体の上にさらに絶縁層とビアと配線層とを形成し積層された新たな配線体を形成する第二の配線体形成工程と、
    を含む半導体装置の製造方法であって、
    　前記第二の配線体形成工程を１回以上繰り返し、
    　前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状またはビアの断面形状と異なる断面形状の配線またはビアを新たに形成する工程を含むことを特徴とする半導体装置の製造方法。
  18. 　前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成したビアの断面形状より拡大された断面形状を有するビアを新たに形成する工程を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 　前記１回以上繰り返す第二の配線体形成工程のうち、少なくとも１回の第二の配線体形成工程が、当該工程より前の工程で形成した配線層の配線断面形状より拡大された配線断面形状を有する配線層を新たに形成する工程を含むことを特徴とする請求項１７または１８記載の半導体装置の製造方法。
  20. 　前記配線体を形成した後、前記支持体を除去する工程を含むことを特徴とする請求項１７乃至１９いずれか１項記載の半導体装置の製造方法。
  21. 　前記支持体を除去した後に、ヒートシンクを搭載する工程を有することを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 　前記第一の配線体形成工程が、前記半導体素子の側面に第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記半導体素子の表面に前記第１の絶縁層とは材質の異なる第２の絶縁層を形成する工程を含むことを特徴とする請求項１７乃至２１いずれか１項記載の半導体装置の製造方法。
  23. 　前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記第一の配線体形成工程が、前記半導体素子を覆う絶縁層を形成する工程と、前記金属ポストの表面が露出するように前記絶縁層の一部を除去し、前記露出した金属ポストと前記絶縁層との表面に配線層を形成する工程とを含み、前記金属ポストをビアとして機能させることを特徴とする請求項１７乃至２２いずれか１項記載の半導体装置の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012015191A (ja) * 2010-06-29 2012-01-19 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
CN102479271A (zh) * 2010-11-25 2012-05-30 英业达股份有限公司 辅助布线的方法
CN102544646A (zh) * 2010-10-29 2012-07-04 Tdk株式会社 层叠型电子部件及其制造方法
JP2012156251A (ja) * 2011-01-25 2012-08-16 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
WO2014054353A1 (ja) * 2012-10-05 2014-04-10 株式会社村田製作所 電子部品内蔵モジュール及び通信端末装置
JP2014082493A (ja) * 2012-10-16 2014-05-08 Samsung Electro-Mechanics Co Ltd ハイブリッド積層基板及びその製造方法、並びにパッケージ基板
JP2014131017A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板
WO2014112108A1 (ja) * 2013-01-18 2014-07-24 株式会社メイコー 部品内蔵基板及びその製造方法
JP2014229903A (ja) * 2013-05-17 2014-12-08 マイクロコズム テクノロジー カンパニー リミテッドＭｉｃｒｏｃｏｓｍ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 垂直導電ユニット及びその作製方法
US9253882B2 (en) 2013-08-05 2016-02-02 Fujikura Ltd. Electronic component built-in multi-layer wiring board and method of manufacturing the same
JP2016127248A (ja) * 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
JP2016178272A (ja) * 2014-06-19 2016-10-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US9466553B2 (en) 2012-10-08 2016-10-11 Samsung Electro-Mechanics Co., Ltd. Package structure and method for manufacturing package structure
JP2017130649A (ja) * 2016-01-22 2017-07-27 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電子部品パッケージ及びその製造方法
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018056538A (ja) * 2016-09-26 2018-04-05 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
CN113380681A (zh) * 2020-03-10 2021-09-10 重庆康佳光电技术研究院有限公司 一种巨量转移方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009136495A1 (ja) 2008-05-09 2009-11-12 国立大学法人九州工業大学 チップサイズ両面接続パッケージ及びその製造方法
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8957520B2 (en) * 2011-06-08 2015-02-17 Tessera, Inc. Microelectronic assembly comprising dielectric structures with different young modulus and having reduced mechanical stresses between the device terminals and external contacts
US9312214B2 (en) * 2011-09-22 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having polymer-containing substrates and methods of forming same
US10991669B2 (en) * 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
JP6478309B2 (ja) * 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
CN104299919B (zh) * 2013-07-15 2017-05-24 碁鼎科技秦皇岛有限公司 无芯层封装结构及其制造方法
WO2015029783A1 (ja) * 2013-08-29 2015-03-05 株式会社村田製作所 部品一体型シートの製造方法、電子部品を内蔵した樹脂多層基板の製造方法、ならびに樹脂多層基板
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
JP6341714B2 (ja) 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
CN105981484B (zh) * 2014-04-10 2018-11-09 株式会社村田制作所 元器件内置多层基板
JP6298722B2 (ja) * 2014-06-10 2018-03-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
TWI474417B (zh) * 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
KR102212559B1 (ko) 2014-08-20 2021-02-08 삼성전자주식회사 반도체 발광소자 및 이를 이용한 반도체 발광소자 패키지
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
CN105977233A (zh) * 2016-04-28 2016-09-28 合肥祖安投资合伙企业(有限合伙) 芯片封装结构及其制造方法
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
JP6826947B2 (ja) * 2017-05-18 2021-02-10 新光電気工業株式会社 配線基板、配線基板の製造方法
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) * 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) * 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
JP2019114677A (ja) * 2017-12-25 2019-07-11 イビデン株式会社 プリント配線板
EP3629682A1 (en) 2018-09-25 2020-04-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with embedded component having pads connected in different wiring layers
CN113272951B (zh) 2019-03-12 2024-04-16 爱玻索立克公司 封装基板及包括其的半导体装置
WO2020185020A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
JP7228697B2 (ja) 2019-03-12 2023-02-24 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
KR102314986B1 (ko) 2019-03-29 2021-10-19 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
KR20220089715A (ko) 2019-08-23 2022-06-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11031325B2 (en) * 2019-10-18 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Low-stress passivation layer
CN112349738A (zh) * 2020-10-27 2021-02-09 武汉新芯集成电路制造有限公司 半导体器件及其形成方法、图像传感器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217514A (ja) * 2000-02-03 2001-08-10 Denso Corp 多層配線基板
JP2002246722A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
JP2004288711A (ja) * 2003-03-19 2004-10-14 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP2005072328A (ja) * 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
JP2007214535A (ja) * 2006-01-13 2007-08-23 Cmk Corp 半導体素子内蔵プリント配線板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4854845B2 (ja) 2000-02-25 2012-01-18 イビデン株式会社 多層プリント配線板
TW554456B (en) * 2002-07-04 2003-09-21 Silicon Integrated Sys Corp Process via mismatch detecting device
US7372151B1 (en) * 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8916452B2 (en) * 2008-11-23 2014-12-23 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP using wafer sections containing multiple die
US7985671B2 (en) * 2008-12-29 2011-07-26 International Business Machines Corporation Structures and methods for improving solder bump connections in semiconductor devices
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217514A (ja) * 2000-02-03 2001-08-10 Denso Corp 多層配線基板
JP2002246722A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
JP2004288711A (ja) * 2003-03-19 2004-10-14 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP2005072328A (ja) * 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP2007214535A (ja) * 2006-01-13 2007-08-23 Cmk Corp 半導体素子内蔵プリント配線板及びその製造方法
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779573B2 (en) 2010-06-29 2014-07-15 Shinko Electric Industries Co., Ltd. Semiconductor package having a silicon reinforcing member embedded in resin
JP2012015191A (ja) * 2010-06-29 2012-01-19 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
US8922304B2 (en) 2010-10-29 2014-12-30 Tdk Corporation Laminated electronic devices with conical vias
CN102544646A (zh) * 2010-10-29 2012-07-04 Tdk株式会社 层叠型电子部件及其制造方法
CN102544646B (zh) * 2010-10-29 2014-07-02 Tdk株式会社 层叠型电子部件
CN102479271B (zh) * 2010-11-25 2014-07-23 英业达股份有限公司 辅助布线的方法
CN102479271A (zh) * 2010-11-25 2012-05-30 英业达股份有限公司 辅助布线的方法
JP2012156251A (ja) * 2011-01-25 2012-08-16 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
JP5660260B2 (ja) * 2012-10-05 2015-01-28 株式会社村田製作所 電子部品内蔵モジュール及び通信端末装置
WO2014054353A1 (ja) * 2012-10-05 2014-04-10 株式会社村田製作所 電子部品内蔵モジュール及び通信端末装置
US9466553B2 (en) 2012-10-08 2016-10-11 Samsung Electro-Mechanics Co., Ltd. Package structure and method for manufacturing package structure
JP2014082493A (ja) * 2012-10-16 2014-05-08 Samsung Electro-Mechanics Co Ltd ハイブリッド積層基板及びその製造方法、並びにパッケージ基板
JP2014131017A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板
US9756732B2 (en) 2013-01-18 2017-09-05 Meiko Electronics Co., Ltd. Device embedded substrate and manufacturing method of device embedded substrate
WO2014112108A1 (ja) * 2013-01-18 2014-07-24 株式会社メイコー 部品内蔵基板及びその製造方法
JPWO2014112108A1 (ja) * 2013-01-18 2017-01-19 株式会社メイコー 部品内蔵基板及びその製造方法
US9521759B2 (en) 2013-05-17 2016-12-13 Microcosm Technology Co., Ltd. Vertical conductive unit and manufacturing method thereof
JP2014229903A (ja) * 2013-05-17 2014-12-08 マイクロコズム テクノロジー カンパニー リミテッドＭｉｃｒｏｃｏｓｍ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 垂直導電ユニット及びその作製方法
US9253882B2 (en) 2013-08-05 2016-02-02 Fujikura Ltd. Electronic component built-in multi-layer wiring board and method of manufacturing the same
JP2016178272A (ja) * 2014-06-19 2016-10-06 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2016127248A (ja) * 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
JP2017130649A (ja) * 2016-01-22 2017-07-27 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電子部品パッケージ及びその製造方法
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018056538A (ja) * 2016-09-26 2018-04-05 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018093221A (ja) * 2016-09-26 2018-06-14 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
CN113380681A (zh) * 2020-03-10 2021-09-10 重庆康佳光电技术研究院有限公司 一种巨量转移方法
CN113380681B (zh) * 2020-03-10 2022-03-25 重庆康佳光电技术研究院有限公司 一种巨量转移方法

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CN102106198A (zh) 2011-06-22

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