JP2007184424A - 半導体装置 - Google Patents

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文彰 岸田
Kenji Ooyanai
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Abstract

【課題】実装基板に複数の半導体素子が設けられた半導体装置において、それぞれの半導体素子の放熱性を確保しつつ、組み立てにおける作業工数を軽減する手段を提供する。
【解決手段】半導体装置100は、プリント基板104、プリント基板104に実装された第一の半導体素子103aおよび第二の半導体素子103b、ならびに第一の半導体素子103aの上部から第二の半導体素子103bの上部にわたって設けられたヒートシンク101を含む。ヒートシンク101は、第一の半導体素子103aに対応する第一の放熱領域123a、第二の半導体素子103bに対応する第二の放熱領域123b、および第一の放熱領域123aと第二の放熱領域123bとの間に挟まれた領域であって、第一の放熱領域123aと第二の放熱領域123bとの間の熱伝導を抑制する接続領域125を含む。
【選択図】図1

Description

本発明は、実装基板に複数の半導体素子が実装された半導体装置に関し、特に、ヒートシンクを備える半導体装置に関する。
半導体素子の小型化、高密度実装化が進み、プリント基板の狭小範囲に複数の発熱する半導体素子が実装されることがある。これら複数の半導体素子の放熱を効率よく行うために、ヒートシンクが用いられることがある。ヒートシンクを備える半導体装置として、従来、特許文献1および特許文献2に記載のものがある。
特許文献1には、ヒートシンクの製造方法において、複数のヒートシンクを集合体として取り扱うことが記載されている。特許文献1によれば、ヒートシンク集合体として取り扱うことにより、ヒートシンクの表面処理における作業を簡略化することができるとされている。
また、特許文献2には、プリント基板に複数の半導体素子が搭載された電気部品装置が記載されている。同文献には、一枚のプリント基板と一つのヒートシンクとの間に、複数の半導体素子が介在固定されている装置が示されている。
特開2000−252394号公報 特開2003−264388号公報
ところが、上記文献記載の装置においては、それぞれ、以下の点で改善の余地があった。
まず、特許文献1においては、ヒートシンク集合体を形成した後、打ち抜き装置を用いた打ち抜きによりヒートシンクが個片化されていた。得られたヒートシンクは、一つの半導体素子について一つ用いられていた。
ここで、半導体素子の小型化、高密度実装化が進み、一枚のプリント基板の狭小な範囲に複数の発熱する半導体素子が実装されることがある。こうした場合に、特許文献1に記載のヒートシンクを適用しようとした場合、複数の半導体素子のそれぞれに対して、複数のヒートシンクを別々に取り付ける必要があった。このため、半導体素子の数だけヒートシンクの取り付け工数が必要となり、作業工数が増加してしまっていた。
この点、特許文献2に記載の装置においては、複数の半導体素子に対して一つのヒートシンクが用いられているため、作業工数を減少させることができると考えられる。
ところが、同文献記載の装置の場合、熱伝導率の高い材料により構成されているヒートシンクが、複数の素子にまたがって取り付けられているため、ヒートシンクを介した熱伝導により、発熱量の多い素子から他の素子へ余計な熱負荷が加わる懸念があった。
本発明によれば、
実装基板と、
前記実装基板に実装された第一および第二の半導体素子と、
前記第一の半導体素子の上部から前記第二の半導体素子の上部にわたって設けられたヒートシンクと、
を含み、
前記ヒートシンクが、
前記第一の半導体素子に対応する第一の領域と、
前記第二の半導体素子に対応する第二の領域と、
前記第一領域と前記第二領域との間に挟まれた領域であって、前記第一の領域と前記第二の領域との間の熱伝導を抑制する第三の領域と
を含む半導体装置が提供される。
本発明においては、一つのヒートシンクに、第一および第二の半導体素子に対応する第一および第二の領域が設けられている。第一および第二の領域は、それぞれ、第一および第二の半導体素子から外部に熱を放出する放熱領域として機能する。そして、第一および第二の領域が第三の領域により接続されて、一体化している。このため、複数の半導体素子のそれぞれについて複数の別個のヒートシンクを準備して、取り付ける場合に比べて、組み立て構造を簡素化し、作業工数を軽減することが可能な構成となっている。よって、本発明の半導体素子は、製造コストの低減が可能な構成となっている。
また、本発明においては、ヒートシンクの第一および第二の領域の間に挟まれた領域であって、これらの領域間の熱伝導を抑制する領域として機能する第三の領域を含む。このため、第一の半導体素子と第二の半導体素子との間の熱伝導を効果的に抑制することができる。よって、第一および第二の半導体素子の発熱特性が異なる場合であっても、発熱量の大きい半導体素子から発熱量の小さい半導体素子にヒートシンクを介して熱が伝導することを抑制することができる。従って、第一または第二の半導体素子に熱負荷が加わることを抑制することができる。
なお、本発明において、第三の領域は、第一および第二の半導体素子に熱負荷が加わることを実用上問題のない程度に抑制できるように構成されていればよい。このような構成であれば、第一および第二の領域の間で実用上問題のない程度の熱伝導が生じてもよいし、第一および第二の領域の間の熱伝導を実質的に遮断するように構成されていてもよい。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、実装基板に複数の半導体素子が設けられた半導体装置において、それぞれの半導体素子の放熱性を確保しつつ、組み立てにおける作業工数を軽減する技術が実現される。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。以下の実施形態においては、一つの実装基板に三つの半導体装置が搭載された構成を例に説明するが、一つの実装基板に実装される半導体装置は複数であればよく、その数に特に制限はない。
(第一の実施形態)
図1は、本実施形態における半導体装置の構成を示す平面図である。また、図2は、図1のA−A’断面図である。
図1および図2に示した半導体装置100は、単一のプリント基板104上に配置された複数の半導体素子に、複数の半導体素子に対応する複数の部分からなり、複数の部分が熱抵抗の大きい接続部で連結されたヒートシンク101が装着されたものである。
半導体装置100は、実装基板(プリント基板104)、プリント基板104に実装された第一および第二の半導体素子(第一の半導体素子103a、第二の半導体素子103b)、ならびに第一の半導体素子103aの上部から第二の半導体素子103bの上部にわたって設けられたヒートシンク101を含む。
また、半導体装置100は、第一の半導体素子103aおよび第二の半導体素子103bに加えて、第三の半導体素子103cを含む。第一の半導体素子103a、第二の半導体素子103b、および第三の半導体素子103cは、プリント基板104上にこの順に一列に配置されている。
第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cは、いずれも、ヒートシンク101とプリント基板104との間に配置されている。第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cは、それぞれ、接着剤102a、接着剤102bおよび接着剤102cを介してヒートシンク101に接着されている。
プリント基板104には、所定の配線構造が設けられている。第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cは、それぞれ、バンプ119を介してプリント基板104に接続されている。
また、図3は、図1および図2に示した半導体装置100に用いられるヒートシンク101の構成を示す平面図である。図3においては、ヒートシンク101を折り曲げる前の平板の状態を示している。
ヒートシンク101は、一枚の板状部材により構成されており、一枚の板状の基材により連続一体に構成されている。なお、本明細書において、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。本実施形態では、ヒートシンク101の平面形状が矩形である場合を例示している。
なお、ヒートシンク101の基材の材料として、具体的には、銅、鉄、アルミニウム等の金属など、放熱材として従来用いられている材料が挙げられる。また、ヒートシンク101は、基材表面に、熱伝導性の向上や接着性の向上のための表面処理が施された構成であってもよい。表面処理として、たとえば基材の表面の粗面化処理が挙げられる。
ヒートシンク101は、第一の半導体素子103aに対応する第一の放熱領域123a、第二の半導体素子103bに対応する第二の放熱領域123b、第三の半導体素子103cに対応する第三の放熱領域123c、および二つの接続領域125からなる。これらの放熱領域は、それぞれ、半導体素子に対向して設けられており、対応する半導体素子の上部を被覆している。また、これらの放熱領域は、接着剤を介して対応する半導体素子に接続されている。
接続領域125のうちの一つは、第一の放熱領域123aと第二の放熱領域123bとの間に挟まれた領域であって、第一の放熱領域123aと第二の放熱領域123bとの間の熱伝導を抑制する。接続領域125のもう一つは、第二の放熱領域123bと第三の放熱領域123cとの間に挟まれた領域であって、第二の放熱領域123bと第三の放熱領域123cとの間の熱伝導を抑制する。
接続領域125の熱伝導率は、第一の放熱領域123a、第二の放熱領域123bおよび第三の放熱領域123cの熱伝導率以下であって、接続領域125が全体として、隣接する放熱領域間の熱伝導を抑制する。なお、接続領域125は、実用上問題のない程度に抑制できる構成となっていればよく、隣接する放熱領域間の熱伝導を完全に遮断しなくてもよい。
ヒートシンク101は、一枚の板状部材により構成されており、貫通孔(くり抜き孔107)が板状部材の所定の領域に設けられている。貫通孔は、具体的には、接続領域125に設けられている。また、くり抜き孔107の両側に設けられた接続部109により、隣接する二つの放熱領域が接続されている。
くり抜き孔107は、ヒートシンク101をなす板状部材の所定の領域をくり抜き加工することにより形成される。くり抜き孔107は、半導体素子に熱負荷が加わることを実用上問題のない程度に抑制できるように、放熱領域間の熱伝導を遮断する程度の大きさのものとする。
図1および図2に示した半導体装置100においては、第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cのプリント基板104からの高さが異なる。このため、ヒートシンク101は、放熱領域と接続領域125との境界部において折り曲げられて、放熱領域間に段差が設けられている。接続部109を放熱領域に対して傾斜させることにより、第一の放熱領域123a、第二の放熱領域123bおよび第三の放熱領域123cのそれぞれの高さが半導体素子の高さに対応するように構成されている。
半導体装置100は、たとえば以下の手順により製造される。まず、プリント基板104上に、第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cをバンプ接合する。次に、一ブロックからなるヒートシンク101(図3)を準備する。そして、ヒートシンク101を、第一の半導体素子103aから第三の半導体素子103cにわたって、各半導体素子にまたがって接着剤102a、接着剤102bおよび接着剤102cを用いて取り付ける。
本実施形態においては、複数の半導体素子に対して、一ブロックのヒートシンク101を取り付けるため、ヒートシンク取り付け工数を低減することができる。また、ヒートシンク101を使用したモジュール構成を簡略化することができる。ヒートシンク取り付け工数を低減することができる点について、図11および図12を参照して、さらに説明する。
図11は、複数の半導体素子を有する半導体装置の構成を示す平面図であり、図12は、図11のC−C’断面図である。
図11および図12に示した半導体装置200は、プリント基板204と、プリント基板204に実装された三つの半導体素子(第一の半導体素子203a、第二の半導体素子203bおよび第三の半導体素子203c)を含む。第一の半導体素子203a、第二の半導体素子203bおよび第三の半導体素子203cには、それぞれ、接着剤202a、接着剤202bおよび接着剤202cを介して第一のヒートシンク201a、第二のヒートシンク201bおよび第三のヒートシンク201cが接着されている。
上述した構成の半導体装置200を組み立てる際には、三つの半導体素子のそれぞれについて、ヒートシンクを取り付ける必要がある。このため、素子の数だけヒートシンク取り付け工数が必要となり、作業工数が増えてしまう。
上述した問題を解決するために、一つのプリント基板上に実装された複数の半導体素子を単純に一体化されたヒートシンクに取り付けた場合の問題点について、図13および図14を参照して以下に説明する。図13は、複数の半導体素子を有する別の半導体装置の構成を示す平面図であり、図14は、図13のD−D’断面図である。
図13および図14に示した半導体装置210は、半導体装置200同様、プリント基板204と、プリント基板204に実装された三つの半導体素子(第一の半導体素子203a、第二の半導体素子203bおよび第三の半導体素子203c)を含む。また、半導体装置210においては、第一の半導体素子203a、第二の半導体素子203bおよび第三の半導体素子203cに、接着剤202a、接着剤202bおよび接着剤202cを介して一つのヒートシンク201が接着されている。
半導体装置210においては、一つのプリント基板204上に実装された複数の半導体素子に対して一つのヒートシンク201が取り付けられているため、ヒートシンク201の取り付けが一度ですむ。ところが、半導体装置210においては、三つの半導体素子に共通する一つのヒートシンク201が用いられるため、半導体素子間の上部全体がヒートシンク201によって接続された構成となっている。
ヒートシンク201は、通常、熱伝導率の高い材料により構成されるため、半導体装置210のように、単に複数の半導体素子をまたいでヒートシンク201を取り付けた場合、半導体素子間に、ヒートシンク201を介した熱伝導経路が形成されやすくなる。このため、たとえば、発熱量の異なる複数の半導体素子に共通して一つのヒートシンク201が設けられた場合、熱伝導により発熱量の多い素子から他の素子へ余計な熱負荷がかかることが懸念される。さらに具体的には、メモリ素子において、発熱量が1〜2W程度になることがある。また、ASIC(Application Specific Integrated Circuit)の発熱量が10W程度になる場合がある。これらの発熱素子と他の素子とに共通のヒートシンク201を設けた場合、他の素子に熱負荷がかかる懸念がある。
これに対し、本実施形態においては、複数の半導体素子の間に配置される接続領域において、ヒートシンク101を構成する板状部材の一部がくり抜かれてくり抜き孔107となっている。このため、半導体素子間におけるヒートシンク101を介した熱伝導が効果的に抑制される構成となっている。よって、隣接する二つの半導体素子の発熱特性が異なる場合であっても、発熱量の小さい半導体素子から発熱量の大きい半導体素子にヒートシンク101を介して熱が伝導することを抑制することができる。このため、半導体素子に余計な熱負荷が加わることを抑制できる。
以上のように、本実施形態では、一ブロックでできているヒートシンク101を用いるとともに、ヒートシンク101を取り付けた際に、半導体素子と半導体素子との間に位置する部分をくり抜いた構造としている。これにより、ヒートシンク101の取り付けが一度ですみ、ヒートシンク101の取り付け工数の軽減およびモジュール構成の簡素化が可能となる。よって、半導体素子と、ヒートシンク101と、プリント基板104との組み立て構造を簡素化して、作業工数の軽減を図ることができるため、製造コストを低減することができる。また、それとともに、ヒートシンク101を介する半導体素子間の熱伝導を効果的に抑制して各半導体素子の放熱性を充分に確保し、冷却効率を向上させることができる。
なお、以上においては、ヒートシンク101の接続領域において、両端に設けられた接続部109の間にくり抜き孔107が設けられた形状を例示したが、半導体装置100に用いられるヒートシンク101の平面形状は図3に示したものには限られない。図4および図5は、ヒートシンク101の他の例を示す平面図である。図4および図5においては、ヒートシンク101の接続領域125の構成が図3に示したものと異なる。図4および図5においては、ヒートシンク101が一枚の板状部材により構成されており、板状部材の所定の領域に、具体的には接続領域125に、切欠部111が設けられている。
二つの接続部109が、板状のヒートシンク101の放熱領域の外周縁よりも内側に設けられている。二つの接続部109間に、くり抜き孔107が形成されている。また、接続部109の外側が、板状部材の周縁から内部に向かって形成された切欠部111となっている。
また、図5においては、一つの接続領域125に一つの接続部109が設けられ、接続部109の両側が切欠部111となっている。
以下においては、第一の実施形態と異なる点を中心に説明する。
(第二の実施形態)
第一の実施形態においては、ヒートシンクが連続一体に構成された場合を例に説明したが、ヒートシンクの放熱領域と接続領域とが異なる材料により構成されていてもよい。本実施形態では、こうした構成について説明する。
図6は、本実施形態における半導体装置の構成を示す平面図である。図7は、図6のB−B’断面図である。図8は、図6および図7に示した半導体装置110に用いられるヒートシンクの構成を示す平面図である。また、図9は、半導体装置110に用いられるヒートシンクの構成を示す部分断面図である。
図6および図7に示した半導体装置110の基本構成は第一の実施形態に記載の半導体装置100(図1、図2)と同様であるが、ヒートシンクの構造が異なる。本実施形態においては、ヒートシンクの接続領域125が、第一の放熱板113a、第二の放熱板113bおよび第三の放熱板113cよりも熱伝導率の小さい材料により構成されている。
本実施形態のヒートシンクは、複数の放熱板を熱伝導率の小さい材料でつなぎ合わせた構成となっている。さらに具体的には、本実施形態のヒートシンクは、第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cのそれぞれに対向して設けられる第一の放熱板113a、第二の放熱板113bおよび第三の放熱板113cを備える。第一の放熱板113aおよび第二の放熱板113bで挟まれた領域、および第二の放熱板113bおよび第三の放熱板113cで挟まれた領域に、それぞれ、ジョイント105が設けられている。第一の放熱板113aと第二の放熱板113b、および第二の放熱板113bと第三の放熱板113cは、それぞれ、ジョイント105によって接続されている。
ジョイント105は、第一の放熱板113a、第二の放熱板113bおよび第三の放熱板113cよりも熱伝導率の小さい材料により構成されている。ジョイント105の材料として、具体的には、シリコーン樹脂、エポキシ樹脂、ABS(アクリロニトリル−ブタジエン−スチレン)樹脂、ポリイミド等が挙げられる。
なお、ジョイント105または放熱板が複数の材料により構成されている場合、ジョイント105の平均熱伝導率が、各放熱板の平均熱伝導率より小さい構成とすることができる。
図9に示したように、ジョイント105は、半導体素子の基板面と平行な面内に、半導体素子の基板面と垂直な方向に所定の間隔で配置された三枚の板部(板部117a、板部117bおよび板部117c)と、これらの板部を支持する支持部115とから構成される。板部117a、板部117bおよび板部117cの厚さおよび配置間隔は、たとえば、第一の半導体素子103a、第二の半導体素子103bおよび第三の半導体素子103cの高さや、第一の放熱板113a、第二の放熱板113bおよび第三の放熱板113cの厚さに応じて設定される。
本実施形態においても、複数の半導体素子にわたってジョイント105によって一体化されたヒートシンクが設けられており、半導体素子と半導体素子との間の領域に配置されたヒートシンクのジョイント105が、ヒートシンクの放熱板よりも熱伝導率の小さい材料により構成されている。このため、接続領域125が、放熱板間の熱伝導を実用上問題ない程度に抑制または遮断する領域として機能する。よって、ジョイント105を介した半導体素子間の熱伝導が効果的に抑制される構成となっており、第一の実施形態と同様の作用効果が得られる。
なお、本実施形態において、ジョイント105は、隣接する放熱板を接続するとともに、放熱板よりも熱伝導率の小さい材料により構成されていればよい。
図10は、本実施形態のヒートシンクの他の構成を示す平面図である。
図10に示したヒートシンクの基本構成は、図8に示したヒートシンクの構成と同様である。ただし、図8においては、放熱板を接続する領域全体にわたって一つのジョイント105が設けられていたのに対し、図10においては、放熱板の端部近傍に二つのジョイント105が設けられており、二つのジョイント105の間が開口部121となっている。
図10の構成のように、ヒートシンクの接続領域の一部に開口部121を設けることにより、半導体素子間の熱伝導をより一層効果的に抑制することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、第一の半導体素子103aと第三の半導体素子103cの高さが同程度であって、これらの間に、高さの低い第二の半導体素子103bが配置された構成とした。これは例であって、各半導体素子のプリント基板104からの高さに特に制限はない。また、ヒートシンク101は、放熱領域が各半導体素子の上部に対向して配置されるように構成されていればよい。たとえば、第一の実施形態のように、接続部109をプリント基板104に対して傾斜させてもよいし、第二の実施形態のように、複数の半導体素子の間にジョイント105を設けてもよい。
また、以上の実施形態に例示したヒートシンクは、複数の半導体素子にヒートシンクを取り付ける様式を用いる半導体パッケージ全般に適用することができる。たとえば、携帯電話等に搭載されるICチップ等に適用することができる。
実施形態における半導体装置の構成を示す平面図である。 図1のA−A’断面図である。 図1の半導体装置に用いられるヒートシンクの構成を示す平面図である。 図1の半導体装置に用いられるヒートシンクの構成を示す平面図である。 図1の半導体装置に用いられるヒートシンクの構成を示す平面図である。 実施形態における半導体装置の構成を示す平面図である。 図6のB−B’断面図である。 図6の半導体装置に用いられるヒートシンクの構成を示す平面図である。 図6の半導体装置に用いられるヒートシンクの構成を示す部分断面図である。 図6の半導体装置に用いられるヒートシンクの構成を示す平面図である。 半導体装置の構成を示す平面図である。 図11のC−C’断面図である。 半導体装置の構成を示す平面図である。 図13のD−D’断面図である。
符号の説明
100 半導体装置
101 ヒートシンク
102a 接着剤
102b 接着剤
102c 接着剤
103a 第一の半導体素子
103b 第二の半導体素子
103c 第三の半導体素子
104 プリント基板
105 ジョイント
107 くり抜き孔
109 接続部
110 半導体装置
111 切欠部
113a 第一の放熱板
113b 第二の放熱板
113c 第三の放熱板
115 支持部
117a 板部
117b 板部
117c 板部
119 バンプ
121 開口部
123a 第一の放熱領域
123b 第二の放熱領域
123c 第三の放熱領域
125 接続領域
200 半導体装置
201 ヒートシンク
201a 第一のヒートシンク
201b 第二のヒートシンク
201c 第三のヒートシンク
203a 第一の半導体素子
203b 第二の半導体素子
203c 第三の半導体素子
204 プリント基板
210 半導体装置

Claims (9)

  1. 実装基板と、
    前記実装基板に実装された第一および第二の半導体素子と、
    前記第一の半導体素子の上部から前記第二の半導体素子の上部にわたって設けられたヒートシンクと、
    を含み、
    前記ヒートシンクが、
    前記第一の半導体素子に対応する第一の領域と、
    前記第二の半導体素子に対応する第二の領域と、
    前記第一の領域と前記第二の領域との間に挟まれた領域であって、前記第一の領域と前記第二の領域との間の熱伝導を抑制する第三の領域と
    を含む半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第三の領域において、前記ヒートシンクに貫通孔が設けられた半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記ヒートシンクが一枚の板状部材により構成されており、
    前記貫通孔が、前記板状部材の所定の領域に設けられた半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記第三の領域において、前記ヒートシンクに切欠部が設けられた半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記ヒートシンクが一枚の板状部材により構成されており、
    前記切欠部が、前記板状部材の所定の領域に設けられた半導体装置。
  6. 請求項1または2に記載の半導体装置において、
    前記第三の領域が、前記第一および第二の領域よりも熱伝導率の小さい材料により構成された半導体装置。
  7. 請求項1に記載の半導体装置において、
    前記第一の領域が第一の放熱板からなり、
    前記第二の領域が第二の放熱板からなり、
    前記第三の領域が、第一の放熱板と第二の放熱板とを接続するジョイントを備える半導体装置。
  8. 請求項7に記載の半導体装置において、
    前記第三の領域において、前記ヒートシンクに開口部が設けられた半導体装置。
  9. 請求項7または8に記載の半導体装置において、
    前記ジョイントが、前記第一の放熱板および第二の放熱板よりも熱伝導率の小さい材料により構成された半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044507A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 放熱器
JP2016181546A (ja) * 2015-03-23 2016-10-13 日本電気株式会社 冷却構造及び装置
JP2020009989A (ja) * 2018-07-12 2020-01-16 株式会社ジェイテクト 半導体装置
US11538728B2 (en) 2017-12-20 2022-12-27 Mitsubishi Electric Corporation Semiconductor package comprising a heat dissipation structure and an outer peripheral frame used as a resin flow barrier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142647A (ja) * 1993-11-15 1995-06-02 Nec Corp 半導体装置
JPH11318695A (ja) * 1998-05-15 1999-11-24 Toshiba Home Techno Corp 家庭用加熱機器
JP2001291811A (ja) * 2000-04-11 2001-10-19 Nec Corp 電子回路基板の冷却装置
JP2002110869A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
JP2005328015A (ja) * 2004-04-14 2005-11-24 Denso Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142647A (ja) * 1993-11-15 1995-06-02 Nec Corp 半導体装置
JPH11318695A (ja) * 1998-05-15 1999-11-24 Toshiba Home Techno Corp 家庭用加熱機器
JP2001291811A (ja) * 2000-04-11 2001-10-19 Nec Corp 電子回路基板の冷却装置
JP2002110869A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
JP2005328015A (ja) * 2004-04-14 2005-11-24 Denso Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044507A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 放熱器
JP2016181546A (ja) * 2015-03-23 2016-10-13 日本電気株式会社 冷却構造及び装置
US11538728B2 (en) 2017-12-20 2022-12-27 Mitsubishi Electric Corporation Semiconductor package comprising a heat dissipation structure and an outer peripheral frame used as a resin flow barrier
JP2020009989A (ja) * 2018-07-12 2020-01-16 株式会社ジェイテクト 半導体装置

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