JP2003209217A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003209217A JP2003209217A JP2002005447A JP2002005447A JP2003209217A JP 2003209217 A JP2003209217 A JP 2003209217A JP 2002005447 A JP2002005447 A JP 2002005447A JP 2002005447 A JP2002005447 A JP 2002005447A JP 2003209217 A JP2003209217 A JP 2003209217A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit element
- die pad
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、半導体集積回路素子
の発熱による他の半導体集積回路素子への影響を適切に
回避できる半導体装置を得る。 【解決手段】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第1の半導体集積回路素子の取付領域と第2の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部4を設けるとともに、前記板状
基材に第1の半導体集積回路素子の取付領域と第2の半
導体集積回路素子の取付領域との連結を保つ連結部5,
6を一体に設けた。
に取り付ける半導体装置において、半導体集積回路素子
の発熱による他の半導体集積回路素子への影響を適切に
回避できる半導体装置を得る。 【解決手段】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第1の半導体集積回路素子の取付領域と第2の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部4を設けるとともに、前記板状
基材に第1の半導体集積回路素子の取付領域と第2の半
導体集積回路素子の取付領域との連結を保つ連結部5,
6を一体に設けた。
Description
【0001】
【発明の属する技術分野】この発明は、ICパッケージ
等からなる半導体装置、特に、System_in_P
ackage(以下、SiPという)技術に使用される
ダイパッドを用いた半導体装置に関するものである。
等からなる半導体装置、特に、System_in_P
ackage(以下、SiPという)技術に使用される
ダイパッドを用いた半導体装置に関するものである。
【0002】
【従来の技術】近年、IC(Integrated_C
ircuits)を搭載した製品の小型化に伴い、製品
内部のプリント基板も小さくなってきている。プリント
基板上のプリント配線を少なくするため、複数のICを
1つのパッケージに収めるSiPが使用されている。
ircuits)を搭載した製品の小型化に伴い、製品
内部のプリント基板も小さくなってきている。プリント
基板上のプリント配線を少なくするため、複数のICを
1つのパッケージに収めるSiPが使用されている。
【0003】このような従来技術を図5および図6につ
いて説明する。図5は、従来のSiPに使用されるダイ
パッドを示している。IC(1):8およびIC
(2):9(図6参照)を取り付けるための板状基材を
構成するダイパッド1は、1枚の板で構成されている。
図6に示すように、このダイパッド1の板面上にIC
(1):8およびIC(2):9が搭載される。
いて説明する。図5は、従来のSiPに使用されるダイ
パッドを示している。IC(1):8およびIC
(2):9(図6参照)を取り付けるための板状基材を
構成するダイパッド1は、1枚の板で構成されている。
図6に示すように、このダイパッド1の板面上にIC
(1):8およびIC(2):9が搭載される。
【0004】
【発明が解決しようとする課題】IC(1):8,IC
(2):9が搭載された図6に示すSiPにおいて、I
C(1):8が動作時、熱を発するICとする。その熱
は、ダイパッド1を伝わりIC(2):9へ伝わる。I
C(2):9がこの熱の影響により誤動作する可能性が
ある。
(2):9が搭載された図6に示すSiPにおいて、I
C(1):8が動作時、熱を発するICとする。その熱
は、ダイパッド1を伝わりIC(2):9へ伝わる。I
C(2):9がこの熱の影響により誤動作する可能性が
ある。
【0005】この発明は、複数の半導体集積回路素子を
共通の板状基材に取り付ける半導体装置において、半導
体集積回路素子の発熱による他の半導体集積回路素子へ
の影響を適切に回避できる半導体装置を得ようとするも
のである。
共通の板状基材に取り付ける半導体装置において、半導
体集積回路素子の発熱による他の半導体集積回路素子へ
の影響を適切に回避できる半導体装置を得ようとするも
のである。
【0006】
【課題を解決するための手段】第1の発明に係る半導体
装置では、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、前記板状基材におけ
る第1の半導体集積回路素子の取付領域と第2の半導体
集積回路素子の取付領域との間に両者を分離するように
延在するスリット部を設けるとともに、前記板状基材に
第1の半導体集積回路素子の取付領域と第2の半導体集
積回路素子の取付領域との連結を保つ連結部を一体に設
けたものである。
装置では、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、前記板状基材におけ
る第1の半導体集積回路素子の取付領域と第2の半導体
集積回路素子の取付領域との間に両者を分離するように
延在するスリット部を設けるとともに、前記板状基材に
第1の半導体集積回路素子の取付領域と第2の半導体集
積回路素子の取付領域との連結を保つ連結部を一体に設
けたものである。
【0007】第2の発明に係る半導体装置では、第1の
発明において、前記板状基材における第1の半導体集積
回路素子の取付領域と第2の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたものである。
発明において、前記板状基材における第1の半導体集積
回路素子の取付領域と第2の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたものである。
【0008】第3の発明に係る半導体装置では、第1ま
たは第2の発明において、前記板状基材における第1の
半導体集積回路素子の取付領域と第2の半導体集積回路
素子の取付領域との間に延在するスリット部の両端に前
記スリット部の延在方向と直角方向に延長する延長スリ
ット部を設けたものである。
たは第2の発明において、前記板状基材における第1の
半導体集積回路素子の取付領域と第2の半導体集積回路
素子の取付領域との間に延在するスリット部の両端に前
記スリット部の延在方向と直角方向に延長する延長スリ
ット部を設けたものである。
【0009】
【発明の実施の形態】実施の形態1.この発明による実
施の形態1を図1および図2について説明する。図1は
実施の形態1における集積回路素子取付前の構成を示す
平面図である。図2は実施の形態1における集積回路素
子取付後の構成を示す平面図である。
施の形態1を図1および図2について説明する。図1は
実施の形態1における集積回路素子取付前の構成を示す
平面図である。図2は実施の形態1における集積回路素
子取付後の構成を示す平面図である。
【0010】図において、1は取付基材を構成するダイ
パッド、2はダイパッド1における第1の半導体集積回
路素子IC(1)の取付領域、3はダイパッド1におけ
る第2の半導体集積回路素子IC(2)の取付領域、4
は第1の半導体集積回路素子IC(1)の取付領域2と
第2の半導体集積回路素子IC(2)の取付領域3とを
分離するようにダイパッド1に設けられたスリット部、
5,6はスリット4の両端にダイパッド1の構成部分と
して一体に設けられ第1の半導体集積回路素子IC
(1)の取付領域2と第2の半導体集積回路素子IC
(2)の取付領域3とを互いに連結する連結部、7は回
路接続用リード、8は第1の半導体集積回路素子IC
(1)、9は第2の半導体集積回路素子IC(2)であ
る。
パッド、2はダイパッド1における第1の半導体集積回
路素子IC(1)の取付領域、3はダイパッド1におけ
る第2の半導体集積回路素子IC(2)の取付領域、4
は第1の半導体集積回路素子IC(1)の取付領域2と
第2の半導体集積回路素子IC(2)の取付領域3とを
分離するようにダイパッド1に設けられたスリット部、
5,6はスリット4の両端にダイパッド1の構成部分と
して一体に設けられ第1の半導体集積回路素子IC
(1)の取付領域2と第2の半導体集積回路素子IC
(2)の取付領域3とを互いに連結する連結部、7は回
路接続用リード、8は第1の半導体集積回路素子IC
(1)、9は第2の半導体集積回路素子IC(2)であ
る。
【0011】図1は、IC(1):8とIC(2):9
が搭載されるダイパッド1にスリット4を入れ、ダイパ
ッド1の図示上下両側辺近傍に連結部5,6をダイパッ
ド1の構成部分として一体に設け、ダイパッド1が図示
上下部分で機構的に繋がっている状態にしたものであ
る。これにより、IC(1):8とIC(2):9は熱
的に分離され、IC(1):8から発する熱はIC
(2):9に伝わりにくくなる。そして、ダイパッド1
は機構的には分離されていないので、ダイパッド1に搭
載されたIC(1):8およびIC(2):9のパッケ
ージ作業や搬送作業は比較的容易に行うことができ、作
業の容易性を確保することができる。
が搭載されるダイパッド1にスリット4を入れ、ダイパ
ッド1の図示上下両側辺近傍に連結部5,6をダイパッ
ド1の構成部分として一体に設け、ダイパッド1が図示
上下部分で機構的に繋がっている状態にしたものであ
る。これにより、IC(1):8とIC(2):9は熱
的に分離され、IC(1):8から発する熱はIC
(2):9に伝わりにくくなる。そして、ダイパッド1
は機構的には分離されていないので、ダイパッド1に搭
載されたIC(1):8およびIC(2):9のパッケ
ージ作業や搬送作業は比較的容易に行うことができ、作
業の容易性を確保することができる。
【0012】図2は、ダイパッド1にIC(1):8お
よびIC(2):9を搭載し、それらのパッドと回路接
続用リード7とをワイヤボンディングした状態を示した
ものである。
よびIC(2):9を搭載し、それらのパッドと回路接
続用リード7とをワイヤボンディングした状態を示した
ものである。
【0013】この発明による実施の形態1によれば、I
C(1):8およびIC(2):9からなる複数の半導
体集積回路素子をダイパッド1からなる共通の板状基材
に取り付ける半導体装置において、前記ダイパッド1か
らなる板状基材における第1の半導体集積回路素子の取
付領域2と第2の半導体集積回路素子の取付領域3との
間に両者を分離するように延在するスリット部4を設け
るとともに、前記板状基材における第1の半導体集積回
路素子の取付領域と第2の半導体集積回路素子の取付領
域との間に延在するスリット部4の両端に前記第1の半
導体集積回路素子の取付領域2と第2の半導体集積回路
素子の取付領域3との連結を保つ連結部を前記ダイパッ
ド1からなる取付基材の構成部分としてダイパッド1か
らなる取付基材と一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、ダイパッド1からなる板状基材を一体に保ち作業
の容易性を確保したまま、半導体集積回路素子の発熱に
よる他の半導体集積回路素子への影響を適切に回避でき
る半導体装置を得ることができる。
C(1):8およびIC(2):9からなる複数の半導
体集積回路素子をダイパッド1からなる共通の板状基材
に取り付ける半導体装置において、前記ダイパッド1か
らなる板状基材における第1の半導体集積回路素子の取
付領域2と第2の半導体集積回路素子の取付領域3との
間に両者を分離するように延在するスリット部4を設け
るとともに、前記板状基材における第1の半導体集積回
路素子の取付領域と第2の半導体集積回路素子の取付領
域との間に延在するスリット部4の両端に前記第1の半
導体集積回路素子の取付領域2と第2の半導体集積回路
素子の取付領域3との連結を保つ連結部を前記ダイパッ
ド1からなる取付基材の構成部分としてダイパッド1か
らなる取付基材と一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、ダイパッド1からなる板状基材を一体に保ち作業
の容易性を確保したまま、半導体集積回路素子の発熱に
よる他の半導体集積回路素子への影響を適切に回避でき
る半導体装置を得ることができる。
【0014】実施の形態2.この発明による実施の形態
2を図3および図4について説明する。図3は実施の形
態2における集積回路素子取付前の構成を示す平面図で
ある。図4は実施の形態1における集積回路素子取付後
の構成を示す平面図である。この実施の形態2におい
て、ここで説明する特有の構成以外の構成については、
先に説明した実施の形態1と同様の構成を有し、同様の
作用を奏するものである。図中、同一符号は同一または
相当部分を示す。
2を図3および図4について説明する。図3は実施の形
態2における集積回路素子取付前の構成を示す平面図で
ある。図4は実施の形態1における集積回路素子取付後
の構成を示す平面図である。この実施の形態2におい
て、ここで説明する特有の構成以外の構成については、
先に説明した実施の形態1と同様の構成を有し、同様の
作用を奏するものである。図中、同一符号は同一または
相当部分を示す。
【0015】図において、1は取付基材を構成するダイ
パッド、2はダイパッド1における第1の半導体集積回
路素子IC(1)の取付領域、3はダイパッド1におけ
る第2の半導体集積回路素子IC(2)の取付領域、4
は第1の半導体集積回路素子IC(1)の取付領域2と
第2の半導体集積回路素子IC(2)の取付領域3とを
分離するようにダイパッド1に設けられたスリット部、
5,6はスリット4の両端にダイパッド1の構成部分と
して一体に設けられ第1の半導体集積回路素子IC
(1)の取付領域2と第2の半導体集積回路素子IC
(2)の取付領域3とを互いに連結する連結部、7は回
路接続用リード、8は第1の半導体集積回路素子IC
(1)、9は第2の半導体集積回路素子IC(2)、1
0,11は延長スリット部である。
パッド、2はダイパッド1における第1の半導体集積回
路素子IC(1)の取付領域、3はダイパッド1におけ
る第2の半導体集積回路素子IC(2)の取付領域、4
は第1の半導体集積回路素子IC(1)の取付領域2と
第2の半導体集積回路素子IC(2)の取付領域3とを
分離するようにダイパッド1に設けられたスリット部、
5,6はスリット4の両端にダイパッド1の構成部分と
して一体に設けられ第1の半導体集積回路素子IC
(1)の取付領域2と第2の半導体集積回路素子IC
(2)の取付領域3とを互いに連結する連結部、7は回
路接続用リード、8は第1の半導体集積回路素子IC
(1)、9は第2の半導体集積回路素子IC(2)、1
0,11は延長スリット部である。
【0016】図3は実施の形態2における構成を示すも
ので、スリット部4の延在方向と直角方向に延びる延長
スリット部10,11を設けたものである。延長スリッ
ト部10,11は、スリット部4とともに、IC
(2):9をスリットにより三方から囲む形で形成さ
れ、IC(2):9はIC(1):8からの熱的分離を
より一層確実なものとすることができる。図4はダイパ
ッド1にIC(1):8とIC(2):9を搭載した状
態を示すものである。
ので、スリット部4の延在方向と直角方向に延びる延長
スリット部10,11を設けたものである。延長スリッ
ト部10,11は、スリット部4とともに、IC
(2):9をスリットにより三方から囲む形で形成さ
れ、IC(2):9はIC(1):8からの熱的分離を
より一層確実なものとすることができる。図4はダイパ
ッド1にIC(1):8とIC(2):9を搭載した状
態を示すものである。
【0017】図3のような形状をしたダイパッド1を用
いることにより、IC(1):8が搭載されるダイパッ
ド1の面積が増え、IC(1):9が発する熱の放熱性
が向上する。また、ダイパッド1上でIC(1):8と
IC(2):9はスリット部4および延長スリット部1
0,11によって熱的に分離されているため、IC
(2):9へ熱は伝わりにくい。
いることにより、IC(1):8が搭載されるダイパッ
ド1の面積が増え、IC(1):9が発する熱の放熱性
が向上する。また、ダイパッド1上でIC(1):8と
IC(2):9はスリット部4および延長スリット部1
0,11によって熱的に分離されているため、IC
(2):9へ熱は伝わりにくい。
【0018】この発明による実施の形態2によれば、実
施の形態1における構成において、前記ダイパッド1か
らなる板状基材におけるIC(1):8からなる第1の
半導体集積回路素子の取付領域2とIC(2):9から
なる第2の半導体集積回路素子の取付領域3との間に延
在するスリット部4の両端に前記スリット部4の延在方
向と直角方向に延長する延長スリット部10,11を設
けたので、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、ダイパッド1からな
る板状基材を一体に保ち作業の容易性を確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響をより適切に回避できる半導体装置を得るこ
とができる。
施の形態1における構成において、前記ダイパッド1か
らなる板状基材におけるIC(1):8からなる第1の
半導体集積回路素子の取付領域2とIC(2):9から
なる第2の半導体集積回路素子の取付領域3との間に延
在するスリット部4の両端に前記スリット部4の延在方
向と直角方向に延長する延長スリット部10,11を設
けたので、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、ダイパッド1からな
る板状基材を一体に保ち作業の容易性を確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響をより適切に回避できる半導体装置を得るこ
とができる。
【0019】この発明による実施の形態によれば、ダイ
パッド上でICが分離されているため、ICが発する熱
がダイパッドを通して他のICに伝わることがなく、伝
達された熱によるICの誤動作は無くなる。また、熱を
発するICが搭載されるダイパッドの面積を大きくする
ことにより、放熱性が向上する。
パッド上でICが分離されているため、ICが発する熱
がダイパッドを通して他のICに伝わることがなく、伝
達された熱によるICの誤動作は無くなる。また、熱を
発するICが搭載されるダイパッドの面積を大きくする
ことにより、放熱性が向上する。
【0020】
【発明の効果】第1の発明によれば、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、前記板状基材における第1の半導体集積回路素子
の取付領域と第2の半導体集積回路素子の取付領域との
間に両者を分離するように延在するスリット部を設ける
とともに、前記板状基材に第1の半導体集積回路素子の
取付領域と第2の半導体集積回路素子の取付領域との連
結を保つ連結部を一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、板状基材を一体に保ち作業の容易性を確保したま
ま、半導体集積回路素子の発熱による他の半導体集積回
路素子への影響を適切に回避できる半導体装置を得るこ
とができる。
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、前記板状基材における第1の半導体集積回路素子
の取付領域と第2の半導体集積回路素子の取付領域との
間に両者を分離するように延在するスリット部を設ける
とともに、前記板状基材に第1の半導体集積回路素子の
取付領域と第2の半導体集積回路素子の取付領域との連
結を保つ連結部を一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、板状基材を一体に保ち作業の容易性を確保したま
ま、半導体集積回路素子の発熱による他の半導体集積回
路素子への影響を適切に回避できる半導体装置を得るこ
とができる。
【0021】第2の発明によれば、第1の発明におい
て、前記板状基材における第1の半導体集積回路素子の
取付領域と第2の半導体集積回路素子の取付領域との間
に延在するスリット部の両端に前記連結部を一体に設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材をより確実な
状態で一体に保ち作業の容易性を的確に確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響を適切に回避できる半導体装置を得ることが
できる。
て、前記板状基材における第1の半導体集積回路素子の
取付領域と第2の半導体集積回路素子の取付領域との間
に延在するスリット部の両端に前記連結部を一体に設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材をより確実な
状態で一体に保ち作業の容易性を的確に確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響を適切に回避できる半導体装置を得ることが
できる。
【0022】第3の発明によれば、第1または第2の発
明において、前記板状基材における第1の半導体集積回
路素子の取付領域と第2の半導体集積回路素子の取付領
域との間に延在するスリット部の両端に前記スリット部
の延在方向と直角方向に延長する延長スリット部を設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材を一体に保ち
作業の容易性を確保したまま、半導体集積回路素子の発
熱による他の半導体集積回路素子への影響をより適切に
回避できる半導体装置を得ることができる。
明において、前記板状基材における第1の半導体集積回
路素子の取付領域と第2の半導体集積回路素子の取付領
域との間に延在するスリット部の両端に前記スリット部
の延在方向と直角方向に延長する延長スリット部を設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材を一体に保ち
作業の容易性を確保したまま、半導体集積回路素子の発
熱による他の半導体集積回路素子への影響をより適切に
回避できる半導体装置を得ることができる。
【図1】 この発明による実施の形態1における集積回
路素子取付前の構成を示す平面図である。
路素子取付前の構成を示す平面図である。
【図2】 この発明による実施の形態1における集積回
路素子取付後の構成を示す平面図である。
路素子取付後の構成を示す平面図である。
【図3】 この発明による実施の形態2における集積回
路素子取付前の構成を示す平面図である。
路素子取付前の構成を示す平面図である。
【図4】 この発明による実施の形態2における集積回
路素子取付後の構成を示す平面図である。
路素子取付後の構成を示す平面図である。
【図5】 従来技術における集積回路素子取付前の構成
を示す平面図である。
を示す平面図である。
【図6】 従来技術における集積回路素子取付後の構成
を示す平面図である。
を示す平面図である。
1 取付基材を構成するダイパッド、2 IC(1)の
取付領域、3 IC(2)の取付領域、4 スリット
部、5,6 連結部、7 回路接続用リード、8第1の
半導体集積回路素子IC(1)、9 第2の半導体集積
回路素子IC(2)、10,11 延長スリット部。
取付領域、3 IC(2)の取付領域、4 スリット
部、5,6 連結部、7 回路接続用リード、8第1の
半導体集積回路素子IC(1)、9 第2の半導体集積
回路素子IC(2)、10,11 延長スリット部。
Claims (3)
- 【請求項1】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第1の半導体集積回路素子の取付領域と第2の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部を設けるとともに、前記板状基
材に第1の半導体集積回路素子の取付領域と第2の半導
体集積回路素子の取付領域との連結を保つ連結部を一体
に設けたことを特徴とする半導体装置。 - 【請求項2】 前記板状基材における第1の半導体集積
回路素子の取付領域と第2の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたことを特徴とする請求項1に記載の半導体
装置。 - 【請求項3】 前記板状基材における第1の半導体集積
回路素子の取付領域と第2の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記スリット
部の延在方向と直角方向に延長する延長スリット部を設
けたことを特徴とする請求項1または請求項2に記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002005447A JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002005447A JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003209217A true JP2003209217A (ja) | 2003-07-25 |
Family
ID=27644488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002005447A Pending JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003209217A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005353741A (ja) * | 2004-06-09 | 2005-12-22 | Denso Corp | 電子装置 |
DE102004025773A1 (de) * | 2004-05-26 | 2006-01-05 | Siemens Ag | Elektronisches Bauelement |
DE102006060429A1 (de) * | 2006-12-20 | 2008-06-26 | Epcos Ag | Elektrisches Bauelement |
JP2009260367A (ja) * | 2009-06-29 | 2009-11-05 | Renesas Technology Corp | 半導体装置 |
JP2011023593A (ja) * | 2009-07-16 | 2011-02-03 | Denso Corp | 電子制御装置 |
US7923827B2 (en) | 2005-07-28 | 2011-04-12 | Infineon Technologies Ag | Semiconductor module for a switched-mode power supply and method for its assembly |
JP2012178607A (ja) * | 2012-05-18 | 2012-09-13 | Lapis Semiconductor Co Ltd | リードフレーム |
-
2002
- 2002-01-15 JP JP2002005447A patent/JP2003209217A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004025773A1 (de) * | 2004-05-26 | 2006-01-05 | Siemens Ag | Elektronisches Bauelement |
DE102004025773B4 (de) * | 2004-05-26 | 2008-08-21 | Siemens Ag | Elektronisches Bauelement mit thermisch voneinander isolierten Bereichen |
JP2005353741A (ja) * | 2004-06-09 | 2005-12-22 | Denso Corp | 電子装置 |
JP4534613B2 (ja) * | 2004-06-09 | 2010-09-01 | 株式会社デンソー | 電子装置 |
US7923827B2 (en) | 2005-07-28 | 2011-04-12 | Infineon Technologies Ag | Semiconductor module for a switched-mode power supply and method for its assembly |
DE102006060429A1 (de) * | 2006-12-20 | 2008-06-26 | Epcos Ag | Elektrisches Bauelement |
DE102006060429B4 (de) * | 2006-12-20 | 2013-08-22 | Epcos Ag | Elektrisches Bauelement mit Leadframe-Strukturen |
JP2009260367A (ja) * | 2009-06-29 | 2009-11-05 | Renesas Technology Corp | 半導体装置 |
JP2011023593A (ja) * | 2009-07-16 | 2011-02-03 | Denso Corp | 電子制御装置 |
US8355254B2 (en) | 2009-07-16 | 2013-01-15 | Denso Corporation | Electronic control unit |
JP2012178607A (ja) * | 2012-05-18 | 2012-09-13 | Lapis Semiconductor Co Ltd | リードフレーム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006261519A (ja) | 半導体装置及びその製造方法 | |
KR102071078B1 (ko) | 멀티 칩 패키지 | |
JP2003209217A (ja) | 半導体装置 | |
JP2007095860A (ja) | 半導体装置 | |
JP2008085002A (ja) | 半導体装置およびその製造方法 | |
JP3922809B2 (ja) | 半導体装置 | |
JP2007281201A (ja) | 半導体装置 | |
JPH0927575A (ja) | 半導体装置 | |
US20070290303A1 (en) | Dual leadframe semiconductor device package | |
JP2007184424A (ja) | 半導体装置 | |
JP3378174B2 (ja) | 高発熱素子の放熱構造 | |
JP2007036035A (ja) | 半導体装置 | |
JP2002057238A (ja) | 集積回路パッケージ | |
JPS6063952A (ja) | レジン封止半導体装置の実装方法 | |
KR970001891B1 (ko) | 반도체장치와 반도체장치의 제조방법 | |
JP2001094228A (ja) | 半導体装置の実装構造 | |
JP2004047715A (ja) | 半導体接続中継部材及び半導体装置 | |
JPH07235633A (ja) | マルチチップモジュール | |
JPH10321670A (ja) | 半導体装置 | |
JP2007201251A (ja) | 半導体パッケージ及び半導体パッケージの製造方法 | |
JPH0878616A (ja) | マルチチップ・モジュール | |
JP2004228162A (ja) | 電子制御装置 | |
JP2968704B2 (ja) | 半導体装置 | |
JP2004247669A (ja) | 半導体装置の実装構造 | |
JP3714808B2 (ja) | 半導体装置 |