JP2007164787A - メモリシステム - Google Patents
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Abstract
【解決手段】メモリシステムは、第1と第2主メモリ、及び、前記第1と第2主メモリそれぞれに接続され、少なくとも1つの点対点接続を有する第1と第2補助メモリを有する。メモリモジュールは、少なくとも2つの第1と第2主メモリ及び第1と第2補助メモリを含む。コネクタまたは半田付けのような第1接続素子はメモリモジュールをマザーボードに接続する。コネクタまたは半田付けのような第2接続素子は、少なくとも1つの他の第1と第2主メモリ及び第1と第2補助メモリをマザーボードに接続する。第1メモリモジュール上の少なくとも1つのメモリが少なくとも1つの他のメモリに接続される。メモリシステムは、また点対2点接続により主メモリに接続されるメモリ制御部を含む。
【選択図】 図2A
Description
114、112 メモリモジュール
116、122 主メモリ
118、124 補助メモリ
120 メモリ制御部
124 補助メモリ
RD1、RD2 読み出しデータ信号
RP1、RP2 受信ポート
TP 伝送ポート
WR/CA 命令/アドレス
Claims (37)
- 第1及び第2主メモリと、前記第1及び第2主メモリのそれぞれに接続され、少なくとも1つの点対点接続を含む第1及び第2補助メモリとを有するメモリシステムであって、
少なくとも2つの、前記第1及び第2主メモリと前記第1及び第2補助メモリを含む少なくとも1つのメモリモジュールと、
前記メモリモジュールをマザーボードに接続する第1接続素子と、
少なくとも1つの他の、前記第1及び第2主メモリと前記第1及び第2補助メモリを前記マザーボードに接続し、前記第1メモリモジュール上の少なくとも1つのメモリを前記少なくとも1つの他のメモリに接続する第2接続素子と、
を具備することを特徴とするメモリシステム。 - 前記第1接続素子は、
前記メモリモジュールを前記マザーボードに接続するコネクタであることを特徴とする請求項1記載のメモリシステム。 - 前記第2接続素子は、
前記少なくとも1つの他の前記第1及び第2主メモリと前記第1及び第2補助メモリを前記マザーボードに接続する半田付けを具備することを特徴とする請求項1記載のメモリシステム。 - 前記第1主メモリと前記第2主メモリは、前記第1メモリモジュールに取り付けられていることを特徴とする請求項1記載のメモリシステム。
- 前記第1主メモリと前記第1補助メモリは、前記第1メモリモジュールに取り付けられていることを特徴とする請求項1記載のメモリシステム。
- 前記第1主メモリと前記第2主メモリは、前記マザーボードに半田付けされることを特徴とする請求項1記載のメモリシステム。
- 前記第1主メモリと前記第1補助メモリは、前記マザーボードに半田付けされることを特徴とする請求項1記載のメモリシステム。
- 少なくとも2つの他の前記第1と第2主メモリ及び第1と第2補助メモリが取り付けられた第1メモリモジュールをさらに具備すること特徴とする請求項1記載のメモリシステム。
- 前記第2接続素子は、前記第2メモリモジュールを前記マザーボードに接続するコネクタであることを特徴とする請求項8記載のメモリシステム。
- 前記第1と第2メモリモジュールを接続するフレキシブルな伝導性素子をさらに具備することを特徴とする請求項8記載のメモリシステム。
- 前記フレキシブルな伝導性素子は、命令/アドレス(CA)信号を伝送することを特徴とする請求項10記載のメモリシステム。
- 前記フレキシブルな伝導性素子は、データ信号を伝送することを特徴とする請求項10記載のメモリシステム。
- 前記フレキシブルな伝導性素子は、命令/アドレス(CA)信号とデータ信号を伝送することを特徴とする請求項10記載のメモリシステム。
- 前記第1主メモリと前記第2主メモリは、前記第1メモリモジュールに取り付けられていることを特徴とする請求項8記載のメモリシステム。
- 前記第1主メモリと前記第1補助メモリは、前記第1メモリモジュールに取り付けられていることを特徴とする請求項8記載のメモリシステム。
- 前記第1補助メモリと前記第2補助メモリは、前記第2メモリモジュールに取り付けられていることを特徴とする請求項8記載のメモリシステム。
- 前記第2主メモリと前記第2補助メモリは、前記第2メモリモジュールに取り付けられていることを特徴とする請求項8記載のメモリシステム。
- 少なくとも1つの前記第1と第2主メモリに接続された制御部をさらに具備することを特徴とする請求項1記載のメモリシステム。
- 前記制御部は、
前記少なくとも1つの主メモリに点対点接続を介して接続されることを特徴とする請求項18記載のメモリシステム。 - 前記制御部は、
前記第1と第2主メモリに点対2点接続を介して接続されることを特徴とする請求項18記載のメモリシステム。 - 前記制御部は、
前記2つの主メモリに命令/アドレス(CA)信号を伝送することを特徴とする請求項18記載のメモリシステム。 - 前記第2補助メモリ中の1つにアクセスする間に、前記主メモリは前記制御部からアクセスされる前記第2補助メモリ中の1つへの命令/アドレス信号をリピートすることを特徴とする請求項21記載のメモリシステム。
- アクセスされるデータの半分は、前記主メモリ及び補助メモリの1つによって前記制御部に伝送され、前記アクセスされるデータの残り半分は、前記第1主メモリ及び補助メモリの他の1つによって前記制御部に伝送されることを特徴とする請求項18記載のメモリシステム。
- アクセスされるデータの半分は、前記補助メモリの1つによって前記制御部に伝送され、前記アクセスされるデータの残り半分は、前記補助メモリの他の1つによって前記制御部に伝送されることを特徴とする請求項18記載のメモリシステム。
- 第1及び第2主メモリと、
前記第1及び第2主メモリに信号を伝送し、前記第1及び第2主メモリに伝送される前記信号は点対2点接続により伝送される制御部と、
を具備することを特徴とするメモリシステム。 - 前記信号は、命令/アドレス(CA)信号であることを特徴とする請求項25記載のメモリシステム。
- 前記メモリシステムは、
前記第1及び第2主メモリそれぞれに接続される第1及び第2補助メモリをさらに具備することを特徴とする請求項26記載のメモリシステム。 - 前記主メモリ及び補助メモリ間の接続は、少なくとも1つの点対点接続を具備することを特徴とする請求項27記載のメモリシステム。
- 前記メモリシステムは、
少なくとも2つの前記第1と第2主メモリ及び第1と第2補助メモリを具備する第1メモリモジュールと、
少なくとも他の2つの前記第1と第2主メモリ及び第1と第2補助メモリを具備する第2メモリモジュールと、
をさらに具備することを特徴とする請求項27記載のメモリシステム。 - 前記メモリシステムは、
前記第1と第2メモリモジュールを接続するフレキシブルな伝導性素子をさらに具備することを特徴とする請求項29記載のメモリシステム。 - 前記フレキシブルな伝導性素子は、命令/アドレス(CA)信号を伝送することを特徴とする請求項30記載のメモリシステム。
- 前記フレキシブルな伝導性素子は、
データ信号を伝送することを特徴とする請求項30記載のメモリシステム。 - 前記フレキシブルな伝導性素子は、命令/アドレス(CA)信号とデータ信号を伝送することを特徴とする請求項30記載のメモリシステム。
- 前記制御部は、
命令/アドレス(CA)信号を前記2つの主メモリに伝送することを特徴とする請求項27記載のメモリシステム。 - 前記補助メモリの1つにアクセスする間に、前記主メモリの1つは前記制御部からアクセスされる前記補助メモリ中の1つへの命令/アドレス(CA)信号をリピートすることを特徴とする請求項34記載のメモリシステム。
- アクセスされるデータの半分は前記主メモリと補助メモリの1つによって前記制御部に伝送され、前記アクセスされるデータの残り半分は前記主メモリと補助メモリの他の1つによって前記制御部に伝送されることを特徴とする請求項27記載のメモリシステム。
- アクセスされるデータの半分は前記補助メモリの1つによって前記制御部に伝送され、前記アクセスされるデータの残り半分は前記補助メモリの他の1つによって前記制御部に伝送されることを特徴とする請求項27記載のメモリシステム。
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