DE102006059396A1

DE102006059396A1 - Speichersystem

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Publication number: DE102006059396A1
Application number: DE102006059396A
Authority: DE
Inventors: Jae-jun Seongnam Lee; Joo-Sun Yongin Choi; Kyu-hyoun Suwon Kim; Kwang-Soo Suwon Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-12-09
Filing date: 2006-12-08
Publication date: 2007-06-28
Also published as: JP2007164787A; JP5165233B2

Abstract

Das Speichersystem umfasst einen ersten und einen zweiten primären Speicher, einen ersten und einen zweiten sekundären Speicher, wobei der erste primäre Speicher mit dem ersten sekundären Speicher gekoppelt ist und der zweite primäre Speicher mit dem zweiten sekundären Speicher gekoppelt ist, wobei die Kopplung wenigstens eine Punkt-zu-Punkt-Verbindung aufweist, wenigstens ein erstes Speichermodul, das wenigstens zwei Speicher aus der Menge, umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher, aufweist, ein erstes Verbindungselement zum Verbinden des ersten Speichermoduls mit einem Motherboard und ein zweites Verbindungselement zum Verbinden wenigstens eines anderen Speichers aus der Menge, umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher, mit dem Motherboard, wobei wenigstens einer der Speicher des ersten Speichermoduls mit wenigstens einem der anderen Speicher gekoppelt ist.
Verwendung z. B. in der Speichertechnologie.

Description

Speichersystem
Die vorliegende Erfindung bezieht sich auf ein Speichersystem.

1 zeigt ein Blockdiagramm eines herkömmlichen Speichersystems 10, das eine Mehrzahl von Speicherbauelementen M0 bis Mm, z.B. m=7, auf einer Mehrzahl von Speichermodulen MM0 bis MMn, 14, 12 aufweist, die mit einem Steuerschaltkreis 16 verbunden sind. Die Anzahl m von Speicherbauelementen M0 bis Mm auf jedem Speichermodul MM0 bis MMn wird im Hinblick auf die Systembusbreite bestimmt. Wenn die Systembusbreite beispielsweise x64 ist und die Speicherbauelemente einen x8 DQ-Bus aufweisen, weist jedes Speichermodul MM0 bis MMn acht Speicherbauelemente M0 bis M7 auf. Datensignalleitungen DQ0 bis 7, DQ8 bis 15, ..., DQ56 bis 63 weisen Mehrpunktverbindungen (multi-drop Links) auf, so dass die Speicherbauelemente sich die Datensignalleitungen teilen. Die kapazitive Last der Datenleitungen beeinflusst die Betriebsgeschwindigkeit des Speichersystems. Beispielsweise können 8SDRAM-, 4DDR-, 2DDR2- und 2DDR3-Betriebskonfigurationen (DDR: doppelte Datenrate) typischerweise zusammen mit entsprechenden Datensignalleitungen verbunden werden. Wenn die Betriebsgeschwindigkeit von solchen Systemen ansteigt, wird es wichtig, die kapazitive Last der Datensignalleitungen zu re duzieren, um eine Verringerung der Betriebsgeschwindigkeit zu vermeiden, die durch die kapazitive Last hervorgerufen wird.

Die Befehls-/Adressen(C/A)-Signalleitungen C/A0 und C/A1 weisen Mehrpunktverbindungen auf, so dass sich die Speicherbauelemente M0 bis Mm auf dem gleichen Modul MM0 bis MMn die gleiche C/A-Signalleitung teilen. Allgemein teilen sich 8 oder 4 Speicherbauelemente in Abhängigkeit von der Systembusgeschwindigkeit eine einzelne C/A-Leitung. Für höhere Busgeschwindigkeiten teilen sich typischerweise 8 Speicherbauelemente eine gemeinsame C/A-Leitung.

Gegenwärtig ist die Geschwindigkeit auf einer CIA-Leitung aufgrund von Ladungseffekten niedriger als auf einer Datenleitung DQ. Für DDR-Vorgänge wird der C/A-Bus mit einer einzelnen Datenrate (SDR) betrieben, die der halben DQ-Geschwindigkeit entspricht. Für Vorgänge mit höherer Geschwindigkeit ist es ebenfalls wichtig, die kapazitive Last und einen "Stub" der C/A-Leitung zu reduzieren.

Für ein Hochgeschwindigkeitsspeichersystem, d.h. für ein Speichersystem, das mit mehr als 2Gbps arbeitet, wurde eine Punkt-zu-Punkt(PTP)-Verbindung im Vergleich zu einer Mehrpunktverbindung zwischen Speicherbauelementen und zwischen dem Steuerschaltkreis und den Speicherbauelementen untersucht, um eine kapazitive Last und einen Stub einer jeweiligen Signalleitung zu reduzieren, um Hochgeschwindigkeitsbetriebsanforderungen zu erfüllen. Für ein Speichersystem mit einer hohen Dichte, das eine PTP-Verbindung unterstützt, ist eine Mehrzahl von Speichermodulen erforderlich, um die Speicherapplikation, wie die eines Servers oder eines Netzwerks, zu unterstützen, aber jedes Speichermodul, das eine PTP-Verbindung aufweist, sollte einen Eingabe-/Ausgabe(I/O)-Modulanschluss für jede Signalleitung aufweisen. Dies bewirkt eine Zunahme der Anzahl von Anschlüssen, was es schwierig macht, ein geeignetes Speichermodul zu entwerfen und zu produzieren. Ein Ansatz in einem Speichersystem mit hoher Dichte, das PTP-Verbindungen unterstützt ohne die Anzahl von Modulanschlüssen zu erhöhen, besteht darin, gestapelte Speicher auf einem einzelnen Speichermodul zu verwenden.

Wenn gestapelte, auf einem Speichermodul befestigte bzw. angeordnete Speicher angewendet werden, ist mit Problemen zu rechnen. So kann beispielsweise das Temperaturmanagement zwischen einem oberen und einem unteren Speicher ein schwer zu lösendes Problem sein. Zudem kann die Signalführung zwischen einem oberen und einem unteren Speicher sehr komplex und schwierig zu implementieren sein und zu einer Erhöhung der Speicherpaketabmessungen führen. Zudem könnte es schwierig sein, die Dichte des Speichersystems unter Beibehaltung der PTP-Verbindung zu erhöhen.

Der Erfindung liegt das technische Problem zugrunde, ein Speichersystem mit verbessertem Temperaturmanagement und erhöhter Dichte zur Verfügung zu stellen.

Die Erfindung löst dieses Problem durch Bereitstellung eines Speichersystems mit den Merkmalen des Patentanspruchs 1 oder 25.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.

Die vorliegende Erfindung betrifft einen Ansatz zur Bereitstellung eines Speichersystems mit einer Punkt-zu-zwei-Punkt-Verbindung (point-to-twopoint link), die nachfolgend als „1P2P-Verbindung" bezeichnet wird, für zusammengefasste Schreibdaten- und Befehls-/Adressen(WR/CA)-Signalleitungen und einer Punkt-zu-Punkt-Verbindung, die nachfolgend als 1P1P-Verbindung bezeichnet wird, für Lesedaten(DQ)-Signalleitungen.

Die vorliegende Erfindung stellt ein Speicherpaket zur Verfügung, das in der Lage ist, eine PTP-Verbindung ohne eine Erhöhung der Speicherpaketabmessungen zu unterstützen. Zudem stellt die vorliegende Erfindung ein Speichersystem mit einer PTP-Verbindung zwischen den Speicherbauelementen zur Verfügung. Diese Merkmale werden ohne eine Erhöhung der Anzahl von Verbindungsanschlüssen des Speichermoduls zur Verfügung gestellt.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm eines herkömmlichen Speichersystems, das eine Mehrzahl von Speicherbauelementen auf einer Mehrzahl von Speichermodulen aufweist,
2A ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer Ausführungsform der Erfindung,
2B ein schematisches Diagramm der Konfiguration von Verbindungen des Speichersystems von 2A,
3A und 3B Zeitablaufdiagramme eines Zeitablaufs eines Lesevorgangs in Übereinstimmung mit der in 2A dargestellten Ausführungsform der Erfindung,
4A ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform der Erfindung,
4B ein schematisches Diagramm der Konfiguration von Verbindungen des Speichersystems 200 von 4A,
5 ein schematisches Diagramm der physikalischen Konfiguration des Speichersystems von 4A,
6A ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform der Erfindung,
6B ein schematisches Diagramm der Konfiguration von Verbindungen im Speichersystem gemäß 6A,
7 ein schematisches Diagramm der physikalischen Konfiguration des Speichersystems von 6A,
8A ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform der Erfindung,
8B ein schematisches Diagramm der Konfiguration von Verbindungen im Speichersystem gemäß 8A,
9 ein schematisches Diagramm der physikalischen Konfiguration des Speichersystems von 8A,
10A und 10B Zeitablaufdiagramme eines Lesevorgangs für die in 8A und 9 dargestellte Ausführungsform der Erfindung,
11 ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform der Erfindung,
12 ein schematisches Diagramm der physikalischen Konfiguration des Speichersystems von 11,
13A ein schematisches Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform der Erfindung,
13B ein schematisches Diagramm der Konfiguration von Verbindungen im Speichersystem von 13A und
14A und 14B Zeitablaufdiagramme eines Lesevorgangs für die in 13A dargestellte Ausführungsform der Erfindung.
Die Zeichnungen sind nicht notwendigerweise maßstäblich. Zur Verdeutlichung ist die Dicke von Schichten bzw. Bereichen in den Zeichnungen hervorgehoben.
2A zeigt ein schematisches Blockdiagramm eines Speichersystems 100 in Übereinstimmung mit einer Ausführungsform der Erfindung. Das Speichersystem 100 gemäß 2A umfasst einen Speichersteuerschaltkreis oder Controller 120 und zwei Speichermodule 114 (MM0) und 112 (MM1). Anders als bei einem einzigen Speichermodul ist hier die Speicherverbindung zum Steuerschaltkreis zwischen den zwei getrennten Speichermodulen MM0, MM1 aufgeteilt. Jedes der Speichermodule MM0, MM1 umfasst eine Gruppe von primären (P) Speichern 116, 122, die mit einer entsprechenden Gruppe von sekundären (S) Speichern 118, 124 in der gleichen Planaren Struktur verbunden sind. WR/CA-Signalleitungen verbinden einen Übertragungsport TP des Steuerschaltkreises 120 mit den primären Speichern 116, 122. Bei dieser Ausführungsform sind die WR/CA-Signale zusammengefasste Schreibdatensignale und Befehls-/Adressensignale. Das bedeutet, dass sich die Befehls-/Adressensignale und die Schreibdatensignale die WR/CA-Signalleitungen teilen. Lesedatensignale RD1, RD2 werden von den sekundären Speichern 118, 124 über Empfangsports RP1, RP2 des Steuerschaltkreises 120 übertragen.
Jeder der primären (P) und sekundären (S) Speichern umfasst eine Mehrzahl von Ports. Bei der dargestellten Ausführungsform umfasst jeder der primären (P) Speicher einen Empfang-vom-Steuerschaltkreis(RFC)-Port, einen Übertragung-zum-Speicher(TTD)-Port und einen Übertragung-zum-Steuerschaltkreis(TTC)-Port. Jeder der sekundären (S) Speicher umfasst einen RFC-Port, einen Empfang-vom-Speicher(RFD)-Port und einen TTC-Port. Im primären (P) Speicher empfängt der RFC-Port WR/CA-Signale vom Steuerschaltkreis 120, der TTD-Port überträgt WR/CA-Signale an den angeschlossenen sekundären (S) Speicher und der TTC-Port überträgt primäre Speicherlesedaten an den sekundären (S) Speicher. Im sekundären (S) Speicher empfängt der RFC-Port WR/CA-Signale vom angeschlossenen primären (P) Speicher, der RFD-Port empfängt primäre Speicherlesedaten vom angeschlossenen primären Speicher und der TTC-Port überträgt sekundäre Speicherlesedaten oder primäre Speicherlesedaten vom angeschlossenen primären Speicher an den Steuerschaltkreis 120.
Bei dieser Ausführungsform überträgt die Verbindung vom Übertragungsport TP des Steuerschaltkreises 120 über eine Punkt-zu-zwei-Punkt(PTTP bzw. 1P2P)-Verbindung WR/CA-Signale an die primären Speicher 116, 122, was bedeutet, dass die WR/CA-Signalleitungen gleichzeitig beginnend am TP-Port des Steuerschaltkreises 120 mit den beiden RFC-Ports der primären Speicher 116, 122 verbunden sind. Bei dieser Ausführungsform sind die Verbindungen von den sekundären Speichern 118, 124 Punkt-zu-Punkt(PTP bzw. 1P1P)-Verbindungen.
WR/CA-Signale für einen Zugriff auf einen primären Speicher werden über die PTTP- oder 1P2P-Verbindung der Erfindung an die primären Speicher 116, 122 übertragen. Für den Fall eines primären Lesevorgangs werden Lesedaten durch die primären Speicher 116, 122 aus dem TTC-Port an die angeschlossenen sekundären Speicher 118, 124 übertragen. Die sekundären Speicher 118, 124 übertragen oder wiederholen dann die primären Lesedaten aus ihrem TTC-Port über die PTP-Verbindung an den Steuerschaltkreis 120. Für den Fall eines Zugriffs auf einen sekundären Speicher werden WR/CA-Signale über die PTTP- oder 1P2P-Verbindung der Erfindung an die primären Speicher 116, 122 übertragen. Die WR/CA-Signale werden dann über den TTD-Port der primären Speicher 116, 122 und den RFC-Port der sekundären Speicher 118, 124 an die sekundären Speicher 118, 124 übertragen oder wiederholt. Für den Fall eines sekundären Speicherlesevorgangs werden die Lesedaten aus dem TTC-Port des sekundären Speichers 118, 124 über die PTP- oder 1P1P-Verbindung an den Steuerschaltkreises 120 übertragen.
Wie oben ausgeführt ist, wird bei dieser Ausführungsform die Speicherverbindung zum Steuerschaltkreis in zwei getrennte Speichermodule MM0, MM1 anstatt in ein einzelnes Speichermodul aufgeteilt. Die PTTP- oder 1P2P-Verbindung für die WR/CA-Signale wird für die gleichzeitige Übertragung der WR/CA-Signale an beide primären Speicher 116, 122 zur Verfügung gestellt. Zudem stellt gemäß dieser Erfindung jeder sekundäre Speicher 118, 124 dem Steuerschaltkreis 120 eine Hälfte der Daten, d.h. M/2 Bits, zur Verfügung, wenn die Lesedaten M Bits umfassen. Das bedeutet, dass die Lesedaten RD1, die vom sekundären Speicher 118 an den Empfangsport RP1 des Steuerschaltkreises 120 übertragen werden, M/2 Bits umfassen. Die Lesedaten RD2, die vom sekundären Speicher 124 an den Empfangsport RP2 des Steuerschaltkreises 120 übertragen werden, umfassen ebenfalls M/2 Bits.
2B zeigt ein schematisches Diagramm, das die Konfiguration der Verbindungen im Speichersystem 100 gemäß 2A darstellt. Wie im Diagramm gemäß 2B dargestellt, verbindet eine PTTP-Verbindung den Übertragungsport TP mit den beiden primären Speichern P (116, 122) und eine PTP-Verbindung verbindet jeden der primären Speicher P (116, 122) mit einem korrespondierenden sekundären Speicher S (118, 124). PTP-Verbindungen verbinden jeden primären Speicher P (116, 122) mit einem korrespondierenden sekundären Speicher S (118, 124) und mit einem korrespondierenden Empfangsport RP1, RP2.
3A und 3B zeigen Zeitablaufdiagramme, die den Zeitablauf eines Lesevorgangs in Übereinstimmung mit der in 2A dargestellten Ausführungsform der Erfindung darstellen. Insbesondere zeigt 3A den Zeitablauf eines Lesevorgangs, der mit einem primären (P) Speicher 116, 122 ausgeführt wird, und 3B zeigt den Zeitablauf eines Lesevorgangs, der mit einem sekundären (S) Speicher 118, 124 ausgeführt wird.
Unter Bezugnahme auf 3A arbeiten die primären Speicher 116, 122 der Speichermodule MM0, MM1 (MM0 P und MM1 P) gleichzeitig in Reaktion auf den primären Lesebefehl (RDP), so dass jeder der primären Speicher nach Ablauf einer vorgegebenen Leselatenz die Hälfte der angeforderten Daten RD1 und RD2 an die entsprechenden sekundären Speicher 118, 124 ausgibt. Die angeforderten Daten RD1 und RD2 werden durch die entsprechenden sekundären Speicher 118, 124 an den Steuerschaltkreis 120 wiederholt.
Unter Bezugnahme auf 3B arbeiten die sekundären Speicher 118, 124 der Speichermodule MM0, MM1 (MM0 S und MM1 S) gleichzeitig in Reaktion auf den sekundären Lesebefehl (RDS), der von den entsprechenden primären Speichern 116, 122 nach einer Wiederholungsverzögerung empfangen wird. Dann gibt jeder der sekundären Speicher nach Ablauf der vorgegebenen Leselatenz die Hälfte der angeforderten Daten RD1 und RD2 an den Steuerschaltkreis 120 aus. Wie in 3A und 3B dargestellt, sind sowohl für den Fall eines primären Lesevorgangs als auch für einen sekundären Lesevorgang alle Lesedaten mit einer Leselatenz und einer Wiederholungsverzögerung gleichzeitig am Steuerschaltkreis verfügbar, auch für den Fall, dass der Speicher gemäß der Erfindung in zwei Speichermodule MM0, MM1 aufgeteilt ist.
4A zeigt ein schematisches Blockdiagramm eines Speichersystems 200 in Übereinstimmung mit einer anderen Ausführungsform der Erfindung. 5 ist ein schematisches Diagramm für das Speichersystem 200 von 4A, das die physikalische Konfiguration des Speichersystems 200 darstellt.
Unter Bezugnahme auf 4A und 5 umfasst das Speichersystem 200 ein Paar von Speichermodulen bzw. ein Speichermodulpaar 214 (MM0) und 212 (MM1), die jeweils an unteren leitenden Anschlüssen 236 und 230 mit Verbindern bzw. Steckverbindern 246 und 244 eines Motherboards 242 mit dem Motherboard 242 verbunden sind. Zwei primäre Speicher 216, 222 (P1, P2) sind auf dem Modul MM0 angeordnet und zwei sekundäre Speicher 218, 224 (S1, S2) sind auf dem Modul MM1 angeordnet. Die RFC-Ports der primären Speicher P1 und P2 sind mittels einer gedruckten Schaltung auf der Platine des Moduls MM0 miteinander verbunden. Die primären Speicher P1 und P2 sind über ein flexibles Kabel 240, das gedruckte Leiter aufweist und zwischen den oberen Anschlüssen 232 des Moduls MM1 und den oberen Anschlüssen 234 des Moduls MM0 eingeschleift ist, mit den sekundären Speichern S1 und S2 verbunden Bei der Ausführungsform gemäß 4A und 5 sind die logischen Verbindungen zwischen den primären Speichern, den sekundären Speichern und dem Steuerschaltkreis 220 die gleichen wie die in 2A. Das bedeutet, dass die Ausführungsform gemäß 4A und 5 die funktionale Betriebsweise des oben unter Bezugnahme auf 2A beschriebenen Speichersystems implementiert, welche die Wiederholung der WR/CA-Signale vom primären Speicher zum sekundären Speicher und die Wiederholung der Lesedaten von einem primären Speicher durch einen sekundären Speicher zum Steuerschaltkreis einschließt, aber nicht darauf eingeschränkt ist. Die WR/CA-Signale werden am Übertragungsport TP durch den Steuerschaltkreis 220 über eine PTTP- oder 1P2P-Verbindung an die beiden primären Speicher P1, P2 übertragen. Die von den primären Speichern P1, P2 an die sekundären Speicher S1, S2 zu übertragenden Signale werden über ein flexibles Kabel 240 übertragen, das zwischen den Modulen MM0, MM1 angeordnet ist. Lesedatensignale RD1 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des sekundären Speichers S1 218 übertragen und auf Leitungen 241 durch das Speichermodul MM1 zu den unteren Anschlüssen 230 geführt und weiter über den Verbinder 244 und über das Motherboard 242 zum Empfangsport RP1 des Steuerschaltkreises 220 geführt. Lesedatensignale RD2 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des sekundären Speichers S2 224 übertragen und auf Leitungen 243 durch das Speichermodul MM1 zu den unteren Anschlüssen 230 geführt und weiter über den Verbinder 244 und über das Motherboard 242 zum Empfangsport RP2 des Steuerschaltkreises 220 geführt.
4B zeigt ein schematisches Diagramm, das die Konfiguration der Verbindungen im Speichersystem 200 gemäß 4A darstellt. Wie im Diagramm gemäß 4B dargestellt, verbindet eine PTTP-Verbindung den Übertragungsport TP mit den beiden primären Speichern P1 (216) und P2 (222) und eine PTP-Verbindung verbindet jeden der primären Speicher P1 (216) und P2 (222) mit einem korrespondierenden sekundären Speicher S1 (218) und S2 (224). PTP-Verbindungen verbinden jeden primären Speicher P1 (216) und P2 (222) mit einem korrespondierenden sekundären Speicher S1 (218) und S2 (224) und mit einem korrespondierenden Empfangsport RP1, RP2.
6A zeigt ein schematisches Blockdiagramm eines Speichersystems 300 in Übereinstimmung mit einer anderen Ausführungsform der Erfindung. 7 zeigt ein schematisches Diagramm des Speichersystems 300 gemäß 6A, das die physikalische Konfiguration des Speichersystems 300 darstellt.
Bei der Ausführungsform gemäß 6A und 7 umfasst das Speichersystem 300 ein Paar von Speichermodulen 314 (MM0) und 312 (MM1), die jeweils an unteren leitenden Anschlüssen 336 und 330 mit Verbindern 346 und 344 eines Motherboards 342 mit dem Motherboard 342 verbunden sind. Ein primärer Speicher 316 und ein sekundärer Speicher 324 sind auf dem Modul MM0 angeordnet und ein primärer Speicher 322 und ein sekundärer Speicher 324 sind auf dem Modul MM1 angeordnet. Der primäre Speicher 316 und der sekundäre Speicher 324 sind über eine gedruckte Schaltung auf der Platine des Moduls MM0 miteinander verbunden und der primäre Speicher 322 und der sekundäre Speicher 318 sind über eine gedruckte Schaltung auf der Platine des Moduls MM1 miteinander verbunden. Der primäre Speicher 316 ist über ein flexibles Kabel 340, das gedruckte Leiterbahnen) aufweist und zwischen den oberen Anschlüssen 332 des Moduls MM1 und den oberen Anschlüssen 334 des Moduls MM0 eingeschleift ist, mit dem primären Speicher 322 verbunden.
Bei der Ausführungsform gemäß 6A und 7 sind die logischen Verbindungen zwischen den primären Speichern, den sekundären Speichern und dem Steuerschaltkreis 320 die gleichen wie die in 2A. Das bedeutet, dass die Ausführungsform gemäß 6A und 7 die funktionale Betriebsweise des oben unter Bezugnahme auf 2A beschriebenen Speichersystems implementiert, welche die Wiederholung der WR/CA-Signale vom primären Speicher zum sekundären Speicher und die Wiederholung der Lesedaten von einem primären Speicher durch einen sekundären Speicher zum Steuerschaltkreis einschließt, aber nicht darauf eingeschränkt ist. Die WR/CA-Signale werden am Übertragungsport TP durch den Steuerschaltkreis 320 über eine PTTP- oder 1P2P-Verbindung an die beiden primären Speicher 316, 322 übertragen. Die vom primären Speicher 316 an den sekundären Speicher 324 zu übertragenden Signale werden über die ge druckte Schaltung auf dem Speichermodul MM0 übertragen und die vom primären Speicher 322 an den sekundären Speicher 318 zu übertragenden Signale werden über die gedruckte Schaltung auf dem Speichermodul MM1 übertragen. Die WR/CA-Signale der PTTP-Verbindung werden über das flexible Kabel 340 zum primären Speicher 322 übertragen. Lesedatensignale RD1 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des sekundären Speichers 324 übertragen und auf Leitungen 343 durch das Speichermodul MM0 über den Verbinder 346 und über das Motherboard 342 zum Empfangsport RP1 des Steuerschaltkreises 320 geführt. Lesedatensignale RD2 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des sekundären Speichers 318 übertragen und auf Leitungen 341 durch das Speichermodul MM1 zu den unteren Anschlüssen 330 geführt und weiter über den Verbinder 344 und über das Motherboard 342 zum Empfangsport RP2 des Steuerschaltkreises 320 geführt.
6B zeigt ein schematisches Diagramm, das die Konfiguration der Verbindungen im Speichersystem 300 gemäß 6A darstellt. Wie im Diagramm gemäß 6B dargestellt, verbindet eine PTTP-Verbindung den Übertragungsport TP mit den beiden primären Speichern P (316, 322) und eine PTP-Verbindung verbindet jeden der primären Speicher P (316, 322) mit einem korrespondierenden sekundären Speicher S (324, 318). PTP-Verbindungen verbinden jeden primären Speicher P (316, 322) mit einem korrespondierenden sekundären Speicher S (324, 318) und mit einem korrespondierenden Empfangsport RP1, RP2.
8A zeigt ein schematisches Blockdiagramm eines Speichersystems 400 in Übereinstimmung mit einer anderen Ausführungsform der Erfindung. 9 zeigt ein schematisches Diagramm des Speichersystems 400 gemäß 8A, das die physikalische Konfiguration des Speichersystems 400 darstellt.
Bei der Ausführungsform gemäß 8A und 9 umfasst das Speichersystem 400 ein einzelnes Speichermodul 414 (MM0), das an unteren Anschlüssen 432 mit einem Verbinder 446 eines Motherboards 442 mit dem Motherboard 442 verbunden ist. Ein primärer Speicher (P1) 422 und ein sekundärer Speicher (S1) 418 sind auf dem Modul MM0 angeordnet und ein primärer Speicher (P) 416 und ein sekundärer Speicher (S) 424 sind fest auf dem Mothe board 442 angeordnet, beispielsweise durch Verlöten auf einem Lötbereich 425. Der primäre Speicher 416 und der sekundäre Speicher 424 sind über eine gedruckte Schaltung auf dem Motherboard 442 miteinander verbunden. Der primäre Speicher 422 und der sekundäre Speicher 418 sind über eine gedruckte Schaltung auf der Platine des Moduls MM0 miteinander verbunden. Der primäre Speicher 416 ist über eine gedruckte Schaltung auf dem Motherboard 442 durch einen Verbinder 446 über die Schaltungplatine des Speichermoduls 414 mit dem primären Speicher 422 verbunden. Der sekundäre Speicher 424 ist über eine gedruckte Schaltung auf dem Motherboard 442 durch einen Verbinder 446 über die Schaltungsplatine des Speichermoduls 414 mit dem sekundären Speicher 418 verbunden.
Bei der Ausführungsform gemäß 8A und 9 sind die logischen Verbindungen zwischen den primären Speichern, den sekundären Speichern und dem Steuerschaltkreis 420 die gleichen wie die in 2A. Das bedeutet, dass die Ausführungsform gemäß 8A und 9 die funktionale Betriebsweise des oben in Verbindung mit 2A beschriebenen Speichersystems implementiert, welche die Wiederholung der WR/CA-Signale vom primären Speicher zum sekundären Speicher und die Wiederholung der Lesedaten von einem primären Speicher durch einen sekundären Speicher zum Steuerschaltkreis einschließt, aber nicht darauf eingeschränkt ist. Die WR/CA-Signale werden am Übertragungsport TP durch den Steuerschaltkreis 420 über eine PTTP- oder 1P2P-Verbindung an die beiden primären Speicher 416, 422 übertragen. Die vom primären Speichern 416 an den sekundären Speicher 424 zu übertragenden Signale werden über die ge druckte Schaltung auf dem Motherboard 420 übertragen und die vom primären Speicher 422 an den sekundären Speicher 418 zu übertragenden Signale werden über die gedruckte Schaltung auf dem Speichermodul MM0 übertragen. Die WR/CA-Signale der PTTP-Verbindung werden über die gedruckte Schaltung auf der Schaltungsplatine des Motherboards 442 über den Verbinder 446 und die gedruckte Schaltung auf der Schaltungsplatine des Speichermoduls MM0 zum primären Speicher 422 übertragen. Die WR/CA-Signale der PTTP-Verbindung werden über die gedruckte Schaltung auf dem Motherboard 442 zum primären Speicher 416 übertragen. Lesedatensignale RD1 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des primären Speichers 416 übertragen und auf Leitungen 443 durch das Motherboard 442 zum Empfangsport RP1 des Steuerschaltkreises 420 geführt. Lesedatensignale RD2 werden aus dem TTC-Port des sekundären Speichers 424 übertragen und auf Leitungen 441 durch das Motherboard 442 zum Empfangsport RP2 des Steuerschaltkreises 420 geführt.
Es sei angemerkt, dass bei der Ausführungsform gemäß 8A und 9 die Speicher auf dem Motherboard 442 kürzere Lesepfade als die Speicher auf dem Speichermodul MM0 aufweisen. Folglich kann die Leselatenz für die Speicher auf dem Motherboard 442 auf einen längeren Wert gesetzt werden als für die Speicher auf dem Speichermodul MM0, so dass die Lesedaten zum gleichen oder ungefähr zum gleichen Zeitpunkt am Steuerschaltkreis 420 empfangen werden.
8B zeigt ein schematisches Diagramm, das die Konfiguration der Verbindungen im Speichersystem 400 gemäß 8A darstellt. Wie im Diagramm gemäß 8B dargestellt, verbindet eine PTTP-Verbindung den Übertragungsport TP mit den beiden primären Speichern P (416) und P1 (422) und eine PTP-Verbindung verbindet jeden der primären Speicher P (416) und P1 (422) mit einem korrespondierenden sekundären Speicher S (424) und S1 (418). PTP-Verbindungen verbinden den primären Speicher P1 (422) über den primären Speicher P (416) mit dem korrespondierenden Empfangsport RP1. PTP-Verbindungen verbinden den sekundären Speicher S1 (418) über den sekundären Speicher S (424) mit dem korrespondierenden Empfangsport RP2.
10A und 10B zeigen Zeitablaufdiagramme eines Lesevorgangs für die in 8A und 9 dargestellte Ausführungsform der Erfindung. Insbesondere zeigt 10A den Zeitablauf eines Lesevorgangs (RD), der mit dem primären (P) Speicher 416 und dem sekundären (S) Speicher 424 auf dem Motherboard 442 ausgeführt wird, und 10B zeigt den Zeitablauf eines Lesevorgangs MM0 RD, der mit dem primären (P1) Speicher 422 und dem sekundären (S1) Speicher 418 auf dem Speichermodul MM0 ausgeführt wird.
Unter Bezugnahme auf 10A empfängt der primäre Speicher 416, die Lesedaten RD und wiederholt nach Ablauf einer Wiederholungsverzögerung die Lesedaten RD1 an bzw. für den sekundären Speicher 424. Der primäre Speicher 416 liest die Lesedaten RD1 nach Ablauf einer vorbestimmten Leselatenz 1 aus und der sekundäre Speicher 424S liest die Lesedaten RD2 nach Ablauf einer vorbestimmten Leselatenz 2 aus. Um die Lesedaten RD1 und RD2 zum gleichen oder ungefähr zum gleichen Zeitpunkt am Steuerschaltkreis 420 zu empfangen, weist der primäre Speicher eine Leselatenz 1 auf, die länger als die Leselatenz 2 des sekundären Speichers ist. Unter Bezugnahme auf 10B empfängt der primäre Speicher P1 den Lesebefehl MM0 RD und wiederholt ihn nach Ablauf einer Wiederholungsverzögerung an den sekundären Speicher S1. Der primäre Speicher P1 liest die Lesedaten RD1 an den primären Speicher P nach der Leselatenz 1 aus. Der sekundäre Speicher S1 liest die Lesedaten RD2 nach der Leselatenz 2 an den sekundären Speicher S aus. Die Speicher P und S wiederholen jeweils die Lesedaten RD1 bzw. RD2 an bzw. für den Steuerschaltkreis. Der Steuerschaltkreis empfängt die Lesedaten RD1 und RD2 nach der Wiederholungsverzögerung.
In Hinblick auf den Signalfluss werden unter Bezugnahme auf 8A, 8B, 9, 10A und 10B WR/CA-Signale vom Steuerschaltkreis 420 zu den primären Speichern P und P1 übertragen. Der primäre Speicher P wiederholt die WR/CA-Signale an bzw. für den sekundären Speicher S und der primäre Speicher P1 wiederholt die WR/CA-Signale an bzw. für den sekundären Speicher S1. Für den Fall, dass Daten aus dem primären Speicher P gelesen werden, werden Lesedaten RD1 aus dem primären Speicher P ausgelesen und an den Steuerschaltkreis 420 übertragen. Für den Fall, dass Daten aus dem primären Speicher P1 gelesen werden, werden Lesedaten RD1 zum primären Speicher P übertragen, der die Lesedaten RD1 an der Steuerschaltkreis 420 wiederholt. Für den Fall, dass der sekundäre Speicher S gelesen wird, nachdem WR/CA-Signale vom Speicher P an den Speicher S wiederholt wurden, werden Lesedaten RD2 aus dem Speicher S gelesen und an den Steuerschaltkreis 420 übertragen. Für den Fall, dass der sekundäre Speicher S1 gelesen wird, nachdem WR/CA-Signale vom Speicher P1 an den Speicher S1 wiederholt wurden, werden Lesedaten RD2 aus dem Speicher S1 gelesen und an den Speicher S übertragen. Die Lesedaten werden dann an den Steuerschaltkreis 420 wiederholt.
Wie in 10A und 10B dargestellt, sind sowohl für den Fall, dass ein Lesevorgang für die Speicher des Motherboards ausgeführt wird, als auch für den Fall, dass ein Lesevorgang für die Speicher des Moduls ausgeführt wird, alle Lesedaten gleichzeitig am Steuerschaltkreis 420 verfügbar, auch für den Fall, dass der Speicher gemäß der Erfindung in ein Speichermodul MM0 und in Speicher auf dem Motherboard aufgeteilt ist.
11 zeigt ein schematisches Blockdiagramm eines Speichersystems 500 in Übereinstimmung mit einer anderen Ausführungsform der Erfindung. 12 zeigt ein schematisches Diagramm des Speichersystems 500 gemäß 11, das die physikalische Konfiguration des Speichersystems 500 darstellt.
Bei der Ausführungsform gemäß 11 und 12 umfasst das Speichersystem 500 ein einzelnes Speichermodul 514 (MM0), das an unteren Anschlüssen 532 mit einem Verbinder 546 eines Motherboards 542 mit dem Motherboard 542 verbunden ist. Ein sekundärer Speicher (S1) 518 und ein sekundärer Speicher (S2) 524 sind auf dem Modul MM0 angeordnet und ein primärer Speicher (P1) 516 und ein primärer Speicher (P2) 522 sind fest auf dem Motherboard 542 angeordnet, beispielsweise durch Verlöten auf einem Lötbereich 525. Der primäre Speicher P1 516 ist über eine gedruckte Schaltung auf dem Motherboard 542 durch den Verbinder 546 über die Schaltungsplatine des Speichermoduls 514 mit dem sekundären Speicher S1 518 verbunden. Der primäre Speicher P2 522 ist über eine gedruckte Schaltung auf dem Motherboard 542 durch den Verbinder 546 über die Schaltungsplatine des Speichermoduls 514 mit dem sekundären Speicher S2 524 verbunden.
Bei der Ausführungsform gemäß 11 und 12 sind die logischen Verbindungen zwischen den primären Speichern, den sekundären Speichern und dem Steuerschaltkreis 520 die gleichen wie die in 2A. Das bedeutet, dass die Ausführungsform gemäß 11 und 12 die funktionale Betriebsweise des oben in Verbindung mit 2A beschriebenen Speichersystems implementiert, welche die Wiederholung der WR/CA-Signale vom primären Speicher zum sekundären Speicher und die Wiederholung der Lesedaten von einem primären Speicher durch einen sekundären Speicher zum Steuerschaltkreis einschließt, aber nicht darauf eingeschränkt ist. Die WR/CA-Signale werden am Übertragungsport TP durch den Steuerschaltkreis 520 über eine PTTP- oder 1P2P-Verbindung an die beiden primären Speicher 516, 522 übertragen. Die vom primären Speichern 516 an den primären Speicher 522 zu übertragenden Signale werden über die gedruckte Schaltung auf dem Motherboard 542 übertragen und die vom sekundären Speicher 518 an den sekundären Speicher 524 zu übertragenden Signale werden über die gedruckte Schaltung auf dem Speichermodul MM0 übertragen. Die WR/CA-Signale der PTTP-Verbindung werden über die gedruckte Schaltung auf dem Motherboard 542 an die primären Speicher 516 und 522 übertragen. Lesedatensignale RD1 werden über eine PTP- oder 1P1P-Verbindung aus dem TTC-Port des primären Speichers 516 übertragen und auf Leitungen 543 durch das Motherboard 542 zum Empfangsport RP1 des Steuerschaltkreises 520 geführt. Lesedatensignale RD2 werden aus dem TTC-Port des primären Speichers 522 übertragen und auf Leitungen 541 durch das Motherboard 542 zum Empfangsport RP2 des Steuerschaltkreises 420 geführt.
In Hinblick auf den Signalfluss werden unter Bezugnahme auf 11 und 12 WR/CA-Signale vom Steuerschaltkreis 520 zu den primären Speichern P1 und P2 übertragen. Der Speicher P1 wiederholt dann die WR/CA-Signale an bzw. für den sekundären Speicher S1 und der sekundäre Speicher S1 wiederholt die WR/CA-Signale an bzw. für den sekundären Speicher S2. Für den Fall, dass Daten aus den primären Speichern gelesen werden, werden Lesedaten RD1 und RD1 von den Speichern P1 und P2 an den Steuerschaltkreis 520 ausgegeben. Für den Fall, dass Daten aus den sekundären Speichern S1 und S2 gelesen werden, werden Lesedaten RD1 und RD2 von den Speichern S1 und S2 an die primären Speicher P1 und P2 ausgegeben und dann von den Speichern P1 und P2 wiederholt, um die Lesedaten RD1 und RD2 an den Steuerschaltkreis 520 zu übertragen.
Der primäre Speicher 516 ist über gedruckte Leitungen bzw. Leiterbahnen 547, 549 auf dem Motherboard 542, die den Verbinder 546 passieren, und über die Schaltungsplatine auf dem Speichermodul MM0 mit dem sekundären Speicher 518 verbunden. Der primäre Speicher 522 ist über gedruckte Leitungen bzw. Leiterbahnen 545 auf dem Motherboard 542, die den Verbinder 546 passieren, und über die Schaltungsplatine auf dem Speichermodul MM0 mit dem sekundären Speicher 524 verbunden.
Es sei angemerkt, dass bei der Ausführungsform gemäß 11 und 12 die Speicher auf dem Motherboard 542 kürzere Lesepfade als die Speicher auf dem Speichermodul MM0 aufweisen. Folglich kann die Leselatenz für die Speicher auf dem Motherboard 542 auf einen längeren Wert gesetzt werden als für die Speicher auf dem Speichermodul MM0, so dass die Lesedaten zum gleichen oder ungefähr zum gleichen Zeitpunkt am Steuerschaltkreis 520 empfangen werden.
13A zeigt ein schematisches Blockdiagramm eines Speichersystems 600 in Übereinstimmung mit einer anderen Ausführungsform der Erfindung. Das Speichersystem 600 ist das gleiche wie das von 11 und 12 außer dass ein zusätzlicher Satz von sekundären Speichern 518a und 518b auf einem zweiten Speichermodul MM1 514a vorgesehen ist. In 13A bezeichnen gleiche Bezugszeichen die gleichen Elemente wie in 11 und 12. Wie in 13B dargestellt, verbindet eine PTTP-Verbindung den Übertragungsport TP mit den primären Speichern P1 und P2 und PTP-Verbindungen verbinden die Speicher P1 und P2 mit den Speichern S1 (518, 518a) und S2 (524, 524a). PTP-Verbindungen verbinden den Speicher S1 (518a) über den Speicher S1 (518) über den Speicher P1 mit dem Empfangsport RP1. PTP-Verbindungen verbinden den Speicher S2 (524a) über den Speicher S2 (524) über den Speicher P2 mit dem Empfangsport RP2. In Übereinstimmung mit der Erfindung kann im Wesentlichen eine beliebige Anzahl von sekundären Speichern auf die gleiche in 13 dargestellte Weise hinzugefügt werden. Dies ermöglicht die Erweiterung der Speicherdichte, während die PTTP- oder 1P2P-WR/CA-Verbindungen und die PTP- oder 1P1P-Lesedatenverbindungen beibehalten werden.
14A und 14B zeigen Zeitablaufdiagramme eines Lesevorgangs für die in 13A dargestellte Ausführungsform der Erfindung. Insbesondere zeigt 14A den Zeitablauf eines Lesevorgangs (RD), der mit dem Speichermodul MM0 ausgeführt wird, und 14B zeigt den Zeitablauf eines Lesevorgangs (MM1 RD), der mit dem Speichermodul MM1 ausgeführt wird.
Unter Bezugnahme auf 14A arbeiten der primäre Speicher P1 und der sekundäre Speicher S1 gleichzeitig in Reaktion auf den Lesebefehl MM0 RD, so dass der Speicher P1 nach Ablauf der Leselatenz 1 eine Hälfte der Lesedaten RD1 ausgibt und der Speicher S1 nach Ablauf der Leselatenz 2 eine Hälfte der Lesedaten RD2 ausgibt. Zudem wird während des Lesevorgangs mit dem Modul MM1 eine Hälfte der Lesedaten RD1 nach drei Wiederholungsverzögerungen und einer Leselatenz 4 ausgegeben und eine Hälfte der Lesedaten RD2 wird nach zwei Wiederholungsverzögerungen und einer Leselatenz 3 ausgegeben.
Bei allen hier beschriebenen Ausführungsformen kann die PTTP-Verbindung oder die PTP-Verbindung für die WR/CA-Signale und die Lesedaten RD1 und RD2 eine unsymmetrische (single ended) Signalisierung oder eine differentielle bzw. symmetrische Signalisierung sein. Die differentielle Signalisierung kann für den Fall von Hochgeschwindigkeitsvorgängen verwendet werden. Für den Fall der differentiellen Signalisierung kann die Anzahl der auf den Speicherbauelementen und Modulen verwendeten Anschlüsse modifiziert werden, um an die zunehmende Anzahl von Verbindungen angepasst zu werden.

Claims

Speichersystem mit – einem ersten und einem zweiten primären Speicher, – einem ersten und einem zweiten sekundären Speicher, wobei der erste primäre Speicher mit dem ersten sekundären Speicher gekoppelt ist und der zweite primäre Speicher mit dem zweiten sekundären Speicher gekoppelt ist, wobei die Kopplung wenigstens eine Punkt-zu-Punkt-Verbindung aufweist, – wenigstens einem ersten Speichermodul, das wenigstens zwei Speicher aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher aufweist, – einem ersten Verbindungselement zum Verbinden des ersten Speichermoduls mit einem Motherboard und – einem zweiten Verbindungselement zum Verbinden wenigstens eines anderen Speichers aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher mit dem Motherboard, wobei wenigstens einer der Speicher des ersten Speichermoduls mit wenigstens einem der anderen Speicher gekoppelt ist.
Speichersystem nach Anspruch 1, wobei das erste Verbindungselement ein Verbinder ist, der das erste Speichermodul mit dem Motherboard verbindet.
Speichersystem nach Anspruch 1, wobei das zweite Verbindungselement Lötmittel aufweist, um den wenigstens einen anderen Speicher aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher mit dem Motherboard starr zu verbinden.
Speichersystem nach Anspruch 1, wobei der erste primäre Speicher und der zweite primäre Speicher am ersten Speichermodul befestigt sind.
Speichersystem nach Anspruch 1, wobei der erste primäre Speicher und der erste sekundäre Speicher am ersten Speichermodul befestigt sind.
Speichersystem nach Anspruch 1, wobei der erste primäre Speicher und der zweite primäre Speicher mit dem Motherboard verlötet sind.
Speichersystem nach Anspruch 1, wobei der erste primäre Speicher und der erste sekundäre Speicher mit dem Motherboard verlötet sind.
Speichersystem nach Anspruch 1, umfassend ein zweites Speichermodul, mit dem wenigstens zwei andere Speicher aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher verbunden sind.
Speichersystem nach Anspruch 8, wobei das zweite Verbindungselement ein Verbinder ist, der das zweite Speichermodul mit dem Motherboard verbindet.
Speichersystem nach Anspruch 8, umfassend ein flexibles Leitungselement, welches das erste und das zweite Speichermodul verbindet.
Speichersystem nach Anspruch 10, wobei das flexible Leitungselement Befehls-/Adressen(CA)-Signale überträgt.
Speichersystem nach Anspruch 10, wobei das flexible Leitungselement Datensignale überträgt.
Speichersystem nach Anspruch 10, wobei das flexible Leitungselement Befehls-/Adressen(CA)-Signale und Datensignale überträgt.
Speichersystem nach Anspruch 8, wobei der erste primäre Speicher und der zweite primäre Speicher am ersten Speichermodul befestigt sind.
Speichersystem nach Anspruch 8, wobei der erste primäre Speicher und der erste sekundäre Speicher am ersten Speichermodul befestigt sind.
Speichersystem nach Anspruch 8, wobei der erste sekundäre Speicher und der zweite sekundäre Speicher am zweiten Speichermodul befestigt sind.
Speichersystem nach Anspruch 8, wobei der zweite primäre Speicher und der zweite sekundäre Speicher am zweiten Speichermodul befestigt sind.
Speichersystem nach Anspruch 1, umfassend einen Steuerschaltkreis, der mit mindestens einem der ersten und zweiten primären Speicher gekoppelt ist.
Speichersystem nach Anspruch 18, wobei der Steuerschaltkreis über eine Punkt-zu-Punkt-Verbindung mit dem wenigstens einen primären Speicher gekoppelt ist.
Speichersystem nach Anspruch 18, wobei der Steuerschaltkreis über eine Punkt-zu-zwei-Punkt-Verbindung mit dem ersten und dem zweiten primären Speicher gekoppelt ist.
Speichersystem nach Anspruch 18, wobei der Steuerschaltkreis Befehls-/Adressen(CA)-Signale an beide primäre Speicher überträgt.
Speichersystem nach Anspruch 21, wobei während eines Zugriffs auf einen der sekundären Speicher einer der primären Speicher Befehls-/Adressensignale vom Steuerschaltkreis für den einen sekundären Speicher wiederholt, auf den zugegriffen wird.
Speichersystem nach Anspruch 18, wobei eine erste Hälfte von Daten, auf die zugegriffen wird, von einem der primären oder sekundären Speicher an den Steuerschaltkreis übertragen wird und eine zweite Hälfte der Daten, auf die zugegriffen wird, von einem anderen der primären oder sekundären Speicher an den Steuerschaltkreis übertragen wird.
Speichersystem nach Anspruch 18, wobei eine erste Hälfte von Daten, auf die zugegriffen wird, von einem der sekundären Speicher an den Steuerschaltkreis übertragen wird und eine zweite Hälfte der Daten, auf die zugegriffen wird, von dem anderen der sekundären Speicher an den Steuerschaltkreis übertragen wird.
Speichersystem mit – einem ersten und einem zweiten primären Speicher, und – einem Steuerschaltkreis zum Übertragen von Signalen an den ersten und den zweiten primären Speicher, wobei die Signale über eine Punkt-zu-zwei-Punkt-Verbindung an die ersten und den zweiten Speicher übertragen werden.
Speichersystem nach Anspruch 25, wobei die Signale Befehls-/Adressen(CA)-Signale umfassen.
Speichersystem nach Anspruch 26, umfassend einen ersten und einen zweiten sekundären Speicher, wobei der erste primäre Speicher mit dem ersten sekundären Speicher gekoppelt ist und der zweite primäre Speicher mit dem zweiten sekundären Speicher gekoppelt ist.
Speichersystem nach Anspruch 27, wobei die Kopplung zwischen den primären und den sekundären Speichern wenigstens eine Punkt-zu-Punkt-Verbindung aufweist.
Speichersystem nach Anspruch 27, weiter umfassend: – ein erstes Speichermodul, das wenigstens zwei Speicher aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher aufweist, und – ein zweites Speichermodul, das wenigstens die beiden anderen Speicher aus der Menge umfassend den ersten und den zweiten primären Speicher und den ersten und den zweiten sekundären Speicher aufweist.
Speichersystem nach Anspruch 29, umfassend ein flexibles Leitungselement, welches das erste und das zweite Speichermodul verbindet.
Speichersystem nach Anspruch 30, wobei das flexible Leitungselement Befehls-/Adressen(CA)-Signale überträgt.
Speichersystem nach Anspruch 30, wobei das flexible Leitungselement Datensignale überträgt.
Speichersystem nach Anspruch 30, wobei das flexible Leitungselement Befehls-/Adressen(CA)-Signale und Datensignale überträgt.
Speichersystem nach Anspruch 27, wobei der Steuerschaltkreis Befehls-/Adressen(CA)-Signale an beide primären Speicher überträgt.
Speichersystem nach Anspruch 34, wobei während eines Zugriffs auf einen der sekundären Speicher einer der primären Speicher die Befehls-/Adressen(CA)-Signale vom Steuerschaltkreis an den einen sekundären Speicher wiederholt, auf den zugegriffen wird.
Speichersystem nach Anspruch 27, wobei eine erste Hälfte von Daten, auf die zugegriffen wird, von einem der primären oder sekundären Speicher an den Steuerschaltkreis übertragen wird und eine zweite Hälfte der Daten, auf die zugegriffen wird, von einem anderen der primären oder sekundären Speicher an den Steuerschaltkreis übertragen wird.
Speichersystem nach Anspruch 27, wobei eine erste Hälfte von Daten, auf die zugegriffen wird, von einem der sekundären Speicher an den Steuerschaltkreis übertragen wird und eine zweite Hälfte der Daten, auf die zugegriffen wird, von dem anderen der sekundären Speicher an den Steuerschaltkreis übertragen wird.