KR101131919B1 - 메모리 시스템 및 이 시스템의 신호 송수신 방법 - Google Patents

메모리 시스템 및 이 시스템의 신호 송수신 방법 Download PDF

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Abstract

본 발명은 메모리 시스템 및 이 시스템의 신호 송수신 방법을 공개한다. 이 시스템은 메모리 제어부, 및 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 제1 및 제2메모리 모듈들 각각은 제1메모리와 제2메모리를 구비하며, 제1메모리는 메모리 제어부로부터 인가되는 제어신호를 제2메모리로 중계 출력하고, 제2메모리는 제1메모리로부터 출력되는 리드 데이터를 입력하여 메모리 제어부로 출력하며, 메모리 제어부로부터 출력되는 제어신호를 제어신호 라인을 통하여 제1 및 제2메모리 모듈들의 제1메모리로 공통으로 전송하고, 제1메모리 모듈의 제2메모리로부터 출력되는 리드 데이터를 제1리드 데이터 라인을 통하여 메모리 제어부로 전송하고, 제2메모리 모듈의 제2메모리로부터 출력되는 리드 데이터를 제2리드 데이터 라인을 통하여 메모리 제어부로 전송하는 것을 특징으로 한다. 따라서, 신호 전송 라인의 로딩이 감소되어 고속의 데이터 전송이 가능하게 된다.

Description

메모리 시스템 및 이 시스템의 신호 송수신 방법{Memory system and signal transmitting and receiving method of the same}
도1은 종래의 일예의 메모리 시스템의 구성을 나타내는 것이다.
도2는 본 발명의 메모리 시스템의 제1실시예의 구성을 나타내는 것이다.
도3은 본 발명의 메모리 시스템의 라이트 데이터, 명령 및 어드레스 신호 라인들로 전송되는 실시예의 데이터 포맷을 나타내는 것이다.
도4는 메모리 제어부가 도3의 데이터 포맷(B)을 가지는 신호를 더블 데이터 레이트로 전송하는 경우의 동작 타이밍도이다.도5는 도2에 나타낸 제1메모리 및 제2메모리 내부의 실시예의 구성을 나타내는 것이다.
도6a, b는 도2에 나타낸 본 발명의 메모리 시스템의 제1 및 제2메모리 모듈의 제1메모리의 리드 동작 및 제2메모리의 리드 동작을 각각 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 메모리 시스템의 제2실시예의 구성을 나타내는 것이다.
도8은 본 발명의 메모리 시스템의 제3실시예의 구성을 나타내는 것이다.
본 발명은 메모리 시스템 및 이 시스템의 신호 송수신 방법에 관한 것이다.
일반적인 메모리 시스템은 메모리 제어부와 메모리 모듈들로 이루어지며, 메모리 제어부의 제어하에 메모리 모듈들로 데이터를 저장하고, 메모리 모듈들에 저장된 데이터를 리드한다.
도1은 종래의 일예의 메모리 시스템의 구성을 나타내는 것으로, 메모리 제어부(10) 및 메모리 모듈들(20-1, 20-2)로 구성되고, 메모리 모듈들(20-1, 20-2) 각각은 메모리들(M1 ~ Mn)로 구성되어 있다. 도1에서, 메모리 모듈들(20-1, 20-2) 각각의 하부는 메모리 시스템의 보드상에 배치되는 슬롯들(미도시) 각각에 삽입되는 부분으로 연결 탭들(TAP)이 배치되어 있다.
도1에 나타낸 메모리 시스템의 연결 구조를 설명하면 다음과 같다.
메모리 제어부(10)와 메모리 모듈(20-1)사이에 제1명령 및 어드레스 신호 라인들(C/A1)이 배치되고, 메모리 제어부(10)와 메모리 모듈(20-2)사이에 제2명령 및 어드레스 신호 라인들(C/A2)이 배치된다. 메모리 제어부(10)와 메모리 모듈들(20-1, 20-2)사이에 공유되는 데이터 라인들(DQ1 ~ DQn)이 배치된다.
도1에 나타낸 메모리 시스템의 데이터 전송 방법을 설명하면 다음과 같다.
메모리 제어부(10)와 메모리 모듈(20-1)사이에 데이터를 입출력하는 경우에, 메모리 제어부(10)가 메모리 모듈(20-1)로 제1명령 및 어드레스 신호 라인들(C/A1)을 통하여 명령 및 어드레스를 인가하고, 데이터 라인들(DQ1 ~ DQn)을 통하여 메모리 모듈(20-1)의 메모리들(M1 ~ Mn)로/로부터 데이터를 입출력한다.
메모리 제어부(10)와 메모리 모듈(20-2)사이에 데이터를 입출력하는 경우에 는 메모리 제어부(10)가 메모리 모듈(20-2)로 제2명령 및 어드레스 신호 라인들(C/A2)을 통하여 명령 및 어드레스를 인가하고, 데이터 라인들(DQ1 ~ DQn)을 통하여 메모리 모듈(20-2)의 메모리들(M1 ~ Mn)로/로부터 데이터를 입출력한다.
도1에 나타낸 종래의 메모리 시스템은 하나의 메모리 모듈에 구비된 메모리의 갯수가 n개라면, 명령 및 어드레스 신호 라인들(C/A1, C/A2) 각각에 n개의 메모리가 공통으로 연결된다. 따라서, 명령 및 어드레스 신호 라인들(C/A1, C/A2)의 라인 로딩이 증가하게 된다. 또한, 종래의 메모리 시스템은 메모리 모듈이 2개라면, 메모리 모듈들의 1개씩의 메모리, 즉, 2개의 메모리들이 데이터 라인들(DQ1 ~ DQn)을 공유하기 때문에 데이터 라인들(DQ1 ~ DQn)의 라인 로딩이 증가하게 된다. 이처럼 신호 전송라인의 로딩이 증가하게되면신호 전송시에 신호를 지연시키는 요인으로 작용하므로 고속의 메모리 시스템에 적합하지 않다.
본 발명의 목적은 신호 전송 라인의 로딩을 줄여 고속의 데이터 전송을 가능하게 하는 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템의 신호 송수신 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 제1형태는 메모리 제어부, 및 상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1 및 제2메모리 모듈들 각각은 제1메모리와 제2메모리를 구비하며, 상기 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 상기 제2메 모리로 중계 출력하고, 상기 제2메모리는 상기 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하고, 상기 메모리 제어부로부터 출력되는 상기 제어신호를 제어신호 라인을 통하여 상기 제1 및 제2메모리 모듈들의 상기 제1메모리로 공통으로 전송하고, 상기 제1메모리 모듈의 상기 제2메모리로부터 출력되는 리드 데이터를 제1리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하고, 상기 제2메모리 모듈의 상기 제2메모리로부터 출력되는 리드 데이터를 제2리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하는 것을 특징으로 한다.
일실시예로서, 상기 제1메모리 및 상기 제2메모리는 상기 메모리 모듈들 각각의 보드의 동일 면상에 배치하는 것을 특징으로 한다. 다른 실시예로서, 상기 메모리 모듈들 각각은 상기 제1메모리 및 상기 제2메모리를 복수개 구비하며, 상기 복수개의 제1메모리 및 상기 복수개의 제2메모리를 상기 메모리 모듈의 보드의 양면에 나누어서 배치하고, 상기 메모리 모듈의 보드의 상기 양면의 동일 면상에 배치하는 것을 특징으로 한다.
일실시예로서, 상기 제어신호 라인은 상기 시스템의 보드상에서 상기 메모리 제어부로부터 상기 제1메모리 모듈까지 배치되고, 연장되어 상기 제2메모리 모듈까지 배치되는 것을 특징으로 한다. 다른 실시예로서, 상기 제어신호 라인은 상기 시스템의 보드상에서 분기점까지 배치되고, 상기 분기점에서 분기되어 상기 제1메모리 모듈 및 상기 제2메모리 모듈로 배치되는 것을 특징으로 한다.
상기 제어신호 라인, 상기 제1리드 데이터 라인 및 상기 제2리드 데이터 라인은 상기 시스템의 보드상에 배치되고, 상기 제1메모리 모듈의 일측은 상기 제어 신호 라인과 상기 제1리드 데이터 라인에 연결되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호는 상기 제1메모리 모듈의 상기 제1메모리 및 상기 제1메모리 모듈의 타측으로 전송되고, 상기 제2메모리 모듈의 일측은 상기 제2리드 데이터 라인과 연결되고, 상기 제1메모리 모듈의 타측을 통하여 전송되는 상기 제어신호가 상기 제2메모리 모듈의 타측을 통하여 전송되는 것을 특징으로 하고, 상기 메모리 시스템은 연결 수단을 추가적으로 구비하여, 상기 제1메모리 모듈의 타측과 상기 제2메모리 모듈의 타측을 연결하는 것을 특징으로 한다.
상기 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 상기 제2메모리로 출력하는 제1리피터를 구비하고, 상기 제2메모리는 상기 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 제2메모리 제어부로 출력하는 제2리피터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템의 제2형태는 메모리 제어부, 및 상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1메모리 모듈은 적어도 2개의 제1메모리를 구비하고, 상기 제2메모리 모듈은 적어도 2개의 제2메모리를 구비하며, 상기 적어도 2개의 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 입력하여 상기 적어도 2개의 제2메모리로 출력하고, 상기 적어도 2개의 제2메모리는 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하며, 상기 메모리 제어부로부터 출력되는 상기 제어신호를 제어신호 라인을 통하여 상기 제1메모리 모듈들의 상기 적어도 2개의 제1메모리로 공통으로 인가하고, 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 제1리드 데이터 라인을 통하여 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 각각 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리 각각으로부터 출력되는 제2리드 데이터를 제2리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하는 것을 특징으로 한다.
일실시예로서, 상기 제1메모리는 상기 제1메모리 모듈의 보드의 동일 면상에 배치하고, 상기 제2메모리는 상기 제2메모리 모듈의 동일 면상에 배치하는 것을 특징으로 한다. 다른 실시예로서, 상기 제1메모리 모듈은 상기 제1메모리를 복수개 구비하고, 상기 제2메모리 모듈은 상기 제2메모리를 복수개 구비하며, 상기 복수개의 제1메모리를 상기 제1메모리 모듈의 보드의 양면에 나누어서 배치하고 상기 제1메모리 모듈의 상기 양면의 동일 면상에 배치하고, 상기 복수개의 제2메모리를 상기 제2메모리 모듈의 보드의 양면에 나누어서 배치하고 상기 제2메모리 모듈의 상기 양면의 동일 면상에 배치하는 것을 특징으로 한다.
상기 제어신호 라인은 상기 시스템의 보드상에 배치되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호가 상기 제1메모리 모듈의 면상에서 상기 적어도 2개의 제1메모리에 공통으로 인가되는 것을 특징으로 한다.
상기 제1리드 데이터 라인 및 상기 제2리드 데이터 라인은 상기 시스템의 보드상에 배치되는 것을 특징으로 한다.
상기 제1메모리 모듈의 일측은 상기 제어신호 라인에 연결되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호는 상기 제1메모리 모듈의 상기 적어도 2 개의 제1메모리로 공통으로 인가되고, 상기 적어도 2개의 제1메모리로부터 출력되는 제어신호는 상기 제1메모리 모듈의 타측으로 전송되고, 상기 제2메모리 모듈의 일측은 상기 제1리드 데이터 라인 및 상기 제2리드 데이터 라인과 연결되고, 상기 제1메모리 모듈의 타측을 통하여 출력되는 상기 제어신호가 상기 제2메모리 모듈의 타측을 통하여 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 전송되는 것을 특징으로 하고, 상기 메모리 시스템은 연결 수단을 추가적으로 구비하여, 상기 제1메모리 모듈의 타측과 상기 제2메모리 모듈의 타측을 연결하는 것을 특징으로 한다.
상기 적어도 2개의 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 입력하여 상기 적어도 2개의 제2메모리로 출력하는 제1리피터를 구비하고, 상기 적어도 2개의 제2메모리는 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하는 제2리피터를 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 메모리 시스템의 상기 제어신호는 명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며, 상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메모리에 관련된 신호인지를 나타내는 것을 특징으로 하고, 상기 제어신호는 소정 갯수의 상기 제어신호 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 신호 송수신 방법의 제1형태는 메모리 제어부, 및 상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1 및 제2메모리 모듈들 각각이 제1메모리와 제2메모리를 구비하는 메모리 시스템의 데이터 전송 방법에 있어서, 제어신호 전송시에 상기 메모리 제어부가 상기 모듈들 각각의 제1메모리로 제어신호를 공통으로 전송하고, 상기 모듈들 각각의 상기 제1메모리가 해당 모듈의 제2메모리로 상기 제어신호를 전송하고, 리드 데이터 전송시에 상기 모듈들 각각의 상기 제1메모리로부터 리드 데이터가 출력되면 상기 모듈들 각각의 상기 제1메모리가 리드 데이터를 해당 모듈의 상기 제2메모리로 전송하고, 상기 제2메모리가 해당 모듈의 상기 제1메모리로부터 출력되는 리드 데이터를 상기 메모리 제어부로 전송하고, 상기 모듈들 각각의 제2메모리로부터 리드 데이터가 출력되면 상기 모듈들 각각의 상기 제2메모리로부터 출력되는 리드 데이터를 상기 메모리 제어부로 전송하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 신호 송수신 방법의 제2형태는 메모리 제어부, 및 상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1메모리 모듈은 적어도 2개의 제1메모리를 구비하고, 상기 제2메모리 모듈은 적어도 2개의 제2메모리를 구비하는 메모리 시스템의 데이터 전송 방법에 있어서, 제어신호 전송시에 상기 메모리 제어부가 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리로 제어신호를 공통으로 전송하고, 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리가 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 상기 제어신호를 각각 전송하고, 리드 데이터 전송시에 상기 제1메모리로부터 리드 데이터가 출력되면 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리가 리드 데이터를 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 각각 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리가 상기 적어도 2개의 제2메모리로부터 출력되는 리드 데이터를 각각 상기 메모리 제어부로 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로부터 리드 데이터가 출력되면 상기 적어도 2개의 제2메모리로부터 출력되는 리드 데이터를 각각 상기 메모리 제어부로 전송하는 것을 특징으로 한다.
상기 제1 및 제2형태의 신호 송수신 방법의 상기 제어신호는 명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며, 상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메모리에 관련된 신호인지를 나타내는 것을 특징으로 하고, 상기 제어신호는 소정 갯수의 상기 제어신호 및 라이트 데이터 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 메모리 시스템 및 이 시스템의 신호 송수신 방법을 설명하면 다음과 같다.
도2는 본 발명의 메모리 시스템의 제1실시예의 구성을 나타내는 것으로, 메모리 제어부(100) 및 메모리 모듈들(200-1, 200-2)로 구성되고, 메모리 모듈들(200-1, 200-2) 각각은 제1메모리와 제2메모리로 구성된 메모리 쌍들((M11, M12) ~ (M(n/2)1, M(n/2)2)로 구성되어 있다. 그리고, 메모리 모듈들(20-1, 20-2) 각각의 하부는 메모리 시스템의 보드상에 배치되는 슬롯들(미도시) 각각에 삽입되는 부분으로 연결 탭들(TAP)이 배치되어 있다.
도2에 나타낸 메모리 시스템의 연결 구조를 설명하면 다음과 같다.
메모리 제어부(100)와 메모리 모듈들(200-1, 200-2) 각각의 사이의 제1그룹 내지 제(n/2)그룹의 라이트 데이터, 명령, 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/A(n/2))은 점-대-2점 연결 구조를 가지며, 메모리 제어부(100)와 메모리 모듈들(200-1, 200-2) 각각의 사이의 리드 데이터 라인들(RD1 ~ RDn)은 점-대-점 연결 구조를 가진다. 메모리 제어부(100)와 메모리 모듈(200-1)사이에 제1그룹 내지 제(n/2)그룹의 라이트 데이터, 명령, 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/A(n/2))이 배치되고, 이 신호 라인들(WD/C/A1 ~ WD/C/A(n/2))이 메모리 모듈(200-2)까지 연장되어 배치된다. 메모리 제어부(100)와 메모리 모듈(200-1)사이에 홀수번째 리드 데이터 라인들(RD1 ~ RD(n-1))이 배치되고, 메모리 제어부(100)와 메모리 모듈(200-2)사이에 짝수번째 리드 데이터 라인들(RD2 ~ RDn)이 배치된다.
도2에 나타낸 메모리 시스템의 신호 전송 방법을 설명하면 다음과 같다.
도2에서, 메모리 쌍((M11, M12) ~ (M(n/2)1, M(n/2)2) 각각의 제1메모리(M11 ~ M(n/2)1)로 각각의 라이트 데이터, 명령, 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/A(n/2))을 통하여 라이트 데이터, 명령 및 어드레스 신호들이 인가되면, 제1메모리(M11 ~ M(n/2)1) 각각은 라이트 데이터, 명령 및 어드레스 신호들을 입력하여 내부의 리피터(R)을 통해 대응하는 제2메모리(M12 ~ M(n/2)2)로 중계 출력전송한다. 메모리 쌍((M11, M12) ~ (M(n/2)1, M(n/2)2) 각각의 제2메모리(M12 ~ M(n/2)2)는 대응하는 제1메모리(M11 ~ M(n/2)1)로부터 출력되는 리드 데이터를 입력하고 내부의 리피터(R)를 통하여 해당 리드 데이터 라인(RD1 ~ RDn)으로 출력한 다.그리고, 도시하지는 않았지만, 메모리 쌍((M11, M12) ~ (M(n/2)1, M(n/2)2) 각각의 제1메모리(M11 ~ M(n/2)1)로 라이트 데이터, 명령 및 어드레스 신호들이 인가되면, 제1메모리(M11 ~ M(n/2)1) 각각은 라이트 데이터, 명령 및 어드레스 신호들을 리피터(R)를 통하지 않고 그대로 입력할 수도 있고, 리피터(R)를 통하여 입력할 수도 있다.
메모리 제어부(100)로부터 라이트 명령이 인가된 후에, 제1메모리(M11 ~ M(n/2)1)의 메모리 셀 어레이(미도시)와 제2메모리(M12 ~ M(n/2)2)의 메모리 셀 어레이(미도시)에 동일한 시점에 데이터가 라이트되도록 구성하고자 할 경우에는 제1메모리(M11 ~ M(n/2)1)의 내부에 지연 소자를 추가하여 구성하면 된다.
또한, 도시하지는 않았지만, 제2메모리(M12 ~ M(n/2)2)로부터 출력되는 리드 데이터는 내부의 리피터(R)를 통하여 출력될 수도 있고, 그대로 외부로 출력될 수도 있다. 어떠한 경우든, 메모리 제어부(100)로부터 제1메모리(M11 ~ M(n/2)1)로 리드 명령이 인가된 후, 제1메모리(M11 ~ M(n/2)1)로부터 출력되는 리드 데이터가 해당 리드 데이터 라인으로 출력되는 시점과 제2메모리(M12 ~ M(n/2)2)로부터 출력되는 리드 데이터가 해당 리드 데이터 라인으로 출력되는 시점을 동일하게 맞추어 주면 된다. 이를 위하여,제2메모리(M12 ~ M(n/2)2)의 내부에 지연 소자를 추가하여 구성할 수도 있다.
도2에 나타낸 본 발명의 메모리 시스템은 라이트 데이터, 명령, 및 어드레스 신호 라인들이 2개의 메모리들에 공통으로 연결되고, 리드 데이터 라인들이 1개의 메모리에 연결되기 때문에 라인 로딩을 줄일 수 있다. 도2에 나타낸 메모리 시스템 을 도1에 나타낸 종래의 메모리 시스템과 비교하여 설명하면, 도2에 나타낸 메모리 시스템의 라이트 데이터, 명령, 및 어드레스 신호 라인들이 2개의 메모리들에 공통으로 연결되고 리드 데이터 라인들이 1개의 메모리에 연결되나, 도1에 나타낸 종래의 메모리 시스템의 명령 및 어드레스 신호 라인들은 n개의 메모리들에 공통으로 연결되고, 데이터 라인들이 2개의 메모리 에 공통으로 연결되 연결된다. 따라서, 도1에 나타낸 종래의 메모리 시스템에 비해서 신호 전송 라인의 라인 로딩을 줄일 수 있음을 알 수 있다.
도2의 메모리 시스템에서, n개 그룹의 라이트 데이터, 명령, 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/An)은 각 그룹별로 라이트 데이터 라인들, 명령 신호 라인들, 및 어드레스 신호 라인들을 분리하여 구성한다. 이 경우, 라이트 데이터 라인들, 명령 신호 라인들, 및 어드레스 신호 라인들의 수가 많아지게 되면 시스템 보드상에 배치되는 신호 라인들의 수가 많아지게 된다는 단점이 있다. 그래서, n개 그룹의 각 그룹별 라이트 데이터 라인들, 명령 신호 라인들, 및 어드레스 신호 라인들을 인가하기 위한 신호 라인들을 분리하여 구성하지 않고, 소정 갯수의 신호 라인들을 이용해 패킷 형태의 신호를 전송할 수도 있다.
도3은 본 발명의 메모리 시스템의 라이트 데이터, 명령 및 어드레스 신호 라인들로 전송되는 실시예의 패킷 포맷을 나타내는 것이다.
도3에서, A는 액티브 명령 포맷을 나타내는 것으로, 액티브 명령 포맷은 식별 신호1, 명령 신호, 및 로우 어드레스 신호로 이루어지는 하나의 패킷 데이터로 이루어지며, 식별 신호1은 2개의 메모리 모듈들(200-1, 20-2)의 제1메모리에 대한 명령인지 제2메모리에 대한 명령인지를 구분하기 위한 1비트의 데이터로 이루어질 수 있다. 명령 신호는 액티브 명령을 지정하기 위한 소정 비트로 이루어질 수 있다. 예를 들면, 명령 신호가 반전 칩 선택신호, 반전 라이트 인에이블 신호, 반전 컬럼 어드레스 스트로우브 신호, 및 반전 로우 어드레스 스트로우브 신호로 이루어지는 경우에 4비트의 데이터로 이루어질 수 있다. 로우 어드레스 신호는 제1 또는 제2메모리의 메모리 셀 어레이(미도시)의 워드 라인(미도시)을 선택하기 위한 신호이며, 메모리 셀 어레이가 복수개의 뱅크로 구성되는 경우에는 로우 어드레스 신호와 함께 뱅크 어드레스 신호가 함께 인가되면 된다.
B는 라이트 명령 포맷을 나타내는 것으로, 라이트 명령 포맷은 3개의 패킷 데이터로 이루어지며, 첫 번째 패킷 데이터는 식별 신호1, 명령 신호, 및 컬럼 어드레스 신호로 이루어지며, 두 번째 패킷 데이터 및 세 번째 패킷 데이터는 식별 신호2 및 라이트 데이터로 이루어진다. 식별 신호1는 제1 메모리와 제2메모리를 구분하기 위한 데이터로 1비트로 이루어질 수 있다. 식별 신호2는 메모리 모듈(200-1)과 메모리 모듈(200-2)를 구분하기 위한 데이터로 1비트로 이루어 질 수 있다. 라이트 데이터는 식별 기호2가 메모리 모듈(200-1)을 지정하면 메모리 모듈(200-1)에 저장되는 라이트 데이터가 되고, 메모리 모듈(200-2)을 지정하면 메모리 모듈(200-2)에 저장되는 라이트 데이터가 된다. 따라서, 메모리 모듈(200-1)에 저장할 라이트 데이터와 메모리 모듈(200-2)에 저장할 라이트 데이터가 함께 전송되더라도 메모리 모듈(200-1)의 메모리 및 메모리 모듈(200-2)의 메모리는 식별 신호 1과 식별 신호2를 이용하여 라이트 데이터를 구분할 수 있다. 컬럼 어드레스는 제1 또는 제2메모리의 메모리 셀 어레이의 컬럼 선택신호 라인(미도시)을 지정하기 위한 신호이며, 컬럼 선택신호 라인이 지정됨에 의해서 메모리 셀 어레이의 비트 라인(미도시)이 선택된다.
상술한 실시예에서는 라이트 명령 포맷이 3개의 패킷 데이터로 이루어진 경우를 나타내었으나, 라이트 데이터의 비트 수가 작은 경우에는 라이트 명령 포맷을 2개의 패킷 데이터로 구성하는 것도 가능하다.
C는 리드 명령 포맷을 나타내는 것으로, 리드 명령 포맷은 액티브 명령 포맷과 마찬가지로 1개의 패킷 데이터로 이루어지며, 식별 기호1, 명령 신호 및 컬럼 어드레스 신호로 이루어진다.
B의 라이트 명령 포맷이 인가되면, 메모리 셀 어레이의 선택된 워드 라인과 선택된 비트 라인사이에 연결된 메모리 셀에 라이트 데이터가 라이트되고, C의 리드 명령 포맷이 인가되면, 메모리 셀 어레이의 선택된 워드 라인과 선택된 비트 라인사이에 연결된 메모리 셀(미도시)에 저장된 데이터가 리드된다.
도4는 메모리 제어부가 도3의 데이터 포맷(B)을 가지는 신호를 더블 데이터 레이트로 전송하는 경우의 동작 타이밍도로서, 라이트 데이터, 명령 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/An) 을 6개의 라인들로 구성한 경우의 동작 타이밍도를 나타낸다.
도4에서, 기간(T1)에서 메모리 제어부(100)가 클럭신호(CLK)와 함께 식별 신호1 및 명령 신호를 먼저 전송하고, 기간(T2)에서 컬럼 어드레스 신호를 전송하고, 기간(T3)에서 식별 기호2 및 라이트 데이터를 전송하고, 기간(T4)에서 식별 기호2 및 라이트 데이터를 전송한다. 여기에서, 더블 데이터 레이트로 전송한다는 의미는 클럭신호(CLK)의 상승 엣지 및 하강 엣지에 응답하여 데이터를 전송하는 것을 말한다.
도4에 나타낸 바와 같이 라이트 데이터, 명령 신호 및 어드레스 신호를 소정수의 동일한 라인을 통해 전송하게 되면, 라이트 데이터 라인들, 명령 신호 라인들, 및 어드레스 신호 라인들의 수가 줄어들게 된다. 이에 따라, 본 발명의 메모리 시스템은 신호 라인들의 로딩이 줄어들 뿐만아니라 시스템 보드상에 배치되는 신호 라인들의 수가 줄어들게 된다는 추가적인 장점이 있다.
도5는 도2에 나타낸 제1메모리 및 제2메모리 내부의 실시예의 구성을 나타내는 것으로, 제1메모리(M11)는 입력 버퍼(B1), 내부 회로(50), 버퍼(B2)로 구성된 리피터(R) 및 출력버퍼(B3)로 구성되고, 제2메모리(M12)는 입력 버퍼들(B4, B6), 내부 회로(52), 출력버퍼(B5), 및 버퍼(B7)로 구성된 리피터(R)로 구성되어 있다.
제1메모리(M11)로 인가되는 라이트 데이터, 명령 및 어드레스 신호(wd/c/a1)가 제2메모리(M12)로 전송되는 동작을 설명하면 다음과 같다.
제1메모리(M11)로 인가되는 라이트 데이터, 명령 및 어드레스 신호(wd/c/a1)는 입력 버퍼(B1) 및 버퍼(B2)에 의해서 버퍼되어 버퍼된 라이트 데이터, 명령 및 어드레스 신호(rwd/c/a)를 발생한다. 그리고, 입력 버퍼(B1)에 의해서 버퍼된 라이트 데이터, 명령 및 어드레스 신호(iwd/c/a1)는 제1메모리(M11)의 내부 회로(50)로도 인가된다. 제2메모리(M12)로 인가되는 버퍼된 라이트 데이터, 명령 및 어드레스 신호(rwd/c/a)는 입력 버퍼(B4)에 의해서 버퍼되어 버퍼된 라이트 데이터, 명령 및 어드레스 신호(iwd/c/a2)를 발생한다. 즉, 제1메모리(M11)로 인가되는 라이트 데이터, 명령 및 어드레스 신호(wd/c/a1)는 입력 버퍼(B1)를 통하여 내부 회로(50)로 인가됨과 동시에 리피터(R)를 통하여 제2메모리(M12)로도 출력된다.
제1메모리(M11)의 내부 회로(50)로부터 출력 데이터(dout1)가 발생되면, 출력 데이터(dout1)가 출력 버퍼(B3)에 의해서 버퍼되어 버퍼된 출력 데이터(DO1)를 발생한다. 버퍼된 출력 데이터(DO1)는 제2메모리(M12)로 인가되고, 제2메모리(M12)로 인가되는 버퍼된 출력 데이터(DO1)는 입력 버퍼(B6) 및 버퍼(B7)를 통하여 버퍼된 출력 데이터(DO2)를 발생한다. 그리고, 제2메모리(M12)의 내부 회로(52)로부터 발생되는 출력 데이터(dout1)는 출력 버퍼(B5)에 의해서 버퍼되어 버퍼된 출력 데이터(DO2)를 발생한다. 버퍼된 출력 데이터(DO2)는 리드 데이터 라인(RD1)을 통하여 메모리 제어부(100)로 전송된다. 제1메모리(M11)에 대한 리드 동작이 수행되어 제1메모리(M11)로부터 버퍼된 출력 데이터(DO1)가 발생되면 제1메모리(M11)의 출력 버퍼(B3) 및 제2메모리(M12)의 입력 버퍼(B6) 및 리피터(R)를 통하여 리드 데이터 라인(RD1)으로 출력되고, 제2메모리(M12)에 대한 리드 동작이 수행되어 제2메모리(M12)의 내부 회로(52)로부터 출력 데이터(dout2)가 발생되면 출력 버퍼(B5)를 통하여 리드 데이터 라인(RD1)으로 출력된다. 리드 동작은 제1메모리(M11)와 제2메모리(M12)중의 하나의 메모리에서만 수행되기 때문에 출력 버퍼(B5)의 출력 데이터와 리피터(R)의 출력 데이터사이의 데이터 충돌은 발생되지 않게 된다.
제1메모리와 제2메모리로 구성되는 나머지 다른 메모리 쌍들((M21, M22) ~ (Mn1, Mn2)) 또한 도5의 제1메모리와 제2메모리의 구성을 가지며, 동일한 동작을 수행한다.
도6a는 도2에 나타낸 본 발명의 메모리 시스템의 제1 및 제2메모리 모듈의 제1메모리의 리드 동작을, 도6b는 제2메모리의 리드 동작을 설명하기 위한 동작 타이밍도로서, wd/c/a1은 제1메모리로 입력되는 라이트 데이터, 명령 및 어드레스 신호를, rwd/c/a는 제1메모리로부터 출력되는 라이드 데이터 명령 및 어드레스 신호를, DO1은 제1메모리로부터 출력되는 리드 데이터를 , DO2는 제2메모리로부터 출력되는 리드 데이터를 나타낸다.
도6a를 참조하면, 제1메모리 모듈(200-1)의 제1메모리(M11) 및 제2메모리 모듈(200-2)의 제1메모리(M21)로 도3의 리드 데이터 포맷(C)을 가지며 식별 신호1가 제1메모리에 대한 리드 동작을 지정하는 신호(wd/c/a1)가 인가되면, 제1메모리들(M11, M21)은 이 신호(wd/c/a1)에 응답하여 리드 동작을 수행하여 리드 레이턴시 기간(Tr)만큼 지연 후에 리드 데이터(DO1)를 각각 출력한다.
또한, 제1메모리들(M11, M21)은 신호(wd/c/a1)를 각각 입력하여 지연 시간(Tp)만큼 지연하여 신호(rwd/c/a)를 각각 발생하고, 제2메모리들(M12, M22)은 신호(rwd/c/a)를 각각 입력하여 이 신호(rwd/c/a)가 제1메모리들(M11, M21)에 대한 리드 명령이므로 리드 동작을 수행하지 않고, 제1메모리들(M11, M21)로부터 출력되는 리드 데이터(DO1)를 각각 입력하여 지연 시간(Tp)만큼 지연하여 리드 데이터(DO2)를 출력한다.
도6b를 참조하면, 제1메모리 모듈(200-1)의 제1메모리(M11) 및 제2메모리 모듈(200-2)의 제1메모리(M21)로 도3의 리드 데이터 포맷(C)을 가지며 식별 신호1가 제2메모리에 대한 리드 동작을 지정하는 신호(wd/c/a1)가 인가되면, 제1메모리들(M11, M21)은 이 신호(wd/c/a1)를 지연 시간(Tp)만큼 지연하여 신호(rwd/c/a)를 각각 발생하고, 제1메모리들(M11, M21)은 이 신호(wd/c/a1)가 제1메모리에 대한 리드 명령이 아니므로 리드 동작을 수행하지 않는다. 제2메모리들(M12, M22)은 신호(rwd/c/a)가 제2메모리에 대한 리드 명령이므로 리드 동작을 수행하여 리드 레이턴시 기간(Tr)만큼 지연 후에 리드 데이터(DO2)를 각각 발생한다.
도6a, b에서, 지연 시간(Tp)은 만일 제1 및 제2메모리들 각각이 도5와 같이 구성된다면 제1메모리들 내부의 버퍼(B1) 및 리피터(R)를 통과하는데 걸리는 시간 및 제2메모리들 내부의 버퍼(B6) 및 리피터(R)를 통과하는데 걸리는 시간을 말한다.
따라서, 제1메모리들에 대한 리드 동작시에 제1 및 제2메모리 모듈들(200-1. 200-2)의 제1메모리들로 라이트 데이터, 명령 및 어드레스가 인가된 후 제2메모리들을 통하여 리드 데이터(DO2)가 출력될 때까지의 시간 및 제2메모리들에 대한 리드 동작시에 제1 및 제2메모리 모듈들(200-1, 200-2)의 제1메모리들로 라이트 데이터, 명령 및 어드레스가 인가된 후 제2메모리들로부터 리드 데이터(DO2)가 출력될 때까지의 시간이 동일하게 된다.
도7은 본 발명의 메모리 시스템의 제2실시예의 구성을 나타내는 것으로, 메모리 제어부(100), 메모리 모듈들(200-1', 200-2'), 및 연결 보드(300)로 구성되고, 메모리 모듈들(200-1', 200-2') 각각은 도2와 마찬가지로 제1메모리와 제2메모리로 구성된 메모리 쌍들((M11, M12) ~ (M(n/2)1, M(n/2)2)로 구성되어 있다.
도7에서, 메모리 모듈들(200-1', 200-2') 각각의 하부는 메모리 시스템의 보드상에 배치되는 슬롯들(미도시) 각각에 삽입되는 부분으로 연결 탭(TAP)들이 배치되고, 메모리 모듈들(200-1', 200-2') 각각의 상부에 연결 탭(TAP)들이 배치되고, 연결 보드(300)의 좌우(상하)에 배치된 콘넥터(미도시) 삽입된다.
도7에 나타낸 메모리 시스템은 라이트 데이터, 명령 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/An)이 시스템 보드상에서 제1메모리 모듈(200-1')과 제2메모리 모듈(200-2')로 분기되는 것이 아니라, 라이트 데이터, 명령, 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/An)이 제1메모리 모듈(200-1')의 보드상에서 분기되어, 연결 보드(300)상에 배치된 라인들을 통하여 제2메모리 모듈(200-2')로 연결된다. 제1메모리 모듈(200-1')의 보드상에서 분기된 라인들은 제1메모리 모듈(200-1')의 상부에 배치된 연결 탭으로 연결되고, 연결 보드(300)상에 배치된 라인들을 통하여 제2메모리 모듈(200-2')의 상부에 배치된 연결 탭으로 연결된다., 연결 보드(300)상에는 제1메모리 모듈(200-1')로부터 제2메모리 모듈(200-2')로 전송되는 신호를 전송하기 위한 라인들이 배치된다. 도7에 나타낸 메모리 시스템 또한, 라이트 데이터, 명령 및 어드레스 신호 라인들에 2개의 메모리들이 연결되고, 리드 데이터 라인들에 1개의 메모리가 연결되기 때문에 도2에 나타낸 메모리 시스템과 마찬가지로 라인 로딩을 줄일 수 있다.
도7에 나타낸 메모리 시스템의 데이터 전송 방법은 상술한 도2의 메모리 시스템의 데이터 전송 방법과 동일하므로 도2의 설명을 참고로 하면 쉽게 이해될 것이다.
도8은 본 발명의 메모리 시스템의 제3실시예의 구성을 나타내는 것으로, 메모리 제어부(100), 메모리 모듈들(200-1", 200-2"), 및 연결 보드(300')로 구성되고, 메모리 모듈(200-1")은 제1메모리들(M11 ~ Mn1)로 구성되고, 메모리 모듈(200-2")은 제2메모리들(M12 ~ Mn2)로 구성되어 있다.
도8에서, 메모리 모듈들(200-1", 200-2") 각각의 하부는 메모리 시스템의 보드상에 배치되는 슬롯들(미도시) 각각에 삽입되는 부분으로 연결 탭(TAP)들이 배치되고, 메모리 모듈들(200-1", 200-2") 각각의 상부에 연결 탭(TAP)들이 배치되고, 연결 보드(300')의 상하에 배치된 콘넥터(미도시)에 삽입된다. 도8에 나타낸 메모리 시스템은 라이트 데이터, 명령 및 어드레스 신호 라인들(WD/C/A1 ~ WD/C/An)이 시스템 보드상에 배치되어 제1메모리 모듈(200-1")의 제1메모리들(M11 ~ Mn1)로 연결되고, 제1메모리들(M11 ~ Mn1)은 내부의 리피터(R)에 의해서 라이트 데이터, 명령 및 어드레스 신호를 리피팅하여 출력한다. 제1메모리 모듈(200-1")의 제1메모리들(M11 ~ Mn1)로부터 출력되는 라이트 데이터, 명령 및 어드레스 신호가 연결 보드(300')상의 라인들을 통하여 제2메모리 모듈(200-2")의 제2메모리들(M12 ~ Mn2)로 인가된다. 또한, 제1메모리 모듈(200-1")의 제1메모리들(M11 ~ Mn1)로부터 출력되는 리드 데이터가 연결 보드(300')상의 라인들을 통하여 제2메모리 모듈(200-2")의 제2메모리들(M12 ~ Mn2)로 인가된다. 제2메모리 모듈(200-2")의 제2메모리들(M12 ~ Mn2)로부터 출력되는 리드 데이터는 시스템 보드상에 배치된 리드 데이터 라인들(RD1 ~ RDn)을 통하여 전송된다. 제1메모리 모듈(200-1")로부터 제2메모리 모듈(200-2")으로 전송되는 신호들은 메모리 모듈(200-1")의 상부에 배치된 연결 탭들 로 연결되고, 연결 보드(300')상에 배치된 라인들을 통하여 메모리 모듈(200-2")의 상부에 배치된 연결 탭들로 연결된다. 결과적으로, 연결 보드(300')상에는 제1메모리 모듈(200-1")로부터 제2메모리 모듈(200-2")로 전송되는 신호, 라이트 데이터, 명령 및 어드레스 신호, 및 제1메모리들(M11 ~ Mn1)로부터 출력되는 리드 데이터를 전송하기 위한 라인들이 배치된다.
도8에 나타낸 메모리 시스템 또한, 라이트 데이터, 명령 및 어드레스 신호 라인들에 2개의 메모리들이 연결되고, 리드 데이터 라인들에 1개의 메모리가 연결되기 때문에 도2에 나타낸 메모리 시스템과 마찬가지로 라인 로딩을 줄일 수 있다.
도8에 나타낸 메모리 시스템의 데이터 전송 방법은 상술한 도2의 메모리 시스템의 데이터 전송 방법과 동일하므로 도2의 설명을 참고로 하면 쉽게 이해될 것이다.
상술한 실시예들에서, 메모리 모듈들에 배치된 메모리들이 보드의 한쪽면의 평면에 배치되는 것을 나타내었으나, 경우에 따라서는 한쪽면의 평면에 일부 메모리들을 배치하고 다른면의 평면에 나머지 메모리들을 배치하더라도 상관없다.
또한, 상술한 실시예들에서, 연결 보드(300, 300')는 보드 형태가 아니라 케이블의 형태이어도 상관없다. 즉, 메모리 모듈들사이에 데이터를 전송할 수 있다면 어떠한 형태로 구성되던지 상관없다.
상술한 실시예에서는 2개의 메모리 모듈들을 구비하는 메모리 시스템을 예로 들어 설명하였지만, 3개이상의 메모리 모듈들을 구비하는 메모리 시스템의 경우에도 본 발명의 방법을 적용하는 것이 가능하다.
상술한 도2 및 도6의 실시예들의 메모리 시스템에서, 메모리 모듈들이 메모리 제어부로부터 하나는 가깝게, 다른 하나는 멀게 수평으로 나열되어 배치되는 것을 예로 들어 설명하였으나, 메모리 모듈들이 메모리 제어부로부터 동일한 위치에 수직으로 나열되어 배치되어 구성되더라도 상관없다. 이 경우에, 메모리 제어부로부터 분기점까지 라이트 데이터, 명령 및 어드레스 신호를 전송하기 위한 라이트 데이터, 명령 및 어드레스 신호 라인이 배치되고, 분기점으로부터 제1메모리 모듈로 라이트 데이터, 명령 및 어드레스 신호 라인이 연장되고, 또한 분기점으로부터 제2메모리 모듈로 라이트 데이터, 명령 및 어드레스 신호 라인이 연장되어 배치되도록 구성하면 된다.
상술한 실시예들에서는 제1메모리 모듈 및 제2메모리 모듈이 시스템 보드상의 미도시된 슬롯에 삽입되는 것으로 설명하였으나, 도면에 도시된 것처럼 슬롯없이 제1메모리 모듈 및 제2메모리 모듈이 시스템 보드상에 직접적으로 납땜(soldering)되어 구성될 수도 있다. 또한, 도7 및 도8의 연결 보드가 미도시된 콘넥터들을 구비하여 제1메모리 모듈과 제2메모리 모듈의 연결 탭들을 연결하는 것으로 설명하였으나, 도면에 도시된 것처럼 콘넥터없이 제1메모리 모듈과 제2메모리 모듈에 직접적으로 납땜되어 구성될 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 메모리 시스템 및 이 시스템의 신호 송수신 방법은 신호 전송 라인들의 라인 로딩을 줄임에 의해서 신호 전송시에 발생될 수 있는 지연을 최소화하여 고속의 신호 전송을 가능하게 한다.
또한, 본 발명의 메모리 시스템 및 이 시스템의 신호 송수신 방법은 라이트 데이터, 명령 및 어드레스 신호를 이들 신호들의 비트 수만큼의 신호 라인들로 구성하지 않고 이들 신호들의 비트 수보다 훨씬 작은 수의 신호 라인들로 구성하고, 이 신호 라인들을 통하여 직렬로 전송하게 되면 시스템 보드상에 배치되는 신호 라인들의 수가 줄어들게 되어 보드상의 신호 배치가 단순해지게 된다.

Claims (26)

  1. 메모리 제어부; 및
    상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고,
    상기 제1 및 제2메모리 모듈들 각각은
    제1메모리와 제2메모리를 구비하며, 상기 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 상기 제2메모리로 출력하고, 상기 제2메모리는 상기 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하며,
    상기 메모리 제어부로부터 출력되는 상기 제어신호를 제어신호 라인을 통하여 상기 제1 및 제2메모리 모듈들의 상기 제1메모리로 공통으로 전송하고, 상기 제1메모리 모듈의 상기 제2메모리로부터 출력되는 리드 데이터를 제1리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하고, 상기 제2메모리 모듈의 상기 제2메모리로부터 출력되는 리드 데이터를 제2리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하고,
    상기 제어신호 라인, 상기 제1리드 데이터 라인 및 상기 제2리드 데이터 라인은 시스템의 보드상에 배치되고,
    상기 제1메모리 모듈의 일측은 상기 제어신호 라인과 상기 제1리드 데이터 라인에 연결되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호는 상기 제1메모리 모듈의 상기 제1메모리 및 상기 제1메모리 모듈의 타측으로 전송되고,
    상기 제2메모리 모듈의 일측은 상기 제2리드 데이터 라인과 연결되고, 상기 제1메모리 모듈의 타측을 통하여 전송되는 상기 제어신호가 상기 제2메모리 모듈의 타측을 통하여 전송되는 것을 특징으로 하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제1메모리 및 상기 제2메모리는
    상기 메모리 모듈들 각각의 보드의 동일 면상에 배치하는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 모듈들 각각은
    상기 제1메모리 및 상기 제2메모리를 복수개 구비하며,
    상기 복수개의 제1메모리 및 상기 복수개의 제2메모리를 상기 메모리 모듈의 보드의 양면에 나누어서 배치하고, 상기 메모리 모듈의 보드의 상기 양면의 동일 면상에 배치하는 것을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 제어신호 라인은
    상기 시스템의 보드상에서 상기 메모리 제어부로부터 상기 제1메모리 모듈까지 배치되고, 연장되어 상기 제2메모리 모듈까지 배치되는 것을 특징으로 하는 메모리 시스템.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제어신호 라인은
    상기 시스템의 보드상에서 분기점까지 배치되고, 상기 분기점에서 분기되어 상기 제1메모리 모듈 및 상기 제2메모리 모듈로 배치되는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 제어신호는
    명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며,
    상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메모리에 관련된 신호인지를 나타내는 것을 특징으로 하는 메모리 시스템.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 제어신호는
    소정 갯수의 상기 제어신호 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 하는 메모리 시스템.
  8. 삭제
  9. 제1항에 있어서, 상기 메모리 시스템은
    연결 수단을 추가적으로 구비하여,
    상기 제1메모리 모듈의 타측과 상기 제2메모리 모듈의 타측을 연결하는 것을 특징으로 하는 메모리 시스템.
  10. 제1항에 있어서, 상기 제1메모리는 상기 메모리 제어부로부터 인가되는 제어 신호를 입력하여 상기 제2메모리로 출력하는 리피터를 구비하고,
    상기 제2메모리는 상기 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하는 리피터를 구비하는 것을 특징으로 하는 메모리 시스템.
  11. 메모리 제어부; 및
    상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고,
    상기 제1메모리 모듈은 적어도 2개의 제1메모리를 구비하고, 상기 제2메모리 모듈은 적어도 2개의 제2메모리를 구비하며,
    상기 적어도 2개의 제1메모리는 상기 메모리 제어부로부터 인가되는 제어신호를 입력하여 상기 적어도 2개의 제2메모리로 출력하고, 상기 적어도 2개의 제2메모리는 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하고,
    상기 메모리 제어부로부터 출력되는 상기 제어신호를 제어신호 라인을 통하여 상기 제1메모리 모듈들의 상기 적어도 2개의 제1메모리로 공통으로 인가하고, 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 제1리드 데이터 라인을 통하여 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 각각 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리 각각으로부터 출력되는 제2리드 데이터를 제2리드 데이터 라인을 통하여 상기 메모리 제어부로 전송하는 것을 특징으로 하는 메모리 시스템.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제1메모리는 상기 제1메모리 모듈의 보드의 동일 면상에 배치하고, 상기 제2메모리는 상기 제2메모리 모듈의 동일 면상에 배치하는 것을 특징으로 하는 메모리 시스템.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제1메모리 모듈은 상기 제1메모리를 복수개 구비하고, 상기 제2메모리 모듈은 상기 제2메모리를 복수개 구비하며,
    상기 복수개의 제1메모리를 상기 제1메모리 모듈의 보드의 양면에 나누어서 배치하고 상기 제1메모리 모듈의 상기 양면의 동일 면상에 배치하고, 상기 복수개의 제2메모리를 상기 제2메모리 모듈의 보드의 양면에 나누어서 배치하고 상기 제2메모리 모듈의 상기 양면의 동일 면상에 배치하는 것을 특징으로 하는 메모리 시스템.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제어신호 라인은
    상기 시스템의 보드상에 배치되고,
    상기 제어신호 라인을 통하여 전송되는 상기 제어신호가 상기 제1메모리 모듈의 면상에서 상기 적어도 2개의 제1메모리에 공통으로 인가되는 것을 특징으로 하는 메모리 시스템.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    상기 시스템의 보드상에 배치되는 것을 특징으로 하는 메모리 시스템.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제1메모리 모듈의 일측은 상기 제어신호 라인에 연결되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호는 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리로 공통으로 인가되고, 상기 적어도 2개의 제1메모리로부터 출력되는 제어신호는 상기 제1메모리 모듈의 타측으로 전송되고,
    상기 제2메모리 모듈의 일측은 상기 제1리드 데이터 라인 및 상기 제2리드 데이터 라인과 연결되고, 상기 제1메모리 모듈의 타측을 통하여 출력되는 상기 제어신호가 상기 제2메모리 모듈의 타측을 통하여 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 전송되는 것을 특징으로 하는 메모리 시스템.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 메모리 시스템은
    연결 수단을 추가적으로 구비하여,
    상기 제1메모리 모듈의 타측과 상기 제2메모리 모듈의 타측을 연결하는 것을 특징으로 하는 메모리 시스템.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제어신호는
    명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며,
    상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메 모리에 관련된 신호인지를 나타내는 것을 특징으로 하는 메모리 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 제어신호는
    소정 갯수의 상기 제어신호 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 하는 메모리 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 적어도 2개의 제1메모리는 상기 메모리 제어부로부터 인가되는 상기 제어신호를 입력하여 상기 적어도 2개의 제2메모리로 출력하는 리피터를 각각 구비하고, 상기 적어도 2개의 제2메모리는 상기 적어도 2개의 제1메모리로부터 출력되는 리드 데이터를 입력하여 상기 메모리 제어부로 출력하는 리피터를 각각 구비하는 것을 특징으로 하는 메모리 시스템.
  21. 메모리 제어부; 및
    상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1 및 제2메모리 모듈들 각각이 제1메모리와 제2메모리를 구비하는 메모리 시스템의 데이터 전송 방법에 있어서,
    제어신호 전송시에 상기 메모리 제어부가 상기 모듈들 각각의 제1메모리로 제어신호를 공통으로 전송하고, 상기 모듈들 각각의 상기 제1메모리가 해당 모듈의 제2메모리로 상기 제어신호를 전송하고,
    리드 데이터 전송시에 상기 모듈들 각각의 상기 제1메모리로부터 리드 데이터가 출력되면 상기 모듈들 각각의 상기 제1메모리가 리드 데이터를 해당 모듈의 상기 제2메모리로 전송하고, 상기 제2메모리가 해당 모듈의 상기 제1메모리로부터 출력되는 리드 데이터를 상기 메모리 제어부로 전송하고, 상기 모듈들 각각의 제2메모리로부터 리드 데이터가 출력되면 상기 모듈들 각각의 상기 제2메모리로부터 출력되는 리드 데이터를 상기 메모리 제어부로 전송하고,
    상기 제1메모리 모듈의 일측은 제어신호 라인과 제1리드 데이터 라인에 연결되고, 상기 제어신호 라인을 통하여 전송되는 상기 제어신호는 상기 제1메모리 모듈의 상기 제1메모리 및 상기 제1메모리 모듈의 타측으로 전송되고,
    상기 제2메모리 모듈의 일측은 제2리드 데이터 라인과 연결되고, 상기 제1메모리 모듈의 타측을 통하여 전송되는 상기 제어신호가 상기 제2메모리 모듈의 타측을 통하여 전송되는 것을 특징으로 하는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제어신호는
    명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며,
    상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메모리에 관련된 신호인지를 나타내는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서, 상기 제어신호는
    소정 갯수의 상기 제어신호 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
  24. 메모리 제어부; 및
    상기 메모리 제어부와 데이터를 송수신하는 제1 및 제2메모리 모듈들을 구비하고, 상기 제1메모리 모듈은 적어도 2개의 제1메모리를 구비하고, 상기 제2메모리 모듈은 적어도 2개의 제2메모리를 구비하는 메모리 시스템의 데이터 전송 방법에 있어서,
    제어신호 전송시에 상기 메모리 제어부가 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리로 제어신호를 공통으로 전송하고, 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리가 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 상기 제어신호를 각각 전송하고,
    리드 데이터 전송시에 상기 제1메모리로부터 리드 데이터가 출력되면 상기 제1메모리 모듈의 상기 적어도 2개의 제1메모리가 리드 데이터를 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로 각각 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리가 상기 적어도 2개의 제2메모리로부터 출력되는 리드 데이터를 각각 상기 메모리 제어부로 전송하고, 상기 제2메모리 모듈의 상기 적어도 2개의 제2메모리로부터 리드 데이터가 출력되면 상기 적어도 2개의 제2메모리로부터 출력되는 리드 데이터를 각각 상기 메모리 제어부로 전송하는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제24항에 있어서, 상기 제어신호는
    명령 신호, 어드레스 신호, 라이트 데이터 및 식별 신호를 포함하며,
    상기 식별 신호는 상기 제어신호가 제1메모리에 관련된 신호인지 또는 제2메모리에 관련된 신호인지를 나타내는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서, 상기 제어신호는
    소정 갯수의 상기 제어신호 라인을 통하여 소정 비트씩 직렬로 전송되는 것을 특징으로 하는 메모리 시스템의 신호 송수신 방법.
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