CN1992067B - 具有设备间点对点和点对两点链接的存储*** - Google Patents

Abstract

一种存储***，具有第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接。一个存储器模块包括该第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件例如连接器或焊料，将存储器模块连接到到一个母板。第二连接元件例如连接器或焊料，将第一和第二主存储器和第一和第二辅助存储器中的另外一个连接到该母板。第一存储器模块上的存储器中的至少一个被耦合到其余的存储器中的至少另外一个上。该存储***还包括一个存储控制器，该存储控制器通过点对两点链接连接到主存储器。

Description

具有设备间点对点和点对两点链接的存储***

技术领域

本发明涉及一种存储***，尤其涉及一种具有存储设备间的点对点(PTP)链接架构的存储***。

背景技术

图1包括一个在连接到一控制器16的多个存储器模块MM0-MMn，14、12上具有多个存储设备M0-Mm例如m＝7的传统的存储***10。在每个存储器模块MM0-MMn上的存储设备M0-Mm的个数m是关于***总线的宽度决定的。例如，如果***总线宽度为x64并且存储设备具有一个x8DQ总线，则每个存储器模块MM0-MMn具有8个存储设备M0-M7。数据信号线DQ0-7、DQ8-15、...、DQ56-63具有多线链接(multi-drop link)，以使这些存储设备共享该数据信号线。数据线的电容性负载影响存储***的运行速度。例如，8SDRAM\4DDR(双数据速率)、2DDR2和2DDR3的运行结构通常与相应的数据信号线连接在一起。随着这种***的运行速度的提高，减少数据信号线的电容性负载来避免由电容性负载引起的运行速度的降低变得重要。

命令/地址(C/A)信号线C/A0和C/A1具有多线链接，以使在相同模块MM0-MMn上的存储设备M0-Mm共享相同的C/A信号线。总之，取决于***总线的速度，8或4存储设备共享一个单独的C/A线。为了更高的总线速度，8存储设备通常共享一个公共的C/A线。

目前，因为负载的影响，C/A线的速度比数据DQ线的速度慢。对于DDR运行，该C/A总线以单数据速率(SDR)即DQ线的速度的一半运行。为了更高的运行速度，减少电容性负载和C/A线的短线(stub)也将变得重要。

对于一个高速的存储***，也就是以高于2Gbps运行的***，已经研究了一种与多线链接相对的，在存储设备间以及在控制器和存储设备间的点对点(PTP)链接以减少电容性负载和每个信号线的短线从而达到高速运行的需求。对于一个支持该PTP链接的高密度存储***，需要多个存储器模块来支持存储应用例如服务器或者联网，但是每个包括该PTP链接的存储器模块都应当具有用于每个信号线的输入/输出I/O模块接头。这导致接头数量增多，使得难于设计和生产一种合适的存储器模块。一种在支持PTP的高密度存储***上不会导致接口数量增加的方法是在单个存储器模块上使用堆栈存储器。

如果采取安装在一个存储器模块上的堆栈存储器，则可能带来一些问题。例如，在上面的存储器和下面的存储器之间的热量管理将是一个难于解决的问题。另外，在上面的存储器和下面的存储器之间的信号路由将变得非常复杂和难以实现，并且可能导致存储器封装尺寸的增加。另外，在保持PTP链接的同时增加存储***的密度也将变得困难。

发明内容

本发明旨在提供一种存储器***，该存储器***具有用于合并写入数据和命令/地址(WR/CA)信号线的点对两点链接(此处称为“1P2P”)和用于读取数据(DQ)信号线的点对点链接(此处称为“1P1P”)。。

本发明提供一种能够支持PTP链接的存储器封装，且不会带来存储器封装尺寸的增加。本发明还提供一种在存储设备中具有PTP链接的存储***。提供这些特征不会带来存储器模块连接器管脚的增加。

根据第一方面，本发明旨在一种存储***，包括第一和第二主存储器以及分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述的耦合包括至少一个点对点链接。至少一个存储器模块具有第一和第二主存储器以及第一和第二辅助存储器中的至少两个。第一连接元件将该存储器模块连接到一母板。第二连接元件将第一和第二主存储器以及第一和第二辅助存储器中的至少另外一个连接到该母板。第一存储器模块的至少一个存储器耦合到至少一个其余的存储器上。

在一个实施例中，该第一连接元件是一将存储器模块连接到母板的连接器。

在一个实施例中，该第二连接元件包括将第一和第二主存储器以及第一和第二辅助存储器中的至少另外一个固定连接到母板的焊料。

在一个实施例中，该第一主存储器和第二主存储器固定在第一存储器模块。

在一个实施例中，该第一主存储器和第一辅助存储器固定在第一存储器模块。

在一个实施例中，该第一主存储器和第二主存储器被焊接到母板。

在一个实施例中，该第一主存储器和第一辅助存储器被焊接到母板。

该存储***还可以包括一个连接有第一和第二主存储器以及第一和第二辅助存储器中的至少两个的第二存储器模块。第二连接元件可以是一个将第二存储器模块连接到母板的连接器。一个软导线元件可以连接该第一和第二存储器模块。该软导线元件能够传送命令/地址(CA)信号和/或数据信号。该第一主存储器和第二主存储器可以被固定到第一存储器模块。该第一主存储器和第一辅助存储器可以被固定到第一存储器模块。该第一辅助存储器和第二辅助存储器可以被固定到第二存储器模块。该第二主存储器和第二辅助存储器可以被固定到第二存储器模块。

该存储***还可以包括一个耦合到第一和第二主存储器中至少一个上的控制器。该控制器可以通过一个点对点链接耦合到至少一个主存储器。该控制器可以通过一个点对两点链接耦合到第一和第二主存储器。该控制器可以将命令/地址(CA)信号传输至全部的两个主存储器。在一个实施例中，在访问辅助存储器中的一个期间，主存储器中的一个将来自控制器的命令/地址信号转送到将要访问的辅助存储器中的一个。在一个实施例中，被访问的数据的第一半通过主存储器和辅助存储器中的一个被传输到控制器，并且被访问的数据的第二半通过主存储器和辅助存储器中的另外一个被传输到控制器。在一个实施例中，被访问的数据的第一半通过辅助存储器中的一个被传输到控制器，并且被访问的数据的第二半通过辅助存储器中的另外一个被传输到控制器。

根据另外一个方面，本发明涉及一种存储***，该存储***包括第一和第二主存储器和用于传输信号到该第一和第二主存储器的控制器，通过点对两点链接将所述信号传输到第一和第二存储器。

在一个实施例中，该信号包括命令/地址(CA)信号。第一和第二辅助存储器可以分别耦合到第一和第二主存储器。主存储器和辅助存储器之间的耦合可以包括至少一个点对点链接。存储***还可以包括具有第一和第二主存储器以及第一和第二辅助存储器中的至少两个的第一存储器模块，和具有第一和第二主存储器以及第一和第二辅助存储器中的至少另外两个的第二存储器模块。

软导线元件可以连接第一和第二存储器模块。该软导线元件可以传送命令/地址信号和/或数据信号。

在一个实施例中，该控制器传输命令/地址(CA)信号到全部的两个主存储器。在一个实施例中，在访问辅助存储器中的一个期间，主存储器中的一个将来自控制器的命令/地址(CA)信号转送到将要访问的辅助存储器中的一个。被访问的数据的第一半通过主存储器和辅助存储器中的一个被传输到控制器，并且被访问的数据的第二半通过主存储器和辅助存储器中的另外一个被传输到控制器。被访问的数据的第一半通过辅助存储器中的一个被传输到控制器，并且被访问的数据的第二半通过辅助存储器中的另外一个被传输到控制器。

附图说明

本发明的前述的和其它方面的目的、特征和优点将通过对本发明优选的方面更详细的描述变得明显，如附图所示，其中不同视图中的相同的附图标记表示相同的部件。附图无需按比例绘制，而强调的是本发明的原理。为了清楚起见，在附图中夸大了层的厚度和区域。

图1包括在多个存储器模块上具有多个存储设备的传统存储***的方框图。

图2A包括依照本发明一个实施例的存储***的示意性方框图。

图2B包括说明图2A的存储***中的链接配置的示意性图。

图3A和3B包括说明图2A所示的依照本发明实施例的读取操作的定时的时序图。

图4A是依照本发明另一个实施例的存储***的示意性方框图。

图4B包括说明图4A的存储***200中的链接配置的示意图。

图5是图4A的存储***的示意图，说明了该存储***的物理配置。

图6A是依照本发明另一个实施例的存储***的示意性方框图。

图6B包括说明图6A的存储***中的链接配置的示意图。

图7为图6A的存储***的示意图，说明了该存储***的物理配置。

图8A是依照本发明另一个实施例的存储***的示意性方框图。

图8B包括说明图8A的存储***中的链接配置的示意图。

图9为图8A的存储***的示意图，说明了存储***的物理配置。

图10A和10B包括图8A和9所示的依照本发明实施例的读取操作的时序图。

图11是依照本发明的另一个实施例的存储***的示意性方框图。

图12是图11的存储***的示意图，说明了该存储***的物理配置。

图13A是依照本发明的另一个实施例的存储***的示意性方框图。

图13B包括说明图13A的存储***中的链接配置的示意图。

图14A和14B包括图13A所示的依照本发明实施例的读取操作的时序图。

具体实施方式

图2A包括依照本发明的一个实施例的存储***100的示意性方框图。图2A的该存储***100包括一个存储控制器120和两个存储器模块114(MM0)和112(MM1)。在这种情况下，链接到该控制器的存储器被划分为两个独立的存储器模块MM0、MM1，而不是一个单独的存储器模块。每个存储器模块MM0、MM1包括在同一平面结构内连接到一组相应的辅助(S)存储器118、124的一组主(P)存储器116、122。WR/CA信号线从控制器120的一个发送端口TP连接到该主存储器116、122。在这个实施例中，该WR/CA信号与写数据信号和命令/地址信号合并。即，命令/地址信号和写数据信号共享该WR/CA信号线。读取数据信号RD1、RD2分别从辅助存储器118、124分别连接到控制器120的接收端口RP1、RP2。

每个主(P)和辅助(S)存储器包括多个端口。在所述实施例中，每个主(P)存储器包括控制器接收端口(RFC)、传输到存储器端口(TTD)以及传输到控制器端口(TTC)。每个辅助(S)存储器包括控制器接收端口(RFC)、存储器接收端口(RFD)以及传输到控制器端口(TTC)。在主(P)存储器中，该RFC端口接收来自控制器120的WR/CA信号；该TTD端口传输WR/CA信号到所连接的辅助(S)存储器；并且该TTC端口传输主存储器读取数据到辅助(S)存储器。在辅助(S)存储器中，该RFC端口接收来自所连接的主(P)存储器的WR/CA信号；该RFD端口接收来自所连接的主存储器的主存储器读取数据；以及该TTC端口传输辅助存储器读取数据或来自所连接的主存储器的主存储器读取数据到控制器120。

在这个实施例中，从控制器120的发送端口TP的链接经由一个点对两点(PTTP或1P2P)链接将WR/CA信号传输到主存储器116、122，意味着该WR/CA信号线同时从控制器的TP端口连接到主存储器116、122的全部两个RFC端口。在这个实施例中，来自辅助存储器118、124的链接为点对点(PTP或1P1P)链接。

用于主存储器访问的WR/CA信号通过本发明的PTTP(1P2P)链接传输到该主存储器116、122。在主存储器读取操作的情况下，由主存储器116、122从TTC端口传输读取数据到所连接的辅助存储器118、124。然后该辅助存储器118、124从TTC端口经由PTP链接传输或转送该主存储器读取数据到控制器120。在辅助存储器的访问的情况下，WR/CA信号通过本发明的PTTP(1P2P)链接被传输到主存储器116、122。该WR/CA信号通过主存储器116、122的TTD端口以及辅助存储器118、124的RFC端口被传输或转送到辅助存储器118、124。在辅助存储器读取操作的情况下，读取数据经由PTP(1P1P)链接通过TTC端口从辅助存储器118、124传输到控制器120。

如上所述，在这个实施例中，链接到控制器的存储器被划分为两个单独的存储器模块MM0、MM1，而不是一个单独的存储器模块。用于WR/CA信号的PTTP(1P2P)链接提供将要同时传输到全部两个主存储器116、122的WR/CA信号。并且，依照这个实施例，若读取数据为M比特，则每个辅助存储器118、124提供该数据的一半，即M/2比特，到该控制器120。即，从该辅助存储器118传输到控制器120的接收端口RP1的该读取数据RD1为M/2比特。从该辅助存储器124传输到控制器120的接收端口RP2的该读取数据RD2也为M/2比特。

图2B包括一个说明图2A的存储***100的链接配置的示意图。如图2B所示，一个PTTP链接将传输端口TP连接到两个主存储器P(116、122)，并且PTP链接将每个主存储器P(116、122)连接到一个对应的辅助存储器S(118、124)。PTP链接将每个主存储器P(116、122)连接一个对应的辅助存储器S(118、124)以及一个对应的接收端口RP1、RP2。

图3A和3B包括说明图2所示的依照本发明实施例的读取操作的时序的时序图。特别地，图3A表示在一个主(P)存储器116、122上执行的读取操作的时序，以及图3B表示在一个辅助(S)存储器118、124上执行的读取操作的时序。

参照图3A，该存储器模块MM0、MM1(MM0P和MM1P)的主存储器116、122同时操作以响应主读取命令(RDP)，这样在一个预定的读取等待时间后，每个主存储器输出所需数据RD1和RD2的一半到相应的辅助存储器118、124。所需数据RD1和RD2由相应的辅助存储器118、124转送到控制器120。

参照图3B，在一个转送延迟后，该存储器模块MM0、MM1(MM0S和MM1S)的辅助存储器118、124同时操作以响应从相应主存储器116、122接收的辅助读取命令(RDS)。然后在该预定的读取等待时间后，每个辅助存储器输出所需数据RD1和RD2的一半到控制器120。如图3A和3B中提到的，在主读取和辅助读取都存在的情况下，甚至在依照本发明将存储器划分为两个存储器模块MM0、MM1的情况下，所有具有读取等待时间和转送延迟的该读取数据能够同时被传输到控制器。

图4A是依照本发明的另一个实施例的存储***200的示例方框图。图5是图4A的存储***200的示意图，表示存储***200的物理配置。

参照图4A和5，该存储***200包括一对存储器模块214(MM0)和212(MM1)，该存储器模块分别由低传导接头236和230分别在母板242上的连接器246和244处连接到母板242。两个主存储器216、222(P1、P2)安装在模块MM0上，并且两个辅助存储器218、224(S1、S2)安装在模块MM1上。该主存储器的P1和P2的RFC端口通过布线在模块MM0电路板上的印刷电路连接在一起。该主存储器P1和P2通过一个具有连接在模块MM1的上接头232和模块MM0的上接头234之间的印刷导体的柔性电缆240连接到辅助存储器S1和S2。

在图4A和5的实施例中，主存储器，辅助存储器和控制器220之间的逻辑连接与图2A所示的实施例中的相同。也就是说，图4A和5的实施例实现如上所述的与图2A的实施例有关的该存储***功能操作，该功能操作包括但不限于将来自主存储器的WR/CA信号转送到辅助存储器以及通过一个辅助存储器将来自主存储器的读取数据转送到控制器。该WR/CA信号通过一个PTTP(1P2P)链接中的控制器220由发送端口TP传输到全部的两个主存储器P1、P2。从主存储器P1、P2传输到该辅助存储器S1、S2的信号通过模块MM0、MM1之间的柔性电缆240传输。读取数据RD1信号通过PTP(1P1P)链接由辅助存储器S1 218的TTC端口传输，并通过线241上的存储器模块MM1路由至低接头230，通过连接器244以及经由母板242传输到该控制器220的接收端口RP1。读取数据RD2通过PTP(1P1P)链接由辅助存储器S2224的TTC端口输出，并通过线243上的存储器模块MM1路由至低接头230，通过连接器244以及经由母板242传输到该控制器220的接收端口RP2。

图4B包括说明图4A的存储***200中的链接配置的示意图。如图4B所示，一个PTTP链接将发送端口TP连接到两个主存储器P1(216)和P2(222)，并且PTP链接将每个主存储器P1(216)和P2(222)连接到一个对应的辅助存储器S1(218)和S2(224)。PTP链接将每个主存储器P1(216)和P2(222)连接到相应的辅助存储器S1(218)和S2(224)和一个对应的接收端口RP1、RP2。

图6A是依照本发明的另一个实施例的存储***300的示意性方框图。图7是图6A的存储***300的示意图，表示存储***300的物理配置。

在图6A和7的实施例中，存储***300包括一对存储器模块314(MM0)和312(MM1)，该存储器模块分别由低传导接头336和330分别在母板342上的连接器346和344处连接到母板342。主存储器316和辅助存储器324安装在模块MM0上，并且主存储器322和辅助存储器318安装在模块MM1上。主存储器316和辅助存储器324通过布线在模块MM0电路板上的印刷电路连接在一起，并且主存储器322和辅助存储器318通过布线在模块MM1电路板上的印刷电路连接一起。主存储器316通过一个具有连接在模块MM1的上接头332和模块MM0的上接头334之间的印刷导体的柔性电缆340连接到主存储器322。

在图6A和7的实施例中，主存储器、辅助存储器和控制器320之间的逻辑连接与图2A所示的实施例中的相同。也就是说，上述图6A和7的实施例实现如上所述与图2A的实施例有关的该存储***功能操作，该功能操作包括但不限于将来自主存储器的WR/CA信号转送到辅助存储器以及通过一个辅助存储器将来自主存储器的读取数据转送到控制器。该WR/CA信号通过一个PTTP(1P2P)链接中的控制器320由发送端口TP传输到全部的两个主存储器316、322。从主存储器316传输到辅助存储器324的信号通过印刷在存储器模块MM0上的电路布线进行传输，从主存储器322传输到辅助存储器318的信号通过印刷在存储器模块MM1上的电路布线进行传输。该PTTP链接中的WR/CA信号沿该柔性电缆340被传输到主存储器322。读取数据RD1信号通过PTP(1P1P)链接由辅助存储器324的TTC端口输出，并通过线343上的存储器模块MM0路由，通过连接器346以及经由母板342传输到该控制器320的接收端口RP1。读取数据RD2信号通过PTP(1P1P)链接由辅助存储器318的TTC端口输出，并通过线341上的存储器模块MM1路由至低接头330，通过连接器344以及经由母板342传输到控制器320的接收端口RP2。

图6B包括说明图6A的存储***300中的链接配置的示意图。如图6B所示，一个PTTP链接将该发送端口TP连接到两个主存储器P(316、322)，并且PTP链接将每个主存储器p(316、322)连接到一个对应的辅助存储器S(324、318)。PTP链接将每个主存储器P(316、322)连接到一个对应的辅助存储器S(324、318)以及一个对应的接收端口RP1、RP2。

图8A是依照本发明另一个实施例的存储***400的示意性方框图。图9为图8A所示的存储***400的示意图，表示存储***400的物理配置。

在图8A和9所示的实施例中，存储***400包括一个单独的存储器模块414(MM0)，该存储器模块通过低传导接头432在母板442上的连接器446处连接到母板442。主存储器(P1)422和辅助存储器(S1)418安装在模块MM0上，并且主存储器(P)416和辅助存储器(S)424通过诸如焊接在母板442的焊接区域425的方式被牢固的固定。主存储器416和辅助存储器424通过布线在母板442上的印刷电路连接在一起。主存储器422和辅助存储器418通过布线在模块MM0电路板上的印刷电路连接在一起。主存储器416通过连接器446经布线在母板442上的印刷电路，通过存储器模块414的电路板，连接到主存储器422。辅助存储器424通过连接器446经布线在母板442上的印刷电路，通过存储器模块414的电路板连接到辅助存储器418。

在图8A和9所示的实施例中，主存储器、辅助存储器和控制器420之间的逻辑连接与图2A所示的实施例中的相同。也就是说，上述图8A和9所示的实施例实现如上所述与图2A的实施例有关的该存储***功能操作，该功能操作包括但不限于将来自主存储器的WR/CA信号转送到辅助存储器以及通过辅助存储器将来自主存储器的读取数据转送到控制器。该WR/CA信号通过一个PTTP(1P2P)链接中的控制器420由发送端口TP传输到全部的两个主存储器416、422。从主存储器416传输到辅助存储器424的信号通过印刷在母板420上的电路布线进行传输，并且从主存储器422到辅助存储器418的信号通过印刷在存储器模块MM0上的电路布线进行传输。该PTTP链接中的WR/CA信号通过连接器446和印刷在存储器模块MM0的电路板上的电路布线并沿印刷在母板442上的电路布线传输到主存储器422。该PTTP链接中的WR/CA信号沿印刷在母板442上的电路布线传输到主存储器416。读取数据RD1信号通过PTP(1P1P)链接由主存储器416的TTC端口输出，并通过线443上的母板442路由至控制器420的接收端口RP1。读取数据RD2信号由辅助存储器424的TTC端口输出，并通过线441上的母板442路由至控制器420的接收端口RP2。

值得注意的是，在图8A和9所示的实施例中，母板442上的存储器比存储器模块MM0上的存储器具有更短的读取路径。因此，母板442上的存储器的读取等待时间可以设置得比存储器模块MM0上的存储器更长，这样控制器420就在相同或大致相同的时间接收读取数据。

图8B是图8A的存储***400的链接配置的示意图。如图8B所示，一个PTTP链接将发送端口TP连接到两个主存储器P(416)和P1(422)，并且PTP链接将每个主存储器P(416)和P1(422)连接到对应的辅助存储器S(424)和S1(418)。PTP链接将主存储器P1(422)连接到主存储器P(416)再到对应的接收端口RP1。PTP链接将辅助存储器S1(418)连接到辅助存储器S(424)再到对应的接收端口RP2。

图10A和10B包括图8A和9所示的依照本发明的实施例的读取操作的时序图。特别地，图10A表示在母板442上的主(P)存储器416和辅助(S)存储器424执行读取操作的时序图，并且图10B表示在存储器模块MM0上的主(P1)存储器422和辅助(S1)存储器418执行读取操作的时序图。

参照图10A，主存储器416接收该RD并且在转送延迟后转送该RD1到辅助存储器424。该主存储器416在一个预定的读取等待时间1后读出RD1，并且该辅助存储器424在一个预定的读取等待时间2后读出RD2。为了使控制器420在相同或大致相同的时间接收读取数据RD1和RD2，该主存储器具有一个比辅助存储器的读取等待时间2更长的读取等待时间1。参照图10B，主存储器P1接收读取命令MM0RD并且在一个转送延迟后将其转送至该辅助存储器S1。在一个读取等待时间1后主存储器P1读出RD1到主存储器P。在一个读取等待时间2后辅助存储器S1读出RD2到辅助存储器S。P和S分别转送该RD1和RD2到控制器。在转送延迟后该控制器接收RD1和RD2。

对于信号流，参照图8A、8B、9、10A和10B，WR/CA信号从控制器420被发送到主存储器P和P1。主存储器P转送该WR/CA信号到辅助存储器S，并且主存储器P1转送该WR/CA信号到辅助存储器S1。在从主存储器P读取数据的情况下，读取数据RD1被从主存储器P中读出并且发送到控制器420。在从P1读取数据的情况下，读取数据RD1被传送至主存储器P，该存储器P转送该读取数据RD1到控制器420。在读取辅助存储器S的情况下，在WR/CA信号由P转送到S后，该读取数据RD2被从S读取并且传送到控制器420。在读取辅助存储器S1的情况下，在WR/CA信号由P1转送到S1后，该读取数据RD2被从S1读取并且传送到S。然后该读取数据被转送到控制器420。

如图10A和10B中都提到的，在母板存储器和模块存储器两个都读取的情况下，甚至在依照本发明将存储器划分为一个存储器模块MM0和母板存储器的情况下，全部的读取数据在相同的时间达到控制器420。

图11是依照本发明的另一个实施例的存储***500的方框图。图12是图11的存储***500的示意图，表示存储***500的物理配置。

在图11和12所示的实施例中，该存储***500包括一个单独的存储器模块514(MM0)，该存储器模块由一个低传导接头532在母板542上的连接器546处连接到母板542。辅助存储器(S1)518和辅助存储器(S2)524安装在模块MM0上，并且主存储器(P1)516和主存储器(P2)522通过诸如焊接在母板542的焊接区域525的方式被牢固的固定。主存储器P1516通过连接器546，通过存储器模块514的电路板经布线在母板542上的印刷电路连接到辅助存储器S1518。主存储器P2522通过连接器546，通过存储器模块514的电路板经布线在母板542上的印刷电路连接到辅助存储器S2524。

在图11和12的实施例中，主存储器、辅助存储器和控制器520之间的逻辑连接与图2A所示的实施例中的相同。也就是说，上述图11和12所示的实施例实现如上所述与图2A的实施例有关的该存储***功能操作，该功能操作包括但不限于将来自主存储器的WR/CA信号转送到辅助存储器以及通过辅助存储器将来自主存储器的读取数据转送到控制器。该WR/CA信号通过一个PTTP(1P2P)链接中的控制器520由发送端口TP传输到全部的两个主存储器516、522。从主存储器516传输到辅助存储器522的信号通过印刷在母板542上的电路布线进行传输，并且从辅助存储器518到辅助存储器524的信号通过印刷在存储器模块MM0上的电路布线进行传输。该PTTP链接中的WR/CA信号沿印刷在母板542上的电路布线传输到主存储器516和522。读取数据RD1信号通过PTP(1P1P)链接由主存储器516的TTC端口输出，并通过线543上的母板542路由至控制器520的接收端口RP1。读取数据RD2信号由主存储器522的TTC端口输出，并通过线541上的母板542路由至控制器520的接收端口RP2。

对于信号流，参照图11和12，WR/CA信号从控制器520被发送到主存储器P1和P2。然后P1转送该WR/CA信号到辅助存储器S1，并且辅助存储器S1转送该WR/CA信号到辅助存储器S2。在从主存储器读取数据的情况下，读取数据RD1和RD2被从P1和P2中输出到控制器520。在从辅助存储器S1和S2读取数据的情况下，读取数据RD1和RD2被从S1和S2中分别输出到主存储器P1和P2，然后由P1和P2将RD1和RD2转送到控制器520。

主存储器516通过印刷在母板542上的线547、649经连接器546和存储器模块MM0上的电路板连接到辅助存储器518。该主存储器522通过印刷在母板542的线545经连接器546和存储器模块MM0上的电路板连接到辅助存储器524。

值得注意的是，在图11和12所示的实施例中，母板542上的存储器比存储器模块MM0上的存储器具有更短的读取路径。因此，母板542上的存储器的读取等待时间可以设置得比存储器模块MM0上的存储器的长，这样控制器520就在相同或大致相同的时间接收读取数据。

图13A是依照本发明的另一个实施例的存储***600的示意性方框图。存储***600除了额外添加了包括在一个辅助存储器模块MM1514a内的辅助存储器518a和518b以外，与图11和12中所示的相同。在图13A中，相同的附图标记表示与图11和12相同的元件。如图13B所示，一个PTTP链接将发送端口TP连接到主存储器P1和P2，并且PTP链接将P1和P2连接到S1(518、518a)和S2(524、524a)。PTP链接将S1(518a)连接到S1(518)再到P1再到接收端口RP1。PTP链接将S2(524a)连接到S2(524)再到P2再到接收端口RP2。依照本发明，通常，以与图13所示类似的方式可以添加任何数量的辅助存储器。这在保持该PTTP(1P2P)WR/CA链接和该PTP(1P2P)读取数据链接的同时，需要考虑存储器密度的扩大。

图14A和14B包括图13A所示的依照本发明的实施例的读取操作的时序图。特别地，图14A表示在存储器模块MM0上执行读取操作(RD)的时序，以及图14B表示在存储器模块MM1上执行读取操作(MM1RD)的时序。

参照图14A，主存储器P1和辅助存储器S1同时操作以响应读取命令MM0RD，这样在读取等待时间1后P1输出读取数据RD1的一半，并且在转送延迟和读取等待时间2后S1输出数据RD2的一半。并且，在MM1的读取操作中，在3次转送延迟和读取等待时间4后输出读取数据RD1的一半，并且在2次转送延迟和读取等待时间3后输出读取数据RD2的一半。

这里描述的全部实施例中，用于WR/CA和RD1和RD2的PTTP链接或PTP链接可能是单端信号通信和差分信号通信中的一种，差分信号通信可以应用于高速操作的情况。在差分信号通信中，存储设备和模块中使用的管脚的数目应当随连接数量的增加做适应性的修改。

本发明已经结合它的示意性的实施例作了详细的展示和描述，本领域技术人员应当理解在不背离由所附的权利要求书定义的本发明的精神范围下可以对形式和细节进行不同的变化。

Claims (22)

1.一种存储***，包括：

第一和第二主存储器；

分别耦合到第一和第二主存储器的第一和第二辅助存储器，所述耦合包括至少一个点对点连接；

具有第一和第二主存储器以及第一和第二辅助存储器中的至少两个的第一存储器模块；

第一连接元件，用于将该第一存储器模块中的至少一个存储器连接到母板；以及

第二连接元件，用于将除了该第一存储器模块中的所述至少两个存储器之外的存储器中的至少一个连接到母板；和

控制器，耦合到所述第一和第二主存储器中的至少一个，用于传送第一信号，并耦合到所述第一和第二主存储器和辅助存储器中的至少两个，用于接收第二信号。

2.如权利要求1所述的存储***，其中该第一连接元件为一个将存储器模块连接到母板的连接器。

3.如权利要求1所述的存储***，其中该第二连接元件包括用于将除了该第一存储器模块中的所述至少两个存储器之外的存储器中的至少一个固定地添附到母板的焊料。

4.如权利要求1所述的存储***，其中该第一主存储器和该第二主存储器固定于该第一存储器模块。

5.如权利要求1所述的存储***，其中该第一主存储器和该第一辅助存储器固定于该第一存储器模块。

6.如权利要求1所述的存储***，其中该第一主存储器和该第二主存储器焊接到母板。

7.如权利要求1所述的存储***，其中该第一主存储器和该第一辅助存储器焊接到母板。

8.如权利要求1所述的存储***，还包括除了该第一存储器模块中的所述至少两个存储器之外的存储器中的至少一个所添附到的第二存储器模块。

9.如权利要求8所述的存储***，其中第二连接元件为一个将第二存储器模块连接到母板的连接器。

10.如权利要求8所述的存储***，还包括连接第一和第二存储器模块的柔性导体元件。

11.如权利要求10所述的存储***，其中该柔性导体元件传输该第一信号，并且该第一信号包括命令/地址(CA)信号。

12.如权利要求10所述的存储***，其中该柔性导体元件传输该第二信号，并且该第二信号包括数据信号。

13.如权利要求10所述的存储***，其中该柔性导体元件传输所述第一信号和第二信号，并且该第一信号包括命令/地址(CA)信号，以及该第二信号包括数据信号。

14.如权利要求8所述的存储***，其中该第一主存储器和第二主存储器固定于该第一存储器模块。

15.如权利要求8所述的存储***，其中该第一主存储器和第一辅助存储器固定于该第一存储器模块。

16.如权利要求8所述的存储***，其中该第一辅助存储器和第二辅助存储器固定于该第二存储器模块。

17.如权利要求8所述的存储***，其中该第二主存储器和第二辅助存储器固定于该第二存储器模块。

18.如权利要求1所述的存储***，其中控制器通过点对点链接耦合到主存储器中的至少一个。

19.如权利要求1所述的存储***，其中控制器通过点对两点链接耦合到该第一和第二主存储器。

20.如权利要求1所述的存储***，其中，在访问辅助存储器中的一个期间，主存储器的一个将来自控制器的第一信号转送到所访问的辅助存储器的一个，并且该第一信号包括命令/地址信号。

21.如权利要求1所述的存储***，其中该第二信号包括数据信号，被访问的数据信号的第一半通过主存储器和辅助存储器的一个传输到控制器，并且被访问的数据信号的第二半通过主存储器和辅助存储器的另外一个传输到控制器。

22.如权利要求1所述的存储***，其中该第二信号包括数据信号，被访问的数据信号的第一半通过辅助存储器的一个传输到控制器，并且被访问的数据信号的第二半通过辅助存储器的另外一个传输到控制器。

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