JP2007148754A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】複数のプロセッサと、対応するプロセッサのデバッグを可能とする複数のデバッグインタフェース(54−1〜54−n)と、上記複数のデバッグインタフェース間で共有される複数の共有端子(51)と、上記複数のデバッグインタフェースを選択的に上記共有端子に結合可能な選択回路(52)と、所定のインストラクションに応じて、上記選択回路での選択動作を制御可能なコントローラ(53)とを設ける。上記JTAG仕様の端子群におけるTRST端子に、上記複数のデバッグインタフェースを選択的に結合可能な第1選択部(521)と、上記TRST端子以外の端子に、上記複数のデバッグインタフェースを選択的に結合可能な第2選択部(522)とを設け、プロセッサの数が増えた場合でも、それに柔軟に対応可能にする。
【選択図】図1
Description
51 JTAG端子群
52 選択回路
53 TAPコントローラ
54−1〜54−n TAP
55−1〜55−n 接続回路
56−1〜56−n CPU
57−1,57−2 IP
521 TRST接続TAP選択ブロック
522 接続TAP選択ブロック
581 TAP選択レジスタ
582 TRST選択レジスタ
583 動作制御レジスタ
584 端子制御レジスタ
Claims (8)
- 複数のプロセッサと、上記プロセッサに対応して配置され、対応する上記プロセッサのデバッグを可能とする複数のデバッグインタフェースと、
上記複数のデバッグインタフェース間で共有される複数の共有端子と、
上記複数のデバッグインタフェースを選択的に上記共有端子に結合可能な選択回路と、
所定のインストラクションに応じて、上記選択回路での選択動作を制御可能なコントローラと、を含み、
上記複数の共有端子はテスト用端子群とされ、
上記選択回路は、上記テスト用端子群における所定端子に、上記複数のデバッグインタフェースを選択的に結合可能な第1選択部と、
上記テスト用端子群における所定端子以外の端子に、上記複数のデバッグインタフェースを選択的に結合可能な第2選択部と、を含むことを特徴とする半導体集積回路装置。 - 上記コントローラは、上記所定端子の信号がアサートされることによって、上記テスト用端子群における所定端子以外の端子と、上記デバッグインタフェースとの結合状態を初期状態に戻す請求項1記載の半導体集積回路装置。
- 上記コントローラは、上記所定端子に、上記複数のデバッグインタフェースを選択的に結合させるための情報を保持可能な第1選択レジスタと、
上記テスト用端子群における所定端子以外の端子に、上記複数のデバッグインタフェースを選択的に結合させるための情報を保持可能な第2選択レジスタと、を含み、
上記第1選択部は、上記第1選択レジスタの保持情報に基づいて、上記所定端子に、上記複数のデバッグインタフェースを選択的に結合し、
上記第2選択部は、上記第2選択レジスタの保持情報に基づいて上記テスト用端子群における所定端子以外の端子に、上記複数のデバッグインタフェースを選択的に結合する請求項1記載の半導体集積回路装置。 - 上記第1選択部は、上記第1選択レジスタの保持情報をデコードするための第1デコーダと、
上記第1デコーダのデコード結果に基づいて、上記所定端子と、上記複数のデバッグインタフェースとの間の信号伝達経路の切り換えを可能とする第1マルチプレクサと、を含む請求項3記載の半導体集積回路装置。 - 上記第2選択部は、上記第2選択レジスタの保持情報をデコードするための第2デコーダと、
上記第2デコーダのデコード結果に基づいて、上記テスト用端子群における所定端子以外の端子と、上記複数のデバッグインタフェースとの間の信号伝達経路の切り換えを可能とする第2マルチプレクサと、を含む請求項3記載の半導体集積回路装置。 - 上記コントローラは、上記複数のプロセッサのリセット解除後の状態を定義可能な第3レジスタを含む請求項1記載の半導体集積回路装置。
- 上記コントローラは、上記複数のプロセッサからの信号出力端子を、上記共有端子に選択的に結合させるための端子制御情報を保持可能な第4レジスタを含む請求項1記載の半導体集積回路装置。
- 上記テスト用端子群は、JTAG仕様の端子群であり、
上記JTAG仕様の端子群における所定端子は、リセット端子である請求項1記載の半導体集積回路装置。
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