JP4401039B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は複数のプロセッサやロジックブロック等の内部回路を内蔵した半導体集積回路に関し、特に、ソフトウェアのデバッグを支援するデバッグ回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路に内蔵されたプロセッサのデバッグには、通常、ＪＴＡＧのテストアクセスポート（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ）、およびその他の端子を用いて、半導体集積回路外部より、プロセッサの内部、または外部のＪＴＡＧ回路（ＩＥＥＥ１１４９．１準拠のＴＡＰコントローラ等を含む回路）等のデバッグ支援回路を制御することにより行う方法が用いられている。
【０００３】
従来例１．
図５は従来のプロセッサを内蔵した半導体集積回路を示すブロック図であり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路である。ここで、プロセッサ１−１および１−２は、それぞれ複数のＪＴＡＧスキャンレジスタ（図示せず）を含んだＪＴＡＧ回路２−１および２−２を有し、これらはＪＴＡＧテストアクセスポート（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ）を介して外部と信号のやり取りを行うことができる。
【０００４】
このようなプロセッサを内蔵した半導体集積回路においては、ＴＤＩ端子およびＴＤＯ端子に対してＪＴＡＧ回路２−１，２−２は直列に接続し、ＪＴＡＧスキャンレジスタが一連につながった構成で当該プロセッサ１−１，１−２のデバッグを行うのが一般的である。
【０００５】
次に動作について説明する。
プロセッサ１−１，１−２の直列接続により連鎖したＪＴＡＧスキャンレジスタ数に対応し、所定のクロックがＴＣＫ端子より入力され、ＪＴＡＧ回路２−１，２−２がアクティブ状態となりＴＤＩ端子よりテストパターンが入力され、２つのプロセッサ１−１，１−２のデバッグが一度に行われる。その後、同様に所定のクロックがＴＣＫ端子より入力され、デバッグ結果がＴＤＯ端子より外部に出力される。
このように、複数のプロセッサのＪＴＡＧスキャンレジスタを直列に接続するのが従来のＪＴＡＧオンチップデバッグの通常方法である。
【０００６】
従来例２．
あるいはまた、ＪＴＡＧテスト端子（ＴＡＰ）とプロセッサ間にセレクタを挿入することにより、選択されたプロセッサのみをデバッグする方法もある。図６はそのような従来のプロセッサを内蔵した半導体集積回路のブロック図を示すものであり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路、６０はセレクタ回路である。従来例１に対する相違点は、外部セレクト端子（ＳＥＬ）を設けこのセレクト端子により制御されるセレクタ回路６０が挿入されたことにある。
【０００７】
次に動作について説明する。
外部セレクト端子より入力されるＳＥＬ信号にしたがい、セレクタ回路６０がプロセッサ１−１，１−２の一方に含まれるＪＴＡＧ回路の制御を行うが、例えば、一方のプロセッサ１−１のＪＴＡＧ回路２−１を制御中は、他方のプロセッサ１−２側ではテストロジックリセット状態を保持するなどしてＪＴＡＧ回路２−２を動作させないように制御する。これにより、デバッグ対象とするプロセッサ１−１，１−２のいずれか一方を選択し、デバッグを行うことを可能にしている。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、従来例１では、図５に示すように、プロセッサ１−１，１−２のＪＴＡＧスキャンレジスタがＪＴＡＧ回路２−１，２−２を介して直列に接続されているため、プロセッサ１−１，１−２の各々のＴＡＰコントローラの命令レジスタへの命令設定や、データレジスタへのデータ設定に要するシフトクロック数が増加してしまい、このため、半導体集積回路外部のデバッガ制御装置による、プロセッサの制御や、プロセッサの内蔵メモリ、外部メモリへのデータダウンロードにかかる時間が増大するといった課題があった。
【０００９】
また、複数のプロセッサの種類が異なる場合、外部デバッガプログラムにより複数のプロセッサのＴＡＰコントローラを同時に制御するのが困難であるといった課題があった。
【００１０】
さらに、図６のように、従来例２では、外部端子を設けることで半導体集積回路の製造コストが増大するといった課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、複数のプロセッサやロジックブロック等の内部回路を搭載したＬＳＩのＪＴＡＧオンチップデバッグを、外部端子を増加させることなく容易にし、さらに内部回路の制御、メモリへのデータダウンロード時間の短縮を実現できる半導体集積回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と接続し、ＪＴＡＧ回路とともにデバッグ支援回路を構成するセレクタ回路と、このセレクタ回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートとを備え、デバッグ支援回路を用いた第１および第２の内部回路のオンチップデバッグ時に、デバッグ対象となる内部回路を選択するためのセレクタ回路のセレクト端子として、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子を用いるものである。
【００１３】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、これのＴＲＳＴ端子と第１および第２の内部回路のいずれか一方との間に設けられるインバータ回路とを備え、ＪＴＡＧ回路およびインバータにより構成されるデバッグ支援回路により、第１および第２の内部回路のいずれか一方のデバッグを実行するものである。
【００１４】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、これのＴＲＳＴ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第１の制御回路とを備え、ＪＴＡＧ回路および第１の制御回路により構成されるデバッグ支援回路は、ＴＲＳＴ端子およびＴＣＫ端子を介してＴＲＳＴ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するものである。
【００１５】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＪＴＡＧテストアクセスポートのＴＭＳ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第２の制御回路とを備え、ＪＴＡＧ回路および第２の制御回路により構成されるデバッグ支援回路は、ＴＭＳ端子およびＴＣＫ端子を介してＴＭＳ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路のブロック図であり、図において、１−１，１−２はプロセッサ（内部回路）であり、２−１，２−２はＪＴＡＧ回路、１０はＪＴＡＧテストアクセスポートＴＲＳＴ端子を制御端子として用いるセレクタ回路である。ここで、ＪＴＡＧ回路２−１，２−２とセレクタ回路１０がデバッグ支援回路を構成する。
【００１７】
次に動作について説明する。
図１においては、セレクタ回路１０により、外部より印加されるＴＲＳＴ信号がＨＩＧＨレベルのとき、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＨＩＧＨレベルに、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＬＯＷレベルになる。この時、プロセッサ１−２はテストロジックリセット状態である。
【００１８】
また、外部より印加されるＴＲＳＴ信号がＬＯＷレベルのときは、セレクタ回路１０により、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＬＯＷレベル、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＨＩＧＨレベルになる。この時、プロセッサ１−１はテストロジックリセット状態である。
【００１９】
プロセッサ１−１のデバッグであるが、まず外部印加のＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−１のＪＴＡＧ回路２−１をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−１のＪＴＡＧ回路２−１をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−１のデバッグ中は、プロセッサ１−２のＪＴＡＧ回路２−２はテストロジックリセット状態で動作しない。
【００２０】
一方、プロセッサ１−２のデバッグは、まず外部ＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−２のＪＴＡＧ回路２−２をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−２のＪＴＡＧ回路２−２をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−２のデバッグ中は、プロセッサ１−１のＪＴＡＧ回路２−１はテストロジックリセット状態で動作しない。
【００２１】
このように、ＪＴＡＧテストアクセスポートのうちＴＲＳＴ端子をセレクト端子として用いることにより、外部端子を追加せずにデバッグ対象のプロセッサをプロセッサ１−１，１−２から選択することで、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させずに、プロセッサの高速なデバッグが容易に可能となる。
【００２２】
以上のように、この実施の形態１によれば、２つのプロセッサすなわちプロセッサ１−１，１−２を内蔵した半導体集積回路のデバッグ支援回路を用いたオンチップデバッグにおいて、外部端子を追加することなく、選択したいずれか一方のプロセッサをデバッグすることが可能となり、これにより、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００２３】
実施の形態２．
図２は、この発明の実施の形態２による半導体集積回路のブロック図であり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路、２０はインバータである。ここで、ＪＴＡＧ回路２−１，２−２とインバータ２０がデバッグ支援回路を構成する。
【００２４】
次に動作について説明する。
図２においては、インバータ２０により、外部より印加されるＴＲＳＴ信号がＨＩＧＨレベルのとき、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＨＩＧＨレベルに、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＬＯＷレベルになる。この時、プロセッサ１−２はテストロジックリセット状態である。
【００２５】
また、外部より印加されるＴＲＳＴ信号がＬＯＷレベルのときは、インバータ２０により、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＬＯＷレベル、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＨＩＧＨレベルになる。この時、プロセッサ１−１はテストロジックリセット状態である。
【００２６】
プロセッサ１−１のデバッグは、先ず外部ＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−１のＪＴＡＧ回路２−１をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−１のＪＴＡＧ回路２−１をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−１のデバッグ中は、プロセッサ１−２のＪＴＡＧ回路２−２はテストロジックリセット状態で動作しない。
【００２７】
一方、プロセッサ１−２のデバッグは、まず外部ＴＲＳＴ信号（インバータ２０の出力信号）をＬＯＷレベルにし、プロセッサ１−２のＪＴＡＧ回路２−２をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号（インバータ２０の出力信号）をＨＩＧＨレベルにして、プロセッサ１−２のＪＴＡＧ回路２−２をテストロジックリセット状態を解除して、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−２のデバッグを行う。なお、プロセッサ１−２のデバッグ中は、プロセッサ１−１のＪＴＡＧ回路２−１はテストロジックリセット状態で動作しない。
【００２８】
以上のように、この実施の形態２によれば、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子とプロセッサ１−１，１−２の間にインバータ２０を挿入することにより、上記実施の形態１と同様に、外部端子の追加を伴うことなく、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００２９】
実施の形態３．
図３は、この発明の実施の形態３による半導体集積回路のブロック図であり、図において、１−１〜１−Ｎはそれぞれプロセッサ（Ｎは自然数）、２−１〜２−ＮはＪＴＡＧ回路、３０は第１の制御回路、３００はカウンタ、３０１はリセット付きデコーダ、３０２および３１−１〜３１−Ｎ（Ｎは自然数）はそれぞれＡＮＤゲート、３２０はＯＲゲートである。この実施の形態３の半導体集積回路は、プロセッサ１−１〜プロセッサ１−Ｎと、ＪＴＡＧテストアクセスポートと、ＪＴＡＧテストアクセスポートとプロセッサ１−１〜１−Ｎ間に挿入され、ＴＲＳＴ信号とＴＣＫ信号を入力とする第１の制御回路３０から構成される。さらに、第１の制御回路３０は、カウンタ３００、デコーダ３０１、ＡＮＤゲート３０２および３１−１〜３１−Ｎ、ＯＲゲート３２０で構成される。
【００３０】
次に動作について説明する。
図３において、カウンタ３００は、外部ＴＲＳＴ信号がＬＯＷレベルの間、ＴＣＫ（クロック）信号のサイクル数をカウントする。カウンタ３００の出力を入力したデコーダ３０１は、ＴＲＳＴ信号がＨＩＧＨレベルに遷移すると、カウンタ３００の出力に相当するビット番号の信号にのみＨＩＧＨレベルを出力し、その他の信号には、ＬＯＷレベルを出力する。この時、ＨＩＧＨレベルのＴＲＳＴ信号を入力したプロセッサ１−ｎ（１≦ｎ≦Ｎ、Ｎは自然数）のみＪＴＡＧテストロジックリセット状態が解除される。一方、その他のプロセッサは、テストロジックリセット状態を保持する。
【００３１】
そして、プロセッサ１−ｎをデバッグする場合、まず外部ＴＲＳＴ信号をＬＯＷレベルにする。この時、デコーダ３０１の出力信号（ｓｉｇ１〜ｓｉｇＮ）は全てＬＯＷレベルであり、全てのプロセッサ１−１〜１−Ｎはテストロジックリセット状態である。また、ＴＲＳＴ信号がＬＯＷレベルである間、ＴＣＫ信号をｎサイクル印加する。カウンタ３００は、印加されたＴＣＫ信号のサイクル数をカウントしデコーダ３０１へｎを出力する。
【００３２】
次に外部ＴＲＳＴ信号を、ＨＩＧＨレベルにする。デコーダ３０１はＴＲＳＴ信号がＨＩＧＨレベルになると、ｎビット目の信号ｓｉｇｎにのみＨＩＧＨレベルを、その他の信号にはＬＯＷレベルを出力する。
【００３３】
その結果、プロセッサ１−ｎにのみＴＲＳＴ端子のＨＩＧＨレベルが伝搬され、テストロジックリセット状態が解除される。これにより、プロセッサ１−ｎのみテストアクセスポートより制御可能となり、デバッグ可能となる。一方、その他のプロセッサに入力するＴＲＳＴ信号は、ＬＯＷレベルのままでテストロジックリセット状態を保持する。
【００３４】
このように、上記実施の形態１で述べたセレクタ回路１０の代わりに、カウンタ３００とデコーダ３０１を備えた第１の制御回路３０を挿入することにより、２つ以上のプロセッサ１−１〜１−Ｎの中からデバッグ対象となるプロセッサを任意に１つ選択することが容易に可能となる。
【００３５】
以上のように、この実施の形態３によれば、複数のプロセッサすなわちプロセッサ１−１〜１−Ｎから１つのプロセッサ、例えばｎ番目のプロセッサ１−ｎを選択することができ、したがって、上記実施の形態１と同様に、外部端子の増大を伴わず、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００３６】
実施の形態４．
図４は、この発明の実施の形態４による半導体集積回路のブロック図であり、図において、１−１〜１−Ｎはそれぞれプロセッサ（Ｎは自然数）、２−１〜２−ＮはＪＴＡＧ回路、４０は第２の制御回路、４００は制御回路、４０１はカウンタ、４０２はデコーダ、４１−１〜４１−Ｎおよび４３０はそれぞれＯＲゲート、４２−１〜４２−ＮはそれぞれＡＮＤゲート、４４０はＡＮＤゲート、４４１〜４４５はレジスタである。ここで、制御回路４００はＡＮＤゲート４４０とＴＭＳ信号をシフトイン入力、ＴＣＫ信号をクロック入力とするレジスタ４４１〜４４５で構成され、さらに、第２の制御回路４０はこの制御回路４００、カウンタ４０１、デコーダ４０２、ＯＲゲート４１−１〜４１−Ｎ，４３０およびＡＮＤゲート４２−１〜４２−Ｎから構成される。
【００３７】
次に動作について説明する。
図４において、制御回路４００は、外部ＴＭＳ信号より５サイクル以上ＨＩＧＨレベルの信号が印加されると、外部ＴＭＳ信号がＨＩＧＨレベルの間、カウンタ４０１へＴＣＫ信号（クロック）を伝搬する。カウンタ４０１は入力されたＴＣＫ信号のサイクル数をカウントし、その出力をデコーダ４０２へ入力する。デコーダ４０２はカウンタ４０１の出力に相当するビット番号の信号にのみＨＩＧＨレベルを出力し、その他の信号はＬＯＷレベルを出力する。
【００３８】
この時、デコーダ４０２の出力信号を入力するＯＲゲート（４１−１〜４１−Ｎ）のうち、ＨＩＧＨレベルの信号を入力したＯＲゲートのみが活性化される。活性化されたＯＲゲートにつながるプロセッサにのみ外部ＴＭＳ信号が伝搬される。その他のプロセッサは、ＴＭＳ信号がＨＩＧＨレベルに保持される。その結果、外部ＴＭＳ信号が伝搬するプロセッサは、ＪＴＡＧテストロジックリセット状態が解除される。その他のプロセッサは、テストロジックリセット状態のままである。
【００３９】
ｎ番目のプロセッサ１−ｎ（１≦ｎ≦Ｎ、ｎは自然数）をデバッグする場合、外部ＴＭＳ信号をＨＩＧＨレベルにした状態でＴＣＫ信号（クロック）を５サイクル印加する。この時、全てのプロセッサ１−１〜１−Ｎはテストロジックリセット状態におかれる。
【００４０】
次に、ＴＭＳ信号をＨＩＧＨレベルに保持したまま、クロックのＴＣＫ信号をｎサイクル印加する。カウンタ４０１は、印加されたＴＣＫ信号のサイクル数をカウントしデコーダ４０２への出力をｎとする。
【００４１】
デコーダ４０２は、ｎビット目の信号ｓｉｇｎのみＨＩＧＨレベルを、その他の信号にはＬＯＷレベルを出力する。その結果、ＯＲゲート４１−ｎのみが活性化され、プロセッサ１−ｎにＴＭＳ信号が伝搬する。プロセッサ１−ｎは、ＴＭＳ信号がＨＩＧＨレベルからＬＯＷレベルに遷移したのと同時に（立ち下がりエッジ）、テストロジックリセット状態が解除され、テストアクセスポートより制御可能となり、すなわちデバッグ可能となる。一方、その他のプロセッサの入力するＴＭＳ信号は、ＨＩＧＨレベルのままで、テストロジックリセット状態を保持する。
【００４２】
このように、上記実施の形態３のＴＲＳＴ端子の代わりに、ＴＭＳ端子を用いることで、２つ以上のプロセッサ１−１〜１−Ｎの中からデバッグ対象のプロセッサ１−ｎを１つ選択することが可能となる。
【００４３】
以上のように、この実施の形態４によれば、複数のプロセッサ１−１〜１−Ｎから１つのプロセッサ１−ｎを選択することができ、上記実施の形態１と同様に、外部端子の増大を伴わず、クロック数の増大を防止して高速なオンチップデバッグが容易に実現できるという効果が得られる。
【００４４】
なお、上記実施の形態１〜４においては、複数のプロセッサを例にとり、説明を行ったが、代わりにロジックブロックを用いた場合においても同様なことが当てはまり、また、複数のプロセッサはロジックブロックを混載しても同様な効果が実現できる。
【００４５】
【発明の効果】
以上のように、この発明によれば、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と接続し、ＪＴＡＧ回路とともにデバッグ支援回路を構成するセレクタ回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートとを備え、デバッグ支援回路を用いた第１および第２の内部回路のデバッグ時に、デバッグ対象となる内部回路を選択するためのセレクタ回路のセレクト端子として、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子を用いて構成したので、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、これにより、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させずに、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４６】
この発明によれば、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＲＳＴ端子と第１および第２の内部回路のいずれか一方との間に設けられるインバータ回路とを備え、ＪＴＡＧ回路およびインバータにより構成されるデバッグ支援回路により、第１および第２の内部回路のいずれか一方のデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４７】
この発明によれば、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＲＳＴ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第１の制御回路とを備え、ＪＴＡＧ回路および第１の制御回路により構成されるデバッグ支援回路は、ＴＲＳＴ端子およびＴＣＫ端子を介してＴＲＳＴ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４８】
この発明によれば、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＭＳ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第２の制御回路とを備え、ＪＴＡＧ回路および第２の制御回路により構成されるデバッグ支援回路は、ＴＭＳ端子およびＴＣＫ端子を介してＴＭＳ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路のブロック図である。
【図２】 この発明の実施の形態２による半導体集積回路のブロック図である。
【図３】 この発明の実施の形態３による半導体集積回路のブロック図である。
【図４】 この発明の実施の形態４による半導体集積回路のブロック図である。
【図５】 従来例１による半導体集積回路のブロック図である。
【図６】 従来例２による半導体集積回路のブロック図である。
【符号の説明】
１−１〜１−Ｎ プロセッサ（内部回路）、２−１〜２−Ｎ ＪＴＡＧ回路、１０，６０ セレクタ回路、２０ インバータ、３０ 第１の制御回路、４０ 第２の制御回路、３１−１〜３１−Ｎ，４２−１〜４２−Ｎ，３０２，４４０ ＡＮＤゲート、４１−１〜４１−Ｎ，３２０，４３０ ＯＲゲート、３００，４０１ カウンタ、３０１，４０２ デコーダ、３２０，４００ 制御回路、４４１〜４４５ レジスタ。
【発明の属する技術分野】
この発明は複数のプロセッサやロジックブロック等の内部回路を内蔵した半導体集積回路に関し、特に、ソフトウェアのデバッグを支援するデバッグ回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路に内蔵されたプロセッサのデバッグには、通常、ＪＴＡＧのテストアクセスポート（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ）、およびその他の端子を用いて、半導体集積回路外部より、プロセッサの内部、または外部のＪＴＡＧ回路（ＩＥＥＥ１１４９．１準拠のＴＡＰコントローラ等を含む回路）等のデバッグ支援回路を制御することにより行う方法が用いられている。
【０００３】
従来例１．
図５は従来のプロセッサを内蔵した半導体集積回路を示すブロック図であり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路である。ここで、プロセッサ１−１および１−２は、それぞれ複数のＪＴＡＧスキャンレジスタ（図示せず）を含んだＪＴＡＧ回路２−１および２−２を有し、これらはＪＴＡＧテストアクセスポート（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ）を介して外部と信号のやり取りを行うことができる。
【０００４】
このようなプロセッサを内蔵した半導体集積回路においては、ＴＤＩ端子およびＴＤＯ端子に対してＪＴＡＧ回路２−１，２−２は直列に接続し、ＪＴＡＧスキャンレジスタが一連につながった構成で当該プロセッサ１−１，１−２のデバッグを行うのが一般的である。
【０００５】
次に動作について説明する。
プロセッサ１−１，１−２の直列接続により連鎖したＪＴＡＧスキャンレジスタ数に対応し、所定のクロックがＴＣＫ端子より入力され、ＪＴＡＧ回路２−１，２−２がアクティブ状態となりＴＤＩ端子よりテストパターンが入力され、２つのプロセッサ１−１，１−２のデバッグが一度に行われる。その後、同様に所定のクロックがＴＣＫ端子より入力され、デバッグ結果がＴＤＯ端子より外部に出力される。
このように、複数のプロセッサのＪＴＡＧスキャンレジスタを直列に接続するのが従来のＪＴＡＧオンチップデバッグの通常方法である。
【０００６】
従来例２．
あるいはまた、ＪＴＡＧテスト端子（ＴＡＰ）とプロセッサ間にセレクタを挿入することにより、選択されたプロセッサのみをデバッグする方法もある。図６はそのような従来のプロセッサを内蔵した半導体集積回路のブロック図を示すものであり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路、６０はセレクタ回路である。従来例１に対する相違点は、外部セレクト端子（ＳＥＬ）を設けこのセレクト端子により制御されるセレクタ回路６０が挿入されたことにある。
【０００７】
次に動作について説明する。
外部セレクト端子より入力されるＳＥＬ信号にしたがい、セレクタ回路６０がプロセッサ１−１，１−２の一方に含まれるＪＴＡＧ回路の制御を行うが、例えば、一方のプロセッサ１−１のＪＴＡＧ回路２−１を制御中は、他方のプロセッサ１−２側ではテストロジックリセット状態を保持するなどしてＪＴＡＧ回路２−２を動作させないように制御する。これにより、デバッグ対象とするプロセッサ１−１，１−２のいずれか一方を選択し、デバッグを行うことを可能にしている。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、従来例１では、図５に示すように、プロセッサ１−１，１−２のＪＴＡＧスキャンレジスタがＪＴＡＧ回路２−１，２−２を介して直列に接続されているため、プロセッサ１−１，１−２の各々のＴＡＰコントローラの命令レジスタへの命令設定や、データレジスタへのデータ設定に要するシフトクロック数が増加してしまい、このため、半導体集積回路外部のデバッガ制御装置による、プロセッサの制御や、プロセッサの内蔵メモリ、外部メモリへのデータダウンロードにかかる時間が増大するといった課題があった。
【０００９】
また、複数のプロセッサの種類が異なる場合、外部デバッガプログラムにより複数のプロセッサのＴＡＰコントローラを同時に制御するのが困難であるといった課題があった。
【００１０】
さらに、図６のように、従来例２では、外部端子を設けることで半導体集積回路の製造コストが増大するといった課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、複数のプロセッサやロジックブロック等の内部回路を搭載したＬＳＩのＪＴＡＧオンチップデバッグを、外部端子を増加させることなく容易にし、さらに内部回路の制御、メモリへのデータダウンロード時間の短縮を実現できる半導体集積回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と接続し、ＪＴＡＧ回路とともにデバッグ支援回路を構成するセレクタ回路と、このセレクタ回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートとを備え、デバッグ支援回路を用いた第１および第２の内部回路のオンチップデバッグ時に、デバッグ対象となる内部回路を選択するためのセレクタ回路のセレクト端子として、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子を用いるものである。
【００１３】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、これのＴＲＳＴ端子と第１および第２の内部回路のいずれか一方との間に設けられるインバータ回路とを備え、ＪＴＡＧ回路およびインバータにより構成されるデバッグ支援回路により、第１および第２の内部回路のいずれか一方のデバッグを実行するものである。
【００１４】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、これのＴＲＳＴ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第１の制御回路とを備え、ＪＴＡＧ回路および第１の制御回路により構成されるデバッグ支援回路は、ＴＲＳＴ端子およびＴＣＫ端子を介してＴＲＳＴ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するものである。
【００１５】
この発明に係る半導体集積回路は、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＪＴＡＧテストアクセスポートのＴＭＳ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第２の制御回路とを備え、ＪＴＡＧ回路および第２の制御回路により構成されるデバッグ支援回路は、ＴＭＳ端子およびＴＣＫ端子を介してＴＭＳ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路のブロック図であり、図において、１−１，１−２はプロセッサ（内部回路）であり、２−１，２−２はＪＴＡＧ回路、１０はＪＴＡＧテストアクセスポートＴＲＳＴ端子を制御端子として用いるセレクタ回路である。ここで、ＪＴＡＧ回路２−１，２−２とセレクタ回路１０がデバッグ支援回路を構成する。
【００１７】
次に動作について説明する。
図１においては、セレクタ回路１０により、外部より印加されるＴＲＳＴ信号がＨＩＧＨレベルのとき、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＨＩＧＨレベルに、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＬＯＷレベルになる。この時、プロセッサ１−２はテストロジックリセット状態である。
【００１８】
また、外部より印加されるＴＲＳＴ信号がＬＯＷレベルのときは、セレクタ回路１０により、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＬＯＷレベル、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＨＩＧＨレベルになる。この時、プロセッサ１−１はテストロジックリセット状態である。
【００１９】
プロセッサ１−１のデバッグであるが、まず外部印加のＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−１のＪＴＡＧ回路２−１をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−１のＪＴＡＧ回路２−１をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−１のデバッグ中は、プロセッサ１−２のＪＴＡＧ回路２−２はテストロジックリセット状態で動作しない。
【００２０】
一方、プロセッサ１−２のデバッグは、まず外部ＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−２のＪＴＡＧ回路２−２をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−２のＪＴＡＧ回路２−２をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−２のデバッグ中は、プロセッサ１−１のＪＴＡＧ回路２−１はテストロジックリセット状態で動作しない。
【００２１】
このように、ＪＴＡＧテストアクセスポートのうちＴＲＳＴ端子をセレクト端子として用いることにより、外部端子を追加せずにデバッグ対象のプロセッサをプロセッサ１−１，１−２から選択することで、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させずに、プロセッサの高速なデバッグが容易に可能となる。
【００２２】
以上のように、この実施の形態１によれば、２つのプロセッサすなわちプロセッサ１−１，１−２を内蔵した半導体集積回路のデバッグ支援回路を用いたオンチップデバッグにおいて、外部端子を追加することなく、選択したいずれか一方のプロセッサをデバッグすることが可能となり、これにより、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００２３】
実施の形態２．
図２は、この発明の実施の形態２による半導体集積回路のブロック図であり、図において、１−１，１−２はプロセッサ、２−１，２−２はＪＴＡＧ回路、２０はインバータである。ここで、ＪＴＡＧ回路２−１，２−２とインバータ２０がデバッグ支援回路を構成する。
【００２４】
次に動作について説明する。
図２においては、インバータ２０により、外部より印加されるＴＲＳＴ信号がＨＩＧＨレベルのとき、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＨＩＧＨレベルに、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＬＯＷレベルになる。この時、プロセッサ１−２はテストロジックリセット状態である。
【００２５】
また、外部より印加されるＴＲＳＴ信号がＬＯＷレベルのときは、インバータ２０により、プロセッサ１−１側のＴＲＳＴ信号ｓｉｇ１はＬＯＷレベル、プロセッサ１−２側のＴＲＳＴ信号ｓｉｇ２はＨＩＧＨレベルになる。この時、プロセッサ１−１はテストロジックリセット状態である。
【００２６】
プロセッサ１−１のデバッグは、先ず外部ＴＲＳＴ信号をＬＯＷレベルにし、プロセッサ１−１のＪＴＡＧ回路２−１をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号をＨＩＧＨレベルにして、プロセッサ１−１のＪＴＡＧ回路２−１をテストロジックリセット状態を解除し、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−１のデバッグを行う。なお、プロセッサ１−１のデバッグ中は、プロセッサ１−２のＪＴＡＧ回路２−２はテストロジックリセット状態で動作しない。
【００２７】
一方、プロセッサ１−２のデバッグは、まず外部ＴＲＳＴ信号（インバータ２０の出力信号）をＬＯＷレベルにし、プロセッサ１−２のＪＴＡＧ回路２−２をリセットする（テストロジックリセット）。次に、外部ＴＲＳＴ信号（インバータ２０の出力信号）をＨＩＧＨレベルにして、プロセッサ１−２のＪＴＡＧ回路２−２をテストロジックリセット状態を解除して、ＪＴＡＧテストアクセスポート（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を用いてプロセッサ１−２のデバッグを行う。なお、プロセッサ１−２のデバッグ中は、プロセッサ１−１のＪＴＡＧ回路２−１はテストロジックリセット状態で動作しない。
【００２８】
以上のように、この実施の形態２によれば、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子とプロセッサ１−１，１−２の間にインバータ２０を挿入することにより、上記実施の形態１と同様に、外部端子の追加を伴うことなく、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００２９】
実施の形態３．
図３は、この発明の実施の形態３による半導体集積回路のブロック図であり、図において、１−１〜１−Ｎはそれぞれプロセッサ（Ｎは自然数）、２−１〜２−ＮはＪＴＡＧ回路、３０は第１の制御回路、３００はカウンタ、３０１はリセット付きデコーダ、３０２および３１−１〜３１−Ｎ（Ｎは自然数）はそれぞれＡＮＤゲート、３２０はＯＲゲートである。この実施の形態３の半導体集積回路は、プロセッサ１−１〜プロセッサ１−Ｎと、ＪＴＡＧテストアクセスポートと、ＪＴＡＧテストアクセスポートとプロセッサ１−１〜１−Ｎ間に挿入され、ＴＲＳＴ信号とＴＣＫ信号を入力とする第１の制御回路３０から構成される。さらに、第１の制御回路３０は、カウンタ３００、デコーダ３０１、ＡＮＤゲート３０２および３１−１〜３１−Ｎ、ＯＲゲート３２０で構成される。
【００３０】
次に動作について説明する。
図３において、カウンタ３００は、外部ＴＲＳＴ信号がＬＯＷレベルの間、ＴＣＫ（クロック）信号のサイクル数をカウントする。カウンタ３００の出力を入力したデコーダ３０１は、ＴＲＳＴ信号がＨＩＧＨレベルに遷移すると、カウンタ３００の出力に相当するビット番号の信号にのみＨＩＧＨレベルを出力し、その他の信号には、ＬＯＷレベルを出力する。この時、ＨＩＧＨレベルのＴＲＳＴ信号を入力したプロセッサ１−ｎ（１≦ｎ≦Ｎ、Ｎは自然数）のみＪＴＡＧテストロジックリセット状態が解除される。一方、その他のプロセッサは、テストロジックリセット状態を保持する。
【００３１】
そして、プロセッサ１−ｎをデバッグする場合、まず外部ＴＲＳＴ信号をＬＯＷレベルにする。この時、デコーダ３０１の出力信号（ｓｉｇ１〜ｓｉｇＮ）は全てＬＯＷレベルであり、全てのプロセッサ１−１〜１−Ｎはテストロジックリセット状態である。また、ＴＲＳＴ信号がＬＯＷレベルである間、ＴＣＫ信号をｎサイクル印加する。カウンタ３００は、印加されたＴＣＫ信号のサイクル数をカウントしデコーダ３０１へｎを出力する。
【００３２】
次に外部ＴＲＳＴ信号を、ＨＩＧＨレベルにする。デコーダ３０１はＴＲＳＴ信号がＨＩＧＨレベルになると、ｎビット目の信号ｓｉｇｎにのみＨＩＧＨレベルを、その他の信号にはＬＯＷレベルを出力する。
【００３３】
その結果、プロセッサ１−ｎにのみＴＲＳＴ端子のＨＩＧＨレベルが伝搬され、テストロジックリセット状態が解除される。これにより、プロセッサ１−ｎのみテストアクセスポートより制御可能となり、デバッグ可能となる。一方、その他のプロセッサに入力するＴＲＳＴ信号は、ＬＯＷレベルのままでテストロジックリセット状態を保持する。
【００３４】
このように、上記実施の形態１で述べたセレクタ回路１０の代わりに、カウンタ３００とデコーダ３０１を備えた第１の制御回路３０を挿入することにより、２つ以上のプロセッサ１−１〜１−Ｎの中からデバッグ対象となるプロセッサを任意に１つ選択することが容易に可能となる。
【００３５】
以上のように、この実施の形態３によれば、複数のプロセッサすなわちプロセッサ１−１〜１−Ｎから１つのプロセッサ、例えばｎ番目のプロセッサ１−ｎを選択することができ、したがって、上記実施の形態１と同様に、外部端子の増大を伴わず、クロック数の増大を防止して高速なオンチップデバッグが実現できるという効果が得られる。
【００３６】
実施の形態４．
図４は、この発明の実施の形態４による半導体集積回路のブロック図であり、図において、１−１〜１−Ｎはそれぞれプロセッサ（Ｎは自然数）、２−１〜２−ＮはＪＴＡＧ回路、４０は第２の制御回路、４００は制御回路、４０１はカウンタ、４０２はデコーダ、４１−１〜４１−Ｎおよび４３０はそれぞれＯＲゲート、４２−１〜４２−ＮはそれぞれＡＮＤゲート、４４０はＡＮＤゲート、４４１〜４４５はレジスタである。ここで、制御回路４００はＡＮＤゲート４４０とＴＭＳ信号をシフトイン入力、ＴＣＫ信号をクロック入力とするレジスタ４４１〜４４５で構成され、さらに、第２の制御回路４０はこの制御回路４００、カウンタ４０１、デコーダ４０２、ＯＲゲート４１−１〜４１−Ｎ，４３０およびＡＮＤゲート４２−１〜４２−Ｎから構成される。
【００３７】
次に動作について説明する。
図４において、制御回路４００は、外部ＴＭＳ信号より５サイクル以上ＨＩＧＨレベルの信号が印加されると、外部ＴＭＳ信号がＨＩＧＨレベルの間、カウンタ４０１へＴＣＫ信号（クロック）を伝搬する。カウンタ４０１は入力されたＴＣＫ信号のサイクル数をカウントし、その出力をデコーダ４０２へ入力する。デコーダ４０２はカウンタ４０１の出力に相当するビット番号の信号にのみＨＩＧＨレベルを出力し、その他の信号はＬＯＷレベルを出力する。
【００３８】
この時、デコーダ４０２の出力信号を入力するＯＲゲート（４１−１〜４１−Ｎ）のうち、ＨＩＧＨレベルの信号を入力したＯＲゲートのみが活性化される。活性化されたＯＲゲートにつながるプロセッサにのみ外部ＴＭＳ信号が伝搬される。その他のプロセッサは、ＴＭＳ信号がＨＩＧＨレベルに保持される。その結果、外部ＴＭＳ信号が伝搬するプロセッサは、ＪＴＡＧテストロジックリセット状態が解除される。その他のプロセッサは、テストロジックリセット状態のままである。
【００３９】
ｎ番目のプロセッサ１−ｎ（１≦ｎ≦Ｎ、ｎは自然数）をデバッグする場合、外部ＴＭＳ信号をＨＩＧＨレベルにした状態でＴＣＫ信号（クロック）を５サイクル印加する。この時、全てのプロセッサ１−１〜１−Ｎはテストロジックリセット状態におかれる。
【００４０】
次に、ＴＭＳ信号をＨＩＧＨレベルに保持したまま、クロックのＴＣＫ信号をｎサイクル印加する。カウンタ４０１は、印加されたＴＣＫ信号のサイクル数をカウントしデコーダ４０２への出力をｎとする。
【００４１】
デコーダ４０２は、ｎビット目の信号ｓｉｇｎのみＨＩＧＨレベルを、その他の信号にはＬＯＷレベルを出力する。その結果、ＯＲゲート４１−ｎのみが活性化され、プロセッサ１−ｎにＴＭＳ信号が伝搬する。プロセッサ１−ｎは、ＴＭＳ信号がＨＩＧＨレベルからＬＯＷレベルに遷移したのと同時に（立ち下がりエッジ）、テストロジックリセット状態が解除され、テストアクセスポートより制御可能となり、すなわちデバッグ可能となる。一方、その他のプロセッサの入力するＴＭＳ信号は、ＨＩＧＨレベルのままで、テストロジックリセット状態を保持する。
【００４２】
このように、上記実施の形態３のＴＲＳＴ端子の代わりに、ＴＭＳ端子を用いることで、２つ以上のプロセッサ１−１〜１−Ｎの中からデバッグ対象のプロセッサ１−ｎを１つ選択することが可能となる。
【００４３】
以上のように、この実施の形態４によれば、複数のプロセッサ１−１〜１−Ｎから１つのプロセッサ１−ｎを選択することができ、上記実施の形態１と同様に、外部端子の増大を伴わず、クロック数の増大を防止して高速なオンチップデバッグが容易に実現できるという効果が得られる。
【００４４】
なお、上記実施の形態１〜４においては、複数のプロセッサを例にとり、説明を行ったが、代わりにロジックブロックを用いた場合においても同様なことが当てはまり、また、複数のプロセッサはロジックブロックを混載しても同様な効果が実現できる。
【００４５】
【発明の効果】
以上のように、この発明によれば、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と接続し、ＪＴＡＧ回路とともにデバッグ支援回路を構成するセレクタ回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートとを備え、デバッグ支援回路を用いた第１および第２の内部回路のデバッグ時に、デバッグ対象となる内部回路を選択するためのセレクタ回路のセレクト端子として、ＪＴＡＧテストアクセスポートのＴＲＳＴ端子を用いて構成したので、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、これにより、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させずに、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４６】
この発明によれば、各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＲＳＴ端子と第１および第２の内部回路のいずれか一方との間に設けられるインバータ回路とを備え、ＪＴＡＧ回路およびインバータにより構成されるデバッグ支援回路により、第１および第２の内部回路のいずれか一方のデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４７】
この発明によれば、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＲＳＴ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第１の制御回路とを備え、ＪＴＡＧ回路および第１の制御回路により構成されるデバッグ支援回路は、ＴＲＳＴ端子およびＴＣＫ端子を介してＴＲＳＴ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【００４８】
この発明によれば、各々がＪＴＡＧ回路を備えた複数の内部回路と、これに接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＴＭＳ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第２の制御回路とを備え、ＪＴＡＧ回路および第２の制御回路により構成されるデバッグ支援回路は、ＴＭＳ端子およびＴＣＫ端子を介してＴＭＳ信号およびＴＣＫ信号をそれぞれ入力し、機能ブロックにより複数の内部回路のうちいずれか１つのデバッグを実行するように構成したので、同様に、外部端子を追加せずにデバッグ対象のプロセッサを選択することができ、ＴＡＰコントローラの制御やデータの設定に要するクロック数を増大させず、内部回路の高速なデバッグが容易に実現できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路のブロック図である。
【図２】 この発明の実施の形態２による半導体集積回路のブロック図である。
【図３】 この発明の実施の形態３による半導体集積回路のブロック図である。
【図４】 この発明の実施の形態４による半導体集積回路のブロック図である。
【図５】 従来例１による半導体集積回路のブロック図である。
【図６】 従来例２による半導体集積回路のブロック図である。
【符号の説明】
１−１〜１−Ｎ プロセッサ（内部回路）、２−１〜２−Ｎ ＪＴＡＧ回路、１０，６０ セレクタ回路、２０ インバータ、３０ 第１の制御回路、４０ 第２の制御回路、３１−１〜３１−Ｎ，４２−１〜４２−Ｎ，３０２，４４０ ＡＮＤゲート、４１−１〜４１−Ｎ，３２０，４３０ ＯＲゲート、３００，４０１ カウンタ、３０１，４０２ デコーダ、３２０，４００ 制御回路、４４１〜４４５ レジスタ。
Claims (4)
- 各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これら第１および第２の内部回路と接続し上記ＪＴＡＧ回路とともにデバッグ支援回路を構成するセレクタ回路と、このセレクタ回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートとを備えた半導体集積回路において、上記デバッグ支援回路を用いた上記第１および第２の内部回路のデバッグ時に、デバッグ対象となる上記内部回路を選択するための上記セレクタ回路のセレクト端子として、上記ＪＴＡＧテストアクセスポートのＴＲＳＴ端子を用いることを特徴とする半導体集積回路。
- 各々がＪＴＡＧ回路を備えた第１および第２の内部回路と、これら第１および第２の内部回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＪＴＡＧテストアクセスポートのＴＲＳＴ端子と上記第１および第２の内部回路のいずれか一方との間に設けられるインバータ回路とを備えた半導体集積回路において、上記ＪＴＡＧ回路およびインバータにより構成されるデバッグ支援回路により、上記第１および第２の内部回路のいずれか一方のデバッグを実行することを特徴とする半導体集積回路。
- 各々がＪＴＡＧ回路を備えた複数の内部回路と、これら複数の内部回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＪＴＡＧテストアクセスポートのＴＲＳＴ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第１の制御回路とを備えた半導体集積回路において、上記ＪＴＡＧ回路および第１の制御回路により構成されるデバッグ支援回路は、上記ＴＲＳＴ端子およびＴＣＫ端子を介してＴＲＳＴ信号およびＴＣＫ信号をそれぞれ入力し、上記機能ブロックにより上記複数の内部回路のうちいずれか１つのデバッグを実行することを特徴とする半導体集積回路。
- 各々がＪＴＡＧ回路を備えた複数の内部回路と、これら複数の内部回路と接続し外部端子を構成するＪＴＡＧテストアクセスポートと、このＪＴＡＧテストアクセスポートのＴＭＳ端子およびＴＣＫ端子と接続しカウンタを含む機能ブロックを構成する第２の制御回路とを備えた半導体集積回路において、上記ＪＴＡＧ回路および第２の制御回路により構成されるデバッグ支援回路は、上記ＴＭＳ端子およびＴＣＫ端子を介してＴＭＳ信号およびＴＣＫ信号をそれぞれ入力し、上記機能ブロックにより上記複数の内部回路のうちいずれか１つのデバッグを実行することを特徴とする半導体集積回路。
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