JP4600134B2 - マルチプロセッサシステム - Google Patents
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Description
図1は本発明の第1実施形態の要部を示すブロック回路図である。本発明の第1実施形態は、JTAG(Joint Test Action Group)対応デバイスであり、2個のプロセッサを持つマルチプロセッサシステムの例である。
図5は本発明の第2実施形態の要部を示すブロック回路図である。本発明の第2実施形態は、JTAG対応デバイスであり、3個のプロセッサを有するマルチプロセッサシステムの例である。図5中、53は本発明の第2実施形態のマルチプロセッサシステム本体、54はプロセッサであり、55はプロセッサ2、54が共用するデュアルポートメモリ、56はプロセッサ54が使用するバスである。
2、3、54…プロセッサ
4、5、57…デバッグ機能部
6、55…デュアルポートメモリ
7…制御回路
8、9、56…バス
10、26、31、58…TDI信号入力端子
11、27、32、59…TRST信号入力端子
12、28、33、60…TCK信号入力端子
13、29、34、61…TMS信号入力端子
14、30、35、62…TDO信号出力端子
15…TDI信号線
16…TDI/TDO信号線
17、18…TRST信号線
19、20…TCK信号線
21、22…TMS信号線
23、24、25、63…TDO信号線
36…デバッグ機能部
37…TDI信号出力端子
38…TRST信号出力端子
39…TCK信号出力端子
40…TMS信号出力端子
41…TDO信号入力端子
42〜46…セレクタ
47…JTAGデバッガ
Claims (2)
- ジョイント・テスト・アクション・グループ対応のマルチプロセッサシステムであって、
第1のプロセッサと、
第2のプロセッサと、
制御回路と、
テスト・データ・イン信号入力用外部端子と、
テスト制御信号入力用外部端子群と、
テスト・データ・アウト信号出力用外部端子とを有し、
前記第1のプロセッサは、
テスト・データ・イン信号及びテスト制御信号群を入力して前記第1のプロセッサのデバッグを行い、テスト・データ・アウト信号を出力する第1のデバッグ機能部を有し、
前記第1のデバッグ機能部は、
前記テスト・データ・イン信号入力用外部端子に接続された第1のテスト・データ・イン信号入力端子と、
前記テスト制御信号入力用外部端子群に接続された第1のテスト制御信号入力端子群と、
第1のテスト・データ・アウト信号出力端子とを有し、
前記第2のプロセッサは、
テスト・データ・イン信号及びテスト制御信号群を入力して前記第2のプロセッサのデバッグを行い、テスト・データ・アウト信号を出力する第2のデバッグ機能部を有し、
前記第2のデバッグ機能部は、
第2のテスト・データ・イン信号入力端子と、
第2のテスト制御信号入力端子群と、
第2のテスト・データ・アウト信号出力端子とを有し、
前記制御回路は、
前記第1のプロセッサに制御され、テスト・データ・イン信号及びテスト制御信号群を出力可能、テスト・データ・アウト信号を入力可能とする第3のデバッグ機能部と、
前記第3のデバッグ機能部に制御されるセレクタ部とを有し、
前記第3のデバッグ機能部は、
テスト・データ・イン信号出力端子と、
テスト制御信号出力端子群と、
前記第2のテスト・データ・アウト信号出力端子に接続されたテスト・データ・アウト信号入力端子とを有し、
第1動作モード時は、前記第1のテスト・データ・アウト信号出力端子を前記第2のテスト・データ・イン信号入力端子に接続し、前記テスト制御信号入力用外部端子群を前記第2のテスト制御信号入力端子群に接続し、前記第2のテスト・データ・アウト信号出力端子を前記テスト・データ・アウト信号出力用外部端子に接続するように前記セレクタ部を制御し、
第2動作モード時は、前記テスト・データ・イン信号出力端子を前記第2のテスト・データ・イン信号入力端子に接続し、前記テスト制御信号出力端子群を前記第2のテスト制御信号入力端子群に接続し、前記第1のテスト・データ・アウト信号出力端子を前記テスト・データ・アウト信号出力用外部端子に接続するように前記セレクタ部を制御し、前記テスト・データ・イン信号出力端子及び前記テスト制御信号出力端子群にそれぞれテスト・データ・イン信号及びテスト制御信号群を出力すること
を特徴とするマルチプロセッサシステム。 - 前記第1のプロセッサ及び前記第2のプロセッサに共用されるメモリを有し、
前記第1のプロセッサによる前記第2のプロセッサに実行させるプログラム及びデータの前記メモリへの書き込み、前記第2のプロセッサによる前記メモリ内の前記プログラムの実行及び実行結果の前記メモリへの書き込み、前記第1のプロセッサによる前記メモリ内の前記実行結果の読み出しが可能とされていること
を特徴とする請求項1に記載のマルチプロセッサシステム。
Priority Applications (1)
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JP2005125936A JP4600134B2 (ja) | 2005-04-25 | 2005-04-25 | マルチプロセッサシステム |
Applications Claiming Priority (1)
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JP2005125936A JP4600134B2 (ja) | 2005-04-25 | 2005-04-25 | マルチプロセッサシステム |
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Publication Number | Publication Date |
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JP2006302162A JP2006302162A (ja) | 2006-11-02 |
JP4600134B2 true JP4600134B2 (ja) | 2010-12-15 |
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ID=37470348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005125936A Expired - Fee Related JP4600134B2 (ja) | 2005-04-25 | 2005-04-25 | マルチプロセッサシステム |
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Citations (4)
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JPH08147189A (ja) * | 1994-11-25 | 1996-06-07 | Hitachi Ltd | 並列計算機のオペレーティングシステムのデバッグ方法 |
JP2004164367A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | マルチプロセッサシステム |
JP2004326784A (ja) * | 2003-04-28 | 2004-11-18 | Internatl Business Mach Corp <Ibm> | 分散型ノード・トポロジにおけるクロス・チップ通信機構 |
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2005
- 2005-04-25 JP JP2005125936A patent/JP4600134B2/ja not_active Expired - Fee Related
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