CN101776728B - 单板内器件的边界扫描方法及装置 - Google Patents

Abstract

本发明提供了一种单板内器件的边界扫描方法及装置，该方法及装置属于网络通信领域，所述单板包括第一可编程逻辑器件PLD、待检测器件和第一JTAG Jacket；其中所述第一JTAG Jacket和所述待检测器件的JTAG管脚分别连接在所述第一可编程逻辑器件的输入输出管脚Bank上；所述Bank的工作电平为其连接器件的工作电平，所述方法包括：通过所述第一PLD将所述待检测器件与所述第一JTAG Jacket串联；从所述第一JTAG Jacket接收JTAG检测信号，对所述串联的待检测器件进行边界扫描。本发明具有单板内检测器件连接关系简单，检测信号传送距离短，信号质量好，BOM清单少，成链方式灵活的优点。

Description

单板内器件的边界扫描方法及装置

技术领域

本发明涉及通信领域，尤其涉及一种单板内器件的边界扫描方法及装置。

背景技术

目前设计的数字硬件单板密度很高，功能更为强大，板内器件种类繁多。这就给单板的生产维护带来很多困难和不便。为了对单板内的器件进行测试，现有技术提供一种单板内器件通用的检测方法，该方法采用边界扫描技术(Joint Test Action Group，JTAG)对单板内的器件进行检测，JTAG最初是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个测试访问口(Test Access Port，TAP)通过专用的JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试，所以在JTAG技术中，需要将单板上各器件的JTAG管脚串联，形成扫描链，进而对扫描链上的器件完成边界扫描。

在实现本发明的过程中，发明人发现现有技术存在如下问题：

现有技术的方案，如果单板内的器件较多，器件的JTAG管脚之间的连接关系将会较复杂。

发明内容

为了能够简化JTAG管脚之间的连接关系，本发明的一方面，提供了一种单板内器件的边界扫描方法，所述单板包括第一可编程逻辑器件PLD、待检测器件和第一JTAG Jacket；其中所述第一JTAG Jacket和所述待检测器件的JTAG管脚分别连接在所述第一可编程逻辑器件的输入输出管脚Bank上；所述Bank的工作电平为其连接器件的工作电平，所述方法包括：

通过所述第一PLD将所述待检测器件与所述第一JTAG Jacket串联；

从所述第一JTAG Jacket接收JTAG检测信号，对所述串联的待检测器件进行边界扫描。

本发明的另一方面，提供了一种单板内器件的边界扫描装置，包括：第一可编程逻辑器件PLD、待检测器件和第一JTAG Jacket；其中所述第一JTAGJacket和所述待检测器件的JTAG管脚分别连接在所述第一可编程逻辑器件的输入输出管脚Bank上；所述Bank的工作电平为其连接器件的工作电平。

由上述所提供的技术方案可以看出，本发明实施例的技术方案待检测器件的JTAG管脚和JTAG EPLD连接，由于JTAG EPLD的Bank工作电平可以调节为连接在该Bank上的器件的工作电平，因而不需要额外的电平转换电路，可以简化待检测器件的JTAG管脚的连接关系，进而可简化BOM清单；并且该检测信号均通过JTAG EPLD发送，检测信号传送的距离短，信号质量好。

附图说明

图1为本发明一实施例提供的一种单板内器件的边界扫描方法的流程示意图；

图2为本发明另一一实施例提供的一种单板内器件的结构示意图；

图3为本发明一实施例提供的一种单板内器件的边界扫描方法的流程示意图；

图4为本发明一实施例提供的一种单板内器件的边界扫描方法中改变待检测器件后的单板内器件的结构示意图；

图5为本发明一实施例提供的一种单板内器件的边界扫描方法中实现Boot加载时的单板内器件的结构示意图；

具体实施方式

本发明实施方式提供了一种单板内器件的边界扫描方法，单板包括第一可编程逻辑器件(Programmable Logic Device，PLD)，如可擦除可编辑逻辑器件(Erasable Programmable Logic Device，EPLD)、CPLD、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)等，为了描述的方便，下述叙述中第一PLD以JTAG EPLD为例进行说明。

在本实施中，单板包括JTAG EPLD、待检测器件和第一JTAG Jacket；其中该待检测器件的JTAG管脚，以及该第一JTAG Jacket分别连接在该JTAGEPLD的输入输出管脚Bank上；且该Bank的工作电平为连接在该Bank上的器件的工作电平，上述JTAG Jacket在为JTAG插口，可以与JTAG测试设备连接。在如图1所示的流程示意图中，包括如下步骤：

S11、通过JTAG EPLD将待检测器件与第一JTAG Jacket串联；

可以从待检测器件选择一个或多个(二个或二个以上)器件，与JTAG Jacket串联形成JTAG扫描链。其中成链的方案可以采用EPLD编程语言实现，如Verilog；在CPU的控制之下，如CPU通过配置JTAG EPLD内的寄存器，就可以形成不同的扫描链。

S12、从第一JTAG Jacket接收JTAG检测信号，对该串联的待检测的器件进行边界扫描。

上述Bank可以为JTAG EPLD中的一对管脚，上述待检测的器件可以为单板内需要检测的电子器件，如CPU、FPGA等。

可选的，上述单板还可以包括第二JTAG Jacket，该第二JTAG Jacket与JTAG EPLD的JTAG管脚相连，通过所述第二JTAG Jacket为JTAG EPLD在线加载软件。上述对JTAG EPLD在线加载软件的方法实际为，软件加载器件通过第二JTAG Jacket与JTAG EPLD相连，并完成对JTAG EPLD的在线加载软件。

上述软件加载器件可以为CPU或JTAG调试仪器等。

本实施例提供的方法中，待检测器件的JTAG管脚和JTAG EPLD连接，由于JTAG EPLD的Bank工作电平可以调节为连接在该Bank上的器件的工作电平，因而不需要额外的电平转换电路，可以简化待检测器件的JTAG管脚的连接关系，进而可简化BOM清单；并且该检测信号均通过JTAG EPLD发送，检测信号传送的距离短，信号质量好；进一步的，待检测器件的连接方式可以通过软件实现，所以不需要改变器件的焊接点，成链方式较灵活。

本发明的另一实施例提供的方法，可以应用于如图2所示的单板中，该单板内器件具体可以包括：JTAG EPLD 21(这里的JTAG EPLD已经通过第二JTAG Jacket(图中未画出)完成了软件的加载)、第一JTAG Jacket 22、DSP23、专用集成电路24(Application Specific Integrated Circuit，ASIC)、第一集成电路(Integrated Circuit，IC)器件25、CPU 26、PLD 27、FPGA 28和第二IC器件29；其中，DSP23、ASIC24、第一IC器件25、CPU26、PLD27、FPGA 28和第二IC器件29可以为待检测的器件；上述JTAG EPLD21中与第一JTAG Jacket22、第一IC器件、CPU26、PLD27、FPGA28相连的Bank的工作电平为3.3V；JTAGEPLD21中与第二IC器件相连的Bank的工作电平为2.5V；JTAG EPLD21中与DSP23、ASIC24相连的Bank的工作电平为1.8V；需要说明的是，上述第一JTAGJacket 22、DSP23、ASIC24、第一IC器件25、CPU 26、PLD 27、FPGA 28和第二IC器件29与JTAG EPLD21相连的管脚均为JTAG管脚。

在如图3所示的流程示意图中，包括如下步骤：

S31、通过JTAG EPLD 21将单板内待检测的器件与第一JTAG Jacket 22串联；

实现S31的具体方法可以为，通过JTAG EPLD 21将DSP23、ASIC24、第一IC器件、CPU 26、EPLD27、FPGA28、第二IC器件29和第一JTAG Jacket 22按顺序串联；当然在实际情况中，该串联也可以不按上述顺序串联，该串联只需包括所有的待检测的器件即可。实现上述串联的方法可以参见S11中的相关描述。

可选的，在实际情况中，该待检测的器件还可以为单个器件，如单独对CPU进行检测，此时，只需将第一JTAG Jacket和CPU串联即可。

S32、JTAG EPLD21从第一JTAG Jacket22接收检测信号，对待检测的器件按串联顺序发送检测信号，完成对待检测的器件检测。

上述完成S32的具体步骤可以包括：第一JTAG Jacket22通过JTAG EPLD21将检测信号发送给CPU26，如CPU26检测正常，则该检测信号通过JTAGEPLD21传递到PLD27，如PLD27检测正常，则该检测信号通过JTAG EPLD21传递到第一IC器件，如第一IC器件检测正常，则该检测信号通过JTAG EPLD21传递到下一个器件直至所有的器件均检测完毕为止。

可选的，当完成对待检测的器件的检测后，还需要对改变后的待检测器件进行检测时，这里以FPGA28为例进行说明，将待检测器件改变成FPGA28后，单板的内器件的结构示意图如图4所示，在如图3所示的流程示意图中，该方法还可以包括：

S33、通过JTAG EPLD21将第一JTAG Jacket22与FPGA28串联；

S34、第一JTAG Jacket22通过JTAG EPLD21将检测信号发送给FPGA28完成检测。

另外，可选的，在S32之后，上述方法还可以包括控制PLD27完成启动程序Boot的加载，实现Boot的加载的单板内器件结构图如图5所示，加载过程如下操作：

S35、通过JTAG EPLD21将PLD27与CPU26连接，且还通过JTAG EPLD21将PLD27与第一JTAG Jacket22连接；

S36、JTAG EPLD21接收到CPU26的加载命令和第一JTAG Jacket22的加载命令后，根据选择命令从CPU26和第一JTAG Jacket22中选择一个控制PLD27完成对单板Boot的加载。

如上述选择命令选择第一JTAG Jacket22，则完成S36的方法可以包括：第一JTAG Jacket22将加载命令发送给JTAG EPLD21，JTAG EPLD21将该加载命令发送给PLD27以控制PLD27完成对单板Boot的加载。

如上述选择命令选择CPU26，则完成S36的方法具体可以包括：CPU26将控制命令发送给JTAG EPLD21，JTAG EPLD21将该加载命令发送给PLD27以控制PLD27完成对单板Boot的加载。

上述JTAG EPLD接收CPU的加载命令和第一JTAG Jacket的加载命令的具体实现方式可以是，JTAG EPLD接收CPU和第一JTAG Jacket分别发送的加载命令，也可以是JTAG EPLD接收由CPU转发的第一JTAG Jacket的加载命令和CPU发送的其自身的加载命令。

进一步的，在步骤S31之前，本实施例提供的方法还可以包括，通过JTAGEPLD的JTAG引脚为该JTAG EPLD在线加载软件。

如JTAG EPLD的JTAG引脚与JTAG Jacket相连，在JTAG EPLD上电或者复位后，通过该JTAG Jacket控制JTAG EPLD在线加载软件。

本实施例提供的方法中，待检测器件的JTAG管脚和JTAG EPLD连接，由于JTAG EPLD的Bank工作电平可以调节为连接在该Bank上的器件的工作电平，因而不需要额外的电平转换电路，可以简化待检测器件的JTAG管脚的连接关系，进而可简化BOM清单；并且该检测信号均通过JTAG EPLD发送，检测信号传送的距离短，信号质量好；进一步的，待检测器件的连接方式可以通过软件实现，所以不需要改变器件的焊接点，成链方式较灵活。

本发明还提供一种单板内器件的检测装置，包括：第一PLD、待检测器件和第一JTAG Jacket；其中该第一JTAG Jacket和该待检测器件的JTAG管脚分别连接在该第一PLD的输入输出管脚Bank上；且Bank的工作电平为连接在其上的器件的工作电平。

可选的，上述装置还包括：

串联单元，用于通过所述第一PLD将所述待检测器件与所述第一JTAGJacket串联。

上述串联的具体实现可以参见S11中的相关描述。

当完成串联后，第一JTAG Jacket通过第一PLD完成对待检测器件的边界扫描。

可选的，上述待检测器件至少为二个。

可选的，如所述待检测的器件包括：CPU和第二PLD，且第二PLD通过第一PLD与CPU连接，还通过第一PLD将第二PLD与第一JTAG Jacket连接；上述装置还包括：

加载单元，用于在第一PLD接收到CPU的加载命令和第一JTAG Jacket的加载命令后，根据选择命令从CPU和第一JTAG Jacket中选择一个控制第二PLD完成对单板Boot的加载。

可选的，上述单板还包括：第二JTAG Jacket，第二JTAG Jacket与第一PLD的JTAG管脚连接，并用于通过第二JTAG Jacket为第一PLD在线软件加载。

在线软件加载的具体实现可以参见上述方法实施例中的相关描述。

本实施例提供的装置中，所有的待检测的器件的JTAG管脚均是和第一PLD连接的，由于第一PLD的Bank工作电平可以调节为连接在该Bank上的器件的工作电平，因而不需要额外的电平转换电路，可以简化待检测器件的JTAG管脚的连接关系，进而可简化BOM清单；并且该检测信号均通过第一PLD发送，检测信号传送的距离短，信号质量好；进一步的，待检测器件的连接方式可以通过软件实现，所以不需要改变器件的焊接点，成链方式较灵活。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

综上所述，本发明具体实施方式提供的技术方案，具有单板内检测器件连接关系简单，检测信号传送距离短，信号质量好，BOM清单少，成链方式灵活的优点。

以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种单板内器件的边界扫描方法，其特征在于，所述单板包括第一可编程逻辑器件PLD、待检测器件和第一边界扫描插座JTAG Jacket；其中所述第一JTAG Jacket和所述待检测器件的JTAG管脚分别连接在所述第一可编程逻辑器件的输入输出管脚Bank上；所述Bank的工作电平为其连接器件的工作电平，所述方法包括：

通过所述第一PLD将所述待检测器件与所述第一JTAG Jacket串联；

从所述第一JTAG Jacket接收JTAG检测信号，对所述串联的待检测器件进行边界扫描；

其中，所述待检测器件包括CPU和第二PLD，且所述第二PLD通过所述第一PLD与所述CPU连接，所述第二PLD还通过所述第一PLD与所述第一JTAGJacket连接，所述方法还包括：

所述第一PLD接收到所述CPU的加载命令和所述第一JTAG Jacket的加载命令后，根据选择命令从所述CPU和所述第一JTAG Jacket中选择一个控制所述第二PLD完成单板启动程序Boot的加载。

2.根据权利要求1所述的方法，其特征在于，所述待检测器件至少为二个。

3.根据权利要求1所述的方法，其特征在于，所述根据选择命令从所述CPU和所述第一JTAG Jacket中选择一个控制所述第二PLD完成对单板Boot的加载包括：

所述CPU通过所述第一PLD向所述第二PLD发送加载命令，并通过所述加载命令控制所述第二PLD完成单板Boot的加载；

或所述第一JTAG Jacket通过所述第一PLD向所述第二PLD发送加载命令，并通过所述加载命令控制所述第二PLD完成单板Boot的加载。

4.根据权利要求1-2所述的任一方法，其特征在于，所述单板还包括：第二JTAG Jacket，所述第二JTAG Jacket与所述第一PLD的JTAG管脚连接，所述方法还包括：

通过所述第二JTAG Jacket为所述第一PLD在线加载软件。

5.一种单板内器件的边界扫描装置，其特征在于，包括：第一可编程逻辑器件PLD、待检测器件和第一边界扫描插座JTAG Jacket；其中所述第一JTAGJacket和所述待检测器件的JTAG管脚分别连接在所述第一可编程逻辑器件的输入输出管脚Bank上；所述Bank的工作电平为其连接器件的工作电平；

所述待检测的器件包括：CPU和第二PLD，且所述第二PLD通过所述第一PLD与CPU连接，所述第二PLD还通过所述第一PLD与第一JTAG Jacket连接，则所述装置还包括：

加载单元，用于在所述第一PLD接收到所述CPU的加载命令和所述第一JTAG Jacket的加载命令后，根据选择命令从所述CPU和所述第一JTAG Jacket中选择一个控制所述第二PLD完成单板启动程序Boot的加载。

6.根据权利要求5所述的装置，其特征在于，所述装置还包括：

串联单元，用于通过所述第一PLD将所述待检测器件与所述第一JTAGJacket串联。

7.根据权利要求5或6之一所述的装置，其特征在于，所述待检测器件至少为二个。

8.根据权利要求5所述的装置，其特征在于，所述装置还包括：第二JTAGJacket，所述第二JTAG Jacket与所述第一PLD的JTAG管脚连接，通过所述第二JTAG Jacket为所述第一PLD在线加载软件。

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