JP2007110833A - 昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路 - Google Patents
昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路 Download PDFInfo
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Abstract
【解決手段】昇圧動作停止時はPMOSトランジスタM3がオンしPMOSトランジスタM4がオフするようにして整流素子M2のサブストレートゲートは、インダクタL1と整流素子M2との接続部に接続され、出力端子OUTには寄生ダイオードD4のアノードが、整流素子M2のサブストレートゲートには寄生ダイオードD4のカソードがそれぞれ接続されるようにし、出力端子OUTの電圧が低下しても、入力電圧Vinが出力端子OUTに出力されないようにした。
【選択図】図1
Description
図9において、インダクタL101とNMOSトランジスタで構成されたスイッチング素子M101が、入力電圧Vinと接地電圧との間に直列に接続されており、インダクタL101とスイッチング素子M101との接続部と出力端子OUTとの間に整流素子であるダイオードD101が接続されている。
このような回路において、スイッチング素子M101がオンしている期間にインダクタL101にエネルギが蓄えられる。スイッチング素子M1がオフしている期間に、インダクタL101に蓄えられた該エネルギが入力電圧Vinに加算されて出力されることから、入力電圧Vinよりも出力電圧Voutを大きくすることができる。しかし、整流素子に電圧降下の大きいダイオードD101を使用しているため、電源変換効率が悪かった。
PMOSトランジスタM102のサブストレートゲートは、PMOSトランジスタM102における出力端子OUT側の端部に接続されている。このため、PMOSトランジスタM102に生成される寄生ダイオードD102は、PMOSトランジスタM102におけるインダクタL101側の端部とサブストレートゲートとの間に生成される。寄生ダイオードD102において、アノードはPMOSトランジスタM102におけるインダクタL101側の端部に、カソードはPMOSトランジスタM102における出力端子OUT側の端部にそれぞれ接続されている。
図11は、このような問題を解決するために考えられた昇圧回路である(例えば、特許文献1参照。)。
図11では、2つの整流素子M112及びM113を有し、該各整流素子M112及びM113の寄生ダイオードD112及びD113の極性が逆方向になるように接続されている。この結果、過負荷を検出した過負荷保護手段から出力された信号で、制御回路113がスイッチング素子M111と2つの整流素子M112,M113をそれぞれオフにしても、入力電圧Vinが出力端子OUTに出力されることはない。
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせるものである。
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されるものである。
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせるものである。
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されるようにした。
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせるようにした。
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されるものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態における昇圧回路の回路例を示した図である。
図1において、昇圧回路1は、入力端子INに入力された入力電圧Vinを昇圧して出力電圧Voutとして出力端子OUTから出力する。
昇圧回路1は、NMOSトランジスタで構成されたスイッチング素子M1、PMOSトランジスタで構成された整流素子M2、PMOSトランジスタM3,M4、インバータINV1、インダクタL1、コンデンサC1並びにスイッチング素子M1、整流素子M2及びPMOSトランジスタM3,M4の動作制御を行う制御回路2を備えている。なお、PMOSトランジスタM3は第1のMOSトランジスタを、PMOSトランジスタM4は第2のMOSトランジスタを、制御回路2及びインバータINV1は制御回路部をそれぞれなす。また、スイッチング素子M1、整流素子M2、PMOSトランジスタM3,M4、インバータINV1及び制御回路2は、1つのICに集積されるようにしてもよい。
ここで、図2は、昇圧回路1の動作時における、整流素子M2のサブストレートゲートの接続状態と、PMOSトランジスタM3及びM4における寄生ダイオードの接続状態を等価回路で示した図であり、図3は、昇圧回路1の動作停止時における、整流素子M2のサブストレートゲートの接続状態と、PMOSトランジスタM3及びM4における寄生ダイオードの接続状態を等価回路で示した図である。
次に、図3において、昇圧動作停止時はスリープ信号SLPがローレベルであることから、PMOSトランジスタM3はオンしPMOSトランジスタM4はオフする。整流素子M2のサブストレートゲートは、インダクタL1と整流素子M2との接続部に接続され、出力端子OUTには寄生ダイオードD4のアノードが、整流素子M2のサブストレートゲートには寄生ダイオードD4のカソードがそれぞれ接続されている。このため、出力端子OUTの電圧が低下しても、入力電圧Vinが出力端子OUTに出力されることはない。
図4において、出力電圧Voutを分圧して分圧電圧Vfbを生成し出力する出力電圧検出用の抵抗R1及びR2を備え、制御回路2は、該分圧電圧Vfbが所定の基準電圧Vrefになるように、スイッチング素子M1及び整流素子M2の動作制御、例えばPWM制御を行って出力電圧Voutが所定値で一定になるようにする。
図5において、整流素子M2を介して出力端子OUTに出力される電流ioを電圧に変換する抵抗R3を出力端子OUTに接続し、抵抗R3の端子間電圧が制御回路2に出力される。制御回路2は、該端子間電圧が所定の基準電圧Vrefになるように、スイッチング素子M1及び整流素子M2の動作制御、例えばPWM制御を行って出力電流ioが所定値で一定になるようにする。
図7は、本発明の第2の実施の形態における昇圧回路の回路例を示した図である。なお、図7では、図1と同じもの又は同様のものは同じ符号で示している。
図7において、昇圧回路1aは、入力端子INに入力された入力電圧Vinを昇圧して出力電圧Voutとして出力端子OUTから出力する。
昇圧回路1aは、NMOSトランジスタで構成されたスイッチング素子M1、PMOSトランジスタで構成された整流素子M2、PMOSトランジスタM3,M4、インダクタL1、コンデンサC1並びにスイッチング素子M1及び整流素子M2の動作制御を行う制御回路2aを備えている。なお、制御回路2aは制御回路部をなす。また、スイッチング素子M1、整流素子M2、PMOSトランジスタM3,M4及び制御回路2aは、1つのICに集積されるようにしてもよい。
2,2a 制御回路
M1 スイッチング素子
M2 整流素子
M3,M4 PMOSトランジスタ
L1 インダクタ
C1 コンデンサ
D3,D4 寄生ダイオード
INV1 インバータ
R1〜R3 抵抗
Claims (18)
- 入力端子に入力された入力電圧を昇圧して出力端子から出力する昇圧回路において、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせることを特徴とする昇圧回路。 - 前記第1のMOSトランジスタは、一端が前記インダクタを介して前記入力端子に接続されることを特徴とする請求項1記載の昇圧回路。
- 入力端子に入力された入力電圧を昇圧して出力端子から出力する昇圧回路において、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されることを特徴とする昇圧回路。 - 前記第1及び第2の各MOSトランジスタは、PMOSトランジスタであることを特徴とする請求項1、2又は3記載の昇圧回路。
- 前記第1及び第2の各MOSトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項4記載の昇圧回路。
- 前記スイッチング素子、整流素子、第1及び第2の各MOSトランジスタ並びに制御回路部は、1つのICに集積されることを特徴とする請求項1、2、3、4又は5記載の昇圧回路。
- 入力端子に入力された入力電圧を昇圧回路で昇圧し、所定の定電圧を生成して出力端子から出力する定電圧回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせることを特徴とする定電圧回路。 - 前記第1のMOSトランジスタは、一端が前記インダクタを介して前記入力端子に接続されることを特徴とする請求項7記載の定電圧回路。
- 入力端子に入力された入力電圧を昇圧回路で昇圧し、所定の定電圧を生成して出力端子から出力する定電圧回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されることを特徴とする定電圧回路。 - 前記第1及び第2の各MOSトランジスタは、PMOSトランジスタであることを特徴とする請求項7、8又は9記載の定電圧回路。
- 前記第1及び第2の各MOSトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項10記載の定電圧回路。
- 前記スイッチング素子、整流素子、第1及び第2の各MOSトランジスタ並びに制御回路部は、1つのICに集積されることを特徴とする請求項7、8、9、10又は11記載の定電圧回路。
- 入力端子に入力された入力電圧を昇圧回路で昇圧して出力端子に出力し、該出力端子から出力される電流が所定の定電流になるように該昇圧動作を制御する定電流回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端が前記整流素子のサブストレートゲートに接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端が前記出力端子に接続された第2のMOSトランジスタと、
前記スイッチング素子、整流素子並びに第1及び第2の各MOSトランジスタの動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第1のMOSトランジスタをオフさせると共に第2のMOSトランジスタをオンさせ、昇圧動作停止時には第1のMOSトランジスタをオンさせると共に第2のMOSトランジスタをオフさせることを特徴とする定電流回路。 - 前記第1のMOSトランジスタは、一端が前記インダクタを介して前記入力端子に接続されることを特徴とする請求項13記載の定電流回路。
- 入力端子に入力された入力電圧を昇圧回路で昇圧して出力端子に出力し、該出力端子から出力される電流が所定の定電流になるように該昇圧動作を制御する定電流回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするMOSトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第1のMOSトランジスタと、
一端が前記整流素子のサブストレートゲートに接続され、他端及びサブストレートゲートが前記出力端子にそれぞれ接続された第2のMOSトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第1及び第2の各MOSトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されることを特徴とする定電流回路。 - 前記第1及び第2の各MOSトランジスタは、PMOSトランジスタであることを特徴とする請求項13、14又は15記載の定電流回路。
- 前記第1及び第2の各MOSトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項16記載の定電流回路。
- 前記スイッチング素子、整流素子、第1及び第2の各MOSトランジスタ並びに制御回路部は、1つのICに集積されることを特徴とする請求項13、14、15、16又は17記載の定電流回路。
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