JP2009178033A - 昇圧型スイッチングレギュレータおよびその制御回路 - Google Patents

昇圧型スイッチングレギュレータおよびその制御回路 Download PDF

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Abstract

【課題】昇降圧動作の停止時に流れる電流を遮断するとともに、ソフトスタートを実現する。
【解決手段】第１トランジスタＭ１は、同期整流トランジスタＳＷ２の一端と、そのバックゲートとの間に、ボディダイオードのカソードが出力端子２０４側となる向きで設けられる。第２トランジスタＭ２は、同期整流トランジスタＳＷ２の他端と、そのバックゲートとの間に、ボディダイオードのカソードがスイッチング端子１０８側となる向きで設けられる。スイッチ制御部１２は、スイッチングレギュレータ２００の昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタＳＷ１をオフ、第１トランジスタＭ１をオン、第２トランジスタＭ２をオフした状態で、同期整流トランジスタＳＷ２をスイッチングさせる。
【選択図】図１

Description

本発明は、スイッチングレギュレータに関し、特に同期整流方式の昇圧型スイッチングレギュレータに関する。
近年の携帯電話端末、ＰＤＡ（Personal Digital Assistant）、ノート型パーソナルコンピュータをはじめとするさまざまな電子機器に、リチウムイオン電池などの２次電池が搭載される。リチウムイオン電池は充電状態に応じて３〜４Ｖ程度の電池電圧を生成するが、電子機器には１．５Ｖ以下の電源電圧で動作するマイクロプロセッサや、５Ｖ程度で動作する発光ダイオードなどの電子デバイスが搭載される。こうした電子デバイスに適切な電源電圧を与えるために、電池電圧を昇圧もしくは降圧するスイッチングレギュレータが利用される。
昇圧型あるいは降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、同期整流トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が小さいときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話など小型化が要求される電子機器においては、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。
ここで同期整流方式の昇圧型スイッチングレギュレータは、電池電圧などが入力される入力端子から、昇圧後の電圧（以下、出力電圧という）を出力する出力端子との間に、同期整流トランジスタおよびインダクタが直列に接続される経路を有する。同期整流トランジスタにＰチャンネルＭＯＳＦＥＴを用い、かつそのバックゲートをソース（またはドレイン）と接続した場合には、同期整流トランジスタをオフして昇圧動作を停止した状態においても、バックゲートとドレイン（またはソース）間のボディダイオード（寄生ダイオード）およびインダクタを介して負荷に電流が流れてしまうという問題があった。
昇圧動作停止時に同期整流トランジスタおよびインダクタを介して負荷に流れる電流を遮断するために、この電流経路上にスイッチ素子として直流防止用トランジスタを設ける方法が考えられる。しかしながら、この直流防止用トランジスタは、昇圧動作時には抵抗素子として働くため電力損失をもたらしてしまう。この直流防止用トランジスタによる電力損失を低減するためには、トランジスタサイズを大きくしてオン抵抗を低減する必要があるが、これは回路面積の増大を招くという問題がある。
本出願人は、この問題を解決するための技術を提案している（特許文献３）。
特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報 特開２００７−０２８７８４号公報 特開平１０−３４１１４１号公報 特開２００２−０１０５２５号公報 特開２００３−３４７９１３号公報
１． スイッチングレギュレータの起動直後に、メインのスイッチングトランジスタと、同期整流トランジスタを交互にオン、オフさせる通常のレギュレーション動作を開始すると、出力キャパシタに突入電流が流れるという問題がある。スイッチングレギュレータの出力電圧を緩やかに上昇させるために、ソフトスタートを実行する必要がある。
本発明のある態様は、かかる状況においてなされたものであり、その例示的な目的のひとつは、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断するとともに、ソフトスタートを実行可能なスイッチングレギュレータの提供にある。
２． 同期整流トランジスタにＰチャンネルＭＯＳＦＥＴを用い、かつそのバックゲートをソース（またはドレイン）と接続した場合には、バックゲートとドレイン（またはソース）間のボディダイオード（寄生ダイオード）と、インダクタが、入力端子から出力端子に向かう電流経路を形成する。
昇圧動作を実行中は、出力電圧の方が入力電圧より高いため、ボディダイオードによって電流が阻止される。しかしながら、スイッチングレギュレータの出力端子が接地端子に短絡（地絡）すると、入力端子が、インダクタ、同期整流トランジスタおよび出力端子を介して接地端子と接続されるため、入力電圧の供給源から大電流が流れ、回路の信頼性が損なわれるおそれがあった。
本発明のある態様は、かかる状況においてなされたものであり、その例示的な目的のひとつは、地絡保護機能を備えた同期整流方式の昇圧型スイッチングレギュレータの提供にある。
１． 本発明のある態様は、同期整流方式の昇圧型スイッチングレギュレータに関する。このスイッチングレギュレータは、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、インダクタおよびスイッチングトランジスタの接続点であるスイッチング端子と出力端子との間に設けられた同期整流トランジスタと、同期整流トランジスタの一端と、そのバックゲートとの間に、ボディダイオードのアノードがスイッチング端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタの他端と、そのバックゲートとの間に、ボディダイオードのアノードが出力端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。スイッチ制御部は、スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタをオフ、第１トランジスタをオン、第２トランジスタをオフした状態で、同期整流トランジスタをスイッチングさせる。
この態様によると、出力キャパシタをスイッチングする同期整流トランジスタを介して充電することができ、出力電圧を入力電圧に達するまで緩やかに上昇させることができる。
スイッチ制御部は、第１期間に、同期整流トランジスタのオンデューティを徐々に増加させてもよい。この場合、オンデューティの変化量を調節することにより、出力電圧の上昇速度を制御できる。
スイッチ制御部は、第１期間に、同期整流トランジスタのオンデューティを固定してもよい。この場合、回路を簡潔化できる。
スイッチ制御部は、第１期間の経過後、通常の昇圧動作の開始前の第２期間に、スイッチングトランジスタをオフ、第１トランジスタをオフ、第２トランジスタをオン、同期整流トランジスタをオンしてもよい。
本発明の別の態様もまた、スイッチングレギュレータである。このスイッチングレギュレータは、同期整流方式の昇圧型スイッチングレギュレータであって、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、インダクタおよびスイッチングトランジスタの接続点であるスイッチング端子と出力端子との間に設けられた同期整流トランジスタと、同期整流トランジスタの一端と、そのバックゲートとの間に、ボディダイオードのカソードが出力端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタの他端と、そのバックゲートとの間に、ボディダイオードのカソードがスイッチング端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。スイッチ制御部は、スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタをオフ、同期整流トランジスタをオフ、第１トランジスタをオンした状態で、第２トランジスタをスイッチングさせる。
この態様によると、出力キャパシタを、同期整流トランジスタのボディダイオードおよびスイッチングする第２トランジスタを介して充電することができ、出力電圧を入力電圧に達するまで緩やかに上昇させることができる。
スイッチ制御部は、第１期間に、第２トランジスタのオンデューティを徐々に増加させてもよい。この場合、オンデューティの変化量を調節することにより、出力電圧の上昇速度を制御できる。
スイッチ制御部は、第１期間に、第２トランジスタのオンデューティを固定してもよい。この場合、回路を簡潔化できる。
本発明のさらに別の態様は、同期整流方式の昇圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタを介して入力電圧が供給される第１端子と、出力キャパシタが接続される第２端子と、第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、第１端子と第２端子の間に設けられた同期整流トランジスタと、同期整流トランジスタのバックゲートと第１端子の間に、ボディダイオードのカソードが第２端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタのバックゲートと第２端子の間に、ボディダイオードのカソードが第１端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。スイッチ制御部は、昇圧型スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタをオフ、第１トランジスタをオン、第２トランジスタをオフした状態で、同期整流トランジスタをスイッチングさせる。
本発明のさらに別の態様もまた、同期整流方式の昇圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタを介して入力電圧が供給される第１端子と、出力キャパシタが接続される第２端子と、第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、第１端子と第２端子の間に設けられた同期整流トランジスタと、同期整流トランジスタのバックゲートと第１端子の間に、ボディダイオードのカソードが第２端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタのバックゲートと第２端子の間に、ボディダイオードのカソードが第１端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。スイッチ制御部は、昇圧型スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタをオフ、同期整流トランジスタをオフ、第１トランジスタをオンした状態で、第２トランジスタをスイッチングさせる。
２． 本発明のある態様は、同期整流方式の昇圧型スイッチングレギュレータに関する。このスイッチングレギュレータは、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、出力端子に接続される出力キャパシタと、インダクタおよびスイッチングトランジスタの接続点であるスイッチング端子と出力端子との間に設けられた同期整流トランジスタと、同期整流トランジスタの一端とそのバックゲートとの間に、ボディダイオードのアノードがスイッチング端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタの他端とそのバックゲートとの間に、ボディダイオードのアノードが出力端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、を備える。スイッチ制御部は、地絡状態が検出されると、少なくとも同期整流トランジスタおよび第２トランジスタをオフする。
地絡状態にないスイッチングレギュレータであっても、その起動直後（昇圧動作開始直後）においては出力電圧が低く、これをしきい値電圧と比較すると、短絡状態と誤判定されてしまう。この態様によれば、昇圧動作開始から所定時間後に地絡検出回路を動作させるため、この誤判定を防止できる。同期整流トランジスタおよび第２トランジスタは、カソードが入力端子側となる向きのボディダイオードを有するため、地絡状態においては、これらのボディダイオードによって、入力端子から出力端子を介して接地に流れる大電流を阻止できる。
本発明の別の態様もまた、同期整流方式の昇圧型スイッチングレギュレータに関する。このスイッチングレギュレータは、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、出力端子に接続される出力キャパシタと、インダクタおよびスイッチングトランジスタの接続点であるスイッチング端子と出力端子との間に設けられた同期整流トランジスタと、入力端子と出力端子の間に、同期整流トランジスタと直列に、そのボディダイオードのカソードが入力端子側となる向きで設けられた直流阻止トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、直流阻止トランジスタのオンオフを制御するスイッチ制御部と、スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、を備える。スイッチ制御部は、地絡状態が検出されると、少なくとも同期整流トランジスタおよび直流阻止トランジスタをオフする。
この態様によれば、起動直後の地絡状態の誤検出を防止できるとともに、カソードが入力端子側となる向きで設けられた直流阻止トランジスタのボディダイオードによって、入力端子から出力端子を介して接地に流れる大電流を阻止できる。
ある態様のスイッチングレギュレータは、地絡検出回路のしきい値電圧を生成するバイアス回路をさらに備え、バイアス回路は、地絡状態において入力電圧が降下した状態で動作可能に構成されてもよい。
出力端子が地絡すると入力電圧を供給する電源の出力インピーダンス（電流能力）に応じて、入力電圧が降下する。地絡検出回路は、入力電圧が降下した地絡状態で正常動作する必要があるため、この態様によれば、確実な地絡検出が可能となる。
スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成されてもよい。地絡検出回路は、イネーブル信号が昇圧ステートを示すレベルに遷移してから所定時間経過後にアクティブとなってもよい。
地絡検出回路は、昇圧動作開始から所定時間経過後に加えて、スタンバイステートへの遷移から所定時間経過後にアクティブとなってもよい。スタンバイステートにおいて同期整流トランジスタがオンする場合にこの処理を行うことにより、地絡保護を実行できる。
スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成されてもよい。地絡検出回路は、イネーブル信号のポジティブエッジから所定時間経過後、およびネガティブエッジから所定時間経過後にアクティブとなってもよい。
本発明のさらに別の態様は、同期整流方式の昇圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタを介して入力電圧が供給される第１端子と、出力キャパシタが接続される第２端子と、第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、第１端子と第２端子の間に設けられた同期整流トランジスタと、同期整流トランジスタのバックゲートと第１端子の間に、ボディダイオードのアノードが第１端子側となる向きで設けられた第１トランジスタと、同期整流トランジスタのバックゲートと第２端子の間に、ボディダイオードのアノードが第２端子側となる向きで設けられた第２トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、を備える。スイッチ制御部は、地絡状態が検出されると、少なくとも同期整流トランジスタおよび第２トランジスタをオフする。
本発明のさらに別の態様も、同期整流方式の昇圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタを介して入力電圧が供給される第１端子と、出力キャパシタが接続される第２端子と、第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、第１端子と第２端子の間に設けられた同期整流トランジスタと、第１端子と第２端子の間に、同期整流トランジスタと直列に、そのボディダイオードのアノードが第２端子側となる向きで設けられた直流阻止トランジスタと、スイッチングトランジスタ、同期整流トランジスタ、直流阻止トランジスタのオンオフを制御するスイッチ制御部と、スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、を備える。スイッチ制御部は、地絡状態が検出されると、少なくとも同期整流トランジスタおよび直流阻止トランジスタをオフする。
ある態様の制御回路は、地絡検出回路のしきい値電圧を生成するバイアス回路をさらに備えてもよい。バイアス回路は、地絡状態において入力電圧が降下した状態で動作可能に構成されてもよい。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
１． 本発明のある態様によれば、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断可能なスイッチングレギュレータにおいて、ソフトスタートを実行できる。
２． また本発明の別のある態様によれば、地絡保護機能を備えた同期整流方式の昇圧型スイッチングレギュレータを提供できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値等を表すものとする。
（第１の実施の形態）
本発明の第１の実施の形態は、同期整流方式の昇圧型スイッチングレギュレータに関する。図１は、第１の実施の形態に係る昇圧型スイッチングレギュレータ（以下、単にスイッチングレギュレータという）２００の構成を示す回路図である。スイッチングレギュレータ２００は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを含む。
インダクタＬ１およびスイッチングトランジスタＳＷ１は、入力電圧Ｖｉｎが印加される入力端子２０２と固定電圧端子（接地端子）の間に直列に設けられる。スイッチングトランジスタＳＷ１は、ＮチャンネルＭＯＳＦＥＴであり、ソースが接地され、ドレインが第１端子１０２を介してインダクタＬ１と接続される。インダクタＬ１およびスイッチングトランジスタＳＷ１の接続点を、スイッチング端子１０８と呼ぶ。
出力キャパシタＣｏは、出力端子２０４と接地端子の間に設けられる。
同期整流トランジスタＳＷ２は、ＰチャンネルＭＯＳＦＥＴであり、スイッチング端子１０８と出力端子２０４との間に設けられる。同期整流トランジスタＳＷ２の一端はスイッチング端子１０８と接続され、その他端は出力端子２０４と接続される。
第１トランジスタＭ１はＰチャンネルＭＯＳＦＥＴであり、同期整流トランジスタＳＷ２の一端と、そのバックゲートとの間に設けられる。第１トランジスタＭ１のボディダイオードは、そのカソードが出力端子２０４側、そのアノードがスイッチング端子１０８側となる向きに設けられる。
第２トランジスタＭ２はＰチャンネルＭＯＳＦＥＴであり、同期整流トランジスタＳＷ２の他端と、そのバックゲートの間に設けられる。第２トランジスタＭ２のボディダイオードは、そのカソードがスイッチング端子１０８側、そのアノードが出力端子２０４側となる向きに設けられる。
第１トランジスタＭ１、第２トランジスタＭ２のバックゲートは、いずれも同期整流トランジスタＳＷ２のバックゲートと共通に接続されている。
スイッチ制御部１２は、第１ゲート制御信号Ｖｇ１、第２ゲート制御信号Ｖｇ２、第１制御信号Ｖｃｎｔ１、第２制御信号Ｖｃｎｔ２を生成し、スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２、第１トランジスタＭ１、第２トランジスタＭ２それぞれのゲートに供給して、それぞれのオンオフを制御する。
スイッチングトランジスタＳＷ１は第１ゲート制御信号Ｖｇ１がハイレベルのときオン、ローレベルのときオフとなる。同期整流トランジスタＳＷ２は第２ゲート制御信号Ｖｇ２がローレベルのときにオン、ハイレベルのときオフとなる。第１トランジスタＭ１は第１制御信号Ｖｃｎｔ１がローレベルのときオン、ハイレベルのときオフとなる。第２トランジスタＭ２は、第２制御信号Ｖｃｎｔ２がローレベルのときオン、ハイレベルのときオフとなる。
制御回路１００は、スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２、第１トランジスタＭ１、第２トランジスタＭ２、スイッチ制御部１２を含んで一つの半導体基板上に集積化された機能ＩＣである。
第１端子１０２は、インダクタＬ１を介して入力端子２０２と接続すべき端子である。第１端子１０２には、インダクタＬ１を介して入力電圧Ｖｉｎが供給される。第２端子１０４は出力端子２０４と接続すべき端子であり、出力キャパシタＣｏが接続される。
メインのスイッチングトランジスタＳＷ１は、ドレインが第１端子１０２に接続され、ソースが接地されている。また、同期整流トランジスタＳＷ２は、ドレインが第１端子１０２に接続され、ソースが第２端子１０４に接続される。
第１トランジスタＭ１は、同期整流トランジスタＳＷ２のバックゲートと第１端子１０２の間に設けられる。第１トランジスタＭ１のボディダイオードは、カソードが第２端子１０４側、アノードが第１端子１０２側となる向きに配置される。
第２トランジスタＭ２は同期整流トランジスタＳＷ２のバックゲートと第２端子１０４の間に設けられる。第２トランジスタＭ２のボディダイオードは、カソードが第１端子１０２側、アノードが第２端子１０４側となる向きに設けられる。
スイッチ制御部１２は、パルス幅変調器１４、ドライバ回路１０、タイマー１６を含む。制御回路１００の電圧帰還端子１０６には、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが帰還入力される。出力電圧Ｖｏｕｔは必要に応じて分圧され、パルス幅変調器１４へと入力される。パルス幅変調器１４は、ハイレベルとローレベルの時間の比、すなわちデューティ比が変化するパルス幅変調信号（以下ＰＷＭ信号という）を生成する。このＰＷＭ信号は、出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、そのデューティ比が制御される。
ドライバ回路１０は、パルス幅変調器１４から出力されるＰＷＭ信号にもとづいて、第１ゲート制御信号Ｖｇ１、第２ゲート制御信号Ｖｇ２を生成し、それぞれスイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２のゲートに出力する。スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２は、ＰＷＭ信号のデューティ比にもとづいて交互にオンオフを繰り返す。
パルス信号は、たとえばパルス幅変調（ＰＷＭ）の他、パルス周波数変調（ＰＦＭ）などの公知技術を用いて生成することができる。また、出力電圧Ｖｏｕｔを安定化させるための方式として、出力電圧とその目標電圧の誤差に応じてパルス信号のデューティ比を変化させる電圧モードや、出力電圧とその目標値の誤差に応じてインダクタＬ１に流れる電流のピーク値を制御するピークカレントモードなどの公知技術を利用することができ、スイッチ制御部１２の構成は特に限定されない。
スイッチ制御部１２は、スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２に加えて、第１トランジスタＭ１、第２トランジスタＭ２のオン、オフ状態を制御する。
具体的には、スイッチ制御部１２はスイッチングレギュレータ２００のステートに応じて、各トランジスタを以下の状態に設定する。スイッチ制御部１２は、各ステートの遷移を管理するステートマシンの機能を備える。
１． スタンバイステート
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：オフ
第１トランジスタＭ１ ：オン
第２トランジスタＭ２ ：オフ
昇圧停止状態のとき、スタンバイステートに設定される。スタンバイステートでは、第１トランジスタＭ１のみをオンしておき、同期整流トランジスタＳＷ２のバックゲートがハイインピーダンス状態とならないようにし、その電位Ｖｂｇを安定化しておく。この状態では、第１端子１０２と第２端子１０４の経路（入力端子２０２と出力端子２０４の経路）は、対向した配置される第１ボディダイオードＤ１と第２ボディダイオードＤ２（および第２トランジスタＭ２のボディダイオード）によって遮断される。
２． 第１起動ステート
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：スイッチング動作
第１トランジスタＭ１ ：オン
第２トランジスタＭ２ ：オフ
スイッチングレギュレータの昇圧停止状態から昇圧動作状態（後述の昇圧ステート）に遷移する間の第１期間に、第１起動ステートに設定される。第１起動ステートでは、スイッチングトランジスタＳＷ１をオフ、第１トランジスタＭ１をオン、第２トランジスタＭ２をオフした状態で、同期整流トランジスタＳＷ２をスイッチングさせる。
この状態では、出力キャパシタＣｏが、インダクタＬ１および間欠的にオンする同期整流トランジスタＳＷ２を介して充電され、入力電圧Ｖｉｎ付近まで上昇する。
第１起動ステートにおいて、スイッチ制御部１２は、同期整流トランジスタＳＷ２のオンデューティを徐々に増加させてもよい。この場合、オンデューティの変化量を調節することにより、出力電圧Ｖｏｕｔの上昇速度を制御できる。この場合、三角波電圧（またはのこぎり波電圧）と、時間とともに電圧レベルが変化する時定数電圧を生成し、コンパレータによって２つの電圧を比較することにより、第２ゲート制御信号Ｖｇ２を生成してもよい。あるいはタイマなどを用いたデジタル回路によって第２ゲート制御信号Ｖｇ２を生成してもよく、その生成方法は限定されない。
スイッチ制御部１２は、第１起動ステートにおいて、同期整流トランジスタＳＷ２のオンデューティを固定してもよい。この場合、回路を簡潔化できる。
３． 第２起動ステート
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：オン
第１トランジスタＭ１ ：オフ
第２トランジスタＭ２ ：オン
第１起動ステートが完了すると、第２起動ステートに設定される。第２起動ステートでは同期整流トランジスタＳＷ２が定常的にオンしているため、同期整流トランジスタＳＷ２のチャンネルを介して入力端子２０２と出力端子２０４が接続され、出力キャパシタＣｏの電位（つまり出力電圧Ｖｏｕｔ）が入力電圧Ｖｉｎと等しくなる。
４． 昇圧ステート
スイッチングトランジスタＳＷ１ ：パルス信号に応じてスイッチング
同期整流トランジスタＳＷ２ ：パルス信号に応じてスイッチング
第１トランジスタＭ１ ：オフ
第２トランジスタＭ２ ：オン
第２起動ステートにおいて、外部から昇圧動作の開始が指示されると、昇圧ステートに設定される。昇圧ステートでは、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンした状態で、パルス信号のレベルに応じてスイッチングトランジスタＳＷ１および同期整流トランジスタＳＷ２が相補的にオンする。その結果、出力電圧Ｖｏｕｔが目標値に安定化される。
タイマー１６は、各ステートの遷移の管理に利用される。なお、タイマー１６を設ける代わりに、制御回路１００の外部に設けられたホストプロセッサ（不図示）からの指示信号にもとづいて、各ステートを遷移させてもよい。
図２は、図１のスイッチングレギュレータ２００の起動シーケンスを示すタイムチャートである。
時刻ｔ０に、スイッチングレギュレータ２００が搭載される電子機器の電源が投入され、スイッチングレギュレータ２００の入力端子２０２には、入力電圧Ｖｉｎとして電池からの電源電圧Ｖｃｃが供給される。電源が供給されると、制御回路１００のステートマシンは、スタンバイステートに遷移する。スタンバイステートではスイッチング端子１０８と入力端子２０２の間が直流的に遮断されるため、負荷に電流が流れたり、あるいは出力端子２０４に入力電圧Ｖｉｎに近い電圧が現れたりするのを防止できる。
スタンバイステートに設定された後、時刻ｔ１に外部のホストプロセッサからのイネーブル信号ＥＮがハイレベルに遷移すると、ステートマシンは第１起動ステートに遷移する。第１起動ステートに遷移すると、第２トランジスタＭ２がスイッチングを開始し、インダクタＬ１に流れるコイル電流ＩＬが間欠的に流れて、出力キャパシタＣｏが充電される。その結果、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しい電圧Ｖｃｃまで上昇する。
タイマー１６は、第１期間τ１を測定する。第１期間τ１の経過後の時刻ｔ２に、ステートマシンは第２起動ステートへと遷移する。第２起動ステートに遷移すると、同期整流トランジスタＳＷ２が固定的にオン状態となり、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに安定化される。この状態で、続く昇圧動作に先立って、第１トランジスタＭ１、第２トランジスタＭ２の状態が切り替えられる。
そして、時刻ｔ２から第２期間τ２経過後の時刻ｔ３に、昇圧ステートに遷移する。昇圧ステートにおいてスイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２が相補的にスイッチングすると、出力電圧Ｖｏｕｔが上昇し始め、やがて目標値に安定化される。
以上がスイッチングレギュレータ２００の動作である。第１の実施の形態に係るスイッチングレギュレータ２００によれば、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断できる。また、ソフトスタートによって出力電圧Ｖｏｕｔを緩やかに上昇させることができ、突入電流を防止することができる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を説明する。
上述の第１起動ステートには、以下の変形例が存在する。
２ａ． 第１起動ステートの変形例
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：オフ
第１トランジスタＭ１ ：オン
第２トランジスタＭ２ ：スイッチング動作
つまり、スイッチ制御部１２は、第１期間τ１の間、スイッチングトランジスタＳＷ１をオフ、同期整流トランジスタＳＷ２をオフ、第１トランジスタＭ１をオンした状態で、第２トランジスタＭ２をスイッチングさせる。第２トランジスタＭ２のオンデューティは固定してもよいし、緩やかに変化させてもよい。
変形例に係る第１起動ステート２ａを実行すると、第２ゲート制御信号Ｖｇ２は、時刻ｔ０〜ｔ２の期間において固定的にハイレベルとなる。つまり図２のタイムチャートに示される第２制御信号Ｖｃｎｔ２と同じ波形となる。
また、変形例に係る第１起動ステート２ａを実行すると、第２制御信号Ｖｃｎｔは時刻ｔ０〜ｔ１の期間において固定的にハイレベルとなり、時刻ｔ１〜ｔ２の期間においてパルス波形となる。つまり図２のタイムチャートに示される第２ゲート制御信号Ｖｇ２と同じ波形となる。
この変形例によっても、出力キャパシタＣｏを入力電圧Ｖｉｎによって緩やかに充電することができる。
（第２の実施の形態）
本発明の第２の実施の形態も、同期整流方式の昇圧型スイッチングレギュレータに関する。図３は、第２の実施の形態に係る昇圧型スイッチングレギュレータ（以下、単にスイッチングレギュレータという）２００の構成を示す回路図である。以下の説明において、第１の実施の形態と重複する説明は適宜省略するものとする。
制御回路１００は、スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２、第１トランジスタＭ１、第２トランジスタＭ２、スイッチ制御部１２に加えて、地絡検出回路２０、起動検出回路６０、電源監視回路７０、バイアス回路８０を含んで一つの半導体基板上に集積化された機能ＩＣである。
スイッチ制御部１２は、スイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２に加えて、第１トランジスタＭ１、第２トランジスタＭ２のオン、オフ状態を制御する。
具体的には、スイッチ制御部１２はスイッチングレギュレータ２００のステートに応じて、以下の状態のいずれかに設定する。各ステートについては第１の実施の形態にて説明したとおりである。
１． スタンバイステート
２． 第１起動ステート
３． 第２起動ステート
４． 昇圧ステート
なお、第２の実施の形態では、昇圧動作中に、後述の地絡状態が検出されると、スタンバイステートに設定される。
電源監視回路７０は、制御回路１００の電源電圧Ｖｃｃを監視し、正常動作範囲に含まれるか否かを判定する。電源電圧Ｖｃｃはたとえばスイッチングレギュレータ２００全体の入力電圧Ｖｉｎである。ただし電源電圧Ｖｃｃは、別の電源から供給されてもよい。減電圧検出回路７２は、電源電圧Ｖｃｃが低電圧ロックアウト電圧ＶＵＶＬＯより低い減電圧状態を検出する。検出結果を示す減電圧異常信号Ｓ１０は、減電圧状態においてハイレベルとなる。過電圧検出回路７４は、電源電圧Ｖｃｃが過電圧ロックアウト電圧ＶＯＶＬＯより高い過電圧異常状態を検出する。検出結果を示す過電圧異常信号Ｓ１２は、過電圧状態においてハイレベルとなる。検出結果を示す２つの信号Ｓ１０、Ｓ１２は、ＯＲゲート７６によって論理和がとられる。ＯＲゲート７６の出力信号（電源監視信号という）Ｓ２は、スイッチ制御部１２に供給される。電源監視信号Ｓ２がハイレベルのとき、スイッチ制御部１２はスタンバイステートに遷移する。
起動検出回路６０は、制御回路１００（あるいはスイッチングレギュレータ２００全体）がリセットされるごとにローレベルに遷移するリセット信号Ｓ３を生成する。
起動検出回路６０は、抵抗Ｒ３、Ｒ４、第３コンパレータ６２、インバータ６４、リセット回路６８、ＡＮＤゲート６９を含む。抵抗Ｒ３、Ｒ４は、電源電圧Ｖｃｃを分圧する。第３コンパレータ６２は、分圧された電源電圧Ｖｃｃ’を所定のしきい値電圧Ｖｔｈ３と比較し、Ｖｃｃ’＜Ｖｔｈ３のときハイレベルとなる比較信号Ｓ１４を生成する。インバータ６６は比較信号Ｓ１４を反転する。インバータ６４は、減電圧異常信号Ｓ１２を反転する。
制御回路１００のイネーブル端子１１０には、外部のホストプロセッサからのイネーブル信号ＥＮが入力されている。イネーブル信号ＥＮがローレベルのとき、スタンバイステートに設定され、イネーブル信号ＥＮがハイレベルに遷移したことを契機として昇圧動作が開始し、第１起動ステート、第２起動ステート、昇圧ステートへと順に遷移する。
リセット回路６８は、制御回路１００の電源投入時、あるいは昇圧動作の開始を指示するイネーブル信号ＥＮがレベル遷移するタイミングごと、つまりイネーブル信号ＥＮのポジティブエッジとネガティブエッジのタイミングで、ローレベルに遷移するリセット信号Ｓ１６を生成する。
ＡＮＤゲート６９は、信号Ｓ１２、Ｓ１４、Ｓ１６の論理積を生成し、リセット信号Ｓ３として出力する。リセット信号Ｓ３は、過電圧検出回路７４によって過電圧が検出されたとき、第３コンパレータ６２によって電源電圧Ｖｃｃの低下が検出されたとき、制御回路１００がリセットされたときのいずれかのタイミングでローレベルとなる。リセット信号Ｓ３は、地絡検出回路２０へと入力される。
地絡検出回路２０は、スイッチングレギュレータ２００の昇圧動作開始から所定時間（以下、マスク時間Ｔｍｓｋという）経過後にアクティブとなり、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔを所定のしきい値電圧と比較して地絡状態を検出する。地絡検出回路２０は地絡状態においてハイレベルとなる地絡検出信号Ｓ１を生成し、スイッチ制御部１２へと出力する。スイッチ制御部１２は地絡状態が検出されるとスタンバイステートに遷移し、少なくとも同期整流トランジスタＳＷ２および第２トランジスタＭ２をオフする。
地絡検出回路２０の構成を詳細に説明する。地絡検出回路２０は、地絡検出部２１と検出マスク回路４０を含む。
地絡検出部２１は、出力電圧Ｖｏｕｔを地絡検出用のしきい値電圧と比較する回路である。検出マスク回路４０は、マスク時間Ｔｍｓｋを設定し、地絡検出部２１による地絡検出の有効、無効を制御する回路である。
検出マスク回路４０には、リセット信号Ｓ３が入力される。検出マスク回路４０は、遅延回路４２、第３フリップフロップ４４、インバータ４６、定電流源４８、初期化トランジスタＭ１２、時定数キャパシタＣ１２、第２コンパレータ５０を備える。
遅延回路４２は、リセット信号Ｓ３を所定の遅延時間、遅延させる。第３フリップフロップ４４のデータ端子にはハイレベルが入力されており、クロック端子には遅延されたリセット信号Ｓ３ｄが入力され、リセット端子にはリセット端子Ｓ３が入力される。リセット信号Ｓ３がローレベルに遷移するごとに、第３フリップフロップ４４はリセットされる。そして遅延されたリセット信号Ｓ３ｄの次のポジティブエッジのタイミングで、第３フリップフロップ４４の出力信号（マスクスタート信号）Ｓ４は、ハイレベルに設定される。第３フリップフロップ４４の出力信号Ｓ４は、リセット信号Ｓ３がローレベルに遷移するごとに、ハイレベルとなる。
言い換えれば、過電圧検出回路７４によって過電圧が検出されたとき、第３コンパレータ６２によって電源電圧Ｖｃｃの低下が検出されたとき、制御回路１００がリセットされたとき、遅延時間が経過した後に、マスクスタート信号Ｓ４はハイレベルとなる。
初期化トランジスタＭ１２、時定数キャパシタＣ１２、定電流源４８、第２コンパレータ５０は時定数回路を構成する。定電流源４８は、一端の電位が固定された時定数キャパシタＣ１２を充電する。第２コンパレータ５０は時定数キャパシタＣ１２に生ずる時定数電圧Ｖ１を所定の第２しきい値電圧Ｖｔｈ２と比較し、Ｖｔｈ２＞Ｖ１のときハイレベルとなるマスク信号Ｓ５を生成する。初期化トランジスタＭ１２は時定数キャパシタＣ１２と並列に設けられており、そのゲートにはインバータ４６により反転されたマスクスタート信号Ｓ４が入力される。
マスクスタート信号Ｓ４がローレベルに遷移するごとに初期化トランジスタＭ１２がオンして時定数キャパシタＣ１２が初期化され、続いてマスクスタート信号Ｓ４がハイレベルに遷移すると、時定数電圧Ｖ１が時間とともに上昇する。時定数キャパシタＣ１２が初期化されてから、時定数電圧Ｖ１がしきい値電圧Ｖｔｈ２に達するまでの期間、マスク信号Ｓ５はハイレベルに設定され、電圧Ｖ１が電圧Ｖｔｈ２に達した後にマスク信号Ｓ５はローレベルに設定される。マスク信号Ｓ５がハイレベルの期間が、マスク時間Ｔｍｓｋに相当する。マスク信号Ｓ５は、地絡検出部２１に供給される。
地絡検出部２１は、第１コンパレータ２２、抵抗Ｒ１０、Ｒ１１、初期化トランジスタＭ１１、時定数キャパシタＣ１１、インバータ２４、２６、第１フリップフロップ２８、第２フリップフロップ３０、ＯＲゲート３２を備える。
スイッチングレギュレータ２００の出力電圧Ｖｏｕｔは、電圧監視端子１０９に入力される。第１コンパレータ２２は、出力電圧Ｖｏｕｔを地絡検出用のしきい値電圧（第１しきい値電圧）Ｖｔｈ１と比較し、Ｖｏｕｔ＜Ｖｔｈ１のときハイレベルとなる第１地絡信号Ｓ６を生成する。抵抗Ｒ１０は、出力電圧Ｖｏｕｔが入力される電圧監視端子１０９に与えられるサージから制御回路１００内部の回路素子を保護するために設けられる。
抵抗Ｒ１１および時定数キャパシタＣ１１は、時定数τを有するローパスフィルタ（時定数回路）を形成する。
第１地絡検出信号Ｓ６がハイレベルの状態を時定数τ持続すると、ＯＲゲート３２に入力される第１地絡検出信号Ｓ６ｄはハイレベルに遷移する。つまり、出力電圧Ｖｏｕｔがしきい値電圧Ｖｔｈ３より低い状態が、時定数τの期間持続すると、第１地絡検出信号Ｓ６ｄはハイレベルとなる。Ｖｏｕｔ＜Ｖｔｈ１を検出すると直ちに地絡保護をかけたい場合には、時定数τを短く設定すればよく、あるいは抵抗Ｒ１１、時定数キャパシタＣ１１を設けない構成としてもよい。
初期化トランジスタＭ１１は、時定数キャパシタＣ１１と並列に設けられ、そのゲートにはマスク信号Ｓ５が入力される。マスク信号Ｓ５がハイレベルとなるマスク時間Ｔｍｓｋの間、初期化トランジスタＭ１１はオンとなる。初期化トランジスタＭ１１がオンのとき、第１地絡検出信号Ｓ６ｄはローレベルに固定され、地絡検出部２１による地絡状態の検出は無効化される。したがって、地絡検出部２１は昇圧動作開始からマスク時間Ｔｍｓｋ経過後にアクティブとなり、地絡状態の検出を開始する。
第２フリップフロップ３０は、そのデータ端子にハイレベルが入力され、クロック端子にインバータ２６により反転されたマスク信号Ｓ５が入力される。第２フリップフロップ３０のリセット端子には遅延されたリセット信号Ｓ３ｄが入力される。第２フリップフロップ３０の出力信号Ｓ７は、マスク信号Ｓ５がローレベルに遷移するごとに、つまりマスク時間Ｔｍｓｋが経過するごとにハイレベルに遷移する。
インバータ２４は、出力電圧Ｖｏｕｔを反転する。インバータ２４の出力信号（第２地絡検出信号）Ｓ８は、Ｖｏｕｔ＞Ｖｔのときローレベル、Ｖｏｕｔ＜Ｖｔのときハイレベルとなる。Ｖｔはインバータのしきい値電圧である。つまり、インバータ２４は、自身のしきい値電圧Ｖｔを利用して地絡状態を検出している。
第２地絡検出信号Ｓ８は、第１フリップフロップ２８のデータ端子に入力され、第２フリップフロップ３０の出力信号Ｓ７は第１フリップフロップ２８のクロック端子に入力される。第１フリップフロップ２８のリセット端子には、遅延されたリセット信号Ｓ３ｄが入力される。第１フリップフロップ２８の出力信号Ｓ９は、マスク時間Ｔｍｓｋが経過するタイミングごとに、第２地絡検出信号Ｓ８の値に設定される。
ＯＲゲート３２は、信号Ｓ６ｄと信号Ｓ９の論理和を地絡検出信号Ｓ１として出力する。つまり地絡検出部２１は、第１コンパレータ２２およびインバータ２４を利用して２重の地絡検出を行っており、いずれか一方で地絡検出されると地絡検出信号Ｓ１をハイレベルとする。
スイッチ制御部１２は地絡検出信号Ｓ１がハイレベルとなると、スタンバイステートに遷移し、地絡保護を実行する。
制御回路１００の電源電圧Ｖｃｃが入力電圧Ｖｉｎである場合、地絡状態において電源電圧Ｖｃｃが降下する。地絡検出回路２０は、電源電圧Ｖｃｃが低下した地絡状態において正確な電圧比較を行うことが必要とされ、また正確にマスク時間Ｔｍｓｋ、時定数τを設定する必要があり、これらはしきい値電圧Ｖｔｈ１〜Ｖｔｈ３を利用して実行される。つまり、しきい値電圧Ｖｔｈ１〜Ｖｔｈ３は、電源電圧Ｖｃｃが低下した状態においても、安定に生成されなければならない。
そこで、しきい値電圧Ｖｔｈ１〜Ｖｔｈ３を生成するバイアス回路８０は、地絡状態において入力電圧Ｖｉｎが降下した状態においても正常に動作可能に構成される。たとえば、入力電圧Ｖｉｎの定格が５Ｖであり、短絡時に２Ｖまで降下することが予期される場合、バイアス回路８０は２〜５Ｖの電圧範囲において、安定にしきい値電圧Ｖｔｈ１〜Ｖｔｈ３を生成可能に構成される。
以上がスイッチングレギュレータ２００の構成である。次にスイッチングレギュレータ２００の動作を説明する。
図４は、図３のスイッチングレギュレータ２００の非地絡状態における起動シーケンスを示すタイムチャートである。
時刻ｔ０に、スイッチングレギュレータ２００が搭載される電子機器の電源が投入され、スイッチングレギュレータ２００の入力端子２０２には、入力電圧Ｖｉｎとして電池からの電源電圧Ｖｃｃが供給される。電源が供給されると、制御回路１００のステートマシンは、スタンバイステートに遷移する。スタンバイステートではスイッチング端子１０８と入力端子２０２の間が直流的に遮断されるため、負荷に電流が流れたり、あるいは出力端子２０４に入力電圧Ｖｉｎに近い電圧が現れたりするのを防止できる。
スタンバイステートに設定された後、時刻ｔ１にイネーブル信号ＥＮがハイレベルに遷移すると、ステートマシンは第１起動ステートに遷移する。第１起動ステートに遷移すると、第２トランジスタＭ２がスイッチングを開始し、インダクタＬ１に流れるコイル電流ＩＬが間欠的に流れて、出力キャパシタＣｏが充電される。その結果、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しい電圧Ｖｃｃまで上昇する。
時刻ｔ１からマスク時間Ｔｍｓｋの間、地絡検出回路２０による地絡検出が無効化される。そのため、Ｖｏｕｔ＜Ｖｔｈ１となっても地絡保護は実行されず、第１起動ステートが持続する。タイマー１６は、第１期間τ１を測定する。第１期間τ１の経過後の時刻ｔ２に、ステートマシンは第２起動ステートへと遷移する。第２起動ステートに遷移すると、同期整流トランジスタＳＷ２が固定的にオン状態となり、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに安定化される。この状態で、続く昇圧動作に先立って、第１トランジスタＭ１、第２トランジスタＭ２の状態が切り替えられる。
そして、時刻ｔ２から第２期間τ２経過後の時刻ｔ３に、昇圧ステートに遷移する。昇圧ステートにおいてスイッチングトランジスタＳＷ１、同期整流トランジスタＳＷ２が相補的にスイッチングすると、出力電圧Ｖｏｕｔが上昇し始め、やがて目標値に安定化される。
以上がスイッチングレギュレータ２００の非地絡状態における起動シーケンスである。第２の実施の形態に係るスイッチングレギュレータ２００によれば、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断できる。また、ソフトスタートによって出力電圧Ｖｏｕｔを緩やかに上昇させることができ、突入電流を防止することができる。
また、昇圧動作開始からマスク時間Ｔｍｓｋの間は、地絡検出を無効化するため、出力電圧Ｖｏｕｔが上昇する過程において、地絡状態を誤検出するのを防止できる。
図５（ａ）〜（ｃ）は、図３のスイッチングレギュレータ２００の動作状態を示すタイムチャートである。図５（ａ）は電源投入のタイミングで昇圧動作の開始が指示されたときの動作を、図５（ｂ）は通常動作中に地絡状態が発生したときの動作を、図５（ｃ）は電源投入のタイミングで昇圧動作の開始が指示されたときの動作を示す。
まず、図５（ａ）を参照し、電源投入のタイミングで昇圧動作の開始が指示されたときの動作を説明する。図５（ａ）のタイムチャートにおいて、時刻ｔ０以前に地絡状態が発生している。
時刻ｔ０に電源が投入され、入力電圧Ｖｉｎが上昇を開始するが、出力端子２０４が地絡しているため、インダクタＬ１に過電流のコイル電流ＩＬが流れ、入力電圧Ｖｉｎが本来の定格電圧（５Ｖ）まで上昇せずに、降下した状態となる。時刻ｔ０の電源投入後にイネーブル信号ＥＮがハイレベルに遷移したことを契機として昇圧動作の開始が指示され、スタンバイステートから第１起動ステート、第２起動ステート、昇圧ステートと順に遷移する。ところが出力端子２０４が地絡されているため、出力電圧Ｖｏｕｔは上昇せずに接地電圧０Ｖ付近の低い電圧に固定される。
時刻ｔ０からマスク時間Ｔｍｓｋの間、地絡検出部２１は非アクティブとなる。マスク時間Ｔｍｓｋ経過後の時刻ｔ１にマスク信号Ｓ５がローレベルに遷移し、地絡検出部２１がアクティブとなる。その後、地絡状態（Ｖｏｕｔ＜Ｖｔｈ１）のまま時定数τが経過すると、時刻ｔ２に地絡検出信号Ｓ１がハイレベルとなり、昇圧動作が停止してスタンバイステートに移行して同期整流トランジスタＳＷ２、第２トランジスタＭ２がオフされる。同期整流トランジスタＳＷ２、第２トランジスタＭ２がオフすると入力端子２０２から出力端子２０４に向かう電流経路が遮断されるため、コイル電流ＩＬが０Ａまで低下し、地絡保護が実行される。
続いて図５（ｂ）を参照し、通常の昇圧動作中に地絡状態が発生したときの保護動作を説明する。時刻ｔ０以前において、スイッチングレギュレータ２００は通常の昇圧動作を行っており、出力電圧Ｖｏｕｔはその目標値に安定化されている。起動シーケンスを経て通常の昇圧ステートに移行するとマスク信号Ｓ５はローレベルに設定されるため、初期化トランジスタＭ１１はオフし続ける。つまり通常の昇圧動作中には、マスク時間Ｔｍｓｋは設定されない。
時刻ｔ０に地絡状態が発生すると、コイル電流ＩＬが増加し、出力電圧Ｖｏｕｔが接地電圧０Ｖ付近まで低下する。マスク時間Ｔｍｓｋが設定されないため、時刻ｔ０に出力電圧Ｖｏｕｔがしきい値電圧Ｖｔｈより低くなると、地絡検出部２１は直ちに地絡状態の検出が開始される。第１地絡検出信号Ｓ６がハイレベルの状態を時定数τ持続すると、地絡検出信号Ｓ１がハイレベルとなり、地絡保護が実行される。
図５（ｃ）は、電源投入後のタイミングで昇圧動作の開始時が指示されたときの動作を示す。つまり電源後に入力電圧Ｖｉｎが供給されたスタンバイステートにおいて、昇圧動作の開始が指示された状態を示す。
入力電圧Ｖｉｎは供給されているが、出力端子２０４が地絡しているため、入力電圧Ｖｉｎは本来の電源電圧Ｖｃｃよりも低い状態となる。時刻ｔ０にイネーブル信号ＥＮがハイレベルに切り替えられると昇圧動作が開始し、マスク信号Ｓ５がハイレベルに遷移する。時刻ｔ０からマスク時間Ｔｍｓｋ経過後の時刻ｔ１に、地絡検出部２１がアクティブとなる。地絡状態が時定数τ持続すると、時刻ｔ２に地絡検出部２１はハイレベルの地絡検出信号Ｓ１を出力し、地絡保護が実行される。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を説明する。
図６（ａ）、（ｂ）は、変形例に係るスイッチングレギュレータ２００ａ、２００ｂの構成を示す回路図である。図６（ａ）、（ｂ）のスイッチングレギュレータ２００ａ、２００ｂはそれぞれ、図３の第１トランジスタＭ１、第２トランジスタＭ２に代えて、直流阻止トランジスタＭ３、あるいはＭ４を備える。その他の構成は図３と同様であるから省略する。
図６（ａ）の直流阻止トランジスタＭ３は、インダクタＬ１と入力端子２０２の間に設けられる。図６（ｂ）の直流阻止トランジスタＭ４は、同期整流トランジスタＳＷ２と出力端子２０４の間に設けられる。つまり図６（ａ）の直流阻止トランジスタＭ３および図６（ｂ）の直流阻止トランジスタＭ４はいずれも、入力端子２０２と出力端子２０４の間に、同期整流トランジスタＳＷ２と直列に設けられている。直流阻止トランジスタＭ３、Ｍ４のボディダイオードは、カソードが入力端子２０２側となる向きで設けられる。この条件を満たせば、同期整流トランジスタＳＷ２、インダクタＬ１、直流阻止トランジスタＭ３（Ｍ４）の位置関係は任意に入れ換えてもよい。
図示しないスイッチ制御部（図３のスイッチ制御部１２）は、地絡状態が検出されると同期整流トランジスタＳＷ２および直流阻止トランジスタＭ３（もしくはＭ４）をオフする。図６（ａ）、（ｂ）のスイッチングレギュレータ２００ａ、２００ｂによれば図３のスイッチングレギュレータ２００と同様に、地絡保護を実現できる。
上述のステートには、以下の変形例が存在する。
１ａ． スタンバイステート
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：オン
第１トランジスタＭ１ ：オンもしくはオフ
第２トランジスタＭ２ ：オンもしくはオフ
変形例に係るスタンバイステートを用いる場合、スタンバイステート中に地絡状態が発生すると、入力端子２０２が同期整流トランジスタＳＷ２を介して接地されるため、地絡保護が必要となる。
上述のようにリセット回路６８は、イネーブル信号ＥＮがレベル遷移するタイミングごと、つまりイネーブル信号ＥＮのポジティブエッジとネガティブエッジのタイミングで、ローレベルに遷移するリセット信号Ｓ１６を生成する。したがって昇圧ステートからスタンバイステートに遷移するタイミング（イネーブル信号ＥＮのネガティブエッジ）においても、地絡検出回路２０による地絡検出をアクティブにすることができる。この場合、地絡保護のために、上述のスタンバイステート１が利用され、入力端子２０２と出力端子２０４が遮断される。
２ａ． 第１起動ステートの変形例
スイッチングトランジスタＳＷ１ ：オフ
同期整流トランジスタＳＷ２ ：オフ
第１トランジスタＭ１ ：オン
第２トランジスタＭ２ ：スイッチング動作
つまり、スイッチ制御部１２は、第１期間τ１の間、スイッチングトランジスタＳＷ１をオフ、同期整流トランジスタＳＷ２をオフ、第１トランジスタＭ１をオンした状態で、第２トランジスタＭ２をスイッチングさせる。第２トランジスタＭ２のオンデューティは固定してもよいし、緩やかに変化させてもよい。
変形例に係る第１起動ステート２ａを実行すると、第２ゲート制御信号Ｖｇ２は、時刻ｔ０〜ｔ２の期間において固定的にハイレベルとなる。つまり図４のタイムチャートに示される第２制御信号Ｖｃｎｔ２と同じ波形となる。
また、変形例に係る第１起動ステート２ａを実行すると、第２制御信号Ｖｃｎｔは時刻ｔ０〜ｔ１の期間において固定的にハイレベルとなり、時刻ｔ１〜ｔ２の期間においてパルス波形となる。つまり図４のタイムチャートに示される第２ゲート制御信号Ｖｇ２と同じ波形となる。
この変形例によっても、出力キャパシタＣｏを入力電圧Ｖｉｎによって緩やかに充電することができる。
第１、第２の実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。
また、第１、第２の実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
第１の実施の形態に係る昇圧型スイッチングレギュレータの構成を示す回路図である。 図１の昇圧型スイッチングレギュレータの起動シーケンスを示すタイムチャートである。 第２の実施の形態に係る昇圧型スイッチングレギュレータの構成を示す回路図である。 図３のスイッチングレギュレータの非地絡状態における起動シーケンスを示すタイムチャートである。 図５（ａ）〜（ｃ）は、図３のスイッチングレギュレータの地絡保護動作を示すタイムチャートである。 図６（ａ）、（ｂ）は、変形例に係るスイッチングレギュレータの構成を示す回路図である。
符号の説明
１００…制御回路、１０２…第１端子、１０４…第２端子、１０６…電圧帰還端子、１０８…スイッチング端子、２００…スイッチングレギュレータ、２０２…入力端子、２０４…出力端子、ＳＷ１…スイッチングトランジスタ、ＳＷ２…同期整流トランジスタ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、１０…ドライバ回路、１２…スイッチ制御部、１４…パルス幅変調器、１６…タイマー、Ｌ１…インダクタ、Ｃｏ…出力キャパシタ、Ｖｇ１…第１ゲート制御信号、Ｖｇ２…第２ゲート制御信号、Ｄ１…第１ボディダイオード、Ｄ２…第２ボディダイオード、Ｖｃｎｔ１…第１制御信号、Ｖｃｎｔ２…第２制御信号。

Claims (21)

  1. 同期整流方式の昇圧型スイッチングレギュレータであって、
    入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、
    出力端子に接続される出力キャパシタと、
    前記インダクタおよび前記スイッチングトランジスタの接続点であるスイッチング端子と前記出力端子との間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタの一端と、そのバックゲートとの間に、ボディダイオードのアノードが前記スイッチング端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタの他端と、そのバックゲートとの間に、ボディダイオードのアノードが前記出力端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    を備え、
    前記スイッチ制御部は、前記スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、前記スイッチングトランジスタをオフ、前記第１トランジスタをオン、第２トランジスタをオフした状態で、前記同期整流トランジスタをスイッチングさせることを特徴とするスイッチングレギュレータ。
  2. 前記スイッチ制御部は、前記第１期間に、前記同期整流トランジスタのオンデューティを徐々に増加させることを特徴とする請求項１に記載のスイッチングレギュレータ。
  3. 前記スイッチ制御部は、前記第１期間に、前記同期整流トランジスタのオンデューティを固定することを特徴とする請求項１に記載のスイッチングレギュレータ。
  4. 前記スイッチ制御部は、前記第１期間の経過後、通常の昇圧動作の開始前の第２期間に、前記スイッチングトランジスタをオフ、前記第１トランジスタをオフ、第２トランジスタをオン、前記同期整流トランジスタをオンすることを特徴とする請求項１に記載のスイッチングレギュレータ。
  5. 同期整流方式の昇圧型スイッチングレギュレータであって、
    入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、
    出力端子に接続される出力キャパシタと、
    前記インダクタおよび前記スイッチングトランジスタの接続点であるスイッチング端子と前記出力端子との間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタの一端と、そのバックゲートとの間に、ボディダイオードのアノードが前記スイッチング端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタの他端と、そのバックゲートとの間に、ボディダイオードのアノードが前記出力端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    を備え、
    前記スイッチ制御部は、前記スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、前記スイッチングトランジスタをオフ、前記同期整流トランジスタをオフ、前記第１トランジスタをオンした状態で、前記第２トランジスタをスイッチングさせることを特徴とするスイッチングレギュレータ。
  6. 前記スイッチ制御部は、前記第１期間に、前記第２トランジスタのオンデューティを徐々に増加させることを特徴とする請求項１に記載のスイッチングレギュレータ。
  7. 前記スイッチ制御部は、前記第１期間に、前記第２トランジスタのオンデューティを固定することを特徴とする請求項１に記載のスイッチングレギュレータ。
  8. 同期整流方式の昇圧型スイッチングレギュレータの制御回路であって、
    外部に接続されるインダクタを介して入力電圧が供給される第１端子と、
    出力キャパシタが接続される第２端子と、
    前記第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、
    前記第１端子と前記第２端子の間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第１端子の間に、ボディダイオードのアノードが前記第１端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第２端子の間に、ボディダイオードのアノードが前記第２端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    を備え、
    前記スイッチ制御部は、前記スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、前記スイッチングトランジスタをオフ、前記第１トランジスタをオン、前記第２トランジスタをオフした状態で、前記同期整流トランジスタをスイッチングさせることを特徴とする制御回路。
  9. 同期整流方式の昇圧型スイッチングレギュレータの制御回路であって、
    外部に接続されるインダクタを介して入力電圧が供給される第１端子と、
    出力キャパシタが接続される第２端子と、
    前記第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、
    前記第１端子と前記第２端子の間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第１端子の間に、ボディダイオードのアノードが前記第１端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第２端子の間に、ボディダイオードのアノードが前記第２端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    を備え、
    前記スイッチ制御部は、前記スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、前記スイッチングトランジスタをオフ、前記同期整流トランジスタをオフ、前記第１トランジスタをオンした状態で、前記第２トランジスタをスイッチングさせることを特徴とする制御回路。
  10. 同期整流方式の昇圧型スイッチングレギュレータであって、
    入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、
    出力端子に接続される出力キャパシタと、
    前記インダクタおよび前記スイッチングトランジスタの接続点であるスイッチング端子と前記出力端子との間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタの一端とそのバックゲートとの間に、ボディダイオードのアノードが前記スイッチング端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタの他端とそのバックゲートとの間に、ボディダイオードのアノードが前記出力端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    前記スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、前記スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、
    を備え、
    前記スイッチ制御部は、地絡状態が検出されると、少なくとも前記同期整流トランジスタおよび前記第２トランジスタをオフすることを特徴とするスイッチングレギュレータ。
  11. 同期整流方式の昇圧型スイッチングレギュレータであって、
    入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびスイッチングトランジスタと、
    出力端子に接続される出力キャパシタと、
    前記インダクタおよび前記スイッチングトランジスタの接続点であるスイッチング端子と前記出力端子との間に設けられた同期整流トランジスタと、
    前記入力端子と前記出力端子の間に、前記同期整流トランジスタと直列に、そのボディダイオードのカソードが前記入力端子側となる向きで設けられた直流阻止トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記直流阻止トランジスタのオンオフを制御するスイッチ制御部と、
    前記スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、前記スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、
    を備え、
    前記スイッチ制御部は、地絡状態が検出されると、少なくとも前記同期整流トランジスタおよび前記直流阻止トランジスタをオフすることを特徴とするスイッチングレギュレータ。
  12. 前記地絡検出回路の前記しきい値電圧を生成するバイアス回路をさらに備え、前記バイアス回路は、地絡状態において前記入力電圧が降下した状態で動作可能に構成されることを特徴とする請求項１０または１１に記載のスイッチングレギュレータ。
  13. 前記スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成され、前記地絡検出回路は、前記イネーブル信号が昇圧ステートを示すレベルに遷移してから所定時間経過後にアクティブとなることを特徴とする請求項１０または１１に記載のスイッチングレギュレータ。
  14. 前記地絡検出回路は、昇圧動作開始から所定時間経過後に加えて、スタンバイステートへの遷移から所定時間経過後にアクティブとなることを特徴とする請求項１０または１１に記載のスイッチングレギュレータ。
  15. 前記スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成され、前記地絡検出回路は、前記イネーブル信号のポジティブエッジから所定時間経過後、およびネガティブエッジから所定時間経過後にアクティブとなることを特徴とする請求項１４に記載のスイッチングレギュレータ。
  16. 同期整流方式の昇圧型スイッチングレギュレータの制御回路であって、
    外部に接続されるインダクタを介して入力電圧が供給される第１端子と、
    出力キャパシタが接続される第２端子と、
    前記第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、
    前記第１端子と前記第２端子の間に設けられた同期整流トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第１端子の間に、ボディダイオードのアノードが前記第１端子側となる向きで設けられた第１トランジスタと、
    前記同期整流トランジスタのバックゲートと前記第２端子の間に、ボディダイオードのアノードが前記第２端子側となる向きで設けられた第２トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
    前記スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、前記スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、
    を備え、
    前記スイッチ制御部は、地絡状態が検出されると、少なくとも前記同期整流トランジスタおよび前記第２トランジスタをオフすることを特徴とする制御回路。
  17. 同期整流方式の昇圧型スイッチングレギュレータの制御回路であって、
    外部に接続されるインダクタを介して入力電圧が供給される第１端子と、
    出力キャパシタが接続される第２端子と、
    前記第１端子と固定電圧端子との間に設けられたスイッチングトランジスタと、
    前記第１端子と前記第２端子の間に設けられた同期整流トランジスタと、
    前記第１端子と前記第２端子の間に、前記同期整流トランジスタと直列に、そのボディダイオードのアノードが前記第２端子側となる向きで設けられた直流阻止トランジスタと、
    前記スイッチングトランジスタ、前記同期整流トランジスタ、前記直流阻止トランジスタのオンオフを制御するスイッチ制御部と、
    前記スイッチングレギュレータの昇圧動作開始から所定時間経過後にアクティブとなり、前記スイッチングレギュレータの出力電圧を所定のしきい値電圧と比較して地絡状態を検出する地絡検出回路と、
    を備え、
    前記スイッチ制御部は、地絡状態が検出されると、少なくとも前記同期整流トランジスタおよび前記直流阻止トランジスタをオフすることを特徴とする制御回路。
  18. 前記地絡検出回路の前記しきい値電圧を生成するバイアス回路をさらに備え、前記バイアス回路は、地絡状態において前記入力電圧が降下した状態で動作可能に構成されることを特徴とする請求項１６または１７に記載の制御回路。
  19. 前記スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成され、前記地絡検出回路は、前記イネーブル信号が昇圧ステートを示すレベルに遷移してから所定時間経過後にアクティブとなることを特徴とする請求項１６または１７に記載の制御回路。
  20. 前記地絡検出回路は、昇圧動作開始から所定時間経過後に加えて、スタンバイステートへの遷移から所定時間経過後にアクティブとなることを特徴とする請求項１６または１７に記載の制御回路。
  21. 前記スイッチ制御部は、外部から入力されるイネーブル信号に応じて昇圧ステートとスタンバイステートが切り替え可能に構成され、前記地絡検出回路は、前記イネーブル信号のポジティブエッジから所定時間経過後、およびネガティブエッジから所定時間経過後にアクティブとなることを特徴とする請求項２０に記載の制御回路。
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