JP2010239609A - ブースト回路およびそれを用いたδς変調器、電子機器 - Google Patents
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Abstract
【課題】ブースト回路におけるビットエラーを防止する。
【解決手段】ビットストリーム信号BSINを受け、その振幅をブーストして出力するブースト回路100が提供される。第1クロックブースタ10aは、クロック信号CKを受け、その振幅をブーストする。第2クロックブースタ10bは、反転されたクロック信号CK#を受け、その振幅をブーストする。スイッチ22は、クロックブースタ10a、10bの出力信号CK’、CK#’を受け、ハイレベルである一方を選択する。第1キャパシタC1は、スイッチ22の出力端子にカップリングされる。レベルシフタ28は、ビットストリーム信号BSINのハイレベルを、第1キャパシタC1に生ずる電圧レベルにレベルシフトする。
【選択図】図2
【解決手段】ビットストリーム信号BSINを受け、その振幅をブーストして出力するブースト回路100が提供される。第1クロックブースタ10aは、クロック信号CKを受け、その振幅をブーストする。第2クロックブースタ10bは、反転されたクロック信号CK#を受け、その振幅をブーストする。スイッチ22は、クロックブースタ10a、10bの出力信号CK’、CK#’を受け、ハイレベルである一方を選択する。第1キャパシタC1は、スイッチ22の出力端子にカップリングされる。レベルシフタ28は、ビットストリーム信号BSINのハイレベルを、第1キャパシタC1に生ずる電圧レベルにレベルシフトする。
【選択図】図2
Description
本発明は、ビットストリーム信号の振幅をブーストするブースト回路に関する。
アナログ電圧をデジタルのビットストリーム信号に変換するΔΣ変調器が知られている。図1は、一般的な1次ΔΣ変調器300の構成を示すブロック図である。ΔΣ変調器300はアナログの入力信号VinをΔΣ変調し、デジタルのビットストリーム信号Doutに変換する。
ブースト回路308は、ビットストリーム信号Doutの振幅をたとえば2倍程度までブーストする。デジタル/アナログ変換回路(DAC)310は、1ビットDACであり、ブーストされたビットストリーム信号Dout’が、ハイレベルかローレベルかを判定し、ハイレベルのとき基準電圧Vref1、ローレベルのときVref2となる帰還信号Vfbを出力する。加算器302は、入力電圧Vinから帰還信号Vfbの差電圧Vdiffを生成し、積分器304は差信号Vdiffを積分する。アナログ/デジタル変換回路(ADC)306は、積分器304の出力電圧Vintを2値のビットストリーム信号Doutに変換する。
かかるΔΣ変調器300において、ブースト回路308のブースト動作にエラーが発生すると、つまりブースト前のビットストリームDoutとブースト後のビットストリームDoutの各ビットに不一致が生ずると、積分器304の出力電圧Vintが発散してしまう。ΔΣ変調器以外の信号処理系においても、ビットエラーは望ましくない。
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ビットストリームの振幅をエラーなくブーストするブースト回路の提供にある。
本発明のある態様は、ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路に関する。ブースト回路は、クロック信号を受け、その振幅をブーストする第1クロックブースタと、反転されたクロック信号を受け、その振幅をブーストする第2クロックブースタと、第1、第2クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、スイッチの出力端子にカップリングされる第1キャパシタと、ビットストリーム信号のハイレベルを、第1キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、を備える。
この態様によると、第1キャパシタには、クロック信号の振幅を昇圧した信号が、第1、第2クロックブースタから交互に印加され、ブーストされた直流的な電圧が発生する。レベルシフト回路は、第1キャパシタに生ずる電圧を利用して、ビットストリーム信号をレベルシフト(ブースト)するため、ビットエラーを防止できる。
第1、第2クロックブースタはそれぞれ、電源端子と出力端子の間に直列に接続された第1PMOS(P-channel Metal Oxide Semiconductor)トランジスタ、第2キャパシタ、第2PMOSトランジスタと、第1PMOSトランジスタと第2キャパシタの接続点と接地端子の間に設けられた第1NMOS(N-channel Metal Oxide Semiconductor)トランジスタと、出力端子と接地端子の間に設けられた第2NMOSトランジスタと、第1PMOSトランジスタおよび第2キャパシタに対して並列に設けられた第3PMOSトランジスタと、を含んでもよい。第1PMOSトランジスタ、第2PMOSトランジスタ、第1NMOSトランジスタ、第2NMOSトランジスタのゲートに、クロック信号に応じた信号が印加されてもよい。第3PMOSトランジスタのゲートが出力端子と接続されてもよい。
スイッチは、第1クロックブースタの出力端子と第1キャパシタの一端の間に設けられた第4PMOSトランジスタと、第2クロックブースタの出力端子と第1キャパシタの一端の間に設けられた第5PMOSトランジスタと、を含んでもよい。第4PMOSトランジスタのゲートは第2クロックブースタの出力端子と接続され、第5PMOSトランジスタのゲートは第1クロックブースタの出力端子と接続されてもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、ビットストリーム信号の振幅をエラーなくブーストできる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
また、本明細書において、「部材Aが、部材Bと接続」された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2は、本発明の実施の形態に係るブースト回路100の構成を示すブロック図である。ブースト回路100は、ビットストリーム信号BSINを受け、その振幅をブーストして出力する。ブースト回路100には、ビットストリーム信号BSINに加えて、電源電圧Vdd、クロック信号CKが与えられている。クロック信号CKの周波数は、ビットストリーム信号BSの周波数と一致する必要はなく、ブースト回路100が搭載される機器のシステムクロックを利用すればよい。
ブースト回路100は、第1クロックブースタ10a、第2クロックブースタ10b、インバータ20、スイッチ22、第1キャパシタC1、レベルシフタ28を備える。
第1クロックブースタ10aは、クロック信号CKを受け、その振幅をブーストする。インバータ20は、クロック信号CKを反転する。第2クロックブースタ10bは、反転されたクロック信号(反転クロック信号)CK#(#は論理反転を示す)を受け、その振幅をブーストする。
スイッチ22は、第1クロックブースタ10aによりブーストされたクロック信号(ブーストクロック信号)CK’と、第2クロックブースタ10bによりブーストされた反転クロック信号(反転ブーストクロック信号)CK#’を受ける。ブーストクロック信号CK’と反転ブーストクロック信号CK#’は、相補的なレベルをとる。
スイッチ22は相補的なクロック信号CK’、CK#’のうち、ハイレベルである一方を選択して、その出力端子にカップリングされる第1キャパシタC1に出力する。つまりスイッチ22の出力レベルは、定常的にハイレベルとなり、第1キャパシタC1の電圧Vdcのレベルは、ブーストされたクロック信号CK’、CK#の振幅レベルと等しくなる。
スイッチ22は、第4PMOSトランジスタMP4、第5PMOSトランジスタMP5を含む。第4PMOSトランジスタMP4は、第1クロックブースタ10aの出力端子と第1キャパシタC1の一端の間に設けられる。第5PMOSトランジスタMP5は、第2クロックブースタ10bの出力端子と第1キャパシタC1の一端の間に設けられる。第4PMOSトランジスタMP4のゲートは第2クロックブースタ10bの出力端子と接続され、第5PMOSトランジスタMP5のゲートは第1クロックブースタ10aの出力端子と接続される。この構成のスイッチ22によれば、2つのクロック信号CK’、CK#’のうち、ハイレベルである一方を選択できる。
このようにして、第1クロックブースタ10a、第2クロックブースタ10b、スイッチ22、第1キャパシタC1によって、クロック信号CKが直流電圧Vdcに変換される。クロック信号CKの振幅レベルがVddであり、第1クロックブースタ10a、第2クロックブースタ10bがそれぞれ、クロック信号CK、CK#2倍にブーストする場合、直流電圧Vdcのレベルは2×Vddとなる。
レベルシフタ28は、ビットストリーム信号BSINのハイレベルを、キャパシタC1に生ずる直流電圧Vdcのレベルにレベルシフトする。レベルシフタ28の構成は特に限定されるものではなく、公知の技術を用いればよい。
続いて第1クロックブースタ10a、第2クロックブースタ10b構成を説明する。第1クロックブースタ10aおよび第2クロックブースタ10bは同様に構成される。
図3は、図2のクロックブースタ10の構成を示す回路図である。クロックブースタ10は、電源端子16に電源電圧Vddを、入力端子12にクロック信号CK(またはCK#)を受け、ブーストクロック信号CK’(またはCK#’)を出力端子14から出力する。
図3は、図2のクロックブースタ10の構成を示す回路図である。クロックブースタ10は、電源端子16に電源電圧Vddを、入力端子12にクロック信号CK(またはCK#)を受け、ブーストクロック信号CK’(またはCK#’)を出力端子14から出力する。
第1PMOSトランジスタMP1、第2キャパシタC2、第2PMOSトランジスタMP2は、電源端子16と出力端子14の間に、順に直列に設けられる。第1NMOSトランジスタMN1は、第1PMOSトランジスタMP1と第2キャパシタC2の接続点N1と接地端子GNDの間に設けられる。第2NMOSトランジスタMN2は、出力端子14と接地端子GNDの間に設けられる。第3PMOSトランジスタMP3は、第1PMOSトランジスタMP1および第2キャパシタC2に対して並列に設けられる。
インバータ18は、クロック信号CKを反転する。第1PMOSトランジスタMP1、第2PMOSトランジスタMP2、第1NMOSトランジスタMN1、第2NMOSトランジスタMN2のゲートには、クロック信号CKに応じた信号CK#が印加される。第3PMOSトランジスタMP3のゲートは、出力端子14と接続される。
クロックブースタ10は、クロック信号CKの論理レベルに応じて、以下の第2状態φ2と第1状態φ1を交互に繰り返す。
第2状態φ2
クロック信号CKがローレベルのとき、PMOSトランジスタMP1、MP2オフ、NMOSトランジスタMN1、MN2およびPMOSトランジスタMP3がオンとなる。このとき、第2キャパシタC2の一端の電圧V1が接地電圧(0V)となり、他端の電圧V2が電源電圧Vddとなる。つまり第2キャパシタC2が充電されて、その両端間の電圧ΔVが、電源電圧Vddとなる。
クロック信号CKがローレベルのとき、PMOSトランジスタMP1、MP2オフ、NMOSトランジスタMN1、MN2およびPMOSトランジスタMP3がオンとなる。このとき、第2キャパシタC2の一端の電圧V1が接地電圧(0V)となり、他端の電圧V2が電源電圧Vddとなる。つまり第2キャパシタC2が充電されて、その両端間の電圧ΔVが、電源電圧Vddとなる。
第1状態φ1
クロック信号CKがハイレベルのとき、NMOSトランジスタMN1、MN2およびPMOSトランジスタMP3がオフ、PMOSトランジスタMP1、MP2がオンとなる。このとき、第2キャパシタC2の一端の電圧V1が、電源電圧Vddにシフトされるため、他端の電圧V2は、Vdd+ΔV=2×Vddとなる。
クロック信号CKがハイレベルのとき、NMOSトランジスタMN1、MN2およびPMOSトランジスタMP3がオフ、PMOSトランジスタMP1、MP2がオンとなる。このとき、第2キャパシタC2の一端の電圧V1が、電源電圧Vddにシフトされるため、他端の電圧V2は、Vdd+ΔV=2×Vddとなる。
以上がブースト回路100の構成である。続いてその動作を説明する。図4は、図2のブースト回路100の動作波形図である。クロック信号CKが入力されると、直流電圧Vdcのレベルが時間とともに上昇していき、2×Vddとなる。その後、ビットストリーム信号BSINが入力されると、その振幅レベルが2×Vddにブーストされて、ビットストリーム信号BSOUTが生成される。
図2のブースト回路100によれば、ビットストリーム信号BSINとビットストリーム信号BSOUTの間にビットの不一致が生ずるのを防止できる。
ビットストリーム信号BSINは、ハイ・ローの2値をとる信号であることから、その振る舞いはクロック信号CKと近い。したがって、図2のブースト回路100を利用せずに、図3のクロックブースタ10を利用してビットストリーム信号BSINをブーストすることも考えられる。しかしながら、図3のクロックブースタ10を、不規則なビットストリーム信号BSINに適用すると、以下の問題が発生する。
上述したように、クロックブースタ10は、第1状態φ1と第2状態φ2を交互に繰り返す。ここでビットストリーム信号BSINの先頭の1ビット目がローレベルの場合、クロックブースタ10は第2状態φ2、第1状態φ1の順で遷移するため、1ビット目から適切にブーストすることができる。ところが、1ビット目がハイレベルの場合、第1状態φ1、第2状態φ2の順で遷移するため、1ビット目をブーストすることができず、その電圧レベルが不定となってしまう。このことは、ビットエラーが発生することを意味する。図2のブースト回路100は、このような問題を好適に解決することができる。
続いて、図2のブースト回路100のアプリケーションを説明する。たとえば、ブースト回路100は、図1のΔΣ変調器300のブースト回路308として好適に利用できる。図5は、図2のブースト回路100を利用したΔΣ変調器300の構成の一部を示すブロック図である。ブースト回路308(100)は、ビットストリーム信号Doutを受け、その振幅をブーストする。ブースト回路308は、ブーストされたビットストリーム信号BSOUTと、その論理反転であるBSOUT#を生成する。反転ビットストリーム信号BSOUT#は、たとえば図2のブースト回路100に、反転ビットストリーム信号BS#をレベルシフトする第2のレベルシフト回路(不図示)を追加することにより生成できる。
図5のDAC310は、2つのスイッチSW1、SW2を含む。スイッチSW1、SW2はNMOSトランジスタである。第1スイッチSW1と第2スイッチSW2の一端は共通に接続されている。第1スイッチSW1の他端には基準電圧Vref1が、第2スイッチSW2の他端には基準電圧Vref2が印加される。第1スイッチSW1のゲートには、ブーストされたビットストリーム信号BSOUTが印加され、第2スイッチSW2のゲートには、ブーストされた反転ビットストリーム信号BSOUT#が印加される。
この構成によれば、ビットストリーム信号BSOUTがハイレベルのとき、第1スイッチSW1がオンし、基準電圧Vref1が出力され、ビットストリーム信号BSOUTがローレベルのとき、第2スイッチSW2がオンし、基準電圧Vref2が出力される。上述のように、ビットストリーム信号BSOUTとビットストリーム信号Dout(BSIN)の各ビットは一致しているため、正確なΔΣ変調が実現できる。
図6は、実施の形態に係るΔΣ変調器を用いた電子機器の構成を示すブロック図である。電子機器2は、アナログオーディオ信号をデジタル信号に変換して、(1)外部の機器に送出したり、(2)ハードディスクやメモリなどの記憶媒体に記憶したり、あるいは(3)デジタルアンプ(スイッチングアンプ)へと供給する機能を備える。こうした電子機器としては、(1)携帯電話端末、PHS、(2)デジタルビデオカメラ、デジタルカメラ、ボイスレコーダ、DVDレコーダやブルーレイレコーダ、(3)オーディオプレイヤ、オーディオ用アンプが例示される。
電子機器2は、ΔΣ変調器300に加えて、プリアンプ4およびデジタルフィルタ6を備える。プリアンプ4は、アナログオーディオ信号を増幅し、ΔΣ変調器300に供給する。ΔΣ変調器300は、プリアンプ4からの信号をΔΣ変調し、デジタル信号に変換する。デジタルフィルタ6は、デジタル信号Doutをフィルタリングし、後段の回路ブロックに供給する。ΔΣ変調器300の後段には、電子機器2の種類に応じた回路ブロック(不図示)が配置される。後段の回路ブロックとしては、たとえばDSP(Digital Signal Processor)、ベースバンド回路、デジタルアンプ、あるいは記憶装置が例示される。
このように、実施の形態に係るΔΣ変調器300は、さまざまな電子機器に搭載することが可能である。このΔΣ変調器300は、さらに例示した電子機器の他にも、さまざまな用途に有用である。
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
300…ΔΣ変調器、302…加算器、304…積分器、306…ADC、308…ブースト回路、310…DAC、100…ブースト回路、10a…第1クロックブースタ、10b…第2クロックブースタ、10…クロックブースタ、12…入力端子、14…出力端子、16…電源端子、18…インバータ、C2…第2キャパシタ、C1…第1キャパシタ、20…インバータ、22…スイッチ、28…レベルシフタ、MP1…第1PMOSトランジスタ、MP2…第2PMOSトランジスタ、MP3…第3PMOSトランジスタ、MP4…第4PMOSトランジスタ、MP5…第5PMOSトランジスタ、MN1…第1NMOSトランジスタ、MN2…第2NMOSトランジスタ。
Claims (6)
- ビットストリーム信号を受け、その振幅をブーストして出力するブースト回路であって、
クロック信号を受け、その振幅をブーストする第1クロックブースタと、
反転された前記クロック信号を受け、その振幅をブーストする第2クロックブースタと、
前記第1、第2クロックブースタの出力信号を受け、ハイレベルである一方を選択するスイッチと、
前記スイッチの出力端子にカップリングされる第1キャパシタと、
前記ビットストリーム信号のハイレベルを、前記第1キャパシタに生ずる電圧レベルにレベルシフトするレベルシフタと、
を備えることを特徴とするブースト回路。 - 前記第1、第2クロックブースタはそれぞれ、
電源端子と出力端子の間に直列に接続された第1PMOS(P-channel Metal Oxide Semiconductor)トランジスタ、第2キャパシタ、第2PMOSトランジスタと、
前記第1PMOSトランジスタと前記第2キャパシタの接続点と接地端子の間に設けられた第1NMOS(N-channel Metal Oxide Semiconductor)トランジスタと、
前記出力端子と前記接地端子の間に設けられた第2NMOSトランジスタと、
前記第1PMOSトランジスタおよび前記第2キャパシタに対して並列に設けられた第3PMOSトランジスタと、
を含み、前記第1PMOSトランジスタ、前記第2PMOSトランジスタ、前記第1NMOSトランジスタ、前記第2NMOSトランジスタそれぞれのゲートに、前記クロック信号に応じた信号が印加され、前記第3PMOSトランジスタのゲートが前記出力端子と接続されることを特徴とする請求項1に記載のブースト回路。 - 前記スイッチは、
前記第1クロックブースタの出力端子と前記第1キャパシタの一端の間に設けられた第4PMOSトランジスタと、
前記第2クロックブースタの出力端子と前記第1キャパシタの一端の間に設けられた第5PMOSトランジスタと、
を含み、前記第4PMOSトランジスタのゲートは前記第2クロックブースタの前記出力端子と接続され、前記第5PMOSトランジスタのゲートは前記第1クロックブースタの前記出力端子と接続されることを特徴とする請求項1または2に記載のブースト回路。 - アナログの入力電圧をデジタルのビットストリーム信号に変換するΔΣ変調器であって、
前記ビットストリーム信号の振幅をブーストする請求項1から3のいずれかに記載のブースト回路と、
前記ブースト回路によりブーストされた前記ビットストリーム信号のレベルに応じたアナログの帰還電圧を生成するデジタル/アナログ変換回路と、
前記入力電圧と前記帰還電圧の差に応じた差電圧を発生する加算器と、
前記差電圧を積分する積分器と、
前記積分器の出力電圧をしきい値と比較し、2値のビットストリーム信号に変換するアナログ/デジタル変換回路と、
を備えることを特徴とするΔΣ変調器。 - 前記デジタル/アナログ変換回路は、NMOSトランジスタである第1スイッチ、第2スイッチを含み、前記第1スイッチの一端には第1基準電圧が、前記第2スイッチの一端には第2基準電圧が入力され、前記第1スイッチのゲートに、ブーストされた前記ビットストリーム信号が入力され、前記第2スイッチのゲートに、ブーストされ、反転された前記ビットストリーム信号が入力され、前記第1スイッチ、前記第2スイッチの共通に接続された他端の電圧を、前記帰還電圧として出力することを特徴とする請求項4に記載のΔΣ変調器。
- アナログ信号を増幅するプリアンプと、
前記プリアンプの出力信号をΔΣ変調する請求項4または5に記載のΔΣ変調器と、
前記ΔΣ変調器の出力信号をフィルタリングするデジタルフィルタと、
を備えることを特徴とする電子機器。
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