JP2003022677A - Ｓｒａｍセルにおける書込み動作のための方法および装置 - Google Patents
Ｓｒａｍセルにおける書込み動作のための方法および装置Info
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Abstract
(57)【要約】
【課題】 コンピュータ・メモリセルを、データ書込み
動作に対して準備する方法を提供する。 【解決手段】 メモリセル２０２は、一端がメモリセル
内のプルアップ・デバイスに接続され、他端がメモリセ
ル内のプルダウン・デバイスに接続されたセル電圧源を
有する。メモリセルは、さらに、１対の相補ビットライ
ンにメモリセルを選択的に結合する１対のアクセス・ト
ランジスタをさらに有する。一実施形態では、この方法
は、セル電圧源の電圧を、第１の電圧値から第２の電圧
値に調整するステップを含む。この場合、第２の電圧値
は、第１の電圧値より小さい。次に、メモリセルを１対
の相補ビットラインＢＬ，ＢＲに結合して、データ書込
み動作を容易にする。書込み動作に続いて、セル電圧源
の電圧を、第２の電圧値から第１の電圧値に戻す。
動作に対して準備する方法を提供する。 【解決手段】 メモリセル２０２は、一端がメモリセル
内のプルアップ・デバイスに接続され、他端がメモリセ
ル内のプルダウン・デバイスに接続されたセル電圧源を
有する。メモリセルは、さらに、１対の相補ビットライ
ンにメモリセルを選択的に結合する１対のアクセス・ト
ランジスタをさらに有する。一実施形態では、この方法
は、セル電圧源の電圧を、第１の電圧値から第２の電圧
値に調整するステップを含む。この場合、第２の電圧値
は、第１の電圧値より小さい。次に、メモリセルを１対
の相補ビットラインＢＬ，ＢＲに結合して、データ書込
み動作を容易にする。書込み動作に続いて、セル電圧源
の電圧を、第２の電圧値から第１の電圧値に戻す。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、集積
回路メモリデバイス、具体的には、ＰＦＥＴパスゲート
を用いたスタティック・ランダムアクセス・メモリ（Ｓ
ＲＡＭ）セルの書込み動作を行う方法および装置に関す
る。
回路メモリデバイス、具体的には、ＰＦＥＴパスゲート
を用いたスタティック・ランダムアクセス・メモリ（Ｓ
ＲＡＭ）セルの書込み動作を行う方法および装置に関す
る。
【０００２】
【従来の技術】典型的なスタティック・ランダムアクセ
ス・メモリ（ＳＲＡＭ）セルは、個々のＳＲＡＭセルよ
りなるアレイを有している。各ＳＲＡＭセルは、論理デ
ータビット（例えば、“０”または“１”）を表すバイ
ナリ電圧値を記憶することができる。ＳＲＡＭセルの１
つの既存の構造は、インバータのような１対の交差結合
デバイスを含んでいる。ＣＭＯＳ（相補型金属酸化物半
導体）技術によれば、インバータは、相補型プルダウン
ＮＦＥＴ（ｎチャンネル）トランジスタに接続されたプ
ルアップＰＦＥＴ（Ｐチャンネル）トランジスタをさら
に有している。交差結合構造に接続されたインバータ
は、電力がメモリアレイに供給される間は、データビッ
トを記憶するラッチとして働く。従来の６トランジスタ
・セルでは、１対のアクセス・トランジスタまたはパス
ゲート（ワードラインによってアクティブにされている
とき）は、インバータを１対の相補ビットラインに選択
的に接続する。
ス・メモリ（ＳＲＡＭ）セルは、個々のＳＲＡＭセルよ
りなるアレイを有している。各ＳＲＡＭセルは、論理デ
ータビット（例えば、“０”または“１”）を表すバイ
ナリ電圧値を記憶することができる。ＳＲＡＭセルの１
つの既存の構造は、インバータのような１対の交差結合
デバイスを含んでいる。ＣＭＯＳ（相補型金属酸化物半
導体）技術によれば、インバータは、相補型プルダウン
ＮＦＥＴ（ｎチャンネル）トランジスタに接続されたプ
ルアップＰＦＥＴ（Ｐチャンネル）トランジスタをさら
に有している。交差結合構造に接続されたインバータ
は、電力がメモリアレイに供給される間は、データビッ
トを記憶するラッチとして働く。従来の６トランジスタ
・セルでは、１対のアクセス・トランジスタまたはパス
ゲート（ワードラインによってアクティブにされている
とき）は、インバータを１対の相補ビットラインに選択
的に接続する。
【０００３】図１は、従来のＳＲＡＭセル構造１００を
示す。この構造は、行および列に配列されたメモリアレ
イ内に含まれた１個のメモリセルを表している。ＳＲＡ
Ｍセル構造１００は、バイナリビットの情報を記憶する
ことのできる６トランジスタ・メモリセル１０２を有し
ている。特に、このメモリセルは、１対の交差結合相補
型金属酸化物半導体（ＣＭＯＳ）インバータを有してい
る。第１のインバータは、ＮＦＥＴ記憶トランジスタＮ
１とＰＦＥＴ負荷トランジスタＰ１とを有している。同
様に、第２のインバータは、ＮＦＥＴ記憶トランジスタ
Ｎ２とＰＦＥＴ負荷トランジスタＰ２とを有している。
トランジスタＰ１，Ｐ２は、電圧源ＶDDに結合されてい
るので、プルアップ・トランジスタとしばしば称され
る。同様に、トランジスタＮ１，Ｎ２は、グランドに結
合されているので、プルダウン・トランジスタと称され
る。メモリセル１０２は、スイッチとして働くＮＭＯＳ
アクセス・トランジスタ（すなわち、パスゲート）Ｎ
Ｌ，ＮＲをさらに有している。各アクセス・トランジス
タは、双安定回路（Ｐ１，Ｎ１，Ｐ２，Ｎ２）と１対の
相補ビットラインＢＬ，ＢＲとの間に、それぞれ接続さ
れている。パスゲートＮＬ，ＮＲは、ワードラインＷＬ
上に発生された適切な信号によって、アクティブにされ
る。
示す。この構造は、行および列に配列されたメモリアレ
イ内に含まれた１個のメモリセルを表している。ＳＲＡ
Ｍセル構造１００は、バイナリビットの情報を記憶する
ことのできる６トランジスタ・メモリセル１０２を有し
ている。特に、このメモリセルは、１対の交差結合相補
型金属酸化物半導体（ＣＭＯＳ）インバータを有してい
る。第１のインバータは、ＮＦＥＴ記憶トランジスタＮ
１とＰＦＥＴ負荷トランジスタＰ１とを有している。同
様に、第２のインバータは、ＮＦＥＴ記憶トランジスタ
Ｎ２とＰＦＥＴ負荷トランジスタＰ２とを有している。
トランジスタＰ１，Ｐ２は、電圧源ＶDDに結合されてい
るので、プルアップ・トランジスタとしばしば称され
る。同様に、トランジスタＮ１，Ｎ２は、グランドに結
合されているので、プルダウン・トランジスタと称され
る。メモリセル１０２は、スイッチとして働くＮＭＯＳ
アクセス・トランジスタ（すなわち、パスゲート）Ｎ
Ｌ，ＮＲをさらに有している。各アクセス・トランジス
タは、双安定回路（Ｐ１，Ｎ１，Ｐ２，Ｎ２）と１対の
相補ビットラインＢＬ，ＢＲとの間に、それぞれ接続さ
れている。パスゲートＮＬ，ＮＲは、ワードラインＷＬ
上に発生された適切な信号によって、アクティブにされ
る。
【０００４】
【発明が解決しようとする課題】従来のＳＲＡＭセル
は、典型的に、パスゲートにＮＦＥＴを用いているが、
良好な安定性，低電力，マルチポート・レイアウトのた
めの高密度性に対しては、ＰＦＥＴパスゲートがまた提
案されてきた。しかし、良好な安定性の結果として、Ｐ
ＦＥＴポートを経て書込む際に、いくつかの困難性に出
くわす。小さいＰＦＥＴパスゲートの低減した導電率の
故に、セル内のノード電圧を、ハイまたはローにするの
に、時間がかかる。しきい値電圧（ＶT ）が、ＰＦＥＴ
およびＮＦＥＴの両方についてほぼ同じである特定種類
のＣＭＯＳ技術に関して、最悪ケースの条件下で許容で
きる書込み性能をＳＲＡＭセルに与えるためには、レイ
アウトにおいて少なくとも１．８の逆ベータ比（ｒｅｖ
ｅｒｓｅ ｂｅｔａ ｒａｔｉｏ）が要求される。ＰＦ
ＥＴパスゲートの逆ベータ比は、プルダウンＮＦＥＴの
（Ｗ／Ｌ）に対するＰＦＥＴパスゲートの（Ｗ／Ｌ）の
比であると定義される。さらに、少なくとも１．８の従
来のＳＲＡＭセルのベータ比（ベータ比は、ＮＦＥＴパ
スゲートの（Ｗ／Ｌ）に対するプルダウンＮＦＥＴの
（Ｗ／Ｌ）の比であると定義される）は、安定性のため
に必要とされる。
は、典型的に、パスゲートにＮＦＥＴを用いているが、
良好な安定性，低電力，マルチポート・レイアウトのた
めの高密度性に対しては、ＰＦＥＴパスゲートがまた提
案されてきた。しかし、良好な安定性の結果として、Ｐ
ＦＥＴポートを経て書込む際に、いくつかの困難性に出
くわす。小さいＰＦＥＴパスゲートの低減した導電率の
故に、セル内のノード電圧を、ハイまたはローにするの
に、時間がかかる。しきい値電圧（ＶT ）が、ＰＦＥＴ
およびＮＦＥＴの両方についてほぼ同じである特定種類
のＣＭＯＳ技術に関して、最悪ケースの条件下で許容で
きる書込み性能をＳＲＡＭセルに与えるためには、レイ
アウトにおいて少なくとも１．８の逆ベータ比（ｒｅｖ
ｅｒｓｅ ｂｅｔａ ｒａｔｉｏ）が要求される。ＰＦ
ＥＴパスゲートの逆ベータ比は、プルダウンＮＦＥＴの
（Ｗ／Ｌ）に対するＰＦＥＴパスゲートの（Ｗ／Ｌ）の
比であると定義される。さらに、少なくとも１．８の従
来のＳＲＡＭセルのベータ比（ベータ比は、ＮＦＥＴパ
スゲートの（Ｗ／Ｌ）に対するプルダウンＮＦＥＴの
（Ｗ／Ｌ）の比であると定義される）は、安定性のため
に必要とされる。
【０００５】ＰＦＥＴパスゲートを有するＳＲＡＭセル
のレイアウト例では、ＰＦＥＴパスゲートは、幅Ｗ≒
０．１６μｍおよび長さＬ≒０．０８μｍを有すること
ができる。低電力応用のためには、より望まれるＰＦＥ
Ｔパスゲート構造は、待機モードでのオフ電流が最小と
なるように、狭い幅および長いチャンネル（例えば、Ｗ
≦０．１１μｍ，Ｌ≧０．１０μｍ）を有するデバイス
を有するようになるであろう。しかし、このようなＰＦ
ＥＴパスゲート寸法が実現されるならば、逆ベータ比≧
２を保持するためには、プルダウンＮＦＥＴは、十分に
長くなければならず、したがって全セル寸法は、おそら
く２０％程増大するであろう。やがては、セルの読取り
性能は、低下するであろう。
のレイアウト例では、ＰＦＥＴパスゲートは、幅Ｗ≒
０．１６μｍおよび長さＬ≒０．０８μｍを有すること
ができる。低電力応用のためには、より望まれるＰＦＥ
Ｔパスゲート構造は、待機モードでのオフ電流が最小と
なるように、狭い幅および長いチャンネル（例えば、Ｗ
≦０．１１μｍ，Ｌ≧０．１０μｍ）を有するデバイス
を有するようになるであろう。しかし、このようなＰＦ
ＥＴパスゲート寸法が実現されるならば、逆ベータ比≧
２を保持するためには、プルダウンＮＦＥＴは、十分に
長くなければならず、したがって全セル寸法は、おそら
く２０％程増大するであろう。やがては、セルの読取り
性能は、低下するであろう。
【０００６】
【課題を解決するための手段】従来技術の上述した欠点
および他の欠点は、コンピュータ・メモリセルを、デー
タ書込み動作に対して準備する方法によって、克服ある
いは軽減される。メモリセルは、一端がメモリセル内の
プルアップ・デバイスに接続され、他端がメモリセル内
のプルダウン・デバイスに接続されたセル電圧源を有す
る。メモリセルは、さらに、１対の相補ビットラインに
メモリセルを選択的に結合する１対のアクセス・トラン
ジスタをさらに有する。一実施形態では、この方法は、
セル電圧源の電圧を、第１の電圧値から第２の電圧値に
調整するステップを含む。この場合、第２の電圧値は、
第１の電圧値より小さい。次に、メモリセルを１対の相
補ビットラインに結合して、データ書込み動作を容易に
する。書込み動作に続いて、セル電圧源の電圧を、第２
の電圧値から第１の電圧値に戻す。
および他の欠点は、コンピュータ・メモリセルを、デー
タ書込み動作に対して準備する方法によって、克服ある
いは軽減される。メモリセルは、一端がメモリセル内の
プルアップ・デバイスに接続され、他端がメモリセル内
のプルダウン・デバイスに接続されたセル電圧源を有す
る。メモリセルは、さらに、１対の相補ビットラインに
メモリセルを選択的に結合する１対のアクセス・トラン
ジスタをさらに有する。一実施形態では、この方法は、
セル電圧源の電圧を、第１の電圧値から第２の電圧値に
調整するステップを含む。この場合、第２の電圧値は、
第１の電圧値より小さい。次に、メモリセルを１対の相
補ビットラインに結合して、データ書込み動作を容易に
する。書込み動作に続いて、セル電圧源の電圧を、第２
の電圧値から第１の電圧値に戻す。
【０００７】一実施形態では、第１の電圧値は、論理電
源電圧ＶDDに結合される、メモリセル内のプルアップ・
デバイスと、グランドに切換え可能に結合される、前記
メモリセル内のプルダウン・デバイスとに対応する。第
２の電圧値は、グランド電位より大きい電位にフロート
アップされて、セル電圧源の電圧の大きさを減小させる
プルダウン・デバイスに対応する。他の実施形態では、
第１の電圧値は、論理電源電圧ＶDDに切換え可能に結合
される、メモリセル内のプルアップ・デバイスと、グラ
ンドに結合される、メモリセル内のプルダウン・デバイ
スとに対応している。第２の電圧値は、ＶDDより小さい
電位にフロートダウンされて、セル電圧源の電圧の大き
さを減小させるプルアップ・デバイスに対応している。
源電圧ＶDDに結合される、メモリセル内のプルアップ・
デバイスと、グランドに切換え可能に結合される、前記
メモリセル内のプルダウン・デバイスとに対応する。第
２の電圧値は、グランド電位より大きい電位にフロート
アップされて、セル電圧源の電圧の大きさを減小させる
プルダウン・デバイスに対応する。他の実施形態では、
第１の電圧値は、論理電源電圧ＶDDに切換え可能に結合
される、メモリセル内のプルアップ・デバイスと、グラ
ンドに結合される、メモリセル内のプルダウン・デバイ
スとに対応している。第２の電圧値は、ＶDDより小さい
電位にフロートダウンされて、セル電圧源の電圧の大き
さを減小させるプルアップ・デバイスに対応している。
【０００８】
【発明の実施の形態】前述した欠点に対する１つの可能
な解決方法は、約１の逆ベータ比を有するＰＦＥＴパス
ゲートＳＲＡＭセルの書込み方式を実現することであ
る。例えば、ＮＦＥＴに高電圧しきい値（ＶTN）注入
を、および／または、ＰＦＥＴに低電圧しきい値
（ＶTP）注入を与え、ＶTNがＶTPの３倍以上となるよう
にすることによって、“レシオレス（ｒａｔｉｏｌｅｓ
ｓ）”ＳＲＡＭセルレイアウトを実現することができ
る。あるいはまた、デバイスのＮウェルおよび／または
Ｐウェルのバイアスを操作して、プルダウンＮＦＥＴの
２倍の導電性を有するＰＦＥＴパスゲートを生成するこ
とができる。しかし、このような提案は、プロセス開発
期間を長くし、製造コストを増大させる結果となる。
な解決方法は、約１の逆ベータ比を有するＰＦＥＴパス
ゲートＳＲＡＭセルの書込み方式を実現することであ
る。例えば、ＮＦＥＴに高電圧しきい値（ＶTN）注入
を、および／または、ＰＦＥＴに低電圧しきい値
（ＶTP）注入を与え、ＶTNがＶTPの３倍以上となるよう
にすることによって、“レシオレス（ｒａｔｉｏｌｅｓ
ｓ）”ＳＲＡＭセルレイアウトを実現することができ
る。あるいはまた、デバイスのＮウェルおよび／または
Ｐウェルのバイアスを操作して、プルダウンＮＦＥＴの
２倍の導電性を有するＰＦＥＴパスゲートを生成するこ
とができる。しかし、このような提案は、プロセス開発
期間を長くし、製造コストを増大させる結果となる。
【０００９】したがって、本発明の一実施例によれば、
ＰＦＥＴパスゲートを有するＳＲＡＭセルの書込み方式
を実現する方法および装置が開示される。この書込み方
式は、レシオレス・レイアウト内で、迅速かつ信頼性の
ある書込み性能を可能にする。これにより、書込み性能
を犠牲にすることなしに、パスゲートに対して低いオフ
電流および高セル密度（特に、マルチポート構成につい
て）が、実現される。
ＰＦＥＴパスゲートを有するＳＲＡＭセルの書込み方式
を実現する方法および装置が開示される。この書込み方
式は、レシオレス・レイアウト内で、迅速かつ信頼性の
ある書込み性能を可能にする。これにより、書込み性能
を犠牲にすることなしに、パスゲートに対して低いオフ
電流および高セル密度（特に、マルチポート構成につい
て）が、実現される。
【００１０】図２は、部分ＳＲＡＭセルアレイ２００を
示している。このアレイは、本発明の書込み方式を実現
する、種々の可能な回路構造を示している。アレイ２０
０は、各々が１ビットの情報を記憶することのできる複
数の個々のＳＲＡＭセル２０２を有している。ＳＲＡＭ
セル２０２は、セル２０２内のパスゲートがＰＦＥＴよ
りなることを除いて、図１に示されているものと同じで
ある。説明のためにのみ、セルアレイ２００は、３本の
行および３本の列に配列された９個の個々のセル２０２
を示す。各セルは、１本のワードライン（ＷＬ１，ＷＬ
２，またはＷＬ３）、および１対の相補ビットライン
（ＢＬ１−ＢＲ１，ＢＬ２−ＢＲ２，またはＢＬ３−Ｂ
Ｒ３）に接続される。特定のセルにアクセスするために
は、それに関係した特定のワードラインをアクティブに
し、読取り動作または書込み動作を実行する。
示している。このアレイは、本発明の書込み方式を実現
する、種々の可能な回路構造を示している。アレイ２０
０は、各々が１ビットの情報を記憶することのできる複
数の個々のＳＲＡＭセル２０２を有している。ＳＲＡＭ
セル２０２は、セル２０２内のパスゲートがＰＦＥＴよ
りなることを除いて、図１に示されているものと同じで
ある。説明のためにのみ、セルアレイ２００は、３本の
行および３本の列に配列された９個の個々のセル２０２
を示す。各セルは、１本のワードライン（ＷＬ１，ＷＬ
２，またはＷＬ３）、および１対の相補ビットライン
（ＢＬ１−ＢＲ１，ＢＬ２−ＢＲ２，またはＢＬ３−Ｂ
Ｒ３）に接続される。特定のセルにアクセスするために
は、それに関係した特定のワードラインをアクティブに
し、読取り動作または書込み動作を実行する。
【００１１】以下に説明する書込み方式の実施例の各々
において、セル電源電圧の大きさを、基準の論理電源電
圧（例えば、ＶDDおよびグランド）から、ある方法で操
作して（すなわち、低減する）、レシオレス・レイアウ
トにおいて用いられる、小さいＰＦＥＴパスゲート・デ
バイス寸法が、依然として、有効な書込み動作を可能に
するようにする。以下の書込み方式の実施例は、それぞ
れ、図２を参照して説明する。
において、セル電源電圧の大きさを、基準の論理電源電
圧（例えば、ＶDDおよびグランド）から、ある方法で操
作して（すなわち、低減する）、レシオレス・レイアウ
トにおいて用いられる、小さいＰＦＥＴパスゲート・デ
バイス寸法が、依然として、有効な書込み動作を可能に
するようにする。以下の書込み方式の実施例は、それぞ
れ、図２を参照して説明する。
【００１２】（Ａ）ラインＶL の電位をグランド電位よ
り上に１ＶT だけフロートアップする この実施例では、各セルのプルダウンＮＦＥＴは、書込
み動作中、グランド電位より上にフロートしている。各
セルのプルダウンＮＦＥＴをグランドに直接接続するの
ではなく、共通ラインＶL に接続する。ラインＶL は切
換え可能にグランドに結合される。すなわち、ラインＶ
L は書込み動作中のみ、グランド電位より上にフロート
し、それ以外の時には、グランドに接続される。セル内
のプルアップＰＦＥＴは、ＶDDに接続されたままであ
る。この実施例は、図２のアレイ２００の最下行（ＷＬ
３に沿った）に実現されて示されている。
り上に１ＶT だけフロートアップする この実施例では、各セルのプルダウンＮＦＥＴは、書込
み動作中、グランド電位より上にフロートしている。各
セルのプルダウンＮＦＥＴをグランドに直接接続するの
ではなく、共通ラインＶL に接続する。ラインＶL は切
換え可能にグランドに結合される。すなわち、ラインＶ
L は書込み動作中のみ、グランド電位より上にフロート
し、それ以外の時には、グランドに接続される。セル内
のプルアップＰＦＥＴは、ＶDDに接続されたままであ
る。この実施例は、図２のアレイ２００の最下行（ＷＬ
３に沿った）に実現されて示されている。
【００１３】特に、スイッチ機構２０４は、ラインＶL
とグランドとの間に接続されたＮＦＥＴスイッチ２０６
を有している。さらに、他のＮＦＥＴ２０８は、そのド
レイン端子およびゲート端子が、ラインＶL に接続さ
れ、ダイオードとして構成されている。非書込みモード
中は、ＮＦＥＴスイッチ２０６のゲート端子上の入力信
号はＶDDに等しく、これによりＮＦＥＴスイッチ２０６
を導通させ、ラインＶLをグランドにプルダウンする。
この例では、セル電源電圧の大きさは、ＶDD（例えば、
１．２ボルト）に等しい。しかし、書込み動作中、入力
信号はローまたはグランド電位となり、ＮＦＥＴスイッ
チ２０６をターンオフする。その結果、ダイオードとし
て構成されたＮＦＥＴ２０８は、ラインＶL の電位を、
ＮＦＥＴデバイスのしきい値電圧（例えば、０．３６ボ
ルト）に等しい電圧だけ、グランド電位より上昇させ
る。
とグランドとの間に接続されたＮＦＥＴスイッチ２０６
を有している。さらに、他のＮＦＥＴ２０８は、そのド
レイン端子およびゲート端子が、ラインＶL に接続さ
れ、ダイオードとして構成されている。非書込みモード
中は、ＮＦＥＴスイッチ２０６のゲート端子上の入力信
号はＶDDに等しく、これによりＮＦＥＴスイッチ２０６
を導通させ、ラインＶLをグランドにプルダウンする。
この例では、セル電源電圧の大きさは、ＶDD（例えば、
１．２ボルト）に等しい。しかし、書込み動作中、入力
信号はローまたはグランド電位となり、ＮＦＥＴスイッ
チ２０６をターンオフする。その結果、ダイオードとし
て構成されたＮＦＥＴ２０８は、ラインＶL の電位を、
ＮＦＥＴデバイスのしきい値電圧（例えば、０．３６ボ
ルト）に等しい電圧だけ、グランド電位より上昇させ
る。
【００１４】ラインＶL の電位を上昇させることの効果
は、ビットを“０”から“１”へ、あるいは“１”から
“０”へ反転するためにセルノード内で必要とされる電
圧スイングの大きさ（したがって、必要とされる時間の
大きさ）を減小させることである。図３は、従来のＮＦ
ＥＴパスゲートＳＲＡＭセル（約１．７のベータ比を有
する）と、実施例（Ａ）に基づいて構成されたＰＦＥＴ
パスゲートＳＲＡＭセル（約１．０の逆ベータ比を有す
る）との間での、セル書込み動作の比較を示すグラフで
ある。このグラフからわかるように、ＮＦＥＴパスゲー
トを有する従来構成のセルについて、ビットを反転する
遷移時間は、約１．１８ナノ秒（ｎｓ）である。すなわ
ち、論理０（グランド）から論理１（ＶDD）への、ある
いは論理１から論理０への書込み動作を示す曲線は、約
１．１８ｎｓで交差する。書込み動作は、約１．１ｎｓ
でのワードライン遷移（ワードライン上の電圧が約１．
０ｎｓでのＶDDから、約１．２ｎｓでのグランドへ切換
わる）で開始する。
は、ビットを“０”から“１”へ、あるいは“１”から
“０”へ反転するためにセルノード内で必要とされる電
圧スイングの大きさ（したがって、必要とされる時間の
大きさ）を減小させることである。図３は、従来のＮＦ
ＥＴパスゲートＳＲＡＭセル（約１．７のベータ比を有
する）と、実施例（Ａ）に基づいて構成されたＰＦＥＴ
パスゲートＳＲＡＭセル（約１．０の逆ベータ比を有す
る）との間での、セル書込み動作の比較を示すグラフで
ある。このグラフからわかるように、ＮＦＥＴパスゲー
トを有する従来構成のセルについて、ビットを反転する
遷移時間は、約１．１８ナノ秒（ｎｓ）である。すなわ
ち、論理０（グランド）から論理１（ＶDD）への、ある
いは論理１から論理０への書込み動作を示す曲線は、約
１．１８ｎｓで交差する。書込み動作は、約１．１ｎｓ
でのワードライン遷移（ワードライン上の電圧が約１．
０ｎｓでのＶDDから、約１．２ｎｓでのグランドへ切換
わる）で開始する。
【００１５】対照的に、ＰＦＥＴパスゲートと、１．７
より小さい逆ベータ比とを有するＳＲＡＭセルは、パス
ゲートの寸法が小さくなるにつれてパスゲートの導電率
がかなり大きくなるので、書込みがさらに困難になる。
しかし、ラインＶL の値を、グランド電位より上に約１
ＶT だけフロートアップさせることによって、セルノー
ド内の記憶ビットを反転させるのに必要な電圧スイング
はより小さくなる。このことはまた、図３に示されてい
る。セル電源電圧をバイアスして、“０”書込み動作
が、ノード電圧を、約１．２ボルトのＶDDから約０．３
６ボルトのＶL にプルダウンするようにすることによっ
て、遷移時間は、再び約１．１８ｎｓである。論理電源
電圧に対してセル電源電圧の大きさを操作する（低減さ
せる）ことは、セルの安定性を低下させることは事実で
あるが、スイッチ機構２０４は、“フローティング”動
作が書込み動作中にのみ起こることを保証する。したが
って、無動作または読取り動作中、セル電源電圧は、論
理電源電圧に等しく、および適切なセル安定性が保持さ
れる。
より小さい逆ベータ比とを有するＳＲＡＭセルは、パス
ゲートの寸法が小さくなるにつれてパスゲートの導電率
がかなり大きくなるので、書込みがさらに困難になる。
しかし、ラインＶL の値を、グランド電位より上に約１
ＶT だけフロートアップさせることによって、セルノー
ド内の記憶ビットを反転させるのに必要な電圧スイング
はより小さくなる。このことはまた、図３に示されてい
る。セル電源電圧をバイアスして、“０”書込み動作
が、ノード電圧を、約１．２ボルトのＶDDから約０．３
６ボルトのＶL にプルダウンするようにすることによっ
て、遷移時間は、再び約１．１８ｎｓである。論理電源
電圧に対してセル電源電圧の大きさを操作する（低減さ
せる）ことは、セルの安定性を低下させることは事実で
あるが、スイッチ機構２０４は、“フローティング”動
作が書込み動作中にのみ起こることを保証する。したが
って、無動作または読取り動作中、セル電源電圧は、論
理電源電圧に等しく、および適切なセル安定性が保持さ
れる。
【００１６】（Ｂ）ラインＶL の電位より下にビットラ
インＢＲの電位を減小させる この実施例では、各セル内のプルダウンＮＦＥＴは、ラ
インＶL に接続され、ラインＶL はグランド電位にまた
はグランド電位より上にバイアスできる。いずれの場合
にも、ラインＶL の電位よりも下にビットライン・レベ
ルをプルダウンすることによって、セルへの書込み速度
を、増大させることができる。この方式は、図２のアレ
イ２００の第１行，第２列（ＷＬ１，ＢＬ２／ＢＲ２）
にあるセルに実現されて示されている。方式（Ａ）にお
けるように、セル内のプルアップＰＦＥＴは、ＶDDに接
続される。プルダウンＮＦＥＴは、ラインＶL に接続さ
れる。ラインＶL は、この実施例では、一定電圧であ
る。一つの可能性は、約０．３６ボルト（１ＶT ）のよ
うな、グランド電位よりわずかに高い電位に、ラインＶ
L を設定することである。したがって、この例では、ビ
ットラインＢＬ２，ＢＲ２上でのビットライン電圧スイ
ングを、ＶDDとグランドとの間とすることができる。
インＢＲの電位を減小させる この実施例では、各セル内のプルダウンＮＦＥＴは、ラ
インＶL に接続され、ラインＶL はグランド電位にまた
はグランド電位より上にバイアスできる。いずれの場合
にも、ラインＶL の電位よりも下にビットライン・レベ
ルをプルダウンすることによって、セルへの書込み速度
を、増大させることができる。この方式は、図２のアレ
イ２００の第１行，第２列（ＷＬ１，ＢＬ２／ＢＲ２）
にあるセルに実現されて示されている。方式（Ａ）にお
けるように、セル内のプルアップＰＦＥＴは、ＶDDに接
続される。プルダウンＮＦＥＴは、ラインＶL に接続さ
れる。ラインＶL は、この実施例では、一定電圧であ
る。一つの可能性は、約０．３６ボルト（１ＶT ）のよ
うな、グランド電位よりわずかに高い電位に、ラインＶ
L を設定することである。したがって、この例では、ビ
ットラインＢＬ２，ＢＲ２上でのビットライン電圧スイ
ングを、ＶDDとグランドとの間とすることができる。
【００１７】この実施例についての他の可能性は、ライ
ンＶL をグランドへ接続することである。この例では、
ビットライン・スイングは、ＶDDとグランド電位より小
さい電位（０．３６ボルトのような）との間にある。い
ずれの場合も、ビットラインまたはその相補ビットライ
ン（それに基づいて、セルに値が書込まれる）は、ライ
ンＶL の電位より下に約１しきい値電圧値（ＶT ）プル
ダウンされる。このことは、内部セルノード電圧を高速
で変え、これによりセルへの書込み時間を早くするとい
う効果を有している。この実施例では、ラインＶL の特
定のバイアス設定（全電圧バジット（ｂｕｄｇｅｔ）に
依存する）は、それ自身の利点を有している。例えば、
ラインＶL をグランド電位に等しくなるように設定する
ことは、ラインＶL をグランド電位より１ＶT 高く設定
するよりも、セルをより安定にする。他方、ラインＶL
をグランド電位に等しくなるように設定することは、グ
ランド電位より１ＶT 小さい電位に、ビットラインを設
定する追加の回路を必要とする。
ンＶL をグランドへ接続することである。この例では、
ビットライン・スイングは、ＶDDとグランド電位より小
さい電位（０．３６ボルトのような）との間にある。い
ずれの場合も、ビットラインまたはその相補ビットライ
ン（それに基づいて、セルに値が書込まれる）は、ライ
ンＶL の電位より下に約１しきい値電圧値（ＶT ）プル
ダウンされる。このことは、内部セルノード電圧を高速
で変え、これによりセルへの書込み時間を早くするとい
う効果を有している。この実施例では、ラインＶL の特
定のバイアス設定（全電圧バジット（ｂｕｄｇｅｔ）に
依存する）は、それ自身の利点を有している。例えば、
ラインＶL をグランド電位に等しくなるように設定する
ことは、ラインＶL をグランド電位より１ＶT 高く設定
するよりも、セルをより安定にする。他方、ラインＶL
をグランド電位に等しくなるように設定することは、グ
ランド電位より１ＶT 小さい電位に、ビットラインを設
定する追加の回路を必要とする。
【００１８】（Ｃ）ラインＶH の電位をＶDDより１ＶT
小さい電位にフロートダウンする この実施例の原理は、実施例（Ａ）の原理に類似してい
る。各セル内のプルダウンＮＦＥＴを、書込み動作中、
グランド電位より上にフロートアップさせる代わりに、
プルアップＰＦＥＴを、ＶDDより下にフロートダウンさ
せる。図２のアレイ２００の第２行（ＷＬ２）に示され
ているように、各セル内のプルアップＰＦＥＴは、共通
ラインＶH に接続される。ラインＶH はＶDDに切換え可
能に結合され、書込み動作中のみラインＶH の電位をＶ
DDより下にフロートダウンし、それ以外の他の時には、
ＶDDに接続される。セル内のプルダウンＮＦＥＴは、グ
ランドに接続されたままである。
小さい電位にフロートダウンする この実施例の原理は、実施例（Ａ）の原理に類似してい
る。各セル内のプルダウンＮＦＥＴを、書込み動作中、
グランド電位より上にフロートアップさせる代わりに、
プルアップＰＦＥＴを、ＶDDより下にフロートダウンさ
せる。図２のアレイ２００の第２行（ＷＬ２）に示され
ているように、各セル内のプルアップＰＦＥＴは、共通
ラインＶH に接続される。ラインＶH はＶDDに切換え可
能に結合され、書込み動作中のみラインＶH の電位をＶ
DDより下にフロートダウンし、それ以外の他の時には、
ＶDDに接続される。セル内のプルダウンＮＦＥＴは、グ
ランドに接続されたままである。
【００１９】スイッチ機構２１０は、ラインＶH とＶDD
との間に接続されたＰＦＥＴスイッチ２１２を有してい
る。さらに、他のＰＦＥＴ２１４は、そのドレイン端子
およびゲート端子がラインＶH に接続され、ダイオード
として構成されている。非書込みモード中は、ＰＦＥＴ
スイッチ２１２のゲート端子上の入力信号はグランドに
等しく、これによりＰＦＥＴスイッチ２１２を導通さ
せ、ラインＶH の電位をＶDDにプルアップする。この例
では、セル電源電圧の大きさは、ＶDD（例えば、１．２
ボルト）に等しい。しかし、書込み動作中、入力信号は
ハイまたはＶDDとなり、ＰＦＥＴスイッチ２１２をター
ンオフする。その結果、ダイオードとして構成されたＰ
ＦＥＴ２１４は、ラインＶH の電位を、ＰＦＥＴデバイ
スのしきい値電圧（例えば、０．３６ボルト）に等しい
電圧だけ、ＶDDより低下させる。
との間に接続されたＰＦＥＴスイッチ２１２を有してい
る。さらに、他のＰＦＥＴ２１４は、そのドレイン端子
およびゲート端子がラインＶH に接続され、ダイオード
として構成されている。非書込みモード中は、ＰＦＥＴ
スイッチ２１２のゲート端子上の入力信号はグランドに
等しく、これによりＰＦＥＴスイッチ２１２を導通さ
せ、ラインＶH の電位をＶDDにプルアップする。この例
では、セル電源電圧の大きさは、ＶDD（例えば、１．２
ボルト）に等しい。しかし、書込み動作中、入力信号は
ハイまたはＶDDとなり、ＰＦＥＴスイッチ２１２をター
ンオフする。その結果、ダイオードとして構成されたＰ
ＦＥＴ２１４は、ラインＶH の電位を、ＰＦＥＴデバイ
スのしきい値電圧（例えば、０．３６ボルト）に等しい
電圧だけ、ＶDDより低下させる。
【００２０】ラインＶH の電位を低下させる効果は、ビ
ットを“０”から“１”へ、あるいは“１”から“０”
へ反転するためにセルノード内で必要とされる電圧スイ
ングの大きさ（したがって、必要とされる時間の大き
さ）を減少させることである。
ットを“０”から“１”へ、あるいは“１”から“０”
へ反転するためにセルノード内で必要とされる電圧スイ
ングの大きさ（したがって、必要とされる時間の大き
さ）を減少させることである。
【００２１】（Ｄ）ラインＶH の電位より上にビットラ
インＢＬの電位を増大させる この実施例の原理は、実施例（Ｂ）の原理に類似してい
る。各セル内のプルアップＰＦＥＴは、ラインＶH に接
続され、ラインＶH はＶDDにまたはＶDDより下にバイア
スできる。いずれの場合にも、ビットラインの電位をラ
インＶH の電位より上にプルアップすることによって、
セルへの書込み速度を、増大させることができる。この
特定の方式は、図２のアレイ２００の第１行，第１列
（ＷＬ１，ＢＬ１／ＢＲ１）にあるセルに実現されて示
されている。方式（Ｃ）におけるように、セル内のプル
ダウンＮＦＥＴは、グランドに接続される。プルアップ
ＰＦＥＴは、ラインＶH に接続される。ラインＶH は、
この実施例では、一定電圧である。一つの可能性は、約
０．８４ボルト（ＶDDより１ＶT 下）のような、ＶDDよ
り小さい電位に、ラインＶH を設定することである。し
たがって、この例では、ビットラインＢＬ１，ＢＲ１上
でのビットライン電圧スイングを、ＶDDとグランドとの
間とすることができる。
インＢＬの電位を増大させる この実施例の原理は、実施例（Ｂ）の原理に類似してい
る。各セル内のプルアップＰＦＥＴは、ラインＶH に接
続され、ラインＶH はＶDDにまたはＶDDより下にバイア
スできる。いずれの場合にも、ビットラインの電位をラ
インＶH の電位より上にプルアップすることによって、
セルへの書込み速度を、増大させることができる。この
特定の方式は、図２のアレイ２００の第１行，第１列
（ＷＬ１，ＢＬ１／ＢＲ１）にあるセルに実現されて示
されている。方式（Ｃ）におけるように、セル内のプル
ダウンＮＦＥＴは、グランドに接続される。プルアップ
ＰＦＥＴは、ラインＶH に接続される。ラインＶH は、
この実施例では、一定電圧である。一つの可能性は、約
０．８４ボルト（ＶDDより１ＶT 下）のような、ＶDDよ
り小さい電位に、ラインＶH を設定することである。し
たがって、この例では、ビットラインＢＬ１，ＢＲ１上
でのビットライン電圧スイングを、ＶDDとグランドとの
間とすることができる。
【００２２】この実施例についての他の可能性は、ライ
ンＶH をＶDDに接続することである。この例では、ビッ
トライン・スイングは、グランド電位とＶDDより大きい
電位（１．５６ボルトのような）との間にある。いずれ
の場合も、ビットラインまたはその相補ビットライン
（それに基づいて、セルに値が書込まれる）は、ライン
ＶH の電位より上に約１しきい値電圧値（ＶT ）プルア
ップされる。このことは、内部セルノード電圧を高速で
変え、これによりセルへの書込み時間を早くするという
効果を有している。この実施例では、ラインＶH の特定
のバイアス設定（全電圧バジットに依存する）は、それ
自身の利点を有している。例えば、ラインＶH をＶDDに
等しくなるように設定することは、ラインＶH をＶDDよ
り１ＶT 低く設定するよりも、セルをより安定にする。
他方、ラインＶH をＶDDに等しくなるように設定するこ
とは、ＶDDより１ＶT 大きい電位に、ビットラインを設
定する追加の回路を必要とする。さらに、実施例（Ｃ）
および（Ｄ）では、さらなる設計上の注意が要求され
る。実施例（Ｄ）では、ＶH ＋ＶT でのフロートアップ
・ビットライン電圧と、ＶH でのセル電源レベルとの間
に、書込み終了後にショートパスが存在する。実施例
（Ｃ）の場合には、ＶL −ＶT でのフロートダウン・ビ
ットライン電圧と、ＶL でのセル電源レベルとの間に、
ショートパスが存在する。
ンＶH をＶDDに接続することである。この例では、ビッ
トライン・スイングは、グランド電位とＶDDより大きい
電位（１．５６ボルトのような）との間にある。いずれ
の場合も、ビットラインまたはその相補ビットライン
（それに基づいて、セルに値が書込まれる）は、ライン
ＶH の電位より上に約１しきい値電圧値（ＶT ）プルア
ップされる。このことは、内部セルノード電圧を高速で
変え、これによりセルへの書込み時間を早くするという
効果を有している。この実施例では、ラインＶH の特定
のバイアス設定（全電圧バジットに依存する）は、それ
自身の利点を有している。例えば、ラインＶH をＶDDに
等しくなるように設定することは、ラインＶH をＶDDよ
り１ＶT 低く設定するよりも、セルをより安定にする。
他方、ラインＶH をＶDDに等しくなるように設定するこ
とは、ＶDDより１ＶT 大きい電位に、ビットラインを設
定する追加の回路を必要とする。さらに、実施例（Ｃ）
および（Ｄ）では、さらなる設計上の注意が要求され
る。実施例（Ｄ）では、ＶH ＋ＶT でのフロートアップ
・ビットライン電圧と、ＶH でのセル電源レベルとの間
に、書込み終了後にショートパスが存在する。実施例
（Ｃ）の場合には、ＶL −ＶT でのフロートダウン・ビ
ットライン電圧と、ＶL でのセル電源レベルとの間に、
ショートパスが存在する。
【００２３】図４は、他の部分ＳＲＡＭセルアレイ４０
０を示している。このアレイは、図２のアレイ２００へ
の他の電源配置を示している。この実施例では、セル電
圧源ライン（ＶH ，ＶL またはこれらの両方）は、行で
はなくセル列に沿って垂直方向に配列されている。セル
電圧源ラインの配列の選択は、金属ラインの利用可能
性、メモリアレイの特定の応用、および／または、設計
者のスタイルに依存する。
０を示している。このアレイは、図２のアレイ２００へ
の他の電源配置を示している。この実施例では、セル電
圧源ライン（ＶH ，ＶL またはこれらの両方）は、行で
はなくセル列に沿って垂直方向に配列されている。セル
電圧源ラインの配列の選択は、金属ラインの利用可能
性、メモリアレイの特定の応用、および／または、設計
者のスタイルに依存する。
【００２４】上述したセル構造は、デュアルポートＳＲ
ＡＭ応用例に適用することもできる。個々のデュアルポ
ートＳＲＡＭセルの概略を、図５に示す。セル５００
は、８トランジスタ・セルを備えている。この８トラン
ジスタ・セルには、２組のパスゲートと、２本のワード
ラインと、２対の相補ビットラインとがある。２組のパ
スゲートと、ワードラインと、ビットラインとは、セル
５００に独立したアクセスを与える。デュアルポートＳ
ＲＡＭでは、一方のポートは、読取り動作または書込み
動作に用いることができ、他方のポートもまた読取り動
作または書込み動作に用いることができる。例えば、セ
ル５００では、ＰＦＥＴ読取りポートは、ワードライン
ＷＬＰによってアクティブにされるＰＦＥＴパスゲート
ＰＬ，ＰＲを備えている。パスゲートは、セル５００
を、ビットライン対ＢＬＰ，ＢＲＰに結合する。ＮＦＥ
Ｔ書込みポートは、ワードラインＷＬＮによってアクテ
ィブにされるＰＦＥＴパスゲートＮＬ，ＮＲを備えてい
る。パスゲートは、セル５００を、ビットライン対ＢＬ
Ｎ，ＢＲＮに結合する。
ＡＭ応用例に適用することもできる。個々のデュアルポ
ートＳＲＡＭセルの概略を、図５に示す。セル５００
は、８トランジスタ・セルを備えている。この８トラン
ジスタ・セルには、２組のパスゲートと、２本のワード
ラインと、２対の相補ビットラインとがある。２組のパ
スゲートと、ワードラインと、ビットラインとは、セル
５００に独立したアクセスを与える。デュアルポートＳ
ＲＡＭでは、一方のポートは、読取り動作または書込み
動作に用いることができ、他方のポートもまた読取り動
作または書込み動作に用いることができる。例えば、セ
ル５００では、ＰＦＥＴ読取りポートは、ワードライン
ＷＬＰによってアクティブにされるＰＦＥＴパスゲート
ＰＬ，ＰＲを備えている。パスゲートは、セル５００
を、ビットライン対ＢＬＰ，ＢＲＰに結合する。ＮＦＥ
Ｔ書込みポートは、ワードラインＷＬＮによってアクテ
ィブにされるＰＦＥＴパスゲートＮＬ，ＮＲを備えてい
る。パスゲートは、セル５００を、ビットライン対ＢＬ
Ｎ，ＢＲＮに結合する。
【００２５】ＰＦＥＴポートが、信頼性のある書込み動
作を可能にするためには、ここで説明する書込み加速方
式を、一形式あるいは他の形式で適用する。もし適用し
なければ、ＰＦＥＴパスゲートは、必ず大きくなって、
かなり大きい逆ベータ比を与えるであろう。したがっ
て、ＰＦＥＴパスゲートが大きくなると、プルダウンＮ
ＦＥＴの寸法が大きくなって、大きいセル面積および大
きい電力消費の犠牲のもとに、アクセス障害を阻止す
る。図６に示すように、デュアルポート・セル５００
は、約１．１２μｍ×１．５４μｍ≒１．７２μｍ2 の
面積レイアウトを有している（約１．２１μｍ2 の面積
を有する従来のシングルポートＮＦＥＴセルと比べ
て）。このようにして、セル寸法は、逆ベータ比を考慮
することなく、最小にされる。
作を可能にするためには、ここで説明する書込み加速方
式を、一形式あるいは他の形式で適用する。もし適用し
なければ、ＰＦＥＴパスゲートは、必ず大きくなって、
かなり大きい逆ベータ比を与えるであろう。したがっ
て、ＰＦＥＴパスゲートが大きくなると、プルダウンＮ
ＦＥＴの寸法が大きくなって、大きいセル面積および大
きい電力消費の犠牲のもとに、アクセス障害を阻止す
る。図６に示すように、デュアルポート・セル５００
は、約１．１２μｍ×１．５４μｍ≒１．７２μｍ2 の
面積レイアウトを有している（約１．２１μｍ2 の面積
を有する従来のシングルポートＮＦＥＴセルと比べ
て）。このようにして、セル寸法は、逆ベータ比を考慮
することなく、最小にされる。
【００２６】開示した実施例は、セル内の高電圧源接続
部および低電圧源接続部が、それぞれ、ＶDDよりも高い
電位、およびグランド電位より低い電位に保持されるこ
とがわかるであろう。例えば、実施例（Ａ）と（Ｃ）と
を組合わせて、特定のセルへの書込み動作が、セルへの
電源を、ＶDDおよびグランドからＶH およびＶL に切換
え可能にフロートさせることができる。このような制御
された“障害（ｄｉｓｔｕｒｂａｎｃｅ）”は、セルデ
ータがほとんど障害を受けないＳＲＡＭ構造を保証する
のに特に適している。同様に、実施例（Ｂ）と（Ｄ）と
の組合わせは、他方ではビットライン・スイングをＶDD
からグランド電位へとしながら、セル電源電圧をＶH お
よびＶL に固定することを可能にする。あるいはまた、
ビットラインをＶDDより高いレベルおよびグランド電位
より低いレベルに充電しながら、セル電源電圧をＶDDお
よびグランドに固定することができる。
部および低電圧源接続部が、それぞれ、ＶDDよりも高い
電位、およびグランド電位より低い電位に保持されるこ
とがわかるであろう。例えば、実施例（Ａ）と（Ｃ）と
を組合わせて、特定のセルへの書込み動作が、セルへの
電源を、ＶDDおよびグランドからＶH およびＶL に切換
え可能にフロートさせることができる。このような制御
された“障害（ｄｉｓｔｕｒｂａｎｃｅ）”は、セルデ
ータがほとんど障害を受けないＳＲＡＭ構造を保証する
のに特に適している。同様に、実施例（Ｂ）と（Ｄ）と
の組合わせは、他方ではビットライン・スイングをＶDD
からグランド電位へとしながら、セル電源電圧をＶH お
よびＶL に固定することを可能にする。あるいはまた、
ビットラインをＶDDより高いレベルおよびグランド電位
より低いレベルに充電しながら、セル電源電圧をＶDDお
よびグランドに固定することができる。
【００２７】開示した方法および装置の実施例の使用を
通じて、ＳＲＡＭアレイは、書込み性能を犠牲にするこ
となく、小さいＰＦＥＴパスゲートを有するという利点
（例えば、良好な安定性，低電力，高密度）を利用する
ことができる。さらに、セルの逆ベータ比が１．７より
小さいときでさえ、信頼できる書込み性能が維持され
る。
通じて、ＳＲＡＭアレイは、書込み性能を犠牲にするこ
となく、小さいＰＦＥＴパスゲートを有するという利点
（例えば、良好な安定性，低電力，高密度）を利用する
ことができる。さらに、セルの逆ベータ比が１．７より
小さいときでさえ、信頼できる書込み性能が維持され
る。
【００２８】本発明を好適な実施例に基づいて説明した
が、当業者であれば、本発明の範囲を逸脱することなし
に、種々の変形を行うことができ、要素を均等なもので
置き換えることができる。さらに、多くの変更を行っ
て、本発明の主要な範囲を逸脱することなしに、本発明
の教示に、特定の状況または部材を適合させることがで
きる。したがって、本発明は、この発明を実施する最良
の形態として開示された特定の実施例に限定されず、本
発明は、特許請求の範囲内にあるすべての実施例を含む
ものである。
が、当業者であれば、本発明の範囲を逸脱することなし
に、種々の変形を行うことができ、要素を均等なもので
置き換えることができる。さらに、多くの変更を行っ
て、本発明の主要な範囲を逸脱することなしに、本発明
の教示に、特定の状況または部材を適合させることがで
きる。したがって、本発明は、この発明を実施する最良
の形態として開示された特定の実施例に限定されず、本
発明は、特許請求の範囲内にあるすべての実施例を含む
ものである。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）セル電圧源を有するコンピュータ・メモリセルで
あって、前記セル電圧源は、一端が前記メモリセル内の
プルアップ・デバイスに接続され、他端が前記メモリセ
ル内のプルダウン・デバイスに接続され、１対の相補ビ
ットラインに前記メモリセルを選択的に結合する１対の
アクセス・トランジスタをさらに有するメモリセルを、
データ書込み動作に対して準備する方法であって、前記
セル電圧源の電圧を、第１の電圧値から第２の電圧値に
調整するステップと、前記メモリセルを前記１対の相補
ビットラインに結合して、データ書込み動作を容易にす
るステップと、書込み動作に続いて、前記セル電圧源の
電圧を、前記第２の電圧値から前記第１の電圧値に戻す
ステップとを含む方法。 （２）前記第２の電圧値は、前記第１の電圧値より小さ
い、上記（１）に記載の方法。 （３）前記第１の電圧値は、論理電源電圧ＶDDに結合さ
れる、前記メモリセル内の前記プルアップ・デバイス
と、グランドに切換え可能に結合される、前記メモリセ
ル内の前記プルダウン・デバイスとに対応し、前記第２
の電圧値は、グランド電位より大きい電位にフロートア
ップされて、前記セル電圧源の電圧の大きさを減小させ
る前記プルダウン・デバイスに対応する、上記（１）に
記載の方法。 （４）前記セル電圧源の電圧を、第１の電圧値から第２
の電圧値に調整するステップは、前記プルダウン・デバ
イスとグランドとの間に接続されたスイッチ機構を、デ
アクティブにするステップと、前記スイッチ機構は、デ
アクティブにされると、前記プルダウン・デバイスを、
グランド電位より大きい前記電位にフロートアップさせ
るステップとを含む、上記（３）に記載の方法。 （５）前記スイッチ機構は、スイッチとして構成された
第１のＮＦＥＴと、ダイオードとして構成された第２の
ＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プルダ
ウン・デバイスに接続されたゲート端子およびドレイン
端子を有し、グランド電位より大きい前記電位は、前記
第２のＮＦＥＴのしきい値電圧に相当する、上記（４）
に記載の方法。 （６）前記セル電圧源の電圧を、前記第２の電圧値から
前記第１の電圧値に戻すステップは、前記スイッチ機構
を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルダウン・デバイス
をグランドに結合させるステップとを含む、上記（５）
に記載の方法。 （７）前記第１の電圧値は、論理電源電圧ＶDDに切換え
可能に結合される、前記メモリセル内の前記プルアップ
・デバイスと、グランドに結合される、前記メモリセル
内の前記プルダウン・デバイスとに対応し、前記第２の
電圧値は、ＶDDより小さい電位にフロートダウンされ
て、前記セル電圧源の電圧の大きさを減小させる前記プ
ルアップ・デバイスに対応する、上記（１）に記載の方
法。 （８）前記セル電圧源の電圧を、第１の電圧値から第２
の電圧値に調整するステップは、前記プルアップ・デバ
イスとＶDDとの間に接続されたスイッチ機構を、デアク
ティブにするステップと、前記スイッチ機構は、デアク
ティブにされると、前記プルアップ・デバイスを、ＶDD
より小さい前記電位にフロートダウンさせるステップと
を含む、上記（７）に記載の方法。 （９）前記スイッチ機構は、スイッチとして構成された
第１のＰＦＥＴと、ダイオードとして構成された第２の
ＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プルア
ップ・デバイスに接続されたゲート端子およびドレイン
端子を有し、ＶDDより小さい前記電位は、前記第２のＰ
ＦＥＴのしきい値電圧に相当する、上記（８）に記載の
方法。 （１０）前記セル電圧源の電圧を、前記第２の電圧値か
ら前記第１の電圧値に戻すステップは、前記スイッチ機
構を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルアップ・デバイス
をＶ DDに結合させるステップとを含む、上記（９）に記
載の方法。 （１１）セル電圧源を有するコンピュータ・メモリセル
であって、前記セル電圧源は、一端が前記メモリセル内
のプルアップ・デバイスに接続され、他端が前記メモリ
セル内のプルダウン・デバイスに接続され、１対の相補
ビットラインに前記メモリセルを選択的に結合する１対
のアクセス・トランジスタをさらに有するメモリセル
に、データビットを書込む方法であって、前記１対の相
補ビットラインを、第１の電圧値に充電するステップを
含み、前記第１の電圧値は、前記セル電圧源に相当する
第２の電圧値よりも大きく、前記メモリセルを、前記１
対の相補ビットラインに結合するステップを含む、方
法。 （１２）前記一端で接続された前記セル電圧源を、高電
圧値ＶH にバイアスするステップと、前記他端で接続さ
れた前記セル電圧源を、低電圧値ＶL にバイアスするス
テップとを含む、上記（１１）に記載の方法。 （１３）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶL より小さい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶH に等し
い電圧に充電するステップとを含む、上記（１２）に記
載の方法。 （１４）ＶL は、グランド電位より大きくなるようにバ
イアスされ、前記１対の相補ビットラインの一方を、Ｖ
L より小さい電圧に充電するステップは、前記１対の相
補ビットラインの一方を、グランドに結合するステップ
を含む、上記（１３）に記載の方法。 （１５）ＶL は、グランド電位にバイアスされる、上記
（１３）に記載の方法。 （１６）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶH より大きい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶL に等し
い電圧に充電するステップとを含む、上記（１２）に記
載の方法。 （１７）ＶH は、電圧ＶDDを有する論理電源の電位より
小さくなるようにバイアスされ、前記１対の相補ビット
ラインの一方を、ＶH より大きい電圧に充電するステッ
プは、前記１対の相補ビットラインの一方を、ＶDDに結
合するステップを含む、上記（１６）に記載の方法。 （１８）ＶH は、ＶDDにバイアスされる、上記（１６）
に記載の方法。 （１９）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶL より小さい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶH より大
きい電圧に充電するステップとを含む、上記（１２）に
記載の方法。 （２０）ＶL は、グランド電位より大きくなるようにバ
イアスされ、ＶH は、電圧ＶDDを有する論理電源の電位
より小さくなるようにバイアスされ、前記１対の相補ビ
ットラインの一方を、ＶL より小さい電圧に充電するス
テップは、前記１対の相補ビットラインの一方を、グラ
ンドに結合するステップを含み、前記１対の相補ビット
ラインの他方を、ＶH より大きい電圧に充電するステッ
プは、前記１対の相補ビットラインの他方を、ＶDDに結
合するステップを含む、上記（１９）に記載の方法。 （２１）１対のプルアップ・デバイスと、１対のプルダ
ウン・デバイスとを備え、前記１対のプルアップ・デバ
イスおよび１対のプルダウン・デバイスは、データ記憶
ラッチを形成する１対の交差結合インバータとして構成
され、一端が前記プルアップ・デバイスに接続され、他
端が前記プルダウン・デバイスに接続されたセル電圧源
と、前記１対の交差結合インバータを、１対の相補ビッ
トラインに選択的に結合する１対のパスゲートと、スイ
ッチ機構とを備え、前記スイッチ機構は、前記セル電圧
源の電圧を、第１の電圧値から第２の電圧値に選択的に
調整する、コンピュータ・メモリ記憶セル。 （２２）前記第２の電圧値は、前記第１の電圧値より小
さい、上記（２１）に記載のコンピュータ・メモリ記憶
セル。 （２３）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに結合され、前記１対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第１の電圧
値は、グランドに結合される前記１対のプルダウン・デ
バイスに対応し、前記第２の電圧値は、グランドに脱結
合される前記１対のプルダウン・デバイスに対応する、
上記（２１）に記載のコンピュータ・メモリ記憶セル。 （２４）前記スイッチ機構は、前記１対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記１対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記（２３）に記載のコンピュータ・メ
モリ記憶セル。 （２５）前記スイッチ機構は、スイッチとして構成され
た第１のＮＦＥＴと、ダイオードとして構成された第２
のＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第２のＮＦＥＴのしきい値電圧に相当する、上記（２
４）に記載のコンピュータ・メモリ記憶セル。 （２６）前記スイッチ機構は、アクティブにされると、
前記１対のプルダウン・デバイスを、グランドに結合さ
せる、上記（２５）に記載のコンピュータ・メモリ記憶
セル。 （２７）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに切換え可能に結合され、前記１対のプルダウ
ン・デバイスは、グランドに結合され、前記第１の電圧
値は、論理電源電圧ＶDDに結合された前記１対のプルア
ップ・デバイスに対応し、前記第２の電圧値は、論理電
源電圧ＶDDから脱結合された前記１対のプルアップ・デ
バイスに対応する、上記（２１）に記載のコンピュータ
・メモリ記憶セル。 （２８）前記スイッチ機構は、前記１対のプルアップ・
デバイスとＶDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記１対のプルアップ・
デバイスを、ＶDDより小さい電位にフロートダウンさせ
る、上記（２７）に記載のコンピュータ・メモリ記憶セ
ル。 （２９）前記スイッチ機構は、スイッチとして構成され
た第１のＰＦＥＴと、ダイオードとして構成された第２
のＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、ＶDDより小さい前記電位は、前記第２の
ＰＦＥＴのしきい値電圧に相当する、上記（２８）に記
載のコンピュータ・メモリ記憶セル。 （３０）前記スイッチ機構は、アクティブにされると、
前記１対のプルアップ・デバイスをＶDDに結合させる、
上記（２９）に記載のコンピュータ・メモリ記憶セル。 （３１）行および列に配列されたメモリ記憶セルのアレ
イを備え、各メモリ記憶セルは、１対のプルアップ・デ
バイスと、１対のプルダウン・デバイスとを備え、前記
１対のプルアップ・デバイスおよび１対のプルダウン・
デバイスは、データ記憶ラッチを形成する１対の交差結
合インバータとして構成され、一端が前記プルアップ・
デバイスに接続され、他端が前記プルダウン・デバイス
に接続されたセル電圧源と、前記１対の交差結合インバ
ータを、１対の相補ビットラインに選択的に結合する１
対のパスゲートと、スイッチ機構とを備え、前記スイッ
チ機構は、前記セル電圧源の電圧を、第１の電圧値から
第２の電圧値に選択的に調整する、コンピュータ・メモ
リ・デバイス。 （３２）前記第２の電圧値は、前記第１の電圧値より小
さい、上記（３１）に記載のコンピュータ・メモリ・デ
バイス。 （３３）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに結合され、前記１対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第１の電圧
値は、グランドに結合される前記１対のプルダウン・デ
バイスに対応し、前記第２の電圧値は、グランドに脱結
合される前記１対のプルダウン・デバイスに対応する、
上記（３１）に記載のコンピュータ・メモリ・デバイ
ス。 （３４）前記スイッチ機構は、前記１対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記１対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記（３３）に記載のコンピュータ・メ
モリ・デバイス。 （３５）前記スイッチ機構は、スイッチとして構成され
た第１のＮＦＥＴと、ダイオードとして構成された第２
のＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第２のＮＦＥＴのしきい値電圧に相当する、上記（３
４）に記載のコンピュータ・メモリ・デバイス。 （３６）前記スイッチ機構は、アクティブにされると、
前記１対のプルダウン・デバイスを、グランドに結合さ
せる、上記（３５）に記載のコンピュータ・メモリ・デ
バイス。 （３７）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに切換え可能に結合され、前記１対のプルダウ
ン・デバイスは、グランドに結合され、前記第１の電圧
値は、論理電源電圧ＶDDに結合された前記１対のプルア
ップ・デバイスに対応し、前記第２の電圧値は、論理電
源電圧ＶDDから脱結合される前記１対のプルアップ・デ
バイスに対応する、上記（３１）に記載のコンピュータ
・メモリ・デバイス。 （３８）前記スイッチ機構は、前記１対のプルアップ・
デバイスとＶDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記１対のプルアップ・
デバイスを、ＶDDより小さい電位にフロートダウンさせ
る、上記（３７）に記載のコンピュータ・メモリ・デバ
イス。 （３９）前記スイッチ機構は、スイッチとして構成され
た第１のＰＦＥＴと、ダイオードとして構成された第２
のＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、ＶDDより小さい前記電位は、前記第２の
ＰＦＥＴのしきい値電圧に相当する、上記（３８）に記
載のコンピュータ・メモリ・デバイス。 （４０）前記スイッチ機構は、アクティブにされると、
前記１対のプルアップ・デバイスをＶDDに結合させる、
上記（３９）に記載のコンピュータ・メモリ・デバイ
ス。
の事項を開示する。 （１）セル電圧源を有するコンピュータ・メモリセルで
あって、前記セル電圧源は、一端が前記メモリセル内の
プルアップ・デバイスに接続され、他端が前記メモリセ
ル内のプルダウン・デバイスに接続され、１対の相補ビ
ットラインに前記メモリセルを選択的に結合する１対の
アクセス・トランジスタをさらに有するメモリセルを、
データ書込み動作に対して準備する方法であって、前記
セル電圧源の電圧を、第１の電圧値から第２の電圧値に
調整するステップと、前記メモリセルを前記１対の相補
ビットラインに結合して、データ書込み動作を容易にす
るステップと、書込み動作に続いて、前記セル電圧源の
電圧を、前記第２の電圧値から前記第１の電圧値に戻す
ステップとを含む方法。 （２）前記第２の電圧値は、前記第１の電圧値より小さ
い、上記（１）に記載の方法。 （３）前記第１の電圧値は、論理電源電圧ＶDDに結合さ
れる、前記メモリセル内の前記プルアップ・デバイス
と、グランドに切換え可能に結合される、前記メモリセ
ル内の前記プルダウン・デバイスとに対応し、前記第２
の電圧値は、グランド電位より大きい電位にフロートア
ップされて、前記セル電圧源の電圧の大きさを減小させ
る前記プルダウン・デバイスに対応する、上記（１）に
記載の方法。 （４）前記セル電圧源の電圧を、第１の電圧値から第２
の電圧値に調整するステップは、前記プルダウン・デバ
イスとグランドとの間に接続されたスイッチ機構を、デ
アクティブにするステップと、前記スイッチ機構は、デ
アクティブにされると、前記プルダウン・デバイスを、
グランド電位より大きい前記電位にフロートアップさせ
るステップとを含む、上記（３）に記載の方法。 （５）前記スイッチ機構は、スイッチとして構成された
第１のＮＦＥＴと、ダイオードとして構成された第２の
ＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プルダ
ウン・デバイスに接続されたゲート端子およびドレイン
端子を有し、グランド電位より大きい前記電位は、前記
第２のＮＦＥＴのしきい値電圧に相当する、上記（４）
に記載の方法。 （６）前記セル電圧源の電圧を、前記第２の電圧値から
前記第１の電圧値に戻すステップは、前記スイッチ機構
を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルダウン・デバイス
をグランドに結合させるステップとを含む、上記（５）
に記載の方法。 （７）前記第１の電圧値は、論理電源電圧ＶDDに切換え
可能に結合される、前記メモリセル内の前記プルアップ
・デバイスと、グランドに結合される、前記メモリセル
内の前記プルダウン・デバイスとに対応し、前記第２の
電圧値は、ＶDDより小さい電位にフロートダウンされ
て、前記セル電圧源の電圧の大きさを減小させる前記プ
ルアップ・デバイスに対応する、上記（１）に記載の方
法。 （８）前記セル電圧源の電圧を、第１の電圧値から第２
の電圧値に調整するステップは、前記プルアップ・デバ
イスとＶDDとの間に接続されたスイッチ機構を、デアク
ティブにするステップと、前記スイッチ機構は、デアク
ティブにされると、前記プルアップ・デバイスを、ＶDD
より小さい前記電位にフロートダウンさせるステップと
を含む、上記（７）に記載の方法。 （９）前記スイッチ機構は、スイッチとして構成された
第１のＰＦＥＴと、ダイオードとして構成された第２の
ＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プルア
ップ・デバイスに接続されたゲート端子およびドレイン
端子を有し、ＶDDより小さい前記電位は、前記第２のＰ
ＦＥＴのしきい値電圧に相当する、上記（８）に記載の
方法。 （１０）前記セル電圧源の電圧を、前記第２の電圧値か
ら前記第１の電圧値に戻すステップは、前記スイッチ機
構を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルアップ・デバイス
をＶ DDに結合させるステップとを含む、上記（９）に記
載の方法。 （１１）セル電圧源を有するコンピュータ・メモリセル
であって、前記セル電圧源は、一端が前記メモリセル内
のプルアップ・デバイスに接続され、他端が前記メモリ
セル内のプルダウン・デバイスに接続され、１対の相補
ビットラインに前記メモリセルを選択的に結合する１対
のアクセス・トランジスタをさらに有するメモリセル
に、データビットを書込む方法であって、前記１対の相
補ビットラインを、第１の電圧値に充電するステップを
含み、前記第１の電圧値は、前記セル電圧源に相当する
第２の電圧値よりも大きく、前記メモリセルを、前記１
対の相補ビットラインに結合するステップを含む、方
法。 （１２）前記一端で接続された前記セル電圧源を、高電
圧値ＶH にバイアスするステップと、前記他端で接続さ
れた前記セル電圧源を、低電圧値ＶL にバイアスするス
テップとを含む、上記（１１）に記載の方法。 （１３）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶL より小さい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶH に等し
い電圧に充電するステップとを含む、上記（１２）に記
載の方法。 （１４）ＶL は、グランド電位より大きくなるようにバ
イアスされ、前記１対の相補ビットラインの一方を、Ｖ
L より小さい電圧に充電するステップは、前記１対の相
補ビットラインの一方を、グランドに結合するステップ
を含む、上記（１３）に記載の方法。 （１５）ＶL は、グランド電位にバイアスされる、上記
（１３）に記載の方法。 （１６）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶH より大きい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶL に等し
い電圧に充電するステップとを含む、上記（１２）に記
載の方法。 （１７）ＶH は、電圧ＶDDを有する論理電源の電位より
小さくなるようにバイアスされ、前記１対の相補ビット
ラインの一方を、ＶH より大きい電圧に充電するステッ
プは、前記１対の相補ビットラインの一方を、ＶDDに結
合するステップを含む、上記（１６）に記載の方法。 （１８）ＶH は、ＶDDにバイアスされる、上記（１６）
に記載の方法。 （１９）前記１対の相補ビットラインを、第１の電圧値
に充電する前記ステップは、前記１対の相補ビットライ
ンの一方を、ＶL より小さい電圧に充電するステップ
と、前記１対の相補ビットラインの他方を、ＶH より大
きい電圧に充電するステップとを含む、上記（１２）に
記載の方法。 （２０）ＶL は、グランド電位より大きくなるようにバ
イアスされ、ＶH は、電圧ＶDDを有する論理電源の電位
より小さくなるようにバイアスされ、前記１対の相補ビ
ットラインの一方を、ＶL より小さい電圧に充電するス
テップは、前記１対の相補ビットラインの一方を、グラ
ンドに結合するステップを含み、前記１対の相補ビット
ラインの他方を、ＶH より大きい電圧に充電するステッ
プは、前記１対の相補ビットラインの他方を、ＶDDに結
合するステップを含む、上記（１９）に記載の方法。 （２１）１対のプルアップ・デバイスと、１対のプルダ
ウン・デバイスとを備え、前記１対のプルアップ・デバ
イスおよび１対のプルダウン・デバイスは、データ記憶
ラッチを形成する１対の交差結合インバータとして構成
され、一端が前記プルアップ・デバイスに接続され、他
端が前記プルダウン・デバイスに接続されたセル電圧源
と、前記１対の交差結合インバータを、１対の相補ビッ
トラインに選択的に結合する１対のパスゲートと、スイ
ッチ機構とを備え、前記スイッチ機構は、前記セル電圧
源の電圧を、第１の電圧値から第２の電圧値に選択的に
調整する、コンピュータ・メモリ記憶セル。 （２２）前記第２の電圧値は、前記第１の電圧値より小
さい、上記（２１）に記載のコンピュータ・メモリ記憶
セル。 （２３）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに結合され、前記１対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第１の電圧
値は、グランドに結合される前記１対のプルダウン・デ
バイスに対応し、前記第２の電圧値は、グランドに脱結
合される前記１対のプルダウン・デバイスに対応する、
上記（２１）に記載のコンピュータ・メモリ記憶セル。 （２４）前記スイッチ機構は、前記１対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記１対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記（２３）に記載のコンピュータ・メ
モリ記憶セル。 （２５）前記スイッチ機構は、スイッチとして構成され
た第１のＮＦＥＴと、ダイオードとして構成された第２
のＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第２のＮＦＥＴのしきい値電圧に相当する、上記（２
４）に記載のコンピュータ・メモリ記憶セル。 （２６）前記スイッチ機構は、アクティブにされると、
前記１対のプルダウン・デバイスを、グランドに結合さ
せる、上記（２５）に記載のコンピュータ・メモリ記憶
セル。 （２７）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに切換え可能に結合され、前記１対のプルダウ
ン・デバイスは、グランドに結合され、前記第１の電圧
値は、論理電源電圧ＶDDに結合された前記１対のプルア
ップ・デバイスに対応し、前記第２の電圧値は、論理電
源電圧ＶDDから脱結合された前記１対のプルアップ・デ
バイスに対応する、上記（２１）に記載のコンピュータ
・メモリ記憶セル。 （２８）前記スイッチ機構は、前記１対のプルアップ・
デバイスとＶDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記１対のプルアップ・
デバイスを、ＶDDより小さい電位にフロートダウンさせ
る、上記（２７）に記載のコンピュータ・メモリ記憶セ
ル。 （２９）前記スイッチ機構は、スイッチとして構成され
た第１のＰＦＥＴと、ダイオードとして構成された第２
のＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、ＶDDより小さい前記電位は、前記第２の
ＰＦＥＴのしきい値電圧に相当する、上記（２８）に記
載のコンピュータ・メモリ記憶セル。 （３０）前記スイッチ機構は、アクティブにされると、
前記１対のプルアップ・デバイスをＶDDに結合させる、
上記（２９）に記載のコンピュータ・メモリ記憶セル。 （３１）行および列に配列されたメモリ記憶セルのアレ
イを備え、各メモリ記憶セルは、１対のプルアップ・デ
バイスと、１対のプルダウン・デバイスとを備え、前記
１対のプルアップ・デバイスおよび１対のプルダウン・
デバイスは、データ記憶ラッチを形成する１対の交差結
合インバータとして構成され、一端が前記プルアップ・
デバイスに接続され、他端が前記プルダウン・デバイス
に接続されたセル電圧源と、前記１対の交差結合インバ
ータを、１対の相補ビットラインに選択的に結合する１
対のパスゲートと、スイッチ機構とを備え、前記スイッ
チ機構は、前記セル電圧源の電圧を、第１の電圧値から
第２の電圧値に選択的に調整する、コンピュータ・メモ
リ・デバイス。 （３２）前記第２の電圧値は、前記第１の電圧値より小
さい、上記（３１）に記載のコンピュータ・メモリ・デ
バイス。 （３３）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに結合され、前記１対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第１の電圧
値は、グランドに結合される前記１対のプルダウン・デ
バイスに対応し、前記第２の電圧値は、グランドに脱結
合される前記１対のプルダウン・デバイスに対応する、
上記（３１）に記載のコンピュータ・メモリ・デバイ
ス。 （３４）前記スイッチ機構は、前記１対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記１対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記（３３）に記載のコンピュータ・メ
モリ・デバイス。 （３５）前記スイッチ機構は、スイッチとして構成され
た第１のＮＦＥＴと、ダイオードとして構成された第２
のＮＦＥＴとを有し、前記第２のＮＦＥＴは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第２のＮＦＥＴのしきい値電圧に相当する、上記（３
４）に記載のコンピュータ・メモリ・デバイス。 （３６）前記スイッチ機構は、アクティブにされると、
前記１対のプルダウン・デバイスを、グランドに結合さ
せる、上記（３５）に記載のコンピュータ・メモリ・デ
バイス。 （３７）前記１対のプルアップ・デバイスは、論理電源
電圧ＶDDに切換え可能に結合され、前記１対のプルダウ
ン・デバイスは、グランドに結合され、前記第１の電圧
値は、論理電源電圧ＶDDに結合された前記１対のプルア
ップ・デバイスに対応し、前記第２の電圧値は、論理電
源電圧ＶDDから脱結合される前記１対のプルアップ・デ
バイスに対応する、上記（３１）に記載のコンピュータ
・メモリ・デバイス。 （３８）前記スイッチ機構は、前記１対のプルアップ・
デバイスとＶDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記１対のプルアップ・
デバイスを、ＶDDより小さい電位にフロートダウンさせ
る、上記（３７）に記載のコンピュータ・メモリ・デバ
イス。 （３９）前記スイッチ機構は、スイッチとして構成され
た第１のＰＦＥＴと、ダイオードとして構成された第２
のＰＦＥＴとを有し、前記第２のＰＦＥＴは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、ＶDDより小さい前記電位は、前記第２の
ＰＦＥＴのしきい値電圧に相当する、上記（３８）に記
載のコンピュータ・メモリ・デバイス。 （４０）前記スイッチ機構は、アクティブにされると、
前記１対のプルアップ・デバイスをＶDDに結合させる、
上記（３９）に記載のコンピュータ・メモリ・デバイ
ス。
【図１】既存の６トランジスタＳＲＡＭセル構造を示す
図である。
図である。
【図２】本発明の一実施例による、ＳＲＡＭ書込み動作
を実行する種々の可能な回路構成を示すＳＲＡＭセルア
レイを示す図である。
を実行する種々の可能な回路構成を示すＳＲＡＭセルア
レイを示す図である。
【図３】従来のＮＦＥＴパスゲートＳＲＡＭセルと、本
発明によって構成されたＰＦＥＴパスゲートＳＲＡＭセ
ルとの間の、セル書込み動作の比較を説明するグラフで
ある。
発明によって構成されたＰＦＥＴパスゲートＳＲＡＭセ
ルとの間の、セル書込み動作の比較を説明するグラフで
ある。
【図４】図２に示されるＳＲＡＭセルアレイの他の実施
例を示す図である。
例を示す図である。
【図５】デュアルポートＳＲＡＭ構造を示す図である。
【図６】図５のデュアルポートＳＲＡＭ構造の面積レイ
アウトを示す図である。
アウトを示す図である。
１００ 従来のＳＲＡＭセル構造
１０２ ６トランジスタ・メモリセル
２００ ＳＲＡＭセルアレイ
２０２ ＳＲＡＭセル
２０４，２１０ スイッチ機構
２０６ ＮＦＥＴスイッチ
２０８ ＮＦＥＴ
２１２ ＰＦＥＴスイッチ
２１４ ＰＦＥＴ
５００ セル
ＢＲ ビットライン
ＷＬ ワードライン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ロバート・シー・ウォング
アメリカ合衆国 12603 ニューヨーク州
ポウキープシー ソーンベリー ウェイ
７
Ｆターム(参考） 5B015 KA09 KA13 KB74 NN03
Claims (40)
- 【請求項１】セル電圧源を有するコンピュータ・メモリ
セルであって、前記セル電圧源は、一端が前記メモリセ
ル内のプルアップ・デバイスに接続され、他端が前記メ
モリセル内のプルダウン・デバイスに接続され、１対の
相補ビットラインに前記メモリセルを選択的に結合する
１対のアクセス・トランジスタをさらに有するメモリセ
ルを、データ書込み動作に対して準備する方法であっ
て、 前記セル電圧源の電圧を、第１の電圧値から第２の電圧
値に調整するステップと、 前記メモリセルを前記１対の相補ビットラインに結合し
て、データ書込み動作を容易にするステップと、 書込み動作に続いて、前記セル電圧源の電圧を、前記第
２の電圧値から前記第１の電圧値に戻すステップとを含
む方法。 - 【請求項２】前記第２の電圧値は、前記第１の電圧値よ
り小さい、請求項１に記載の方法。 - 【請求項３】前記第１の電圧値は、論理電源電圧ＶDDに
結合される、前記メモリセル内の前記プルアップ・デバ
イスと、グランドに切換え可能に結合される、前記メモ
リセル内の前記プルダウン・デバイスとに対応し、 前記第２の電圧値は、グランド電位より大きい電位にフ
ロートアップされて、前記セル電圧源の電圧の大きさを
減小させる前記プルダウン・デバイスに対応する、請求
項１に記載の方法。 - 【請求項４】前記セル電圧源の電圧を、第１の電圧値か
ら第２の電圧値に調整するステップは、 前記プルダウン・デバイスとグランドとの間に接続され
たスイッチ機構を、デアクティブにするステップと、 前記スイッチ機構は、デアクティブにされると、前記プ
ルダウン・デバイスを、グランド電位より大きい前記電
位にフロートアップさせるステップとを含む、請求項３
に記載の方法。 - 【請求項５】前記スイッチ機構は、 スイッチとして構成された第１のＮＦＥＴと、 ダイオードとして構成された第２のＮＦＥＴとを有し、
前記第２のＮＦＥＴは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第２のＮＦＥ
Ｔのしきい値電圧に相当する、請求項４に記載の方法。 - 【請求項６】前記セル電圧源の電圧を、前記第２の電圧
値から前記第１の電圧値に戻すステップは、 前記スイッチ機構を、アクティブにするステップと、 前記スイッチ機構は、アクティブにされると、前記プル
ダウン・デバイスをグランドに結合させるステップとを
含む、請求項５に記載の方法。 - 【請求項７】前記第１の電圧値は、論理電源電圧ＶDDに
切換え可能に結合される、前記メモリセル内の前記プル
アップ・デバイスと、グランドに結合される、前記メモ
リセル内の前記プルダウン・デバイスとに対応し、 前記第２の電圧値は、ＶDDより小さい電位にフロートダ
ウンされて、前記セル電圧源の電圧の大きさを減小させ
る前記プルアップ・デバイスに対応する、請求項１に記
載の方法。 - 【請求項８】前記セル電圧源の電圧を、第１の電圧値か
ら第２の電圧値に調整するステップは、 前記プルアップ・デバイスとＶDDとの間に接続されたス
イッチ機構を、デアクティブにするステップと、 前記スイッチ機構は、デアクティブにされると、前記プ
ルアップ・デバイスを、ＶDDより小さい前記電位にフロ
ートダウンさせるステップとを含む、請求項７に記載の
方法。 - 【請求項９】前記スイッチ機構は、 スイッチとして構成された第１のＰＦＥＴと、 ダイオードとして構成された第２のＰＦＥＴとを有し、
前記第２のＰＦＥＴは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 ＶDDより小さい前記電位は、前記第２のＰＦＥＴのしき
い値電圧に相当する、請求項８に記載の方法。 - 【請求項１０】前記セル電圧源の電圧を、前記第２の電
圧値から前記第１の電圧値に戻すステップは、 前記スイッチ機構を、アクティブにするステップと、 前記スイッチ機構は、アクティブにされると、前記プル
アップ・デバイスをＶ DDに結合させるステップとを含
む、請求項９に記載の方法。 - 【請求項１１】セル電圧源を有するコンピュータ・メモ
リセルであって、前記セル電圧源は、一端が前記メモリ
セル内のプルアップ・デバイスに接続され、他端が前記
メモリセル内のプルダウン・デバイスに接続され、１対
の相補ビットラインに前記メモリセルを選択的に結合す
る１対のアクセス・トランジスタをさらに有するメモリ
セルに、データビットを書込む方法であって、 前記１対の相補ビットラインを、第１の電圧値に充電す
るステップを含み、前記第１の電圧値は、前記セル電圧
源に相当する第２の電圧値よりも大きく、 前記メモリセルを、前記１対の相補ビットラインに結合
するステップを含む、方法。 - 【請求項１２】前記一端で接続された前記セル電圧源
を、高電圧値ＶH にバイアスするステップと、 前記他端で接続された前記セル電圧源を、低電圧値ＶL
にバイアスするステップとを含む、請求項１１に記載の
方法。 - 【請求項１３】前記１対の相補ビットラインを、第１の
電圧値に充電する前記ステップは、 前記１対の相補ビットラインの一方を、ＶL より小さい
電圧に充電するステップと、 前記１対の相補ビットラインの他方を、ＶH に等しい電
圧に充電するステップとを含む、請求項１２に記載の方
法。 - 【請求項１４】ＶL は、グランド電位より大きくなるよ
うにバイアスされ、 前記１対の相補ビットラインの一方を、ＶL より小さい
電圧に充電するステップは、前記１対の相補ビットライ
ンの一方を、グランドに結合するステップを含む、請求
項１３に記載の方法。 - 【請求項１５】ＶL は、グランド電位にバイアスされ
る、請求項１３に記載の方法。 - 【請求項１６】前記１対の相補ビットラインを、第１の
電圧値に充電する前記ステップは、 前記１対の相補ビットラインの一方を、ＶH より大きい
電圧に充電するステップと、 前記１対の相補ビットラインの他方を、ＶL に等しい電
圧に充電するステップとを含む、請求項１２に記載の方
法。 - 【請求項１７】ＶH は、電圧ＶDDを有する論理電源の電
位より小さくなるようにバイアスされ、 前記１対の相補ビットラインの一方を、ＶH より大きい
電圧に充電するステップは、前記１対の相補ビットライ
ンの一方を、ＶDDに結合するステップを含む、請求項１
６に記載の方法。 - 【請求項１８】ＶH は、ＶDDにバイアスされる、請求項
１６に記載の方法。 - 【請求項１９】前記１対の相補ビットラインを、第１の
電圧値に充電する前記ステップは、 前記１対の相補ビットラインの一方を、ＶL より小さい
電圧に充電するステップと、 前記１対の相補ビットラインの他方を、ＶH より大きい
電圧に充電するステップとを含む、請求項１２に記載の
方法。 - 【請求項２０】ＶL は、グランド電位より大きくなるよ
うにバイアスされ、 ＶH は、電圧ＶDDを有する論理電源の電位より小さくな
るようにバイアスされ、 前記１対の相補ビットラインの一方を、ＶL より小さい
電圧に充電するステップは、前記１対の相補ビットライ
ンの一方を、グランドに結合するステップを含み、 前記１対の相補ビットラインの他方を、ＶH より大きい
電圧に充電するステップは、前記１対の相補ビットライ
ンの他方を、ＶDDに結合するステップを含む、請求項１
９に記載の方法。 - 【請求項２１】１対のプルアップ・デバイスと、 １対のプルダウン・デバイスとを備え、前記１対のプル
アップ・デバイスおよび１対のプルダウン・デバイス
は、データ記憶ラッチを形成する１対の交差結合インバ
ータとして構成され、 一端が前記プルアップ・デバイスに接続され、他端が前
記プルダウン・デバイスに接続されたセル電圧源と、 前記１対の交差結合インバータを、１対の相補ビットラ
インに選択的に結合する１対のパスゲートと、 スイッチ機構とを備え、前記スイッチ機構は、前記セル
電圧源の電圧を、第１の電圧値から第２の電圧値に選択
的に調整する、コンピュータ・メモリ記憶セル。 - 【請求項２２】前記第２の電圧値は、前記第１の電圧値
より小さい、請求項２１に記載のコンピュータ・メモリ
記憶セル。 - 【請求項２３】前記１対のプルアップ・デバイスは、論
理電源電圧ＶDDに結合され、前記１対のプルダウン・デ
バイスは、切換え可能にグランドに結合され、 前記第１の電圧値は、グランドに結合される前記１対の
プルダウン・デバイスに対応し、前記第２の電圧値は、
グランドに脱結合される前記１対のプルダウン・デバイ
スに対応する、請求項２１に記載のコンピュータ・メモ
リ記憶セル。 - 【請求項２４】前記スイッチ機構は、前記１対のプルダ
ウン・デバイスとグランドとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記１
対のプルダウン・デバイスを、グランド電位より大きい
電位にフロートアップさせる、請求項２３に記載のコン
ピュータ・メモリ記憶セル。 - 【請求項２５】前記スイッチ機構は、 スイッチとして構成された第１のＮＦＥＴと、 ダイオードとして構成された第２のＮＦＥＴとを有し、
前記第２のＮＦＥＴは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第２のＮＦＥ
Ｔのしきい値電圧に相当する、請求項２４に記載のコン
ピュータ・メモリ記憶セル。 - 【請求項２６】前記スイッチ機構は、アクティブにされ
ると、前記１対のプルダウン・デバイスを、グランドに
結合させる、請求項２５に記載のコンピュータ・メモリ
記憶セル。 - 【請求項２７】前記１対のプルアップ・デバイスは、論
理電源電圧ＶDDに切換え可能に結合され、前記１対のプ
ルダウン・デバイスは、グランドに結合され、 前記第１の電圧値は、論理電源電圧ＶDDに結合された前
記１対のプルアップ・デバイスに対応し、前記第２の電
圧値は、論理電源電圧ＶDDから脱結合された前記１対の
プルアップ・デバイスに対応する、請求項２１に記載の
コンピュータ・メモリ記憶セル。 - 【請求項２８】前記スイッチ機構は、前記１対のプルア
ップ・デバイスとＶDDとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記１
対のプルアップ・デバイスを、ＶDDより小さい電位にフ
ロートダウンさせる、請求項２７に記載のコンピュータ
・メモリ記憶セル。 - 【請求項２９】前記スイッチ機構は、 スイッチとして構成された第１のＰＦＥＴと、 ダイオードとして構成された第２のＰＦＥＴとを有し、
前記第２のＰＦＥＴは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 ＶDDより小さい前記電位は、前記第２のＰＦＥＴのしき
い値電圧に相当する、請求項２８に記載のコンピュータ
・メモリ記憶セル。 - 【請求項３０】前記スイッチ機構は、アクティブにされ
ると、前記１対のプルアップ・デバイスをＶDDに結合さ
せる、請求項２９に記載のコンピュータ・メモリ記憶セ
ル。 - 【請求項３１】行および列に配列されたメモリ記憶セル
のアレイを備え、各メモリ記憶セルは、 １対のプルアップ・デバイスと、 １対のプルダウン・デバイスとを備え、前記１対のプル
アップ・デバイスおよび１対のプルダウン・デバイス
は、データ記憶ラッチを形成する１対の交差結合インバ
ータとして構成され、 一端が前記プルアップ・デバイスに接続され、他端が前
記プルダウン・デバイスに接続されたセル電圧源と、 前記１対の交差結合インバータを、１対の相補ビットラ
インに選択的に結合する１対のパスゲートと、 スイッチ機構とを備え、前記スイッチ機構は、前記セル
電圧源の電圧を、第１の電圧値から第２の電圧値に選択
的に調整する、コンピュータ・メモリ・デバイス。 - 【請求項３２】前記第２の電圧値は、前記第１の電圧値
より小さい、請求項３１に記載のコンピュータ・メモリ
・デバイス。 - 【請求項３３】前記１対のプルアップ・デバイスは、論
理電源電圧ＶDDに結合され、前記１対のプルダウン・デ
バイスは、切換え可能にグランドに結合され、 前記第１の電圧値は、グランドに結合される前記１対の
プルダウン・デバイスに対応し、前記第２の電圧値は、
グランドに脱結合される前記１対のプルダウン・デバイ
スに対応する、請求項３１に記載のコンピュータ・メモ
リ・デバイス。 - 【請求項３４】前記スイッチ機構は、前記１対のプルダ
ウン・デバイスとグランドとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記１
対のプルダウン・デバイスを、グランド電位より大きい
電位にフロートアップさせる、請求項３３に記載のコン
ピュータ・メモリ・デバイス。 - 【請求項３５】前記スイッチ機構は、 スイッチとして構成された第１のＮＦＥＴと、 ダイオードとして構成された第２のＮＦＥＴとを有し、
前記第２のＮＦＥＴは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第２のＮＦＥ
Ｔのしきい値電圧に相当する、請求項３４に記載のコン
ピュータ・メモリ・デバイス。 - 【請求項３６】前記スイッチ機構は、アクティブにされ
ると、前記１対のプルダウン・デバイスを、グランドに
結合させる、請求項３５に記載のコンピュータ・メモリ
・デバイス。 - 【請求項３７】前記１対のプルアップ・デバイスは、論
理電源電圧ＶDDに切換え可能に結合され、前記１対のプ
ルダウン・デバイスは、グランドに結合され、 前記第１の電圧値は、論理電源電圧ＶDDに結合された前
記１対のプルアップ・デバイスに対応し、前記第２の電
圧値は、論理電源電圧ＶDDから脱結合される前記１対の
プルアップ・デバイスに対応する、請求項３１に記載の
コンピュータ・メモリ・デバイス。 - 【請求項３８】前記スイッチ機構は、前記１対のプルア
ップ・デバイスとＶDDとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記１
対のプルアップ・デバイスを、ＶDDより小さい電位にフ
ロートダウンさせる、請求項３７に記載のコンピュータ
・メモリ・デバイス。 - 【請求項３９】前記スイッチ機構は、 スイッチとして構成された第１のＰＦＥＴと、 ダイオードとして構成された第２のＰＦＥＴとを有し、
前記第２のＰＦＥＴは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 ＶDDより小さい前記電位は、前記第２のＰＦＥＴのしき
い値電圧に相当する、請求項３８に記載のコンピュータ
・メモリ・デバイス。 - 【請求項４０】前記スイッチ機構は、アクティブにされ
ると、前記１対のプルアップ・デバイスをＶDDに結合さ
せる、請求項３９に記載のコンピュータ・メモリ・デバ
イス。
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