JP2003022677A - Sramセルにおける書込み動作のための方法および装置 - Google Patents
Sramセルにおける書込み動作のための方法および装置Info
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Abstract
動作に対して準備する方法を提供する。 【解決手段】 メモリセル202は、一端がメモリセル
内のプルアップ・デバイスに接続され、他端がメモリセ
ル内のプルダウン・デバイスに接続されたセル電圧源を
有する。メモリセルは、さらに、1対の相補ビットライ
ンにメモリセルを選択的に結合する1対のアクセス・ト
ランジスタをさらに有する。一実施形態では、この方法
は、セル電圧源の電圧を、第1の電圧値から第2の電圧
値に調整するステップを含む。この場合、第2の電圧値
は、第1の電圧値より小さい。次に、メモリセルを1対
の相補ビットラインBL,BRに結合して、データ書込
み動作を容易にする。書込み動作に続いて、セル電圧源
の電圧を、第2の電圧値から第1の電圧値に戻す。
Description
回路メモリデバイス、具体的には、PFETパスゲート
を用いたスタティック・ランダムアクセス・メモリ(S
RAM)セルの書込み動作を行う方法および装置に関す
る。
ス・メモリ(SRAM)セルは、個々のSRAMセルよ
りなるアレイを有している。各SRAMセルは、論理デ
ータビット(例えば、“0”または“1”)を表すバイ
ナリ電圧値を記憶することができる。SRAMセルの1
つの既存の構造は、インバータのような1対の交差結合
デバイスを含んでいる。CMOS(相補型金属酸化物半
導体)技術によれば、インバータは、相補型プルダウン
NFET(nチャンネル)トランジスタに接続されたプ
ルアップPFET(Pチャンネル)トランジスタをさら
に有している。交差結合構造に接続されたインバータ
は、電力がメモリアレイに供給される間は、データビッ
トを記憶するラッチとして働く。従来の6トランジスタ
・セルでは、1対のアクセス・トランジスタまたはパス
ゲート(ワードラインによってアクティブにされている
とき)は、インバータを1対の相補ビットラインに選択
的に接続する。
示す。この構造は、行および列に配列されたメモリアレ
イ内に含まれた1個のメモリセルを表している。SRA
Mセル構造100は、バイナリビットの情報を記憶する
ことのできる6トランジスタ・メモリセル102を有し
ている。特に、このメモリセルは、1対の交差結合相補
型金属酸化物半導体(CMOS)インバータを有してい
る。第1のインバータは、NFET記憶トランジスタN
1とPFET負荷トランジスタP1とを有している。同
様に、第2のインバータは、NFET記憶トランジスタ
N2とPFET負荷トランジスタP2とを有している。
トランジスタP1,P2は、電圧源VDDに結合されてい
るので、プルアップ・トランジスタとしばしば称され
る。同様に、トランジスタN1,N2は、グランドに結
合されているので、プルダウン・トランジスタと称され
る。メモリセル102は、スイッチとして働くNMOS
アクセス・トランジスタ(すなわち、パスゲート)N
L,NRをさらに有している。各アクセス・トランジス
タは、双安定回路(P1,N1,P2,N2)と1対の
相補ビットラインBL,BRとの間に、それぞれ接続さ
れている。パスゲートNL,NRは、ワードラインWL
上に発生された適切な信号によって、アクティブにされ
る。
は、典型的に、パスゲートにNFETを用いているが、
良好な安定性,低電力,マルチポート・レイアウトのた
めの高密度性に対しては、PFETパスゲートがまた提
案されてきた。しかし、良好な安定性の結果として、P
FETポートを経て書込む際に、いくつかの困難性に出
くわす。小さいPFETパスゲートの低減した導電率の
故に、セル内のノード電圧を、ハイまたはローにするの
に、時間がかかる。しきい値電圧(VT )が、PFET
およびNFETの両方についてほぼ同じである特定種類
のCMOS技術に関して、最悪ケースの条件下で許容で
きる書込み性能をSRAMセルに与えるためには、レイ
アウトにおいて少なくとも1.8の逆ベータ比(rev
erse beta ratio)が要求される。PF
ETパスゲートの逆ベータ比は、プルダウンNFETの
(W/L)に対するPFETパスゲートの(W/L)の
比であると定義される。さらに、少なくとも1.8の従
来のSRAMセルのベータ比(ベータ比は、NFETパ
スゲートの(W/L)に対するプルダウンNFETの
(W/L)の比であると定義される)は、安定性のため
に必要とされる。
のレイアウト例では、PFETパスゲートは、幅W≒
0.16μmおよび長さL≒0.08μmを有すること
ができる。低電力応用のためには、より望まれるPFE
Tパスゲート構造は、待機モードでのオフ電流が最小と
なるように、狭い幅および長いチャンネル(例えば、W
≦0.11μm,L≧0.10μm)を有するデバイス
を有するようになるであろう。しかし、このようなPF
ETパスゲート寸法が実現されるならば、逆ベータ比≧
2を保持するためには、プルダウンNFETは、十分に
長くなければならず、したがって全セル寸法は、おそら
く20%程増大するであろう。やがては、セルの読取り
性能は、低下するであろう。
および他の欠点は、コンピュータ・メモリセルを、デー
タ書込み動作に対して準備する方法によって、克服ある
いは軽減される。メモリセルは、一端がメモリセル内の
プルアップ・デバイスに接続され、他端がメモリセル内
のプルダウン・デバイスに接続されたセル電圧源を有す
る。メモリセルは、さらに、1対の相補ビットラインに
メモリセルを選択的に結合する1対のアクセス・トラン
ジスタをさらに有する。一実施形態では、この方法は、
セル電圧源の電圧を、第1の電圧値から第2の電圧値に
調整するステップを含む。この場合、第2の電圧値は、
第1の電圧値より小さい。次に、メモリセルを1対の相
補ビットラインに結合して、データ書込み動作を容易に
する。書込み動作に続いて、セル電圧源の電圧を、第2
の電圧値から第1の電圧値に戻す。
源電圧VDDに結合される、メモリセル内のプルアップ・
デバイスと、グランドに切換え可能に結合される、前記
メモリセル内のプルダウン・デバイスとに対応する。第
2の電圧値は、グランド電位より大きい電位にフロート
アップされて、セル電圧源の電圧の大きさを減小させる
プルダウン・デバイスに対応する。他の実施形態では、
第1の電圧値は、論理電源電圧VDDに切換え可能に結合
される、メモリセル内のプルアップ・デバイスと、グラ
ンドに結合される、メモリセル内のプルダウン・デバイ
スとに対応している。第2の電圧値は、VDDより小さい
電位にフロートダウンされて、セル電圧源の電圧の大き
さを減小させるプルアップ・デバイスに対応している。
な解決方法は、約1の逆ベータ比を有するPFETパス
ゲートSRAMセルの書込み方式を実現することであ
る。例えば、NFETに高電圧しきい値(VTN)注入
を、および/または、PFETに低電圧しきい値
(VTP)注入を与え、VTNがVTPの3倍以上となるよう
にすることによって、“レシオレス(ratioles
s)”SRAMセルレイアウトを実現することができ
る。あるいはまた、デバイスのNウェルおよび/または
Pウェルのバイアスを操作して、プルダウンNFETの
2倍の導電性を有するPFETパスゲートを生成するこ
とができる。しかし、このような提案は、プロセス開発
期間を長くし、製造コストを増大させる結果となる。
PFETパスゲートを有するSRAMセルの書込み方式
を実現する方法および装置が開示される。この書込み方
式は、レシオレス・レイアウト内で、迅速かつ信頼性の
ある書込み性能を可能にする。これにより、書込み性能
を犠牲にすることなしに、パスゲートに対して低いオフ
電流および高セル密度(特に、マルチポート構成につい
て)が、実現される。
示している。このアレイは、本発明の書込み方式を実現
する、種々の可能な回路構造を示している。アレイ20
0は、各々が1ビットの情報を記憶することのできる複
数の個々のSRAMセル202を有している。SRAM
セル202は、セル202内のパスゲートがPFETよ
りなることを除いて、図1に示されているものと同じで
ある。説明のためにのみ、セルアレイ200は、3本の
行および3本の列に配列された9個の個々のセル202
を示す。各セルは、1本のワードライン(WL1,WL
2,またはWL3)、および1対の相補ビットライン
(BL1−BR1,BL2−BR2,またはBL3−B
R3)に接続される。特定のセルにアクセスするために
は、それに関係した特定のワードラインをアクティブに
し、読取り動作または書込み動作を実行する。
において、セル電源電圧の大きさを、基準の論理電源電
圧(例えば、VDDおよびグランド)から、ある方法で操
作して(すなわち、低減する)、レシオレス・レイアウ
トにおいて用いられる、小さいPFETパスゲート・デ
バイス寸法が、依然として、有効な書込み動作を可能に
するようにする。以下の書込み方式の実施例は、それぞ
れ、図2を参照して説明する。
り上に1VT だけフロートアップする この実施例では、各セルのプルダウンNFETは、書込
み動作中、グランド電位より上にフロートしている。各
セルのプルダウンNFETをグランドに直接接続するの
ではなく、共通ラインVL に接続する。ラインVL は切
換え可能にグランドに結合される。すなわち、ラインV
L は書込み動作中のみ、グランド電位より上にフロート
し、それ以外の時には、グランドに接続される。セル内
のプルアップPFETは、VDDに接続されたままであ
る。この実施例は、図2のアレイ200の最下行(WL
3に沿った)に実現されて示されている。
とグランドとの間に接続されたNFETスイッチ206
を有している。さらに、他のNFET208は、そのド
レイン端子およびゲート端子が、ラインVL に接続さ
れ、ダイオードとして構成されている。非書込みモード
中は、NFETスイッチ206のゲート端子上の入力信
号はVDDに等しく、これによりNFETスイッチ206
を導通させ、ラインVLをグランドにプルダウンする。
この例では、セル電源電圧の大きさは、VDD(例えば、
1.2ボルト)に等しい。しかし、書込み動作中、入力
信号はローまたはグランド電位となり、NFETスイッ
チ206をターンオフする。その結果、ダイオードとし
て構成されたNFET208は、ラインVL の電位を、
NFETデバイスのしきい値電圧(例えば、0.36ボ
ルト)に等しい電圧だけ、グランド電位より上昇させ
る。
は、ビットを“0”から“1”へ、あるいは“1”から
“0”へ反転するためにセルノード内で必要とされる電
圧スイングの大きさ(したがって、必要とされる時間の
大きさ)を減小させることである。図3は、従来のNF
ETパスゲートSRAMセル(約1.7のベータ比を有
する)と、実施例(A)に基づいて構成されたPFET
パスゲートSRAMセル(約1.0の逆ベータ比を有す
る)との間での、セル書込み動作の比較を示すグラフで
ある。このグラフからわかるように、NFETパスゲー
トを有する従来構成のセルについて、ビットを反転する
遷移時間は、約1.18ナノ秒(ns)である。すなわ
ち、論理0(グランド)から論理1(VDD)への、ある
いは論理1から論理0への書込み動作を示す曲線は、約
1.18nsで交差する。書込み動作は、約1.1ns
でのワードライン遷移(ワードライン上の電圧が約1.
0nsでのVDDから、約1.2nsでのグランドへ切換
わる)で開始する。
より小さい逆ベータ比とを有するSRAMセルは、パス
ゲートの寸法が小さくなるにつれてパスゲートの導電率
がかなり大きくなるので、書込みがさらに困難になる。
しかし、ラインVL の値を、グランド電位より上に約1
VT だけフロートアップさせることによって、セルノー
ド内の記憶ビットを反転させるのに必要な電圧スイング
はより小さくなる。このことはまた、図3に示されてい
る。セル電源電圧をバイアスして、“0”書込み動作
が、ノード電圧を、約1.2ボルトのVDDから約0.3
6ボルトのVL にプルダウンするようにすることによっ
て、遷移時間は、再び約1.18nsである。論理電源
電圧に対してセル電源電圧の大きさを操作する(低減さ
せる)ことは、セルの安定性を低下させることは事実で
あるが、スイッチ機構204は、“フローティング”動
作が書込み動作中にのみ起こることを保証する。したが
って、無動作または読取り動作中、セル電源電圧は、論
理電源電圧に等しく、および適切なセル安定性が保持さ
れる。
インBRの電位を減小させる この実施例では、各セル内のプルダウンNFETは、ラ
インVL に接続され、ラインVL はグランド電位にまた
はグランド電位より上にバイアスできる。いずれの場合
にも、ラインVL の電位よりも下にビットライン・レベ
ルをプルダウンすることによって、セルへの書込み速度
を、増大させることができる。この方式は、図2のアレ
イ200の第1行,第2列(WL1,BL2/BR2)
にあるセルに実現されて示されている。方式(A)にお
けるように、セル内のプルアップPFETは、VDDに接
続される。プルダウンNFETは、ラインVL に接続さ
れる。ラインVL は、この実施例では、一定電圧であ
る。一つの可能性は、約0.36ボルト(1VT )のよ
うな、グランド電位よりわずかに高い電位に、ラインV
L を設定することである。したがって、この例では、ビ
ットラインBL2,BR2上でのビットライン電圧スイ
ングを、VDDとグランドとの間とすることができる。
ンVL をグランドへ接続することである。この例では、
ビットライン・スイングは、VDDとグランド電位より小
さい電位(0.36ボルトのような)との間にある。い
ずれの場合も、ビットラインまたはその相補ビットライ
ン(それに基づいて、セルに値が書込まれる)は、ライ
ンVL の電位より下に約1しきい値電圧値(VT )プル
ダウンされる。このことは、内部セルノード電圧を高速
で変え、これによりセルへの書込み時間を早くするとい
う効果を有している。この実施例では、ラインVL の特
定のバイアス設定(全電圧バジット(budget)に
依存する)は、それ自身の利点を有している。例えば、
ラインVL をグランド電位に等しくなるように設定する
ことは、ラインVL をグランド電位より1VT 高く設定
するよりも、セルをより安定にする。他方、ラインVL
をグランド電位に等しくなるように設定することは、グ
ランド電位より1VT 小さい電位に、ビットラインを設
定する追加の回路を必要とする。
小さい電位にフロートダウンする この実施例の原理は、実施例(A)の原理に類似してい
る。各セル内のプルダウンNFETを、書込み動作中、
グランド電位より上にフロートアップさせる代わりに、
プルアップPFETを、VDDより下にフロートダウンさ
せる。図2のアレイ200の第2行(WL2)に示され
ているように、各セル内のプルアップPFETは、共通
ラインVH に接続される。ラインVH はVDDに切換え可
能に結合され、書込み動作中のみラインVH の電位をV
DDより下にフロートダウンし、それ以外の他の時には、
VDDに接続される。セル内のプルダウンNFETは、グ
ランドに接続されたままである。
との間に接続されたPFETスイッチ212を有してい
る。さらに、他のPFET214は、そのドレイン端子
およびゲート端子がラインVH に接続され、ダイオード
として構成されている。非書込みモード中は、PFET
スイッチ212のゲート端子上の入力信号はグランドに
等しく、これによりPFETスイッチ212を導通さ
せ、ラインVH の電位をVDDにプルアップする。この例
では、セル電源電圧の大きさは、VDD(例えば、1.2
ボルト)に等しい。しかし、書込み動作中、入力信号は
ハイまたはVDDとなり、PFETスイッチ212をター
ンオフする。その結果、ダイオードとして構成されたP
FET214は、ラインVH の電位を、PFETデバイ
スのしきい値電圧(例えば、0.36ボルト)に等しい
電圧だけ、VDDより低下させる。
ットを“0”から“1”へ、あるいは“1”から“0”
へ反転するためにセルノード内で必要とされる電圧スイ
ングの大きさ(したがって、必要とされる時間の大き
さ)を減少させることである。
インBLの電位を増大させる この実施例の原理は、実施例(B)の原理に類似してい
る。各セル内のプルアップPFETは、ラインVH に接
続され、ラインVH はVDDにまたはVDDより下にバイア
スできる。いずれの場合にも、ビットラインの電位をラ
インVH の電位より上にプルアップすることによって、
セルへの書込み速度を、増大させることができる。この
特定の方式は、図2のアレイ200の第1行,第1列
(WL1,BL1/BR1)にあるセルに実現されて示
されている。方式(C)におけるように、セル内のプル
ダウンNFETは、グランドに接続される。プルアップ
PFETは、ラインVH に接続される。ラインVH は、
この実施例では、一定電圧である。一つの可能性は、約
0.84ボルト(VDDより1VT 下)のような、VDDよ
り小さい電位に、ラインVH を設定することである。し
たがって、この例では、ビットラインBL1,BR1上
でのビットライン電圧スイングを、VDDとグランドとの
間とすることができる。
ンVH をVDDに接続することである。この例では、ビッ
トライン・スイングは、グランド電位とVDDより大きい
電位(1.56ボルトのような)との間にある。いずれ
の場合も、ビットラインまたはその相補ビットライン
(それに基づいて、セルに値が書込まれる)は、ライン
VH の電位より上に約1しきい値電圧値(VT )プルア
ップされる。このことは、内部セルノード電圧を高速で
変え、これによりセルへの書込み時間を早くするという
効果を有している。この実施例では、ラインVH の特定
のバイアス設定(全電圧バジットに依存する)は、それ
自身の利点を有している。例えば、ラインVH をVDDに
等しくなるように設定することは、ラインVH をVDDよ
り1VT 低く設定するよりも、セルをより安定にする。
他方、ラインVH をVDDに等しくなるように設定するこ
とは、VDDより1VT 大きい電位に、ビットラインを設
定する追加の回路を必要とする。さらに、実施例(C)
および(D)では、さらなる設計上の注意が要求され
る。実施例(D)では、VH +VT でのフロートアップ
・ビットライン電圧と、VH でのセル電源レベルとの間
に、書込み終了後にショートパスが存在する。実施例
(C)の場合には、VL −VT でのフロートダウン・ビ
ットライン電圧と、VL でのセル電源レベルとの間に、
ショートパスが存在する。
0を示している。このアレイは、図2のアレイ200へ
の他の電源配置を示している。この実施例では、セル電
圧源ライン(VH ,VL またはこれらの両方)は、行で
はなくセル列に沿って垂直方向に配列されている。セル
電圧源ラインの配列の選択は、金属ラインの利用可能
性、メモリアレイの特定の応用、および/または、設計
者のスタイルに依存する。
AM応用例に適用することもできる。個々のデュアルポ
ートSRAMセルの概略を、図5に示す。セル500
は、8トランジスタ・セルを備えている。この8トラン
ジスタ・セルには、2組のパスゲートと、2本のワード
ラインと、2対の相補ビットラインとがある。2組のパ
スゲートと、ワードラインと、ビットラインとは、セル
500に独立したアクセスを与える。デュアルポートS
RAMでは、一方のポートは、読取り動作または書込み
動作に用いることができ、他方のポートもまた読取り動
作または書込み動作に用いることができる。例えば、セ
ル500では、PFET読取りポートは、ワードライン
WLPによってアクティブにされるPFETパスゲート
PL,PRを備えている。パスゲートは、セル500
を、ビットライン対BLP,BRPに結合する。NFE
T書込みポートは、ワードラインWLNによってアクテ
ィブにされるPFETパスゲートNL,NRを備えてい
る。パスゲートは、セル500を、ビットライン対BL
N,BRNに結合する。
作を可能にするためには、ここで説明する書込み加速方
式を、一形式あるいは他の形式で適用する。もし適用し
なければ、PFETパスゲートは、必ず大きくなって、
かなり大きい逆ベータ比を与えるであろう。したがっ
て、PFETパスゲートが大きくなると、プルダウンN
FETの寸法が大きくなって、大きいセル面積および大
きい電力消費の犠牲のもとに、アクセス障害を阻止す
る。図6に示すように、デュアルポート・セル500
は、約1.12μm×1.54μm≒1.72μm2 の
面積レイアウトを有している(約1.21μm2 の面積
を有する従来のシングルポートNFETセルと比べ
て)。このようにして、セル寸法は、逆ベータ比を考慮
することなく、最小にされる。
部および低電圧源接続部が、それぞれ、VDDよりも高い
電位、およびグランド電位より低い電位に保持されるこ
とがわかるであろう。例えば、実施例(A)と(C)と
を組合わせて、特定のセルへの書込み動作が、セルへの
電源を、VDDおよびグランドからVH およびVL に切換
え可能にフロートさせることができる。このような制御
された“障害(disturbance)”は、セルデ
ータがほとんど障害を受けないSRAM構造を保証する
のに特に適している。同様に、実施例(B)と(D)と
の組合わせは、他方ではビットライン・スイングをVDD
からグランド電位へとしながら、セル電源電圧をVH お
よびVL に固定することを可能にする。あるいはまた、
ビットラインをVDDより高いレベルおよびグランド電位
より低いレベルに充電しながら、セル電源電圧をVDDお
よびグランドに固定することができる。
通じて、SRAMアレイは、書込み性能を犠牲にするこ
となく、小さいPFETパスゲートを有するという利点
(例えば、良好な安定性,低電力,高密度)を利用する
ことができる。さらに、セルの逆ベータ比が1.7より
小さいときでさえ、信頼できる書込み性能が維持され
る。
が、当業者であれば、本発明の範囲を逸脱することなし
に、種々の変形を行うことができ、要素を均等なもので
置き換えることができる。さらに、多くの変更を行っ
て、本発明の主要な範囲を逸脱することなしに、本発明
の教示に、特定の状況または部材を適合させることがで
きる。したがって、本発明は、この発明を実施する最良
の形態として開示された特定の実施例に限定されず、本
発明は、特許請求の範囲内にあるすべての実施例を含む
ものである。
の事項を開示する。 (1)セル電圧源を有するコンピュータ・メモリセルで
あって、前記セル電圧源は、一端が前記メモリセル内の
プルアップ・デバイスに接続され、他端が前記メモリセ
ル内のプルダウン・デバイスに接続され、1対の相補ビ
ットラインに前記メモリセルを選択的に結合する1対の
アクセス・トランジスタをさらに有するメモリセルを、
データ書込み動作に対して準備する方法であって、前記
セル電圧源の電圧を、第1の電圧値から第2の電圧値に
調整するステップと、前記メモリセルを前記1対の相補
ビットラインに結合して、データ書込み動作を容易にす
るステップと、書込み動作に続いて、前記セル電圧源の
電圧を、前記第2の電圧値から前記第1の電圧値に戻す
ステップとを含む方法。 (2)前記第2の電圧値は、前記第1の電圧値より小さ
い、上記(1)に記載の方法。 (3)前記第1の電圧値は、論理電源電圧VDDに結合さ
れる、前記メモリセル内の前記プルアップ・デバイス
と、グランドに切換え可能に結合される、前記メモリセ
ル内の前記プルダウン・デバイスとに対応し、前記第2
の電圧値は、グランド電位より大きい電位にフロートア
ップされて、前記セル電圧源の電圧の大きさを減小させ
る前記プルダウン・デバイスに対応する、上記(1)に
記載の方法。 (4)前記セル電圧源の電圧を、第1の電圧値から第2
の電圧値に調整するステップは、前記プルダウン・デバ
イスとグランドとの間に接続されたスイッチ機構を、デ
アクティブにするステップと、前記スイッチ機構は、デ
アクティブにされると、前記プルダウン・デバイスを、
グランド電位より大きい前記電位にフロートアップさせ
るステップとを含む、上記(3)に記載の方法。 (5)前記スイッチ機構は、スイッチとして構成された
第1のNFETと、ダイオードとして構成された第2の
NFETとを有し、前記第2のNFETは、前記プルダ
ウン・デバイスに接続されたゲート端子およびドレイン
端子を有し、グランド電位より大きい前記電位は、前記
第2のNFETのしきい値電圧に相当する、上記(4)
に記載の方法。 (6)前記セル電圧源の電圧を、前記第2の電圧値から
前記第1の電圧値に戻すステップは、前記スイッチ機構
を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルダウン・デバイス
をグランドに結合させるステップとを含む、上記(5)
に記載の方法。 (7)前記第1の電圧値は、論理電源電圧VDDに切換え
可能に結合される、前記メモリセル内の前記プルアップ
・デバイスと、グランドに結合される、前記メモリセル
内の前記プルダウン・デバイスとに対応し、前記第2の
電圧値は、VDDより小さい電位にフロートダウンされ
て、前記セル電圧源の電圧の大きさを減小させる前記プ
ルアップ・デバイスに対応する、上記(1)に記載の方
法。 (8)前記セル電圧源の電圧を、第1の電圧値から第2
の電圧値に調整するステップは、前記プルアップ・デバ
イスとVDDとの間に接続されたスイッチ機構を、デアク
ティブにするステップと、前記スイッチ機構は、デアク
ティブにされると、前記プルアップ・デバイスを、VDD
より小さい前記電位にフロートダウンさせるステップと
を含む、上記(7)に記載の方法。 (9)前記スイッチ機構は、スイッチとして構成された
第1のPFETと、ダイオードとして構成された第2の
PFETとを有し、前記第2のPFETは、前記プルア
ップ・デバイスに接続されたゲート端子およびドレイン
端子を有し、VDDより小さい前記電位は、前記第2のP
FETのしきい値電圧に相当する、上記(8)に記載の
方法。 (10)前記セル電圧源の電圧を、前記第2の電圧値か
ら前記第1の電圧値に戻すステップは、前記スイッチ機
構を、アクティブにするステップと、前記スイッチ機構
は、アクティブにされると、前記プルアップ・デバイス
をV DDに結合させるステップとを含む、上記(9)に記
載の方法。 (11)セル電圧源を有するコンピュータ・メモリセル
であって、前記セル電圧源は、一端が前記メモリセル内
のプルアップ・デバイスに接続され、他端が前記メモリ
セル内のプルダウン・デバイスに接続され、1対の相補
ビットラインに前記メモリセルを選択的に結合する1対
のアクセス・トランジスタをさらに有するメモリセル
に、データビットを書込む方法であって、前記1対の相
補ビットラインを、第1の電圧値に充電するステップを
含み、前記第1の電圧値は、前記セル電圧源に相当する
第2の電圧値よりも大きく、前記メモリセルを、前記1
対の相補ビットラインに結合するステップを含む、方
法。 (12)前記一端で接続された前記セル電圧源を、高電
圧値VH にバイアスするステップと、前記他端で接続さ
れた前記セル電圧源を、低電圧値VL にバイアスするス
テップとを含む、上記(11)に記載の方法。 (13)前記1対の相補ビットラインを、第1の電圧値
に充電する前記ステップは、前記1対の相補ビットライ
ンの一方を、VL より小さい電圧に充電するステップ
と、前記1対の相補ビットラインの他方を、VH に等し
い電圧に充電するステップとを含む、上記(12)に記
載の方法。 (14)VL は、グランド電位より大きくなるようにバ
イアスされ、前記1対の相補ビットラインの一方を、V
L より小さい電圧に充電するステップは、前記1対の相
補ビットラインの一方を、グランドに結合するステップ
を含む、上記(13)に記載の方法。 (15)VL は、グランド電位にバイアスされる、上記
(13)に記載の方法。 (16)前記1対の相補ビットラインを、第1の電圧値
に充電する前記ステップは、前記1対の相補ビットライ
ンの一方を、VH より大きい電圧に充電するステップ
と、前記1対の相補ビットラインの他方を、VL に等し
い電圧に充電するステップとを含む、上記(12)に記
載の方法。 (17)VH は、電圧VDDを有する論理電源の電位より
小さくなるようにバイアスされ、前記1対の相補ビット
ラインの一方を、VH より大きい電圧に充電するステッ
プは、前記1対の相補ビットラインの一方を、VDDに結
合するステップを含む、上記(16)に記載の方法。 (18)VH は、VDDにバイアスされる、上記(16)
に記載の方法。 (19)前記1対の相補ビットラインを、第1の電圧値
に充電する前記ステップは、前記1対の相補ビットライ
ンの一方を、VL より小さい電圧に充電するステップ
と、前記1対の相補ビットラインの他方を、VH より大
きい電圧に充電するステップとを含む、上記(12)に
記載の方法。 (20)VL は、グランド電位より大きくなるようにバ
イアスされ、VH は、電圧VDDを有する論理電源の電位
より小さくなるようにバイアスされ、前記1対の相補ビ
ットラインの一方を、VL より小さい電圧に充電するス
テップは、前記1対の相補ビットラインの一方を、グラ
ンドに結合するステップを含み、前記1対の相補ビット
ラインの他方を、VH より大きい電圧に充電するステッ
プは、前記1対の相補ビットラインの他方を、VDDに結
合するステップを含む、上記(19)に記載の方法。 (21)1対のプルアップ・デバイスと、1対のプルダ
ウン・デバイスとを備え、前記1対のプルアップ・デバ
イスおよび1対のプルダウン・デバイスは、データ記憶
ラッチを形成する1対の交差結合インバータとして構成
され、一端が前記プルアップ・デバイスに接続され、他
端が前記プルダウン・デバイスに接続されたセル電圧源
と、前記1対の交差結合インバータを、1対の相補ビッ
トラインに選択的に結合する1対のパスゲートと、スイ
ッチ機構とを備え、前記スイッチ機構は、前記セル電圧
源の電圧を、第1の電圧値から第2の電圧値に選択的に
調整する、コンピュータ・メモリ記憶セル。 (22)前記第2の電圧値は、前記第1の電圧値より小
さい、上記(21)に記載のコンピュータ・メモリ記憶
セル。 (23)前記1対のプルアップ・デバイスは、論理電源
電圧VDDに結合され、前記1対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第1の電圧
値は、グランドに結合される前記1対のプルダウン・デ
バイスに対応し、前記第2の電圧値は、グランドに脱結
合される前記1対のプルダウン・デバイスに対応する、
上記(21)に記載のコンピュータ・メモリ記憶セル。 (24)前記スイッチ機構は、前記1対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記1対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記(23)に記載のコンピュータ・メ
モリ記憶セル。 (25)前記スイッチ機構は、スイッチとして構成され
た第1のNFETと、ダイオードとして構成された第2
のNFETとを有し、前記第2のNFETは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第2のNFETのしきい値電圧に相当する、上記(2
4)に記載のコンピュータ・メモリ記憶セル。 (26)前記スイッチ機構は、アクティブにされると、
前記1対のプルダウン・デバイスを、グランドに結合さ
せる、上記(25)に記載のコンピュータ・メモリ記憶
セル。 (27)前記1対のプルアップ・デバイスは、論理電源
電圧VDDに切換え可能に結合され、前記1対のプルダウ
ン・デバイスは、グランドに結合され、前記第1の電圧
値は、論理電源電圧VDDに結合された前記1対のプルア
ップ・デバイスに対応し、前記第2の電圧値は、論理電
源電圧VDDから脱結合された前記1対のプルアップ・デ
バイスに対応する、上記(21)に記載のコンピュータ
・メモリ記憶セル。 (28)前記スイッチ機構は、前記1対のプルアップ・
デバイスとVDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記1対のプルアップ・
デバイスを、VDDより小さい電位にフロートダウンさせ
る、上記(27)に記載のコンピュータ・メモリ記憶セ
ル。 (29)前記スイッチ機構は、スイッチとして構成され
た第1のPFETと、ダイオードとして構成された第2
のPFETとを有し、前記第2のPFETは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、VDDより小さい前記電位は、前記第2の
PFETのしきい値電圧に相当する、上記(28)に記
載のコンピュータ・メモリ記憶セル。 (30)前記スイッチ機構は、アクティブにされると、
前記1対のプルアップ・デバイスをVDDに結合させる、
上記(29)に記載のコンピュータ・メモリ記憶セル。 (31)行および列に配列されたメモリ記憶セルのアレ
イを備え、各メモリ記憶セルは、1対のプルアップ・デ
バイスと、1対のプルダウン・デバイスとを備え、前記
1対のプルアップ・デバイスおよび1対のプルダウン・
デバイスは、データ記憶ラッチを形成する1対の交差結
合インバータとして構成され、一端が前記プルアップ・
デバイスに接続され、他端が前記プルダウン・デバイス
に接続されたセル電圧源と、前記1対の交差結合インバ
ータを、1対の相補ビットラインに選択的に結合する1
対のパスゲートと、スイッチ機構とを備え、前記スイッ
チ機構は、前記セル電圧源の電圧を、第1の電圧値から
第2の電圧値に選択的に調整する、コンピュータ・メモ
リ・デバイス。 (32)前記第2の電圧値は、前記第1の電圧値より小
さい、上記(31)に記載のコンピュータ・メモリ・デ
バイス。 (33)前記1対のプルアップ・デバイスは、論理電源
電圧VDDに結合され、前記1対のプルダウン・デバイス
は、切換え可能にグランドに結合され、前記第1の電圧
値は、グランドに結合される前記1対のプルダウン・デ
バイスに対応し、前記第2の電圧値は、グランドに脱結
合される前記1対のプルダウン・デバイスに対応する、
上記(31)に記載のコンピュータ・メモリ・デバイ
ス。 (34)前記スイッチ機構は、前記1対のプルダウン・
デバイスとグランドとの間に接続され、前記スイッチ機
構は、デアクティブにされると、前記1対のプルダウン
・デバイスを、グランド電位より大きい電位にフロート
アップさせる、上記(33)に記載のコンピュータ・メ
モリ・デバイス。 (35)前記スイッチ機構は、スイッチとして構成され
た第1のNFETと、ダイオードとして構成された第2
のNFETとを有し、前記第2のNFETは、前記プル
ダウン・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、グランド電位より大きい前記電位は、前
記第2のNFETのしきい値電圧に相当する、上記(3
4)に記載のコンピュータ・メモリ・デバイス。 (36)前記スイッチ機構は、アクティブにされると、
前記1対のプルダウン・デバイスを、グランドに結合さ
せる、上記(35)に記載のコンピュータ・メモリ・デ
バイス。 (37)前記1対のプルアップ・デバイスは、論理電源
電圧VDDに切換え可能に結合され、前記1対のプルダウ
ン・デバイスは、グランドに結合され、前記第1の電圧
値は、論理電源電圧VDDに結合された前記1対のプルア
ップ・デバイスに対応し、前記第2の電圧値は、論理電
源電圧VDDから脱結合される前記1対のプルアップ・デ
バイスに対応する、上記(31)に記載のコンピュータ
・メモリ・デバイス。 (38)前記スイッチ機構は、前記1対のプルアップ・
デバイスとVDDとの間に接続され、前記スイッチ機構
は、デアクティブにされると、前記1対のプルアップ・
デバイスを、VDDより小さい電位にフロートダウンさせ
る、上記(37)に記載のコンピュータ・メモリ・デバ
イス。 (39)前記スイッチ機構は、スイッチとして構成され
た第1のPFETと、ダイオードとして構成された第2
のPFETとを有し、前記第2のPFETは、前記プル
アップ・デバイスに接続されたゲート端子およびドレイ
ン端子を有し、VDDより小さい前記電位は、前記第2の
PFETのしきい値電圧に相当する、上記(38)に記
載のコンピュータ・メモリ・デバイス。 (40)前記スイッチ機構は、アクティブにされると、
前記1対のプルアップ・デバイスをVDDに結合させる、
上記(39)に記載のコンピュータ・メモリ・デバイ
ス。
図である。
を実行する種々の可能な回路構成を示すSRAMセルア
レイを示す図である。
発明によって構成されたPFETパスゲートSRAMセ
ルとの間の、セル書込み動作の比較を説明するグラフで
ある。
例を示す図である。
アウトを示す図である。
Claims (40)
- 【請求項1】セル電圧源を有するコンピュータ・メモリ
セルであって、前記セル電圧源は、一端が前記メモリセ
ル内のプルアップ・デバイスに接続され、他端が前記メ
モリセル内のプルダウン・デバイスに接続され、1対の
相補ビットラインに前記メモリセルを選択的に結合する
1対のアクセス・トランジスタをさらに有するメモリセ
ルを、データ書込み動作に対して準備する方法であっ
て、 前記セル電圧源の電圧を、第1の電圧値から第2の電圧
値に調整するステップと、 前記メモリセルを前記1対の相補ビットラインに結合し
て、データ書込み動作を容易にするステップと、 書込み動作に続いて、前記セル電圧源の電圧を、前記第
2の電圧値から前記第1の電圧値に戻すステップとを含
む方法。 - 【請求項2】前記第2の電圧値は、前記第1の電圧値よ
り小さい、請求項1に記載の方法。 - 【請求項3】前記第1の電圧値は、論理電源電圧VDDに
結合される、前記メモリセル内の前記プルアップ・デバ
イスと、グランドに切換え可能に結合される、前記メモ
リセル内の前記プルダウン・デバイスとに対応し、 前記第2の電圧値は、グランド電位より大きい電位にフ
ロートアップされて、前記セル電圧源の電圧の大きさを
減小させる前記プルダウン・デバイスに対応する、請求
項1に記載の方法。 - 【請求項4】前記セル電圧源の電圧を、第1の電圧値か
ら第2の電圧値に調整するステップは、 前記プルダウン・デバイスとグランドとの間に接続され
たスイッチ機構を、デアクティブにするステップと、 前記スイッチ機構は、デアクティブにされると、前記プ
ルダウン・デバイスを、グランド電位より大きい前記電
位にフロートアップさせるステップとを含む、請求項3
に記載の方法。 - 【請求項5】前記スイッチ機構は、 スイッチとして構成された第1のNFETと、 ダイオードとして構成された第2のNFETとを有し、
前記第2のNFETは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第2のNFE
Tのしきい値電圧に相当する、請求項4に記載の方法。 - 【請求項6】前記セル電圧源の電圧を、前記第2の電圧
値から前記第1の電圧値に戻すステップは、 前記スイッチ機構を、アクティブにするステップと、 前記スイッチ機構は、アクティブにされると、前記プル
ダウン・デバイスをグランドに結合させるステップとを
含む、請求項5に記載の方法。 - 【請求項7】前記第1の電圧値は、論理電源電圧VDDに
切換え可能に結合される、前記メモリセル内の前記プル
アップ・デバイスと、グランドに結合される、前記メモ
リセル内の前記プルダウン・デバイスとに対応し、 前記第2の電圧値は、VDDより小さい電位にフロートダ
ウンされて、前記セル電圧源の電圧の大きさを減小させ
る前記プルアップ・デバイスに対応する、請求項1に記
載の方法。 - 【請求項8】前記セル電圧源の電圧を、第1の電圧値か
ら第2の電圧値に調整するステップは、 前記プルアップ・デバイスとVDDとの間に接続されたス
イッチ機構を、デアクティブにするステップと、 前記スイッチ機構は、デアクティブにされると、前記プ
ルアップ・デバイスを、VDDより小さい前記電位にフロ
ートダウンさせるステップとを含む、請求項7に記載の
方法。 - 【請求項9】前記スイッチ機構は、 スイッチとして構成された第1のPFETと、 ダイオードとして構成された第2のPFETとを有し、
前記第2のPFETは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 VDDより小さい前記電位は、前記第2のPFETのしき
い値電圧に相当する、請求項8に記載の方法。 - 【請求項10】前記セル電圧源の電圧を、前記第2の電
圧値から前記第1の電圧値に戻すステップは、 前記スイッチ機構を、アクティブにするステップと、 前記スイッチ機構は、アクティブにされると、前記プル
アップ・デバイスをV DDに結合させるステップとを含
む、請求項9に記載の方法。 - 【請求項11】セル電圧源を有するコンピュータ・メモ
リセルであって、前記セル電圧源は、一端が前記メモリ
セル内のプルアップ・デバイスに接続され、他端が前記
メモリセル内のプルダウン・デバイスに接続され、1対
の相補ビットラインに前記メモリセルを選択的に結合す
る1対のアクセス・トランジスタをさらに有するメモリ
セルに、データビットを書込む方法であって、 前記1対の相補ビットラインを、第1の電圧値に充電す
るステップを含み、前記第1の電圧値は、前記セル電圧
源に相当する第2の電圧値よりも大きく、 前記メモリセルを、前記1対の相補ビットラインに結合
するステップを含む、方法。 - 【請求項12】前記一端で接続された前記セル電圧源
を、高電圧値VH にバイアスするステップと、 前記他端で接続された前記セル電圧源を、低電圧値VL
にバイアスするステップとを含む、請求項11に記載の
方法。 - 【請求項13】前記1対の相補ビットラインを、第1の
電圧値に充電する前記ステップは、 前記1対の相補ビットラインの一方を、VL より小さい
電圧に充電するステップと、 前記1対の相補ビットラインの他方を、VH に等しい電
圧に充電するステップとを含む、請求項12に記載の方
法。 - 【請求項14】VL は、グランド電位より大きくなるよ
うにバイアスされ、 前記1対の相補ビットラインの一方を、VL より小さい
電圧に充電するステップは、前記1対の相補ビットライ
ンの一方を、グランドに結合するステップを含む、請求
項13に記載の方法。 - 【請求項15】VL は、グランド電位にバイアスされ
る、請求項13に記載の方法。 - 【請求項16】前記1対の相補ビットラインを、第1の
電圧値に充電する前記ステップは、 前記1対の相補ビットラインの一方を、VH より大きい
電圧に充電するステップと、 前記1対の相補ビットラインの他方を、VL に等しい電
圧に充電するステップとを含む、請求項12に記載の方
法。 - 【請求項17】VH は、電圧VDDを有する論理電源の電
位より小さくなるようにバイアスされ、 前記1対の相補ビットラインの一方を、VH より大きい
電圧に充電するステップは、前記1対の相補ビットライ
ンの一方を、VDDに結合するステップを含む、請求項1
6に記載の方法。 - 【請求項18】VH は、VDDにバイアスされる、請求項
16に記載の方法。 - 【請求項19】前記1対の相補ビットラインを、第1の
電圧値に充電する前記ステップは、 前記1対の相補ビットラインの一方を、VL より小さい
電圧に充電するステップと、 前記1対の相補ビットラインの他方を、VH より大きい
電圧に充電するステップとを含む、請求項12に記載の
方法。 - 【請求項20】VL は、グランド電位より大きくなるよ
うにバイアスされ、 VH は、電圧VDDを有する論理電源の電位より小さくな
るようにバイアスされ、 前記1対の相補ビットラインの一方を、VL より小さい
電圧に充電するステップは、前記1対の相補ビットライ
ンの一方を、グランドに結合するステップを含み、 前記1対の相補ビットラインの他方を、VH より大きい
電圧に充電するステップは、前記1対の相補ビットライ
ンの他方を、VDDに結合するステップを含む、請求項1
9に記載の方法。 - 【請求項21】1対のプルアップ・デバイスと、 1対のプルダウン・デバイスとを備え、前記1対のプル
アップ・デバイスおよび1対のプルダウン・デバイス
は、データ記憶ラッチを形成する1対の交差結合インバ
ータとして構成され、 一端が前記プルアップ・デバイスに接続され、他端が前
記プルダウン・デバイスに接続されたセル電圧源と、 前記1対の交差結合インバータを、1対の相補ビットラ
インに選択的に結合する1対のパスゲートと、 スイッチ機構とを備え、前記スイッチ機構は、前記セル
電圧源の電圧を、第1の電圧値から第2の電圧値に選択
的に調整する、コンピュータ・メモリ記憶セル。 - 【請求項22】前記第2の電圧値は、前記第1の電圧値
より小さい、請求項21に記載のコンピュータ・メモリ
記憶セル。 - 【請求項23】前記1対のプルアップ・デバイスは、論
理電源電圧VDDに結合され、前記1対のプルダウン・デ
バイスは、切換え可能にグランドに結合され、 前記第1の電圧値は、グランドに結合される前記1対の
プルダウン・デバイスに対応し、前記第2の電圧値は、
グランドに脱結合される前記1対のプルダウン・デバイ
スに対応する、請求項21に記載のコンピュータ・メモ
リ記憶セル。 - 【請求項24】前記スイッチ機構は、前記1対のプルダ
ウン・デバイスとグランドとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記1
対のプルダウン・デバイスを、グランド電位より大きい
電位にフロートアップさせる、請求項23に記載のコン
ピュータ・メモリ記憶セル。 - 【請求項25】前記スイッチ機構は、 スイッチとして構成された第1のNFETと、 ダイオードとして構成された第2のNFETとを有し、
前記第2のNFETは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第2のNFE
Tのしきい値電圧に相当する、請求項24に記載のコン
ピュータ・メモリ記憶セル。 - 【請求項26】前記スイッチ機構は、アクティブにされ
ると、前記1対のプルダウン・デバイスを、グランドに
結合させる、請求項25に記載のコンピュータ・メモリ
記憶セル。 - 【請求項27】前記1対のプルアップ・デバイスは、論
理電源電圧VDDに切換え可能に結合され、前記1対のプ
ルダウン・デバイスは、グランドに結合され、 前記第1の電圧値は、論理電源電圧VDDに結合された前
記1対のプルアップ・デバイスに対応し、前記第2の電
圧値は、論理電源電圧VDDから脱結合された前記1対の
プルアップ・デバイスに対応する、請求項21に記載の
コンピュータ・メモリ記憶セル。 - 【請求項28】前記スイッチ機構は、前記1対のプルア
ップ・デバイスとVDDとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記1
対のプルアップ・デバイスを、VDDより小さい電位にフ
ロートダウンさせる、請求項27に記載のコンピュータ
・メモリ記憶セル。 - 【請求項29】前記スイッチ機構は、 スイッチとして構成された第1のPFETと、 ダイオードとして構成された第2のPFETとを有し、
前記第2のPFETは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 VDDより小さい前記電位は、前記第2のPFETのしき
い値電圧に相当する、請求項28に記載のコンピュータ
・メモリ記憶セル。 - 【請求項30】前記スイッチ機構は、アクティブにされ
ると、前記1対のプルアップ・デバイスをVDDに結合さ
せる、請求項29に記載のコンピュータ・メモリ記憶セ
ル。 - 【請求項31】行および列に配列されたメモリ記憶セル
のアレイを備え、各メモリ記憶セルは、 1対のプルアップ・デバイスと、 1対のプルダウン・デバイスとを備え、前記1対のプル
アップ・デバイスおよび1対のプルダウン・デバイス
は、データ記憶ラッチを形成する1対の交差結合インバ
ータとして構成され、 一端が前記プルアップ・デバイスに接続され、他端が前
記プルダウン・デバイスに接続されたセル電圧源と、 前記1対の交差結合インバータを、1対の相補ビットラ
インに選択的に結合する1対のパスゲートと、 スイッチ機構とを備え、前記スイッチ機構は、前記セル
電圧源の電圧を、第1の電圧値から第2の電圧値に選択
的に調整する、コンピュータ・メモリ・デバイス。 - 【請求項32】前記第2の電圧値は、前記第1の電圧値
より小さい、請求項31に記載のコンピュータ・メモリ
・デバイス。 - 【請求項33】前記1対のプルアップ・デバイスは、論
理電源電圧VDDに結合され、前記1対のプルダウン・デ
バイスは、切換え可能にグランドに結合され、 前記第1の電圧値は、グランドに結合される前記1対の
プルダウン・デバイスに対応し、前記第2の電圧値は、
グランドに脱結合される前記1対のプルダウン・デバイ
スに対応する、請求項31に記載のコンピュータ・メモ
リ・デバイス。 - 【請求項34】前記スイッチ機構は、前記1対のプルダ
ウン・デバイスとグランドとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記1
対のプルダウン・デバイスを、グランド電位より大きい
電位にフロートアップさせる、請求項33に記載のコン
ピュータ・メモリ・デバイス。 - 【請求項35】前記スイッチ機構は、 スイッチとして構成された第1のNFETと、 ダイオードとして構成された第2のNFETとを有し、
前記第2のNFETは、前記プルダウン・デバイスに接
続されたゲート端子およびドレイン端子を有し、 グランド電位より大きい前記電位は、前記第2のNFE
Tのしきい値電圧に相当する、請求項34に記載のコン
ピュータ・メモリ・デバイス。 - 【請求項36】前記スイッチ機構は、アクティブにされ
ると、前記1対のプルダウン・デバイスを、グランドに
結合させる、請求項35に記載のコンピュータ・メモリ
・デバイス。 - 【請求項37】前記1対のプルアップ・デバイスは、論
理電源電圧VDDに切換え可能に結合され、前記1対のプ
ルダウン・デバイスは、グランドに結合され、 前記第1の電圧値は、論理電源電圧VDDに結合された前
記1対のプルアップ・デバイスに対応し、前記第2の電
圧値は、論理電源電圧VDDから脱結合される前記1対の
プルアップ・デバイスに対応する、請求項31に記載の
コンピュータ・メモリ・デバイス。 - 【請求項38】前記スイッチ機構は、前記1対のプルア
ップ・デバイスとVDDとの間に接続され、 前記スイッチ機構は、デアクティブにされると、前記1
対のプルアップ・デバイスを、VDDより小さい電位にフ
ロートダウンさせる、請求項37に記載のコンピュータ
・メモリ・デバイス。 - 【請求項39】前記スイッチ機構は、 スイッチとして構成された第1のPFETと、 ダイオードとして構成された第2のPFETとを有し、
前記第2のPFETは、前記プルアップ・デバイスに接
続されたゲート端子およびドレイン端子を有し、 VDDより小さい前記電位は、前記第2のPFETのしき
い値電圧に相当する、請求項38に記載のコンピュータ
・メモリ・デバイス。 - 【請求項40】前記スイッチ機構は、アクティブにされ
ると、前記1対のプルアップ・デバイスをVDDに結合さ
せる、請求項39に記載のコンピュータ・メモリ・デバ
イス。
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