JP3967493B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3967493B2 JP3967493B2 JP17321899A JP17321899A JP3967493B2 JP 3967493 B2 JP3967493 B2 JP 3967493B2 JP 17321899 A JP17321899 A JP 17321899A JP 17321899 A JP17321899 A JP 17321899A JP 3967493 B2 JP3967493 B2 JP 3967493B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- inverter
- current source
- current
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にＳＲＡＭにおけるビット線の電流源負荷に関する。
【０００２】
【従来の技術】
図９は、従来のＳＲＡＭのコア回路の構成を示している。メモリセルアレイ１は複数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交差部にメモリセルＭＣを配置して構成される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端はカラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ書き込みのための書き込みドライバ３が設けられ、またデータ読み出しのためのセンスアンプ２が設けられる。
【０００３】
データ書き込み時、図１０に示すように書き込み信号／ＷＥが“Ｌ”になり、書き込みデータＤＩＮに応じてデータ線対ＤＬ，ｂＤＬの一方が“L”、他方が“Ｈ”になる。これがカラムゲート５により選択されているビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬにより選択されているメモリセルＭＣに書き込まれる。書き込みが終了すると、書き込み信号が／ＷＥ＝“Ｈ”になり、データ線対ＤＬ，ｂＤＬはともに“Ｈ”となって、ビット線対ＢＬ，ｂＢＬを次のデータ読み出しまたは書き込みに備えて共に“Ｈ”レベルにするライトリカバリ動作が行われる。リカバリ動作では、プリチャージ信号／ＰＣＨが“Ｌ”になり、ビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオンとなる。
【０００４】
大容量化したＳＲＡＭではビット線容量及びデータ線容量が大きいため、書き込みドライバ３のみでリカバリ動作を行うことは、高速性能の点で問題がある。このため、リカバリ動作では、図１０に示すように、プリチャージ信号／ＰＣＨを“Ｌ”として、ビット線源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンにして、ビット線対ＢＬ，ｂＢＬの充電を加速するようにしている。データ書込み及び読出し動作では、プリチャージ信号は／ＰＣＨ＝“Ｈ”を保つ。
【０００５】
【発明が解決しようとする課題】
しかし、従来のビット線リカバリ制御の方式では、書き込みドライバ３のオンオフとビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２のオンオフのタイミングを調整しなければならず、タイミングがずれると、書き込みデータの破壊や無駄な電力消費の原因となる。更にビット線負荷によるリカバリは、同一ワード線により選択される全てのビット線に対して行われるので、負荷のゲート容量の充放電でも多大の電力が消費される。
この発明は、書き込みドライバの制御のみで自動的にビット線リカバリ動作が行われるようにして、タイミングマージンの向上と消費電力低減を図った半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線とワード線が交差して配設され、その交差部にメモリセルが配置されたメモリセルアレイと、前記ビット線に書き込みデータを転送すると共に、書き込み後低レベルになったビット線に高レベル電圧を供給してリカバリ動作を行う書き込みドライバと、前記ビット線に読み出されるデータを検知増幅するセンスアンプと、前記ビット線と電源端子との間に設けられてビット線電位により制御され、前記書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速する電流源負荷とを有し、前記電流源負荷は、ドレインがビット線に接続され、ソースが電源端子に接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのゲートにビット線の電位を反転して与えるインバータとを有することを特徴とする。
【０００７】
この発明において、ビット線の電流源負荷は、ビット線電位により自動的に制御され、書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速するものとしている。従って、書込みドライバとの間でタイミング調整は要らないため、タイミングマージンが向上し、負荷の制御で消費されていた無駄な電力も削減される。
【０００８】
具体的に例えば、この発明における電流源負荷は、ドレインがビット線に接続され、ソースが電源端子に接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのゲートにビット線の電位を反転して与えるインバータとを備えて構成される。これにより、書込みドライバによるリカバリ動作において、低レベル側に遷移したビット線の電位がインバータの回路しきい値まで回復すると自動的にＰＭＯＳトランジスタがオンして、そのビット線の高レベルへの回復を加速する動作が行われる。またデータ書込み時は、“Ｌ”レベルに遷移するビット線では、その電位がインバータの回路しきい値以下になると電流源ＰＭＯＳトランジスタがオフになり、無駄な電流を流すことなく、高速のデータ書込みが可能になる。
【０００９】
電流源負荷は更に、上述のＰＭＯＳトランジスタとインバータに加えて、ドレインがビット線に接続され、ソースが接地端子に接続され、ゲートに前記インバータの出力が与えられるＮＭＯＳトランジスタを備えることができる。これは、電流源負荷が、二つのインバータの入出力を逆並列接続したフリップフロップを構成したことになる。このような電流源負荷を用いると、データ書込み時、低レベル側に遷移するビット線側でＮＭＯＳトランジスタがオンとなり、そのビット線のレベル遷移が加速される。従って一層の高速データ書込みが可能になる。
別な具体的態様として、この発明の電流源負荷は、ドレインが第１の電源に接続され、ソースが前記対応するビット線に接続されたＮＭＯＳトランジスタと、入力端子が前記対応するビット線に接続された第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記ＮＭＯＳトランジスタのゲートに接続された第２のインバータとを備えることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭのコア回路構成を示している。その基本構成は、従来の図８と同様であり、メモリセルアレイ１は複数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交差部にメモリセルＭＣを配置して構成される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端はカラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ書き込みのための書き込みドライバ３が設けられ、またデータ読み出しのためのセンスアンプ２が設けられる。
【００１１】
メモリセルＭＣは、図２に示すように、インバータＩ１１，Ｉ１２を逆並列に接続してなるフリップフロップによるＳＲＡＭセルであり、そのノードＮ１，Ｎ２はワード線ＷＬにより駆動されるトランスファゲートＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を介してそれぞれビット線ＢＬ，ｂＢＬに接続されている。
この実施の形態において、電流源負荷４は、ソースを電源端子ＶCCに接続し、ドレインをそれぞれビット線対ＢＬ，ｂＢＬに接続したＰＭＯＳトランジスタＱＰ１，ＱＰ２と、これらのゲートにそれぞれビット線対ＢＬ，ｂＢＬの電位を反転して与えるインバータＩ４とを備えて構成される。従って電流源負荷４は、制御端子を持たず、後に説明するように、データ書き込み後のリカバリ動作等において、ビット線対ＢＬ，ｂＢＬの電位により自動的にオンオフが制御されて、リカバリ動作を加速する動作が行われる。
【００１２】
データ線ＤＬ，ｂＤＬに接続される書込みドライバ３は、書込み信号／ＷＥにより制御されるＮＯＲゲートＧ１，Ｇ２を主体として構成される。ＮＯＲゲートＧ１，Ｇ２には書き込みデータＤＩＮとこれをインバータＩ３により反転したデータが入力される。従って、書込み信号／ＷＥが“Ｌ”にときに、書込みデータＤＩＮの“Ｈ”，“Ｌ”に応じて、データ線対ＤＬ，ｂＤＬに一方が“Ｈ”で他方が“Ｌ”となる相補信号が供給される。
【００１３】
データ線対ＤＬ，ｂＤＬに接続されるセンスアンプ２は、高速の増幅作用のために電流増幅型とすることが好ましい。具体的に電流増幅型のセンスアンプ２は例えば、図３のように構成される。ビット線対の一方ＢＬに接続されるセンス入力ノードＳＡＩＮ１と接地端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３１，ＱＰ３３が直列接続され、他方ｂＢＬに接続されるセンス入力ノードＳＡＩＮ２と接地端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３２，ＱＰ３４が直列接続される。ＰＭＯＳトランジスタＱＰ３３，ＱＰ３４のゲートには活性化信号／ＳＡが入る。ＰＭＯＳトランジスタＱＰ３１のゲートは、ＰＭＯＳトランジスタＱＰ３２とＱＰ３４の接続ノードＮ１２に接続され、ＰＭＯＳトランジスタＱＰ３２のゲートは、ＰＭＯＳトランジスタＱＰ３１とＱＰ３３の接続ノードＮ１１に接続される。接続ノードＮ１１，Ｎ１２がセンス出力ノードＳＡＯＵＴ１，ＳＡＯＵＴ２となる。
【００１４】
図３に示すセンスアンプ２では、選択されたメモリセルＭＣのデータに応じてセンス入力ノードＳＡＩＮ１，ＳＡＩＮ２に供給される電流の差が、ノードＮ１１，Ｎ１２の電位差となり、これがＰＭＯＳトランジスタＱＰ３１，ＱＰ３２に正帰還されることにより、電流差が増幅される。これにより、センス出力ノードＳＡＯＵＴ１，ＳＡＯＵＴ２に“Ｈ”，“Ｌ”出力が得られる。
【００１５】
電流増幅型のセンスアンプ２として、図４の構成を用いることもできる。これは、センス入力ノードＳＡＩＮ１，ＳＡＩＮ２と接地端子ＶSSの間に２系統の電流検出回路４１，４２が設けられ、これらの電流検出回路４１，４２の出力を反転増幅するインバータ４３，４４が設けられて構成される。一方の電流検出回路４１は、カレントミラーを構成するＰＭＯＳトランジスタＱＰ４１，ＱＰ４２と、これらのドレインと接地端子ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４１，ＱＮ４２により構成される。他方の電流検出回路４２は同様に、カレントミラーを構成するＰＭＯＳトランジスタＱＰ４３，ＱＰ４４と、これらのドレインと接地端子ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４３，ＱＮ４４により構成される。
【００１６】
但し、電流検出回路４１では、センス入力ノードＳＡＩＮ１側のＰＭＯＳトランジスタＱＰ４１のゲート・ドレインが接続されているのに対し、電流検出回路４２では逆に、センス入力ノードＳＡＩＮ２側のＰＭＯＳトランジスタＱＰ４３のゲート・ドレインが接続されている。また、電流検出回路４１では、ＮＭＯＳトランジスタＱＮ４２のゲート・ドレインが接続され、電流検出回路４２では、ＮＭＯＳトランジスタＱＮ４４のゲート・ドレインが接続されている。
【００１７】
図４のセンスアンプ回路では、センス入力ノードＳＡＩＮ１側の入力電流が大きいとすると、ＰＭＯＳトランジスタＱＰ４２はＰＭＯＳトランジスタＱＰ４１と同じ電流を流そうとする結果、そのソース・ドレイン間電圧が大きくなり、ノードＮ４１が電位低下する。逆に、センス入力ノードＮ２側の入力電流が大きい場合は、ノードＮ４２が電位低下する。これらのノードＮ４１，Ｎ４２の電位変化は、それぞれＮＭＯＳトランジスタＱＮ４１，ＱＮ４３ドレイン電位変化となり、ＰＭＯＳトランジスタＱＰ４２，ＱＰ４４に帰還される。以上の結果、データに応じてノードＮ４１，Ｎ４２の一方が“Ｈ”、他方が“Ｌ”となり、これらがインバータ４３，４４により反転されて出力される。
【００１８】
次に、図５を用いて、この実施の形態によるＳＲＡＭのデータ書込みとその後のリカバリ動作を説明する。書込み信号／ＷＥが“Ｌ”になることにより、書込みドライバ３は、書き込みデータＤＩＮに応じて、データ線ＤＬ，ｂＤＬの一方に“Ｈ”、他方に“Ｌ”を出力する。この相補信号はカラムゲート５により選択されたビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬにより選択されたメモリセルＭＣに書き込まれる。ここまでは従来と変わらない書込み動作である。
【００１９】
以上のデータ書込動作において、ビット線対ＢＬ，ｂＢＬの一方ＢＬが“Ｈ”、他方ｂＢＬが“Ｌ”なるデータが与えられたとする。このとき、電流源負荷４のビット線ＢＬ側のＰＭＯＳトランジスタＱＰ１はオンを保ち、ビット線ＢＬを“Ｈ”に保つ。ビット線ｂＢＬは“Ｈ”に充電された状態から電位低下し、その電位がインバータＩ４の回路しきい値より低くなると、インバータＩ４の出力が“Ｈ”、従ってＰＭＯＳトランジスタＱＰ２はオフになる。即ち、ビット線ｂＢＬは電流源負荷４からの電流供給がなくなり、ほぼ接地電位ＶSSまで低下する。
【００２０】
書込み信号／ＷＥが“Ｈ”になることにより、ライリカバリ動作が行われる。このとき、書込みドライバ３の出力は共に“Ｈ”になり、これが書込みで選択されたビット線対ＢＬ，ｂＢＬに転送される。“Ｌ”レベル側のビット線ｂＢＬは、書込みドライバ３の出力により電位上昇し、これがインバータＩ４の回路しきい値を超えると、ＰＭＯＳトランジスタＱＰ２がオンする。従ってその後は、ＰＭＯＳトランジスタＱＰ２を通して電源ＶCCからビット線ｂＢＬに電流が供給されて、リカバリ動作が加速される。即ち、リカバリ動作は、書込みドライバ３と電流源負荷４の協働により行われる。リカバリ終了前にカラムゲート５が閉じても、ビット線のレベルがインバータの回路しきい値を超えていれば、ＰＭＯＳトランジスタＱＰ２がリカバリ動作を継続する。
【００２１】
以上のようにこの実施の形態によれば、ライトリカバリのタイミングは、書込みドライバ３のタイミング制御により自動的に決定され、従来のようにビット線電流源負荷の制御タイミングと書込みドライバのタイミングのズレを心配する必要はない。従ってタイミングマージンが大きいものとなる。また、データ書込み時、“Ｌ”レベルに遷移するビット線側では電流源負荷４が自動的にオフになり、無駄な電流を流すことはない。これにより、消費電力削減が図られる。
【００２２】
データ読み出し時は、ビット線対ＢＬ，ｂＢＬが初期状態で“Ｈ”であり、電流源負荷４がオンしている。しかし、センスアンプ２として、図３或いは図４に示したような電流増幅型センスアンプを用いれば、電流源負荷４をオフにすることなく、確実なデータセンスが可能である。即ち、選択されたメモリセルＭＣに流れ込む電流に応じて、電流源負荷４からビット線対ＢＬ，ｂＢＬを介してセンスアンプ２に流入する電流の差を検知増幅することにより、電流源負荷４をオフにすることなく、高速のセンスが可能である。
【００２３】
［実施の形態２］
図６は、実施の形態２によるＳＲＡＭのビット線電流源負荷４の構成を示している。図１と対応する部分には、図１と同じ符号を付してある。また図１におけるメモリセルアレイ１、センスアンプ２、書込みドライバ３の部分はこの実施の形態でも同じであり、図６では省略している。
【００２４】
この実施の形態では、電流源負荷４として、実施の形態１の構成に加えて、ＮＭＯＳトランジスタＱＮ５，ＱＮ６が設けられている。ＮＭＯＳトランジスタＱＮ５，ＱＮ６のドレインはそれぞれビット線対ＢＬ，ｂＢＬに接続され、ソースは接地端子ＶSSに接続されて、ゲートにはインバータＩ４の出力が与えられる。この電流源負荷４は、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ５とがインバータＩ５を構成し、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ６とがインバータＩ５を構成する。これらのインバータＩ５はインバータＩ４と逆並列接続されたことになり、従ってフリップフロップを構成したことになる。
【００２５】
この実施の形態での電流源負荷４の動作は、基本的に先の実施の形態１と同じである。但しこの実施の形態の場合、データ書込み時、“Ｌ”レベルに遷移するビット線側では、その電位がインバータＩ４の回路しきい値以下になると、ＮＭＯＳトランジスタＱＮ５又はＱＮ６がオンとなる。即ち、ビット線の“Ｌ”レベルへの遷移がＮＭＯＳトランジスタＱＮ５又はＱＮ６により加速されるから、高速のデータ書込みが可能になる。
従ってこの実施の形態によると、先の実施の形態１と同様の効果が得られる上、より高速書込みが可能になるという効果が得られる。
【００２６】
［実施の形態３］
図７は、実施の形態３によるＳＲＡＭの構成を、図１に対応させて示している。図１の実施の形態１では、図には示していないが、インバータＩ４は、電源電位ＶCC−接地電位ＶSSの電圧振幅を有する。これに対してこの実施の形態では、接地電位ＶSS側に、接地電位ＶSSより少し高い正電位ＶSS１を与えるようにしている。その他の構成は、図１と同じである。
【００２７】
この様な電流源負荷４の構成を用いることにより、データ読み出し時の高速性能が改善される。即ち、データ読み出し時、メモリセルＭＣはデータに応じてビット線対ＢＬ，ｂＢＬの一方例えばＢＬから電流を引き込み、他方ｂＢＬでは電流を引き込みがない。このとき、電流源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２からビット線対ＢＬ，ｂＢＬを介して活性化されたセンスアンプ２に流入する電流は、メモリセルＭＣの引き込み電流をｉcellとして、ビット線対ＢＬ，ｂＢＬ側でｉ、ｂＢＬ側でｉ−ｉcellとなる。但し、これは電流源負荷４が理想的な定電流源である場合である。
【００２８】
実際には、負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２のうち、セル電流ｉcellが流れる側のＰＭＯＳトランジスタＱＰ１では、そのセル電流ｉcellが流れる結果として、Δｉだけ電流が増大する。即ち、ＰＭＯＳトランジスタＱＰ１は、ゲート・ソース間バイアスが一定であるため、ドレイン・ソース間電圧｜Ｖｄｓ｜を増大させることにより、Δｉの電流増大を生じる。この結果、センスアンプ２に流入する電流は、ｉと、ｉ＋Δｉ−ｉcellとなり、理想的な電流源負荷の場合に比べて電流差が小さくなる。
ところがこの実施の形態の場合には、ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンさせるゲートの低レベル側電位を正電位ＶSS１としている。即ち、これらのＰＭＯＳトランジスタＱＰ１，ＱＰ２はオンのとき、ゲート・ソース間電圧｜Ｖｇｓ｜の小さい領域で５極管動作をする。この結果、ＰＭＯＳトランジスタＱＰ１側でセル電流ｉcellが流れたときのＰＭＯＳトランジスタＱＰ１による電流増大Δｉを抑制することができ、センスアンプ２への流入電流の差を大きく保つことができる。以上により、高速のデータ読出しが可能になる。
【００２９】
図には示さないが、フリップフロップ形式の電流源負荷４を用いる図６の実施の形態においても同様に、インバータＩ４の低レベル側電源として、接地電位ＶSSより高いＶSS１を用いることは有効である。
【００３０】
［実施の形態４］
図８は、実施の形態４によるＳＲＡＭの構成を、図１に対応させて示している。この実施の形態では、電流源負荷４として、ドレインを電源端子ＶCCに接続し、ソースをビット線対ＢＬ，ｂＢＬに接続したＮＭＯＳトランジスタＱＮ０１，ＱＮ０２を用いている。これらのＮＭＯＳトランジスタＱＮ０１，ＱＮ０２のゲートは、ビット線対ＢＬ，ｂＢＬの電位を２段のインバータＩ４１，Ｉ４２を介して駆動する。
この実施の形態によっても、基本的に実施の形態１と同様の原理で、データ書き込み後の自動的なライトリカバリ動作が行われる。但し、ビット線ＢＬ，ｂＢＬの充電レベルが、ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２のしきい値電圧により制限される。
【００３１】
この発明は上記実施の形態に限られない。例えば実施の形態ではＳＲＡＭを説明したが、電流引き込み有無によりデータ記憶を行うメモリセルを用いるものであれば、例えば不揮発性半導体記憶装置等にも同様にこの発明を適用することができる。
【００３２】
【発明の効果】
以上述べたようにこの発明によれば、ビット線の電流源負荷は、ビット線電位により自動的にオンオフ制御され、データ書き込み動作により低レベルに遷移したビット線によりオフ、書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速するものとしている。従って、書込みドライバとの間でタイミング調整は要らず、タイミングマージンが向上する。また書込動作でビット線電位があるレベルまで低下するとそのビット線の電流源負荷は自動的にオフになるため、負荷の制御で消費されていた無駄な電力も削減される。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＳＲＡＭの構成を示す図である。
【図２】同実施の形態におけるメモリセルの構成を示す図である。
【図３】同実施の形態におけるセンスアンプの構成例を示す図である
【図４】同実施の形態におけるセンスアンプの他の構成例を示す図である。
【図５】同実施の形態のＳＲＡＭのデータ書込みとライトリカバリ動作のタイミング図である。
【図６】この発明の他の実施の形態によるＳＲＡＭの電流源負荷の構成を示す図である。
【図７】この発明の他の実施の形態によるＳＲＡＭの構成を示す図である。
【図８】この発明の他の実施の形態によるＳＲＡＭの構成を示す図である。
【図９】従来のＳＲＡＭの構成を示す図である。
【図１０】従来のＳＲＡＭのデータ書込みとライトリカバリの動作タイミングを示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、３…書込みドライバ、４…電流源負荷、ＭＣ…メモリセル、ＢＬ，ｂＢＬ…ビット線対、ＷＬ…ワード線、ＱＰ１，ＱＰ２…ＰＭＯＳトランジスタ、Ｉ４…インバータ。
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にＳＲＡＭにおけるビット線の電流源負荷に関する。
【０００２】
【従来の技術】
図９は、従来のＳＲＡＭのコア回路の構成を示している。メモリセルアレイ１は複数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交差部にメモリセルＭＣを配置して構成される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端はカラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ書き込みのための書き込みドライバ３が設けられ、またデータ読み出しのためのセンスアンプ２が設けられる。
【０００３】
データ書き込み時、図１０に示すように書き込み信号／ＷＥが“Ｌ”になり、書き込みデータＤＩＮに応じてデータ線対ＤＬ，ｂＤＬの一方が“L”、他方が“Ｈ”になる。これがカラムゲート５により選択されているビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬにより選択されているメモリセルＭＣに書き込まれる。書き込みが終了すると、書き込み信号が／ＷＥ＝“Ｈ”になり、データ線対ＤＬ，ｂＤＬはともに“Ｈ”となって、ビット線対ＢＬ，ｂＢＬを次のデータ読み出しまたは書き込みに備えて共に“Ｈ”レベルにするライトリカバリ動作が行われる。リカバリ動作では、プリチャージ信号／ＰＣＨが“Ｌ”になり、ビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２がオンとなる。
【０００４】
大容量化したＳＲＡＭではビット線容量及びデータ線容量が大きいため、書き込みドライバ３のみでリカバリ動作を行うことは、高速性能の点で問題がある。このため、リカバリ動作では、図１０に示すように、プリチャージ信号／ＰＣＨを“Ｌ”として、ビット線源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンにして、ビット線対ＢＬ，ｂＢＬの充電を加速するようにしている。データ書込み及び読出し動作では、プリチャージ信号は／ＰＣＨ＝“Ｈ”を保つ。
【０００５】
【発明が解決しようとする課題】
しかし、従来のビット線リカバリ制御の方式では、書き込みドライバ３のオンオフとビット線負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２のオンオフのタイミングを調整しなければならず、タイミングがずれると、書き込みデータの破壊や無駄な電力消費の原因となる。更にビット線負荷によるリカバリは、同一ワード線により選択される全てのビット線に対して行われるので、負荷のゲート容量の充放電でも多大の電力が消費される。
この発明は、書き込みドライバの制御のみで自動的にビット線リカバリ動作が行われるようにして、タイミングマージンの向上と消費電力低減を図った半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線とワード線が交差して配設され、その交差部にメモリセルが配置されたメモリセルアレイと、前記ビット線に書き込みデータを転送すると共に、書き込み後低レベルになったビット線に高レベル電圧を供給してリカバリ動作を行う書き込みドライバと、前記ビット線に読み出されるデータを検知増幅するセンスアンプと、前記ビット線と電源端子との間に設けられてビット線電位により制御され、前記書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速する電流源負荷とを有し、前記電流源負荷は、ドレインがビット線に接続され、ソースが電源端子に接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのゲートにビット線の電位を反転して与えるインバータとを有することを特徴とする。
【０００７】
この発明において、ビット線の電流源負荷は、ビット線電位により自動的に制御され、書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速するものとしている。従って、書込みドライバとの間でタイミング調整は要らないため、タイミングマージンが向上し、負荷の制御で消費されていた無駄な電力も削減される。
【０００８】
具体的に例えば、この発明における電流源負荷は、ドレインがビット線に接続され、ソースが電源端子に接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのゲートにビット線の電位を反転して与えるインバータとを備えて構成される。これにより、書込みドライバによるリカバリ動作において、低レベル側に遷移したビット線の電位がインバータの回路しきい値まで回復すると自動的にＰＭＯＳトランジスタがオンして、そのビット線の高レベルへの回復を加速する動作が行われる。またデータ書込み時は、“Ｌ”レベルに遷移するビット線では、その電位がインバータの回路しきい値以下になると電流源ＰＭＯＳトランジスタがオフになり、無駄な電流を流すことなく、高速のデータ書込みが可能になる。
【０００９】
電流源負荷は更に、上述のＰＭＯＳトランジスタとインバータに加えて、ドレインがビット線に接続され、ソースが接地端子に接続され、ゲートに前記インバータの出力が与えられるＮＭＯＳトランジスタを備えることができる。これは、電流源負荷が、二つのインバータの入出力を逆並列接続したフリップフロップを構成したことになる。このような電流源負荷を用いると、データ書込み時、低レベル側に遷移するビット線側でＮＭＯＳトランジスタがオンとなり、そのビット線のレベル遷移が加速される。従って一層の高速データ書込みが可能になる。
別な具体的態様として、この発明の電流源負荷は、ドレインが第１の電源に接続され、ソースが前記対応するビット線に接続されたＮＭＯＳトランジスタと、入力端子が前記対応するビット線に接続された第１のインバータと、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記ＮＭＯＳトランジスタのゲートに接続された第２のインバータとを備えることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭのコア回路構成を示している。その基本構成は、従来の図８と同様であり、メモリセルアレイ１は複数のビット線対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，…）と複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交差部にメモリセルＭＣを配置して構成される。ビット線対ＢＬ，ｂＢＬの一端には電流源負荷４としてＰＭＯＳトランジスタＱＰ１，ＱＰ２が接続され、他端はカラムゲート５を介してデータ線対ＤＬ，ｂＤＬに接続される。データ線対ＤＬ，ｂＤＬにはデータ書き込みのための書き込みドライバ３が設けられ、またデータ読み出しのためのセンスアンプ２が設けられる。
【００１１】
メモリセルＭＣは、図２に示すように、インバータＩ１１，Ｉ１２を逆並列に接続してなるフリップフロップによるＳＲＡＭセルであり、そのノードＮ１，Ｎ２はワード線ＷＬにより駆動されるトランスファゲートＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を介してそれぞれビット線ＢＬ，ｂＢＬに接続されている。
この実施の形態において、電流源負荷４は、ソースを電源端子ＶCCに接続し、ドレインをそれぞれビット線対ＢＬ，ｂＢＬに接続したＰＭＯＳトランジスタＱＰ１，ＱＰ２と、これらのゲートにそれぞれビット線対ＢＬ，ｂＢＬの電位を反転して与えるインバータＩ４とを備えて構成される。従って電流源負荷４は、制御端子を持たず、後に説明するように、データ書き込み後のリカバリ動作等において、ビット線対ＢＬ，ｂＢＬの電位により自動的にオンオフが制御されて、リカバリ動作を加速する動作が行われる。
【００１２】
データ線ＤＬ，ｂＤＬに接続される書込みドライバ３は、書込み信号／ＷＥにより制御されるＮＯＲゲートＧ１，Ｇ２を主体として構成される。ＮＯＲゲートＧ１，Ｇ２には書き込みデータＤＩＮとこれをインバータＩ３により反転したデータが入力される。従って、書込み信号／ＷＥが“Ｌ”にときに、書込みデータＤＩＮの“Ｈ”，“Ｌ”に応じて、データ線対ＤＬ，ｂＤＬに一方が“Ｈ”で他方が“Ｌ”となる相補信号が供給される。
【００１３】
データ線対ＤＬ，ｂＤＬに接続されるセンスアンプ２は、高速の増幅作用のために電流増幅型とすることが好ましい。具体的に電流増幅型のセンスアンプ２は例えば、図３のように構成される。ビット線対の一方ＢＬに接続されるセンス入力ノードＳＡＩＮ１と接地端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３１，ＱＰ３３が直列接続され、他方ｂＢＬに接続されるセンス入力ノードＳＡＩＮ２と接地端子ＶSSの間に、ＰＭＯＳトランジスタＱＰ３２，ＱＰ３４が直列接続される。ＰＭＯＳトランジスタＱＰ３３，ＱＰ３４のゲートには活性化信号／ＳＡが入る。ＰＭＯＳトランジスタＱＰ３１のゲートは、ＰＭＯＳトランジスタＱＰ３２とＱＰ３４の接続ノードＮ１２に接続され、ＰＭＯＳトランジスタＱＰ３２のゲートは、ＰＭＯＳトランジスタＱＰ３１とＱＰ３３の接続ノードＮ１１に接続される。接続ノードＮ１１，Ｎ１２がセンス出力ノードＳＡＯＵＴ１，ＳＡＯＵＴ２となる。
【００１４】
図３に示すセンスアンプ２では、選択されたメモリセルＭＣのデータに応じてセンス入力ノードＳＡＩＮ１，ＳＡＩＮ２に供給される電流の差が、ノードＮ１１，Ｎ１２の電位差となり、これがＰＭＯＳトランジスタＱＰ３１，ＱＰ３２に正帰還されることにより、電流差が増幅される。これにより、センス出力ノードＳＡＯＵＴ１，ＳＡＯＵＴ２に“Ｈ”，“Ｌ”出力が得られる。
【００１５】
電流増幅型のセンスアンプ２として、図４の構成を用いることもできる。これは、センス入力ノードＳＡＩＮ１，ＳＡＩＮ２と接地端子ＶSSの間に２系統の電流検出回路４１，４２が設けられ、これらの電流検出回路４１，４２の出力を反転増幅するインバータ４３，４４が設けられて構成される。一方の電流検出回路４１は、カレントミラーを構成するＰＭＯＳトランジスタＱＰ４１，ＱＰ４２と、これらのドレインと接地端子ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４１，ＱＮ４２により構成される。他方の電流検出回路４２は同様に、カレントミラーを構成するＰＭＯＳトランジスタＱＰ４３，ＱＰ４４と、これらのドレインと接地端子ＶSSの間に設けられたＮＭＯＳトランジスタＱＮ４３，ＱＮ４４により構成される。
【００１６】
但し、電流検出回路４１では、センス入力ノードＳＡＩＮ１側のＰＭＯＳトランジスタＱＰ４１のゲート・ドレインが接続されているのに対し、電流検出回路４２では逆に、センス入力ノードＳＡＩＮ２側のＰＭＯＳトランジスタＱＰ４３のゲート・ドレインが接続されている。また、電流検出回路４１では、ＮＭＯＳトランジスタＱＮ４２のゲート・ドレインが接続され、電流検出回路４２では、ＮＭＯＳトランジスタＱＮ４４のゲート・ドレインが接続されている。
【００１７】
図４のセンスアンプ回路では、センス入力ノードＳＡＩＮ１側の入力電流が大きいとすると、ＰＭＯＳトランジスタＱＰ４２はＰＭＯＳトランジスタＱＰ４１と同じ電流を流そうとする結果、そのソース・ドレイン間電圧が大きくなり、ノードＮ４１が電位低下する。逆に、センス入力ノードＮ２側の入力電流が大きい場合は、ノードＮ４２が電位低下する。これらのノードＮ４１，Ｎ４２の電位変化は、それぞれＮＭＯＳトランジスタＱＮ４１，ＱＮ４３ドレイン電位変化となり、ＰＭＯＳトランジスタＱＰ４２，ＱＰ４４に帰還される。以上の結果、データに応じてノードＮ４１，Ｎ４２の一方が“Ｈ”、他方が“Ｌ”となり、これらがインバータ４３，４４により反転されて出力される。
【００１８】
次に、図５を用いて、この実施の形態によるＳＲＡＭのデータ書込みとその後のリカバリ動作を説明する。書込み信号／ＷＥが“Ｌ”になることにより、書込みドライバ３は、書き込みデータＤＩＮに応じて、データ線ＤＬ，ｂＤＬの一方に“Ｈ”、他方に“Ｌ”を出力する。この相補信号はカラムゲート５により選択されたビット線対ＢＬ，ｂＢＬに転送され、ワード線ＷＬにより選択されたメモリセルＭＣに書き込まれる。ここまでは従来と変わらない書込み動作である。
【００１９】
以上のデータ書込動作において、ビット線対ＢＬ，ｂＢＬの一方ＢＬが“Ｈ”、他方ｂＢＬが“Ｌ”なるデータが与えられたとする。このとき、電流源負荷４のビット線ＢＬ側のＰＭＯＳトランジスタＱＰ１はオンを保ち、ビット線ＢＬを“Ｈ”に保つ。ビット線ｂＢＬは“Ｈ”に充電された状態から電位低下し、その電位がインバータＩ４の回路しきい値より低くなると、インバータＩ４の出力が“Ｈ”、従ってＰＭＯＳトランジスタＱＰ２はオフになる。即ち、ビット線ｂＢＬは電流源負荷４からの電流供給がなくなり、ほぼ接地電位ＶSSまで低下する。
【００２０】
書込み信号／ＷＥが“Ｈ”になることにより、ライリカバリ動作が行われる。このとき、書込みドライバ３の出力は共に“Ｈ”になり、これが書込みで選択されたビット線対ＢＬ，ｂＢＬに転送される。“Ｌ”レベル側のビット線ｂＢＬは、書込みドライバ３の出力により電位上昇し、これがインバータＩ４の回路しきい値を超えると、ＰＭＯＳトランジスタＱＰ２がオンする。従ってその後は、ＰＭＯＳトランジスタＱＰ２を通して電源ＶCCからビット線ｂＢＬに電流が供給されて、リカバリ動作が加速される。即ち、リカバリ動作は、書込みドライバ３と電流源負荷４の協働により行われる。リカバリ終了前にカラムゲート５が閉じても、ビット線のレベルがインバータの回路しきい値を超えていれば、ＰＭＯＳトランジスタＱＰ２がリカバリ動作を継続する。
【００２１】
以上のようにこの実施の形態によれば、ライトリカバリのタイミングは、書込みドライバ３のタイミング制御により自動的に決定され、従来のようにビット線電流源負荷の制御タイミングと書込みドライバのタイミングのズレを心配する必要はない。従ってタイミングマージンが大きいものとなる。また、データ書込み時、“Ｌ”レベルに遷移するビット線側では電流源負荷４が自動的にオフになり、無駄な電流を流すことはない。これにより、消費電力削減が図られる。
【００２２】
データ読み出し時は、ビット線対ＢＬ，ｂＢＬが初期状態で“Ｈ”であり、電流源負荷４がオンしている。しかし、センスアンプ２として、図３或いは図４に示したような電流増幅型センスアンプを用いれば、電流源負荷４をオフにすることなく、確実なデータセンスが可能である。即ち、選択されたメモリセルＭＣに流れ込む電流に応じて、電流源負荷４からビット線対ＢＬ，ｂＢＬを介してセンスアンプ２に流入する電流の差を検知増幅することにより、電流源負荷４をオフにすることなく、高速のセンスが可能である。
【００２３】
［実施の形態２］
図６は、実施の形態２によるＳＲＡＭのビット線電流源負荷４の構成を示している。図１と対応する部分には、図１と同じ符号を付してある。また図１におけるメモリセルアレイ１、センスアンプ２、書込みドライバ３の部分はこの実施の形態でも同じであり、図６では省略している。
【００２４】
この実施の形態では、電流源負荷４として、実施の形態１の構成に加えて、ＮＭＯＳトランジスタＱＮ５，ＱＮ６が設けられている。ＮＭＯＳトランジスタＱＮ５，ＱＮ６のドレインはそれぞれビット線対ＢＬ，ｂＢＬに接続され、ソースは接地端子ＶSSに接続されて、ゲートにはインバータＩ４の出力が与えられる。この電流源負荷４は、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ５とがインバータＩ５を構成し、同様にＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ６とがインバータＩ５を構成する。これらのインバータＩ５はインバータＩ４と逆並列接続されたことになり、従ってフリップフロップを構成したことになる。
【００２５】
この実施の形態での電流源負荷４の動作は、基本的に先の実施の形態１と同じである。但しこの実施の形態の場合、データ書込み時、“Ｌ”レベルに遷移するビット線側では、その電位がインバータＩ４の回路しきい値以下になると、ＮＭＯＳトランジスタＱＮ５又はＱＮ６がオンとなる。即ち、ビット線の“Ｌ”レベルへの遷移がＮＭＯＳトランジスタＱＮ５又はＱＮ６により加速されるから、高速のデータ書込みが可能になる。
従ってこの実施の形態によると、先の実施の形態１と同様の効果が得られる上、より高速書込みが可能になるという効果が得られる。
【００２６】
［実施の形態３］
図７は、実施の形態３によるＳＲＡＭの構成を、図１に対応させて示している。図１の実施の形態１では、図には示していないが、インバータＩ４は、電源電位ＶCC−接地電位ＶSSの電圧振幅を有する。これに対してこの実施の形態では、接地電位ＶSS側に、接地電位ＶSSより少し高い正電位ＶSS１を与えるようにしている。その他の構成は、図１と同じである。
【００２７】
この様な電流源負荷４の構成を用いることにより、データ読み出し時の高速性能が改善される。即ち、データ読み出し時、メモリセルＭＣはデータに応じてビット線対ＢＬ，ｂＢＬの一方例えばＢＬから電流を引き込み、他方ｂＢＬでは電流を引き込みがない。このとき、電流源負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２からビット線対ＢＬ，ｂＢＬを介して活性化されたセンスアンプ２に流入する電流は、メモリセルＭＣの引き込み電流をｉcellとして、ビット線対ＢＬ，ｂＢＬ側でｉ、ｂＢＬ側でｉ−ｉcellとなる。但し、これは電流源負荷４が理想的な定電流源である場合である。
【００２８】
実際には、負荷ＰＭＯＳトランジスタＱＰ１，ＱＰ２のうち、セル電流ｉcellが流れる側のＰＭＯＳトランジスタＱＰ１では、そのセル電流ｉcellが流れる結果として、Δｉだけ電流が増大する。即ち、ＰＭＯＳトランジスタＱＰ１は、ゲート・ソース間バイアスが一定であるため、ドレイン・ソース間電圧｜Ｖｄｓ｜を増大させることにより、Δｉの電流増大を生じる。この結果、センスアンプ２に流入する電流は、ｉと、ｉ＋Δｉ−ｉcellとなり、理想的な電流源負荷の場合に比べて電流差が小さくなる。
ところがこの実施の形態の場合には、ＰＭＯＳトランジスタＱＰ１，ＱＰ２をオンさせるゲートの低レベル側電位を正電位ＶSS１としている。即ち、これらのＰＭＯＳトランジスタＱＰ１，ＱＰ２はオンのとき、ゲート・ソース間電圧｜Ｖｇｓ｜の小さい領域で５極管動作をする。この結果、ＰＭＯＳトランジスタＱＰ１側でセル電流ｉcellが流れたときのＰＭＯＳトランジスタＱＰ１による電流増大Δｉを抑制することができ、センスアンプ２への流入電流の差を大きく保つことができる。以上により、高速のデータ読出しが可能になる。
【００２９】
図には示さないが、フリップフロップ形式の電流源負荷４を用いる図６の実施の形態においても同様に、インバータＩ４の低レベル側電源として、接地電位ＶSSより高いＶSS１を用いることは有効である。
【００３０】
［実施の形態４］
図８は、実施の形態４によるＳＲＡＭの構成を、図１に対応させて示している。この実施の形態では、電流源負荷４として、ドレインを電源端子ＶCCに接続し、ソースをビット線対ＢＬ，ｂＢＬに接続したＮＭＯＳトランジスタＱＮ０１，ＱＮ０２を用いている。これらのＮＭＯＳトランジスタＱＮ０１，ＱＮ０２のゲートは、ビット線対ＢＬ，ｂＢＬの電位を２段のインバータＩ４１，Ｉ４２を介して駆動する。
この実施の形態によっても、基本的に実施の形態１と同様の原理で、データ書き込み後の自動的なライトリカバリ動作が行われる。但し、ビット線ＢＬ，ｂＢＬの充電レベルが、ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２のしきい値電圧により制限される。
【００３１】
この発明は上記実施の形態に限られない。例えば実施の形態ではＳＲＡＭを説明したが、電流引き込み有無によりデータ記憶を行うメモリセルを用いるものであれば、例えば不揮発性半導体記憶装置等にも同様にこの発明を適用することができる。
【００３２】
【発明の効果】
以上述べたようにこの発明によれば、ビット線の電流源負荷は、ビット線電位により自動的にオンオフ制御され、データ書き込み動作により低レベルに遷移したビット線によりオフ、書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速するものとしている。従って、書込みドライバとの間でタイミング調整は要らず、タイミングマージンが向上する。また書込動作でビット線電位があるレベルまで低下するとそのビット線の電流源負荷は自動的にオフになるため、負荷の制御で消費されていた無駄な電力も削減される。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＳＲＡＭの構成を示す図である。
【図２】同実施の形態におけるメモリセルの構成を示す図である。
【図３】同実施の形態におけるセンスアンプの構成例を示す図である
【図４】同実施の形態におけるセンスアンプの他の構成例を示す図である。
【図５】同実施の形態のＳＲＡＭのデータ書込みとライトリカバリ動作のタイミング図である。
【図６】この発明の他の実施の形態によるＳＲＡＭの電流源負荷の構成を示す図である。
【図７】この発明の他の実施の形態によるＳＲＡＭの構成を示す図である。
【図８】この発明の他の実施の形態によるＳＲＡＭの構成を示す図である。
【図９】従来のＳＲＡＭの構成を示す図である。
【図１０】従来のＳＲＡＭのデータ書込みとライトリカバリの動作タイミングを示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、３…書込みドライバ、４…電流源負荷、ＭＣ…メモリセル、ＢＬ，ｂＢＬ…ビット線対、ＷＬ…ワード線、ＱＰ１，ＱＰ２…ＰＭＯＳトランジスタ、Ｉ４…インバータ。
Claims (6)
- ビット線とワード線が交差して配設され、その交差部にメモリセルが配置されたメモリセルアレイと、
前記ビット線に書き込みデータを転送すると共に、書き込み後低レベルになったビット線に高レベル電圧を供給してリカバリ動作を行う書き込みドライバと、
前記ビット線に読み出されるデータを検知増幅するセンスアンプと、
前記ビット線と電源端子との間に設けられてビット線電位により制御され、前記書込みドライバによるリカバリ動作においてビット線があるレベルまで電位回復することによりオンしてリカバリ動作を加速する電流源負荷とを有し、
前記電流源負荷は、ドレインがビット線に接続され、ソースが電源端子に接続されたＰＭＯＳトランジスタと、このＰＭＯＳトランジスタのゲートにビット線の電位を反転して与えるインバータとを有する
ことを特徴とする半導体記憶装置。 - 前記電流源負荷は、ドレインがビット線に接続され、ソースが接地端子に接続され、ゲートに前記インバータの出力が与えられるＮＭＯＳトランジスタを更に備えたことを特徴とする請求項１記載の半導体記憶装置。
- 前記電流源負荷は、前記ＰＭＯＳトランジスタに直列に接続されるＮＭＯＳトランジスタを更に備え、
前記ＮＭＯＳトランジスタのドレインは、対応するビット線と前記ＰＭＯＳトランジスタのドレインの双方に接続され、
前記ＮＭＯＳトランジスタのソースは、第２の電源に接続されており、
前記ＮＭＯＳトランジスタのゲートは、前記インバータの出力を供給するために前記インバータに接続されていることを特徴とする請求項１記載の半導体記憶装置。 - 前記電流源負荷は、
ドレインが第１の電源に接続され、ソースが前記対応するビット線に接続されたＮＭＯＳトランジスタと、
入力端子が前記対応するビット線に接続された第１のインバータと、
入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記ＮＭＯＳトランジスタのゲートに接続された第２のインバータとを備えたことを特徴とする請求項１に記載の半導体記憶装置。 - 前記インバータは、出力電圧振幅が抑圧されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記メモリセルはＳＲＡＭセルであり、前記センスアンプは流れ込む電流差を検知増幅する電流増幅型センスアンプであることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321899A JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
| US09/595,118 US6366492B1 (en) | 1999-06-18 | 2000-06-16 | Semiconductor memory device capable of automatically controlling bit-line recovery operation |
| KR10-2000-0033437A KR100378270B1 (ko) | 1999-06-18 | 2000-06-17 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321899A JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001006372A JP2001006372A (ja) | 2001-01-12 |
| JP3967493B2 true JP3967493B2 (ja) | 2007-08-29 |
Family
ID=15956330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17321899A Expired - Fee Related JP3967493B2 (ja) | 1999-06-18 | 1999-06-18 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6366492B1 (ja) |
| JP (1) | JP3967493B2 (ja) |
| KR (1) | KR100378270B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738301B2 (en) | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Method and system for accelerating coupling of digital signals |
| KR100532438B1 (ko) * | 2003-05-29 | 2005-11-30 | 삼성전자주식회사 | 리드/스캔 동작 시에 라이트 전용 비트 라인의 부하용량을 감소시키는 반도체 메모리 장치, 및 그 방법 |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US7719899B2 (en) * | 2007-02-13 | 2010-05-18 | Micron Technology, Inc. | Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory |
| US7643348B2 (en) * | 2007-04-10 | 2010-01-05 | Sandisk Corporation | Predictive programming in non-volatile memory |
| US8130558B2 (en) | 2009-02-06 | 2012-03-06 | Infineon Technologies Ag | System and method for level shifter |
| JP5441272B2 (ja) | 2011-01-28 | 2014-03-12 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586166A (en) | 1983-08-31 | 1986-04-29 | Texas Instruments Incorporated | SRAM with improved sensing circuit |
| US4951252A (en) * | 1988-10-25 | 1990-08-21 | Texas Instruments Incorporated | Digital memory system |
| US5828614A (en) * | 1997-04-07 | 1998-10-27 | Cypress Semiconductor Corp. | Memory cell sensing method and circuitry for bit line equalization |
| JPH1139877A (ja) * | 1997-07-15 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1999
- 1999-06-18 JP JP17321899A patent/JP3967493B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-16 US US09/595,118 patent/US6366492B1/en not_active Expired - Fee Related
- 2000-06-17 KR KR10-2000-0033437A patent/KR100378270B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100378270B1 (ko) | 2003-03-29 |
| US6366492B1 (en) | 2002-04-02 |
| KR20010069208A (ko) | 2001-07-23 |
| JP2001006372A (ja) | 2001-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5122449B2 (ja) | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 | |
| US7447058B2 (en) | Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines | |
| JP4901211B2 (ja) | センスアンプ及び半導体記憶装置 | |
| US7558134B2 (en) | Semiconductor memory device and its operation method | |
| JP3886669B2 (ja) | 半導体記憶装置 | |
| US7907439B2 (en) | Semiconductor memory device | |
| JP4024975B2 (ja) | データ伝送回路 | |
| JP2006059523A (ja) | メモリーセル | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| KR20000029138A (ko) | 연상 메모리(ｃａｍ) | |
| KR20090110494A (ko) | 반도체 메모리 장치 | |
| US8724396B2 (en) | Semiconductor memory device | |
| JPS6246489A (ja) | ダイナミツク型差動増幅器 | |
| US6897684B2 (en) | Input buffer circuit and semiconductor memory device | |
| US7466614B2 (en) | Sense amplifier for non-volatile memory | |
| KR100571650B1 (ko) | 저전압용 반도체 메모리 장치 | |
| KR100323324B1 (ko) | 반도체 메모리 장치 | |
| JP3967493B2 (ja) | 半導体記憶装置 | |
| US8018756B2 (en) | Semiconductor memory device | |
| JP3188634B2 (ja) | データ保持回路 | |
| EP0411818B1 (en) | Current sensing amplifier for a memory | |
| US7212431B2 (en) | Nonvolatile ferroelectric memory device and control method thereof | |
| KR0170694B1 (ko) | 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로 | |
| KR100436065B1 (ko) | 반도체 메모리 장치 | |
| JPH07192463A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070312 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070425 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |