JP2007036571A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 本発明は、小型化できると共に、コストを低減することのできる半導体装置及びその製造方法を提供することを課題とする。
【解決手段】 半導体基板３５の第１の主面３５Ａに形成され、半導体素子を有する素子形成層３６を備えた半導体チップ１１と、半導体素子と電気的に接続され、半導体チップ１１を貫通する貫通電極１５，１６と、半導体基板３５の第２の主面３５Ｂ側に形成されたパッチアンテナ３３とを設けて、半導体素子の給電用ラインと電気的に接続された貫通電極１５と、パッチアンテナ３３とを電気的に接続する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に係り、特に受動素子を備えた半導体装置及びその製造方法に関する。
半導体装置には、受動素子としてアンテナを備えたものがある。このような半導体装置は、基板と、基板上に設けられるＣＰＵ用半導体チップ、及びＲＦデバイス等を備えており、例えば、無線モジュールとして用いられる。また、アンテナとしては、チップアンテナやアンテナパターン等が用いられる。
図１は、チップアンテナを備えた従来の半導体装置の断面図である。
図１に示すように、半導体装置１００は、基板１０１と、ＣＰＵ用半導体チップ１０２と、ＲＦデバイス１０３と、チップアンテナ１０４と、マッチング用部品１０５とを有する。基板１０１には、図示していない配線パターンが形成されている。ＣＰＵ用半導体チップ１０２、ＲＦデバイス１０３、チップアンテナ１０４、及びマッチング用部品１０５は、基板１０１上に設けられている。マッチング用部品１０５は、基板１０１に設けられた配線パターン（図示せず）によりＲＦデバイス１０３及びチップアンテナ１０４と電気的に接続されている。
図２は、アンテナパターンを備えた従来の半導体装置の断面図である。図２において、図１に示した半導体装置１００と同一構成部分には同一符号を付す。
図２に示すように、半導体装置１１０は、基板１０１と、ＣＰＵ用半導体チップ１０２と、ＲＦデバイス１０３と、アンテナパターン１１１とを有する。ＣＰＵ用半導体チップ１０２及びＲＦデバイス１０３は、基板１０１上に設けられている。アンテナパターン１１１は、基板１０１上に形成されており、基板１０１に設けられた配線パターン（図示せず）によりＣＰＵ用半導体チップ１０２及びＲＦデバイス１０３と電気的に接続されている（例えば、特許文献１参照。）。
また、近年のＣＭＯＳ技術の進歩により、１つの半導体チップにＣＰＵとＲＦデバイスとを作製し、これを基板１０１上に設けた半導体装置がある。
特開２００４−２２６６７号公報
しかしながら、半導体装置１００では、チップアンテナ１０４が高価なため、半導体装置１００の製造コストが増加するという問題があった。
また、チップアンテナ１０４を用いた場合、インピーダンスを調整するためのマッチング用部品１０５を設ける必要があるため、基板１０１の面積が大きくなってしまい、半導体装置１００のコストが増加すると共に、半導体装置１００を小型化できないという問題があった。
半導体装置１１０では、アンテナパターン１１１を形成するために、基板１０１上にチップアンテナ１０４の形成領域よりも大きな領域が必要となるため、基板１０１の面積が大きくなってしまい、半導体装置１１０のコストが増加すると共に、半導体装置１１０を小型化できないという問題があった。
また、ＣＰＵとＲＦデバイスとが混載された半導体チップを備えた半導体装置の場合、ＣＰＵ用半導体チップ１０２及びＲＦデバイス１０３の形成領域を小さくすることは可能であるが、依然として、チップアンテナ１０４やアンテナパターン１１１が必要であるため、半導体装置を十分に小型化することが困難であるという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、小型化できると共に、コストを低減することのできる半導体装置及びその製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板と、該半導体基板の第１の主面に形成され、半導体素子を有する素子形成層とを備えた半導体チップと、前記半導体素子と電気的に接続された受動素子とを備えた半導体装置であって、前記受動素子を前記半導体基板の第１の主面とは反対側の第２の主面側に設けて、前記受動素子と半導体素子とを、前記半導体チップを貫通する貫通電極により電気的に接続したことを特徴とする半導体装置が提供される。
本発明によれば、受動素子を半導体基板の第１の主面とは反対側の第２の主面側に設けて、受動素子と半導体素子とを、半導体チップを貫通する貫通電極により電気的に接続することにより、基板の同一平面上に半導体チップと受動素子とを設けた従来の半導体装置と比較して、半導体装置を小型化することができる。また、従来の半導体装置では必要であった半導体チップ及び受動素子を配設するための基板が不要となるため、半導体装置のコストを低減することができる。
本発明の他の観点によれば、半導体基板の第１の主面に形成された素子形成層を有する半導体チップと、前記半導体基板の第１の主面とは反対側の第２の主面側に設けられた受動素子と、前記半導体チップを貫通し、前記受動素子と半導体素子とを電気的に接続する貫通電極とを備えた半導体装置の製造方法であって、前記半導体基板は、前記半導体装置が形成される半導体装置形成領域を複数有しており、前記半導体基板の複数の半導体装置形成領域に前記素子形成層を形成する第１の工程と、前記貫通電極を形成する第２の工程と、前記受動素子を形成する第３の工程と、前記第１〜第３の工程後に前記半導体基板を切断して前記半導体装置を個片化する第４の工程とを含むことを特徴とする半導体基板の製造方法が提供される。
本発明によれば、複数の半導体装置形成領域を有する基板本体に素子形成層を形成後、引き続き半導体チップに貫通電極及び受動素子を形成し、最後に半導体装置を個片化して、一度に複数の半導体装置を製造することにより、半導体装置の製造コストを低減することができる。
本発明によれば、半導体装置を小型化できると共に、半導体装置のコストを低減することができる。特に、ＣＰＵとＲＦデバイスとを混載した半導体チップにおいて、ウエハレベルの製造工程が適用可能であるため、低コスト化できる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図３は、本発明の第１の実施の形態による半導体装置の断面図である。
図３を参照して、本発明の第１の実施の形態に係る半導体装置１０について説明する。なお、本実施の形態では、受動素子としてパッチアンテナ３３を用いた場合を例に挙げて以下の説明をする。
半導体装置１０は、半導体チップ１１と、保護膜１２，１３と、絶縁膜１４，２２，３２と、貫通電極１５，１６と、配線１７，２９と、絶縁層１８，３０と、ビア２０，２１と、拡散防止膜２４と、外部接続端子２５と、グラウンド層２８と、受動素子であるパッチアンテナ３３とを有する。
半導体装置１０は、外部接続端子２５を介して、例えば、マザーボード等の実装基板（図示せず）と電気的に接続されるものである。
半導体チップ１１は、半導体基板３５と、素子形成層３６と、電極パッド３７とを有する。半導体基板３５は、板状とされており、例えば、Ｓｉ基板やＧａ−Ａｓ基板等を用いることができる。
素子形成層３６は、半導体基板３５の第１の主面３５Ａに形成されている。素子形成層３６は、トランジスタ等の半導体素子（図示せず）と、積層された絶縁層、配線、及びビア等からなる多層配線構造体（図示せず）とを有する。半導体素子は、多層配線構造体の配線及びビアと電気的に接続されている。
電極パッド３７は、素子形成層３６上に複数設けられている。電極パッド３７は、半導体素子（図示せず）と電気的に接続されている。電極パッド３７の材料としては、例えば、Ａｌを用いることができる。
また、半導体チップ１１には、半導体基板３５、素子形成層３６、及び電極パッド３７を貫通する貫通孔３９Ａ，３９Ｂが複数形成されている。
保護膜１２は、電極パッド３７を露出した状態で、素子形成層３６上を覆うように設けられている。また、保護膜１２の上面１２Ａは、電極パッド３７から突出するように形成されている。保護膜１２としては、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成されたＳｉＯ2膜、ＳｉＮ膜等を用いることができる。
保護膜１３は、貫通電極１５，１６の接続部１５Ｃ，１６Ｃを露出した状態で、半導体基板３５の第２の主面３５Ｂ（第１の主面３５Ａとは反対側の面）に形成された絶縁膜１４を覆うように設けられている。保護膜１３としては、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成されたＳｉＯ2膜、ＳｉＮ膜等を用いることができる。
絶縁膜１４は、貫通孔３９Ａ，３９Ｂを形成する半導体基板３５及び素子形成層３６と、半導体基板３５の第２の主面３５Ｂとを覆うように設けられている。絶縁膜１４は、貫通電極１５，１６と半導体基板３５及び素子形成層３６との間を絶縁するためのものである。絶縁膜１４としては、例えば、ＳｉＯ2膜等の熱酸化膜を用いることができる。
貫通電極１５（第２の貫通電極）は、半導体素子（図示せず）の給電ラインと電気的に接続されており、貫通部１５Ａと、接続部１５Ｂ，１５Ｃを有する。貫通部１５Ａは、半導体基板３５に形成された貫通孔３９Ａに設けられている。接続部１５Ｂは、半導体基板３５の第１の主面３５Ａ側に位置する貫通部１５Ａの端部に設けられており、電極パッド３７と電気的に接続されている。接続部１５Ｃは、半導体基板３５の第２の主面３５Ｂ側に位置する貫通部１５Ａの端部に設けられており、配線２９と電気的に接続されている。貫通電極１５の材料としては、導電金属を用いることができ、具体的には、Ｃｕを用いることができる。
貫通電極１６（第１の貫通電極）は、貫通部１６Ａと、接続部１６Ｂ，１６Ｃを有する。貫通部１６Ａは、半導体基板３５に形成された貫通孔３９Ｂに設けられている。接続部１６Ｂは、半導体基板３５の第１の主面３５Ａ側に位置する貫通部１６Ａの端部に設けられており、電極パッド３７と電気的に接続されている。接続部１６Ｃは、半導体基板３５の第２の主面３５Ｂ側に位置する貫通部１６Ａの端部に設けられており、グラウンド層２８と電気的に接続されている。これにより、貫通電極１６はグラウンド電位とされている。貫通電極１６の材料としては、導電金属を用いることができ、具体的には、Ｃｕを用いることができる。
このように、半導体チップ１１を貫通する貫通電極１５，１６を設けることにより、半導体基板３５の第２の主面３５Ｂ側にも構造体を設けて、半導体基板３５の第１の主面３５Ａ側に設けられた構造体と第２の主面３５Ｂ側に設けられた構造体との間を電気的に接続することが可能となる。
配線１７は、保護膜１２及び接続部１５Ｂ上に設けられている。配線１７は、貫通電極１５及びビア２０と電気的に接続されている。配線１７は、外部接続端子２５と電気的に接続されたビア２０と、貫通電極１５とを電気的に接続するための配線である。
このような配線１７を設けることにより、マザーボード等の実装基板（図示せず）に半導体装置１０を接続する際、実装基板に設けられたパッドの間隔に対応するように外部接続端子２５の配設位置を調整することができる。
絶縁層１８（第２の絶縁層）は、保護膜１２及び配線１７を覆うように設けられている。絶縁層１８としては、例えば、トランスファーモールド法や樹脂フィルムの積層等により形成されたエポキシ系樹脂やポリイミド系樹脂等からなる封止樹脂を用いることができる。
ビア２０は、貫通電極１５と電気的に接続された配線１７上の絶縁層１８に設けられている。ビア２０の上面は、絶縁層１８から露出されている。ビア２０は、貫通電極１５と電気的に接続された配線１７、及び拡散防止膜２４と電気的に接続されている。ビア２１は、貫通電極１６と電気的に接続された配線１７上の絶縁層１８に設けられている。ビア２１は、絶縁層１８から露出されており、貫通電極１６と電気的に接続された配線１７、及び拡散防止膜２４と電気的に接続されている。ビア２０，２１の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
絶縁膜２２は、拡散防止膜２４を露出した状態で、絶縁層１８覆うように設けられている。絶縁膜２２としては、例えば、エポキシ系樹脂やポリイミド系樹脂等のソルダーレジストを用いることができる。なお、絶縁膜２２は、設けなくてもよい。
拡散防止膜２４は、絶縁層１８から露出されたビア２０，２１の上面に設けられている。拡散防止膜２４は、ビア２０，２１に含まれるＣｕが外部接続端子２５に拡散することを防止するための膜である。拡散防止膜２４としては、例えば、Ｎｉ層、Ａｕ層を順次積層させたＮｉ／Ａｕ積層膜を用いることができる。
外部接続端子２５は、拡散防止膜２４上に設けられている。外部接続端子２５は、貫通電極１５，１６のうちのいずれか一方と電気的に接続されている。外部接続端子２５は、マザーボード等の実装基板と電気的に接続するための端子である。外部接続端子２５としては、例えば、はんだボールを用いることができる。
グラウンド層２８は、保護膜１３及び接続部１６Ｃ上に設けられている。グラウンド層２８は、グラウンド電位とされており、貫通電極１６と電気的に接続されている。グラウンド層２８の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
配線２９は、保護膜１３及び接続部１５Ｃ上に設けられている。配線２９は、貫通電極１５及びパッチアンテナ３３と電気的に接続されている。これにより、パッチアンテナ３３は、半導体素子の給電ラインと電気的に接続される。配線２９の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
絶縁層３０（第１の絶縁層）は、保護膜１３、配線２９、及びグラウンド層２８を覆うように設けられている。絶縁層３０としては、例えば、トランスファーモールド法や樹脂フィルムの積層等により形成されたエポキシ系樹脂やポリイミド系樹脂等からなる封止樹脂を用いることができる。
絶縁膜３２は、パッチアンテナ３３のビア部４１を露出した状態で、絶縁層３０を覆うように設けられている。絶縁膜３２としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。例えば、絶縁層３０としてトランスファーモールド法により形成された封止樹脂を用いた場合、封止樹脂はめっき膜との密着性が悪い。そのため、本実施の形態では、絶縁層３０上に密着層として絶縁膜３２を設けている。
パッチアンテナ３３は、半導体基板３５の第２の主面３５Ｂ側に設けられており、ビア部４１と、アンテナ部４２とを有する。ビア部４１は、絶縁層３０に設けられている。また、ビア部４１の一方の端部は、配線２９と接続されており、他方の端部は、アンテナ部４２に接続され、絶縁層３０から露出されている。ビア部４１は、配線２９を介して貫通電極１５と電気的に接続されている。
図４は、図３に示した半導体装置をＡ視した図である。
図３及び図４に示すように、アンテナ部４２は、板状とされており、絶縁膜３２及びビア部４１上に設けられている。アンテナ部４２は、ビア部４１と電気的に接続されている。パッチアンテナ３３の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
このように、受動素子であるパッチアンテナ３３を素子形成層３６や外部接続端子２５が形成された半導体基板３５の第１の主面３５Ａ側とは反対側の第２の主面３５Ｂ側に設けることにより、半導体チップ１１の面積方向のサイズ（平面的なサイズ）を小型化することができる。
本実施の形態の半導体装置によれば、半導体素子（図示せず）と電気的に接続され、半導体チップ１１を貫通する貫通電極１５，１６を設けると共に、パッチアンテナ３３を半導体基板３５の第１の主面３５Ａとは反対側の第２の主面３５Ｂ側に設けて、パッチアンテナ３３と貫通電極１５とを電気的に接続することにより、従来の基板の同一平面上に半導体チップと受動素子とを並べて設けた半導体装置１００，１１０と比較して、半導体装置１０を小型化することができる。また、従来の半導体装置１００，１１０では必要であった半導体チップ及び受動素子を配設するための基板が不要となるため、半導体装置１０のコストを低減することができる。
なお、パッチアンテナ３３の表面には、パッチアンテナ３３を被覆保護するための絶縁膜（例えば、ソルダーレジスト）を設けてもよい。また、外部接続端子２５を備えていない半導体装置に対しても、本実施の形態は適用可能である。
図５は、半導体基板の一例を示した図である。図５において、Ｄは半導体基板をダイシングブレードで切断する際の切断位置（以下、「切断位置Ｄ」とする）を示している。
半導体装置１０は、例えば、図５に示すような半導体装置１０を形成するための半導体装置形成領域Ｂを複数有する基板本体３５に製造される。
図６〜図１９は、第１の実施の形態に係る半導体装置の製造工程を示す図である。図６〜図１９において、図３及び図４で説明した半導体装置１０と同一構成部分には同一符号を付す。
次に、図６〜図１９を参照して、第１の実施の形態に係る半導体装置の製造方法について説明する。なお、ここでは、半導体装置形成領域Ｂを有する半導体基板１１（図５参照）に半導体装置１０を製造する場合を例に挙げて以下の説明をする。
始めに、図６に示すように、半導体基板１１の第１の主面３５Ａ上の複数の半導体装置形成領域Ｂに、素子形成層３６を形成（第１の工程）し、次いで、素子形成層３６上に電極パッド３７と、電極パッド３７を露出する保護膜１２とを順次形成する。
電極パッド３７は、例えば、スパッタ法により形成したＡｌをドライエッチング法によりパターニングすることで形成する。また、保護膜１２は、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成することができる。保護膜１２としては、例えば、ＳｉＯ2膜、ＳｉＮ膜等を用いることができる。
次いで、図７に示すように、電極パッド３７、素子形成層３６、及び半導体基板１１を貫通する貫通孔３９Ａ，３９Ｂを形成する。貫通孔３９Ａ，３９Ｂは、例えば、レーザやドライエッチングにより形成する。
次いで、図８に示すように、貫通孔３９Ａ，３９Ｂを形成する素子形成層３６及び半導体基板１１と、半導体基板１１の第２の主面３５Ｂとに絶縁膜１４を形成する。絶縁膜１４としては、例えば、加熱処理により形成された熱酸化膜（ＳｉＯ2膜）や、ＣＶＤ法により形成されたＳｉＯ2膜やＳｉＮ膜等を用いることができる。
次いで、図９に示すように、第２の主面３５Ｂの絶縁膜１４に開口部１３Ａ，１３Ｂを有した保護膜１３を形成する。開口部１３Ａ，１３Ｂは、絶縁膜１４を露出する。また、開口部１３Ａは、接続部１５Ｃの形状に対応しており、開口部１３Ｂは、接続部１６Ｃの形状に対応している。保護膜１３は、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成することができる。また、保護膜１３としては、例えば、ＳｉＯ2膜、ＳｉＮ膜等を用いることができる。
次いで、図１０に示すように、貫通孔３９Ａに貫通電極１５と、貫通孔３９Ｂに貫通電極１６とを同時に形成する（第２の工程）。貫通電極１５，１６は、例えば、めっき法やＣＶＤ法により形成することができる。電解めっき法を用いる場合には、貫通孔３９Ａ，３９Ｂの内壁にＣＶＤ法によりＴｉやＣｕ等からなるシード層を形成し、その後、シード層を給電層として導電金属を析出させる。また、貫通電極１５，１６の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
次いで、図１１に示すように、図１０に示した構造体の上面に、開口部４５Ａを有したレジスト層４５と、図１０に示した構造体の下面に、開口部４６Ａ，４６Ｂを有したレジスト層４６とを形成する。開口部４５Ａは、配線１７の形状に対応している。また、開口部４６Ａは、グラウンド層２８の形状に対応しており、開口部４６Ｂは、配線２９の形状に対応している。その後、開口部４５Ａ，４６Ａ，４６Ｂに導電金属を設けて、配線１７，２９とグラウンド層２８とを同時に形成する。レジスト層４５，４６は、配線１７，２９及びグラウンド層２８を形成後にレジスト剥離液により除去する。また、導電金属としては、例えば、Ｃｕを用いることができる。また、導電金属は、例えば、めっき法より形成することができる。電解めっき法を用いる場合には、図１に示した構造体の両面に、無電解めっき法やスパッタ法によりＣｒやＣｕ等からなるシード層を形成し、その後、レジスト層４５，４６を形成し、次いで、シード層を給電層として導電金属を析出させることで行なう。
次いで、図１２に示すように、配線１７，２９及びグラウンド層２８が形成され、レジスト層４５，４６が除去された構造体の上面に開口部４８Ａ，４８Ｂを有したレジスト層４８を形成し、該構造体の下面に開口部４９Ａを有したレジスト層４９を形成する。開口部４８Ａ，４８Ｂは、配線１７を露出しており、開口部４９Ａは、配線２９を露出する。また、開口部４８Ａは、ビア２０の形状に対応しており、開口部４８Ｂは、ビア２１の形状に対応しており、開口部４９Ａはビア部４１の形状に対応している。レジスト層４８，４９を形成後、電解めっき法により、配線１７及び配線２９上に導電金属を析出させて、ビア２０，２１及びビア部４１を形成する。ビア２０，２１及びビア部４１の材料としては、例えば、Ｃｕを用いることができる。また、レジスト層４８，４９は、ビア２０，２１及びビア部４１を形成後にレジスト剥離液により除去する。その後、配線１７，２９及びグラウンド層２８が形成されていない不要なシード層をエッチングで除去する。
次いで、図１３に示すように、配線１７，２９及びグラウンド層２８が形成された構造体の上面に、ビア２０，２１の面２０Ａ，２１Ａと略面一となる絶縁層１８と、当該構造体の下面に、ビア部４１の面４１Ａと略面一となる絶縁層３０とを形成する。絶縁層１８，３０としては、封止樹脂を用いることができる。また、封止樹脂は、例えば、材料としてエポキシ系樹脂やポリイミド系樹脂等を用いたトランスファーモールド法や樹脂フィルムの積層等により形成することができる。
次いで、図１４に示すように、図１３に示した構造体の上面に開口部２２Ａ，２２Ｂを有する絶縁膜２２と、当該構造体の下面を覆う絶縁膜３２とを形成する。開口部２２Ａは、ビア２０を露出しており、開口部２２Ｂは、ビア２１を露出している。絶縁膜２２，３２は、例えば、エポキシ系樹脂やポリイミド系樹脂等を塗布することで形成する。なお、絶縁膜２２は、ソルダーレジストとして機能する樹脂を用いる。
次いで、図１５に示すように、開口部２２Ａ，２２Ｂに露出されたビア２０，２１上に拡散防止膜２４を形成する。拡散防止膜２４は、例えば、無電解めっき法により、Ｎｉ層、Ａｕ層を順次積層させることで形成する。
次いで、図１６に示すように、絶縁膜３２にビア部４１を露出する開口部３２Ａを形成する。開口部３２Ａは、例えば、レーザにより形成する。
次いで、図１７に示すように、図１６に示した構造体の上面を覆うレジスト層５１と、当該構造体の下面に開口部５２Ａを有したレジスト層５２とを形成する。開口部５２Ａは、アンテナ部４２の形状に対応しており、絶縁膜３２の一部とビア部４１とを露出する。レジスト層５１，５２を形成後、開口部５２Ａに導電金属を設けて、アンテナ部４２を形成する。これにより、ビア部４１とアンテナ部４２とよりなるパッチアンテナ３３が形成される。アンテナ部４２となる導電金属は、例えば、電解めっき法により形成すされたＣｕを用いることができる。具体的には、図１６に示した構造体の下面に、無電解めっき法やスパッタ法によりＣｒやＣｕ等からなるシード層を形成し、その後、レジスト層５２を形成し、次いで、シード層を給電層として導電金属を析出させてアンテナ部を形成する。また、レジスト層５１，５２は、アンテナ部４２を形成後にレジスト剥離液により除去する。その後、アンテナ部４２に覆われていないシード層を除去する。
次いで、図１８に示すように、拡散防止膜２４上に外部接続端子２５を形成する。外部接続端子２５としては、例えば、はんだボールを用いることができる。
その後、図１９に示すように、ダイシングブレードにより半導体基板１１の切断位置Ｄを切断することにより、半導体装置１０が個片化される。これにより、一度に複数の半導体装置１０が製造される。
本実施の形態の半導体装置の製造方法によれば、複数の半導体装置形成領域Ｂを有する半導体基板３５に素子形成層３６を形成後、半導体チップ１１に貫通電極１５，１６、パッチアンテナ３３、外部接続端子２５等を形成し、最後に半導体基板１１を切断して一度に複数の半導体装置１０を製造するため、半導体装置１０の製造コストを低減することができる。
（第２の実施の形態）
図２０は、本発明の第２の実施の形態に係る半導体装置の断面図である。図２０において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図２０を参照して、本発明の第２の実施の形態に係る半導体装置６０について説明する。なお、本実施の形態では、受動素子として逆Ｆ型アンテナ６１を用いた場合を例に挙げて以下の説明をする。
半導体装置６０は、第１の実施の形態の半導体装置１０に設けられたパッチアンテナ３３の代わりに逆Ｆ型アンテナ６１を設けると共に、絶縁層３０及び絶縁膜３２に逆Ｆ型アンテナ６１のビア部６２を配置すると共に、ビア部６２の一方の端部を露出する開口部３２Ｂを形成した以外は、第１の実施の形態の半導体装置１０と同様に構成される。
図２１は、図２０に示した半導体装置をＡ視した図である。
図２０及び図２１を参照して、逆Ｆ型アンテナ６１について説明する。
逆Ｆ型アンテナ６１は、半導体基板３５の第２の主面３５Ｂ側に設けられており、ビア部４１と、アンテナ部４２と、複数のビア部６２とを有する。つまり、逆Ｆ型アンテナ６１は、パッチアンテナ３３の構成要素にさらに複数のビア部６２を設けた構成とされている。
ビア部６２は、グラウンド層２８とアンテナ部４２との間の絶縁層３０に設けられている。ビア部６２は、グラウンド層２８及びアンテナ部４２と電気的に接続されている。これにより、アンテナ部４２は、半導体素子の給電用ラインだけでなく、グラウンド層２８とも電気的に接続される。ビア部６２の材料としては、例えば、Ｃｕを用いることができる。
本実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
なお、逆Ｆ型アンテナ６１を保護するためのソルダーレジストを設けてもよい。また、外部接続端子２５を備えていない半導体装置に対しても、本実施の形態は適用可能である。
さらに、本実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な手法により製造することができ、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
（第３の実施の形態）
図２２は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２２において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図２２を参照して、本発明の第３の実施の形態に係る半導体装置７０について説明する。半導体装置７０は、第１の実施の形態の半導体装置１０に設けられた絶縁層１８，３０、絶縁膜２２，３２、グラウンド層２８、配線２９、及びパッチアンテナ３３の代わりに、絶縁膜７１，７３及び受動素子７２を設けた以外は、第１の実施の形態の半導体装置１０と同様に構成される。
絶縁膜７１は、拡散防止膜２４の形成位置に対応する配線１７を露出した状態で、配線１７（拡散防止膜２４が形成されない配線１７部分）を覆うように保護膜１２上に設けられている。絶縁膜７１としては、例えば、エポキシ系樹脂やポリイミド系樹脂等のソルダーレジストを用いることができる。拡散防止膜２４は、絶縁膜７１に露出された配線１７に設けられている。外部接続端子２５は、拡散防止膜２４上に設けられている。
受動素子７２は、グラウンド層を必要としない受動素子である。受動素子７２は、保護膜１３の面１３Ｃに設けられている。受動素子７２は、接続部１５Ｃ，１６Ｃと電気的に接続されている。グラウンド層を必要としない受動素子７２は、例えば、ＶＣＯ（Voltage Controlled Oscilator）等の発信機に適用される。ＶＣＯ（主に、水晶発信器が対応できない高周波発信器）では、Ｑ値の調整のために大きなインダクタンスが必要となる。この解決策として、受動素子７２としてスパイラル状のコイルパターンを形成することで、大きなインダクタンスを得ることができる。
絶縁膜７３は、受動素子７２を覆うように保護膜１３の面１３Ｃに設けられている。絶縁膜７３としては、例えば、エポキシ系樹脂やポリイミド系樹脂等のソルダーレジストを用いることができる。
本実施の形態の半導体装置７０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
なお、外部接続端子２５を備えていない半導体装置に対しても、本実施の形態は適用可能である。また、半導体チップ１１が耐久性の高い半導体チップの場合には、本実施の形態の半導体装置７０のように、絶縁層１８，３０（第１及び第２の実施の形態の半導体装置１０，６０に設けられていた封止用の絶縁層）を構成要素から省いてもよい。
さらに、本実施の形態の半導体装置７０は、第１の実施の形態の半導体装置１０と同様な手法により製造することができ、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、薄膜工程により、受動素子として、キャパシタや抵抗等を設けてもよい。
本発明によれば、小型化できると共に、コストを低減することのできる半導体装置及びその製造方法に適用できる。
チップアンテナを備えた従来の半導体装置の断面図である。 アンテナパターンを備えた従来の半導体装置の断面図である。 本発明の第１の実施の形態による半導体装置の断面図である。 図３に示した半導体装置をＡ視した図である。 半導体基板の一例を示した図である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その３）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その４）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その５）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その６）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その７）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その８）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その９）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１０）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１１）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１２）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１３）である。 第１の実施の形態に係る半導体装置の製造工程を示した図（その１４）である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 図２０に示した半導体装置をＡ視した図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。
符号の説明
１０，６０，７０ 半導体装置
１１ 半導体チップ
１２，１３ 保護膜
１２Ａ 上面
１３Ａ，１３Ｂ，２２Ａ，２２Ｂ，３２Ａ，３２Ｂ，４５Ａ，４６Ａ，４６Ｂ，４８Ａ，４８Ｂ，４９Ａ，５２Ａ 開口部
１３Ｃ 面
１４，２２，３２，７１，７３ 絶縁膜
１５，１６ 貫通電極
１５Ａ，１６Ａ 貫通部
１５Ｂ，１５Ｃ，１６Ｂ，１６Ｃ 接続部
１７，２９ 配線
１８，３０ 絶縁層
２０，２１ ビア
２０Ａ，２１Ａ，４１Ａ 面
２４ 拡散防止膜
２５ 外部接続端子
２８ グラウンド層
３３ パッチアンテナ
３５ 半導体基板
３５Ａ 第１の主面
３５Ｂ 第２の主面
３６ 素子形成層
３７ 電極パッド
３９Ａ，３９Ｂ 貫通孔
４１，６２ ビア部
４２ アンテナ部
４５，４６，４８，４９，５１，５２ レジスト層
６１ 逆Ｆ型アンテナ
７２ 受動素子
Ｂ 半導体装置形成領域
Ｄ 切断位置

Claims (8)

  1. 半導体基板と、該半導体基板の第１の主面に形成され、半導体素子を有する素子形成層とを備えた半導体チップと、
    前記半導体素子と電気的に接続された受動素子とを備えた半導体装置であって、
    前記受動素子を前記半導体基板の第１の主面とは反対側の第２の主面側に設けて、前記受動素子と半導体素子とを、前記半導体チップを貫通する貫通電極により電気的に接続したことを特徴とする半導体装置。
  2. 前記半導体基板の第２の主面に設けられたグランド層と、該グラウンド層を覆う第１の絶縁層とをさらに備え、
    前記貫通電極は、前記グラウンド層と電気的に接続される第１の貫通電極と、前記半導体素子の給電ラインと電気的に接続される第２の貫通電極とを有することを特徴とする請求項１に記載の半導体装置。
  3. 前記受動素子は、パッチアンテナまたは逆Ｆ型アンテナであることを特徴とする請求項１または２記載の半導体装置。
  4. 前記受動素子がパッチアンテナの場合、前記受動素子は、前記第２の貫通電極と電気的に接続されることを特徴とする請求項３記載の半導体装置。
  5. 前記受動素子が逆Ｆ型アンテナの場合、前記受動素子は、前記第１及び第２の貫通電極と電気的に接続されることを特徴とする請求項３記載の半導体装置。
  6. 前記素子形成層上に設けられた第２の絶縁層と、該第２の絶縁層上に設けられた外部接続端子とをさらに備え、
    前記第２の絶縁層に、前記外部接続端子と第１及び第２の貫通電極との間を電気的に接続する配線パターンを設けたことを特徴とする請求項１〜５のいずれか一項記載の半導体装置。
  7. 半導体基板の第１の主面に形成された素子形成層を有する半導体チップと、前記半導体基板の第１の主面とは反対側の第２の主面側に設けられた受動素子と、前記半導体チップを貫通し、前記受動素子と半導体素子とを電気的に接続する貫通電極とを備えた半導体装置の製造方法であって、
    前記半導体基板は、前記半導体装置が形成される半導体装置形成領域を複数有しており、
    前記半導体基板の複数の半導体装置形成領域に前記素子形成層を形成する第１の工程と、
    前記貫通電極を形成する第２の工程と、
    前記受動素子を形成する第３の工程と、
    前記第１〜第３の工程後に前記半導体基板を切断して前記半導体装置を個片化する第４の工程とを含むことを特徴とする半導体基板の製造方法。
  8. 前記第３の工程と第４の工程の間に、前記半導体基板の第１の主面側に、前記貫通電極と電気的に接続される外部接続端子を形成する工程をさらに設けたことを特徴とする請求項７記載の半導体装置の製造方法。
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