JP2009158743A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009158743A
JP2009158743A JP2007335690A JP2007335690A JP2009158743A JP 2009158743 A JP2009158743 A JP 2009158743A JP 2007335690 A JP2007335690 A JP 2007335690A JP 2007335690 A JP2007335690 A JP 2007335690A JP 2009158743 A JP2009158743 A JP 2009158743A
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
semiconductor
antenna
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007335690A
Other languages
English (en)
Other versions
JP5592053B2 (ja
JP2009158743A5 (ja
Inventor
Tomoji Fujii
朋治 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007335690A priority Critical patent/JP5592053B2/ja
Priority to US12/342,755 priority patent/US8035192B2/en
Priority to KR1020080134561A priority patent/KR20090071482A/ko
Priority to TW097150906A priority patent/TW200931623A/zh
Publication of JP2009158743A publication Critical patent/JP2009158743A/ja
Publication of JP2009158743A5 publication Critical patent/JP2009158743A5/ja
Application granted granted Critical
Publication of JP5592053B2 publication Critical patent/JP5592053B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】本発明は受動素子を備えた半導体装置及びその製造方法に関し、装置の小型化を図りつつ、かつ誘電損失の発生を抑制することを課題とする。
【解決手段】半導体チップ１１と、半導体チップ１１を貫通して形成された１５，１６とを有した半導体装置であって、半導体チップ１１の第１面３５Ａ（主面）に対する反対側の第２面３５Ｂに、貫通電極１５と接続したグランド層２８と、貫通電極１６に接続したパッチアンテナ３３とをSiO2又はSiNよりなる無機絶縁層３０を介して積層した構成とする。
【選択図】図３

Description

本発明は半導体装置及びその製造方法に係り、特に受動素子を備えた半導体装置及びその製造方法に関する。
半導体装置には、受動素子としてアンテナを備えたものがある。このような半導体装置は、基板と、基板上に設けられるＣＰＵ用半導体チップ、及びＲＦデバイス等を備えており、例えば、無線モジュールとして用いられる。また、アンテナとしては、チップアンテナやアンテナパターン等が用いられる。
図１は、チップアンテナを備えた従来の半導体装置の断面図である。同図に示すように、半導体装置１００は、基板１０１と、ＣＰＵ用半導体チップ１０２と、ＲＦデバイス１０３と、チップアンテナ１０４と、マッチング用部品１０５とを有する。
基板１０１には、図示していない配線パターンが形成されている。ＣＰＵ用半導体チップ１０２、ＲＦデバイス１０３、チップアンテナ１０４、及びマッチング用部品１０５は、基板１０１上に設けられている。マッチング用部品１０５は、基板１０１に設けられた配線パターン（図示せず）によりＲＦデバイス１０３及びチップアンテナ１０４と電気的に接続されている。
図２は、アンテナパターンを備えた従来の半導体装置の断面図である。図２において、図１に示した半導体装置１００と同一構成部分には同一符号を付す。
図２に示すように、半導体装置１１０は、基板１０１と、ＣＰＵ用半導体チップ１０２と、ＲＦデバイス１０３と、アンテナパターン１１１とを有する。ＣＰＵ用半導体チップ１０２及びＲＦデバイス１０３は、基板１０１上に設けられている。アンテナパターン１１１は、基板１０１上に形成されており、基板１０１に設けられた配線パターン（図示せず）によりＣＰＵ用半導体チップ１０２及びＲＦデバイス１０３と電気的に接続されている（例えば、特許文献１参照。）。
また、近年のＣＭＯＳ技術の進歩により、１つの半導体チップにＣＰＵとＲＦデバイスとを混載すると共に、当該半導体チッブの背面にアンテナを形成した半導体装置が提案されている。
特開２００４−２２６６７号公報
しかしながら、上記の半導体装置１００では、チップアンテナ１０４が高価なため、半導体装置１００の製造コストが増加するという問題があった。また、チップアンテナ１０４を用いた場合、インピーダンスを調整するためのマッチング用部品１０５を設ける必要があるため、基板１０１の面積が大きくなってしまい、半導体装置１００のコストが増加すると共に、半導体装置１００を小型化できないという問題があった。
また、半導体装置１１０では、アンテナパターン１１１を形成するために、基板１０１上にチップアンテナ１０４の形成領域よりも大きな領域が必要となるため、基板１０１の面積が大きくなってしまい、半導体装置１１０のコストが増加すると共に、半導体装置１１０を小型化できないという問題があった。
また、１つの半導体チップにＣＰＵとＲＦデバイスとを混載すると共に、チッブ背面にアンテナを形成した半導体装置は、上記の半導体装置１００，１１０に比べて大幅に装置の小型化を図ることができる。しかしながら、必然的にアンテナと半導体チップとの間に絶縁材を設ける必要があるが、従来では絶縁性樹脂で半導体チップとアンテナパターンとを絶縁していたため、絶縁性樹脂に起因して誘電損失が大きく、所望のアンテナ特性が得られないという問題点があった。特に、ミリ波帯のアンテナの場合、この誘電損失は大きな問題となる。
本発明は上記の点に鑑みてなされたものであり、装置の小型化を図っても誘電損失の発生を抑制しうる半導体装置及びその製造方法を提供することを目的とする。
上記の課題は、本発明の第１の観点からは、半導体素子と、該半導体素子を貫通して形成された貫通電極とを有した半導体装置であって、前記半導体素子の主面に対する反対側面に、前記貫通電極に接続した受動層を無機絶縁層を介して積層してなる構成の半導体装置により解決することができる。
また、上記発明において、前記半導体素子の主面に対する反対側面に、貫通電極に接続したグランド層が設けられ、該グランド層上に前記無機絶縁層を積層した構成としてもよい。また、前記無機絶縁層は、SiO2又はSiNを用いることができる。また、前記受動層は、パッチアンテナ、逆Ｆ型アンテナ、及びダイポールアンテナの群から選ばれる少なくともひとつのアンテナを用いることができる。更に、前記半導体素子の主面に再配線が形成された構成としてもよい。
また上記の課題は、本発明の第２の観点からは、半導体基板に貫通孔を形成する工程と、該貫通孔内に貫通電極を形成する工程と、前記半導体基板の主面に対する反対側面に無機絶縁層を形成する工程と、前記無機絶縁層上に受動層を形成する工程と、前記半導体基板を切断して前記半導体装置を個片化する工程とを含む半導体装置の製造方法により解決することができる。
また、上記発明において、更に、前記半導体基板の主面に対する反対側面にグランド層を形成する工程と、前記グランド層を被覆して、前記無機絶縁層を形成する工程とを有することとしてもよい。また、前記無機絶縁層をSiO2又はSiNで形成してもよい。更に、前記半導体基板の主面に、前記貫通電極と電気的に接続される外部接続端子を形成する工程を更に有することとしてもよい。
本発明によれば、装置の小型化を図ることができる。また、グランド層と受動層を樹脂絶縁層に比べて誘電体損が小さい無機絶縁層を介して積層したことにより、信号伝達の遅延発生を抑制でき、よってアンテナ特性の向上を図ることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図３は、本発明の第１実施形態による半導体装置の断面図である。この半導体装置１０Ａは、外部接続端子２５を介して、例えばマザーボード等の実装基板（図示せず）と電気的に接続されるものである。尚、本実施形態では、受動素子としてパッチアンテナ３３を用いた場合を例に挙げて説明するものとする。
半導体装置１０Ａは、半導体チップ１１と、保護膜１２と、絶縁膜１４，ソルダーレジスト２２と、貫通電極１５，１６と、再配線１７と、封止樹脂１８と、ポスト２０，２１と、拡散防止膜２４と、外部接続端子２５と、グランド層２８と、無機絶縁層３０と、受動素子であるパッチアンテナ３３とを有する。
半導体チップ１１は、半導体基板３５と、素子形成層３６と、電極パッド３７、及び電極パッド３７を貫通する貫通孔３９Ａ，３９Ｂ等を有している。半導体基板３５は板状とされており、例えばＳｉ基板やＧａ−Ａｓ基板等を用いることができる。
素子形成層３６は、半導体基板３５の主面３５Ａ（以下、第１面３５Ａという）に形成されている。素子形成層３６は、ＣＰＵ回路及びＲＦ回路等が形成されている。また、この回路上には絶縁層、配線、及びビア等が形成されており、全体として多層配線構造体（図示せず）とを有する。尚、図示の便宜上、図では素子形成層３６の厚さを実際の厚さに比べて厚く描いている。
電極パッド３７は、素子形成層３６上に複数設けられている。電極パッド３７は、半導体素子（図示せず）と電気的に接続されている。電極パッド３７の材料としては、例えば、Ａｌを用いることができる。
保護膜１２は、電極パッド３７を露出した状態で、素子形成層３６上を覆うように設けられている。保護膜１２としては、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成されたSiO2膜、SiN膜等を用いることができる。
絶縁膜１４は、貫通孔３９Ａ，３９Ｂを形成する半導体基板３５及び素子形成層３６と、半導体基板３５の第２面３５Ｂとを覆うように設けられている。絶縁膜１４は、貫通電極１５，１６と半導体基板３５及び素子形成層３６との間を絶縁するためのものである。絶縁膜１４としては、例えば、SiO2膜等の熱酸化膜を用いることができる。尚、絶縁膜１４は、熱酸化以外にもＣＶＤ法や蒸着法等により形成することも可能である。
貫通電極１５は貫通部１５Ａと接続部１５Ｂ，１５Ｃとを有し、半導体素子のグランドラインと電気的に接続されている。貫通部１５Ａは、半導体基板３５に形成された貫通孔３９Ａに設けられている。
接続部１５Ｂは、半導体基板３５の第１面３５Ａ側に位置する貫通部１５Ａの端部に設けられており、電極パッド３７と電気的に接続されている。接続部１５Ｃは、半導体基板３５の第２面３５Ｂ側に位置する貫通部１５Ａの端部に設けられており、グランド層２８と電気的に接続されている。これにより、貫通電極１５及びグランド層２８はグランド電位とされる。貫通電極１５の材料としては、導電金属を用いることができ、具体的には、Ｃｕを用いることができる。
貫通電極１６は、貫通部１６Ａと、接続部１６Ｂ，１６Ｃを有する。貫通部１６Ａは、半導体基板３５に形成された貫通孔３９Ｂに設けられている。
接続部１６Ｂは、半導体基板３５の第１面３５Ａ側に位置する貫通部１６Ａの端部に設けられており、電極パッド３７と電気的に接続されている。接続部１６Ｃは、半導体基板３５の第２面３５Ｂ側に位置する貫通部１６Ａの端部に設けられており、パッチアンテナ３３に接続されている。貫通電極１６の材料としては、導電金属を用いることができ、具体的には、Ｃｕを用いることができる。
このように、半導体チップ１１を貫通する貫通電極１５，１６を設けることにより、半導体基板３５の第２面３５Ｂ側に構造体を設けて、半導体基板３５の第１面３５Ａ側に設けられた構造体と第２面３５Ｂ側に設けられた構造体との間を電気的に接続することが可能となる。
再配線１７Ａは、保護膜１２及び接続部１５Ｂ上に絶縁層３１を介して設けられている。この再配線１７Ａは、貫通電極１５及びポスト２０と電気的に接続されている。再配線１７Ａは、外部接続端子２５と電気的に接続されたポスト２０と、貫通電極１５とを電気的に接続するための配線である。
再配線１７Ｂは、保護膜１２及び接続部１６Ｂ上に絶縁層３１を介して設けられている。この再配線１７Ｂは、貫通電極１６及びポスト２１と電気的に接続されている。再配線１７Ｂは、外部接続端子２５と電気的に接続されたポスト２１と、貫通電極１６とを電気的に接続するための配線である。
このような再配線１７Ａ，１７Ｂを設けることにより、マザーボード等の実装基板（図示せず）に半導体装置１０Ａを接続する際、実装基板に設けられたパッドの間隔に対応するように外部接続端子２５の配設位置を調整することができる。尚、再配線１７Ａ，１７Ｂは、保護膜１２上に直接形成することも可能である。
封止樹脂１８は、保護膜１２及び再配線１７Ａ，１７Ｂを覆うように設けられている。封止樹脂１８としては、例えば、トランスファーモールド法や樹脂フィルムの積層等により形成されたエポキシ系樹脂やポリイミド系樹脂等からなる封止樹脂を用いることができる。
ポスト２０は、貫通電極１５と電気的に接続された再配線１７Ａ上に設けられており、かつ封止樹脂１８に埋設された構成となっている。このポスト２０の上面は封止樹脂１８から露出しており、この露出位置には拡散防止膜２４が形成されている。
ポスト２１は、貫通電極１６と電気的に接続された再配線１７Ｂ上に設けられており、かつ封止樹脂１８に埋設された構成となっている。このポスト２１の上面は封止樹脂１８から露出しており、この露出位置には拡散防止膜２４が形成されている。ポスト２０，２１の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
ソルダーレジスト２２は、拡散防止膜２４を露出した状態で、封止樹脂１８を覆うように設けられている。ソルダーレジスト２２としては、例えば、エポキシ系樹脂やポリイミド系樹脂等を用いることができる。尚、ソルダーレジスト２２は、必ずしも設けなくてもよい。
拡散防止膜２４は、封止樹脂１８から露出されたポスト２０，２１の上面に設けられている。拡散防止膜２４は、ポスト２０，２１に含まれるＣｕが外部接続端子２５に拡散することを防止するための膜である。拡散防止膜２４としては、例えば、Ｎｉ層、Ａｕ層を順次積層させたＮｉ／Ａｕ積層膜を用いることができる。
外部接続端子２５は、拡散防止膜２４上に設けられている。外部接続端子２５は、貫通電極１５，１６のうちのいずれか一方と電気的に接続されている。外部接続端子２５は、マザーボード等の実装基板と電気的に接続するための端子である。外部接続端子２５としては、例えば、はんだボールを用いることができる。
グランド層２８は、半導体基板３５の第２面３５Ｂを覆う絶縁膜１４上に形成され、また接続部１５Ｃに接続されている。また、グランド層２８の形成領域は、広く平面状に形成されている。前記のように、このグランド層２８は貫通電極１５と電気的に接続されることにより、グランド電位とされている。グランド層２８の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
接続部１６Ｃは、貫通電極１６とパッチアンテナ３３とを電気的に接続する接続電極として機能する。これにより、パッチアンテナ３３は、半導体チップ１１の給電ラインと電気的に接続される。
無機絶縁層３０は、絶縁膜１４、接続部１５Ｃ、１６Ｃ、及びグランド層２８を覆うように設けられている。本実施形態では、無機絶縁層３０として誘電体損(tan(δ))の小さい材料が選定されている。具体的な無機絶縁層３０の材質としては、SiO2又はSiNを用いることができる。SiO2の場合、誘電体損(tan(δ))は0.0001程度である。これに対し、ポリイミド等の樹脂の場合は誘電体損(tan(δ))は0.02程度で、本実施形態によれば誘電体損(tan(δ))を従来に比べて大幅に低減することができる。尚、上記の無機絶縁層３０は、スパッタ法、蒸着法、ＣＶＤ法等を用いて形成することができる。
パッチアンテナ３３は、半導体基板３５の第２面３５Ｂ側に設けられており、ビア部４１と、アンテナ部４２とを有する。ビア部４１は、無機絶縁層３０内に形成されている。このビア部４１の一方の端部は接続部１６Ｃを介して貫通電極１６に接続されており、他方の端部はアンテナ部４２に一体的に接続されている。このアンテナ部４２は、無機絶縁層３０から露出するよう構成されている。
図４は、半導体装置１０Ａを平面視した図（図３におけるＡ視した図）である。図３及び図４に示すように、アンテナ部４２は平面状の板状アンテナであり、無機絶縁層３０及びビア部４１上に設けられている。このパッチアンテナ３３の材料としては、導電金属を用いることができ、例えば、Ｃｕを用いることができる。
このように、受動素子であるパッチアンテナ３３を素子形成層３６や外部接続端子２５が形成された半導体基板３５の第１面３５Ａ側とは反対側の第２面３５Ｂ側に設けることにより、半導体装置１０Ａの面積方向のサイズ（平面的なサイズ）を小型化することができる。
また本実施形態では、グランド層２８とパッチアンテナ３３とを電磁的に画成する絶縁層として無機絶縁層３０を用いている。SiO2又はSiNよりなる無機絶縁層３０は、一般に半導体装置において使用されるエポキシ系及びポリイミド系の絶縁性樹脂に比べて誘電体損(tan(δ))は小さい。よって、ＳiO2又はSiNよりなる無機絶縁層３０を用いることにより、信号伝達の遅延発生を抑制でき、よって半導体装置１０Ａがミリ波帯の高周波対応の装置であっても、誘電体損の影響を低減でき良好なアンテナ特性を得ることができる。
ところで、上記した実施形態にかかる半導体装置１０Ａは、パッチアンテナ３３を露出した構成例を示した。しかしながら、パッチアンテナ３３の表面には、パッチアンテナ３３を被覆保護するための絶縁膜（例えば、ソルダーレジスト）を設けてもよい。また、外部接続端子２５を備えていない半導体装置に対しても、本実施形態は適用可能である。
また、図２１に示す第２実施形態に係る半導体装置１０Ｂのように、封止樹脂１８及びポスト２０，２１を設けることなく、再配線１７Ａ，１７Ｂに拡散防止膜２４介して直接外部接続端子２５を形成する構成としてもよい。尚、第２実施形態に係る半導体装置１０Ｂは、上記の点を除き半導体装置１０Ａと同一であるため、図２１において図３に示した構成と対応する構成には同一符号を付し、その説明を省略するものとする。
更に、半導体チップ１１の第２面３５Ｂ側に配設されるアンテナは、パッチアンテナ３３に限定されるものではなく、図２２（Ａ），（Ｂ）に示す第３実施形態に係る半導体装置１０Ｃのように逆Ｆ型アンテナ６１を適用してもよい。この実施形態に係る半導体装置１０Ｃでは、逆Ｆ型アンテナ６１はビア６３を介して貫通電極１６（接続部１６Ｃ）に接続され、またビア６４を介して貫通電極１５（接続部１５Ｃ）に接続された構成とされている。
また、図２３（Ａ），（Ｂ）に示す第４実施形態に係る半導体装置１０Ｄのように、アンテナとしてダイポールアンテナ６２を適用することも可能である。この実施形態に係る半導体装置１０Ｄは、接続部１５Ｃと連続的に再配線７０が形成されており、また接続部１６Ｃと連続的に再配線７０が形成されている。そして、一方のダイポールアンテナ６２（図中右側）はビア６３，再配線７０を介して貫通電極１５（接続部１５Ｃ）に接続され、他方のダイポールアンテナ６２（図中左側）はビア６３，再配線７０を介して貫通電極１６（接続部１６Ｃ）に接続された構成とされている。尚、受動層はアンテナに限定されるものではなく、コイル等の他の電子構成部品を受動層とすることも可能である。
次に、本発明の第１実施形態である半導体装置の製造方法について説明する。図５乃至図２０は、第１実施形態である半導体装置の製造方法を示す図である。
尚、以下の説明においては、図３に示した半導体装置１０Ａの製造方法を例に挙げて説明するものとする。また、図５乃至図２０において、図３に示した構成と対応する構成については同一符号を付してその説明を適宜省略するものとする。
図５は、半導体装置１０Ａの基材となる半導体基板１１Ａの一例を示した図である。図５において、Ｄは半導体基板１１Ａをダイシングブレードで切断する際の切断位置（以下、「切断位置Ｄ」とする）を示している。各半導体装置１０Ａは、切断位置Ｄに囲まれた半導体装置形成領域Ｂ内に製造される。
半導体装置１０Ａを製造するには、半導体基板１１Ａを構成する基板本体３５の半導体装置形成領域Ｂに素子形成層３６を形成する。次いで、先ず図６に示すように、素子形成層３６上に電極パッド３７を形成すると共に保護膜１２を形成する。この際、保護膜１２は、電極パッド３７の形成位置を除き、素子形成層３６の全面を被覆するよう形成される。また、保護膜１２の厚さは、電極パッド３７の厚さと同一厚さとされている。
電極パッド３７は、例えば、スパッタ法により形成したAl（アルミニウム）をドライエッチング法によりパターニングすることで形成する。また、保護膜１２は、例えば、スパッタ法、蒸着法、ＣＶＤ法等により形成することができる。保護膜１２としては、例えば、SiO2膜、SiN膜等を用いることができる。以下、電極パッド３７,素子形成層３６，及び基板本体３５を総称して半導体基板１１Ａというものとする。
次いで、図７に示すように、半導体基板１１Ａ（基板本体３５、素子形成層３６、電極パッド３７）を貫通する貫通孔３９Ａ，３９Ｂを形成する。貫通孔３９Ａ，３９Ｂは、例えばレーザ加工法やドライエッチングを用いることにより形成することができる。
次いで、図８に示すように、貫通孔３９Ａ，３９Ｂの内面及び基板本体３５の第２面３５Ｂに絶縁膜１４を形成する。絶縁膜１４としては、例えば、加熱処理により形成された熱酸化膜（SiO2膜）や、ＣＶＤ法により形成されたSiO2膜やSiN膜等を用いることができる。
次いで、貫通孔３９Ａ，３９Ｂの内壁を含む絶縁膜１４及び保護膜１２の表面全面にＣＶＤ法を用いてTi又はCuのシード層（図示せず）を形成し、その後に図９に示すように、めっきレジスト１３を形成する。このめっきレジスト１３は、接続部１５Ｂ，１５Ｃ，１６Ｂ，１６Ｃ及びグランド層２８の形状にパターニングされる。
次いで、上記のように形成されたTi又はCuのシード層を給電層として電解銅めっきを実施し、図１０に示すように貫通電極１５（貫通部１５Ａ，接続部１５Ｂ，接続部１５Ｃ）及び貫通電極１６（貫通部１６Ａ，接続部１６Ｂ，接続部１６Ｃ）及びグランド層２８を形成する。よって、この貫通電極１５，１６，グランド層２８の形成は、同時に実施される。
次いで、図１１に示すように、めっきレジスト１３を除去する。また、接続部１５Ｂ，１５Ｃ，１６Ｂ，１６Ｃ及びグランド層２８から露出する不要なシード層の除去を行なう。
不要なシード層が除去されると、図１２に示すように、絶縁膜１４、接続部１５Ｃ、接続部１６Ｃ、及びグランド層２８上に、ＣＶＤ法又は蒸着法により、SiO2やSiNよりなる無機絶縁層３０を形成する。この無機絶縁層３０として本実施形態では、誘電体損(tan(δ))の小さい材料が選定されている。具体的な無機絶縁層３０の材質としては、一般に半導体装置において使用されるエポキシ系及びポリイミド系の絶縁性樹脂に比べて誘電体損(tan(δ))が小さい、SiO2又はSiNを用いている。また、この無機絶縁層３０のグランド層２８上における厚さは、例えば１〜３μｍの厚さで形成することができ、特に1.5μｍとすることが好適である。
次いで、図１３に示すように、パッチアンテナ３３を構成するビア部４１の形成位置に開口部４９Ａを有したレジスト層４９を形成する。続いて、レジスト層４９をマスクとして無機絶縁層３０のエッチング処理を行ない、無機絶縁層３０に孔３０Ａを形成する。このエッチング処理には、例えばドライエッチング法を用いることができる。また、他の方法としては、レーザ加工法を用いることも可能である。この場合には、レジスト層４９は不要となる。無機絶縁層３０に孔３０Ａが形成されると、レジスト層４９はレジスト剥離液により除去される。
次いで、図１４に示すように、孔３０Ａが形成された無機絶縁層３０の上面に、開口部５０Ａを有したレジスト層５０を形成する。この開口部５０Ａは、パッチアンテナ３３を構成するアンテナ部４２の形状に対応している。その後、開口部５０Ａに導電金属を設けて、ビア部４１及びアンテナ部４２を一体的に連続形成する。ビア部４１及びアンテナ部４２が形成された後、レジスト層５０はレジスト剥離液により除去される。
これにより、ビア部４１とアンテナ部４２とよりなるパッチアンテナ３３が形成される。このように形成されたパッチアンテナ３３は、ビア部４１が貫通電極１６を介して半導体基板１１Ａ及び再配線１７Ｂと電気的に接続される。
また、パッチアンテナ３３の材料となる導電金属としては、例えば、Ｃｕを用いることができる。この導電金属は、例えば、めっき法より形成することができる。電解めっき法を用いる場合には、予め無機絶縁層３０の上面や孔３０Ａの内面に無電解めっき法やスパッタ法によりＣｒやＣｕ等からなるシード層を形成し、その後レジスト層５０を形成し、次いで、シード層を給電層として導電金属を析出させることで行なう。尚、不要なシード層及びレジスト層５０は、パッチアンテナ３３の形成後に除去する。
次いで、図１５に示すように、保護膜１２及び接続部１５Ｂ、１６Ｂの上部に絶縁層３１を形成すると共に、再配線１７Ａ，１７Ｂを形成する。絶縁層３１としては、ポリイミドやエポキシ等の樹脂を用いることができる。この絶縁層３１は、上記樹脂の塗布や樹脂フィルムの積層により形成することができる。
また、再配線１７Ａ，１７Ｂを形成するには、先ず絶縁層３１の接続部１５Ｂ，１６Ｂと対向する所定位置にレーザ加工法等を用いてビアを形成する。その後、セミアディティブ法を用いて再配線１７Ａ，１７Ｂを形成する。尚、ビアの形成は、絶縁層３１が感光性樹脂である場合には、フォトリソ工程を実施することにより形成することができる。
次いで、図１６に示すように、絶縁層３１及び再配線１７Ａ，１７Ｂの上面にＣＶＤ法でTiやCuのシード層（図示せず）を形成した後、その上部に開口部４８Ａ，４８Ｂを有したレジスト層４８を形成する。そして、シード層を給電層とする電解銅めっきを実施し、開口部４８Ａ，４８Ｂ内にポスト２０，２１を形成する。ポスト２０，２１が形成されると、レジスト層４８が除去されると共に、不要なシード層（ポスト２０，２１から露出するシード層）が除去される。
次いで、図１７に示すように、再配線１７Ａ，１７Ｂが形成された構造体の上面に、ポスト２０，２１の上端面２０Ａ，２１Ａと略面一となる封止樹脂１８を形成する。封止樹脂１８としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができ、またトランスファーモールド法や樹脂フィルムの積層等により形成することができる。
次いで、封止樹脂１８の上面に開口部２２Ａ，２２Ｂを有するソルダーレジスト２２を形成する。開口部２２Ａにおいてはポスト２０が露出し、また開口部２２Ｂにおいてはポスト２１が露出する。このソルダーレジスト２２は、例えば、エポキシ系樹脂やポリイミド系樹脂等を塗布することで形成する。
次いで、図１８に示すように、開口部２２Ａ，２２Ｂに露出されたポスト２０，２１上に拡散防止膜２４を形成する。拡散防止膜２４は、例えば、無電解めっき法により、Ｎｉ層、Ａｕ層を順次積層させることで形成する。
次いで、図１９に示すように、拡散防止膜２４上に外部接続端子２５を形成する。外部接続端子２５としては、例えば、はんだボールを用いることができる。その後、図２０に示すように、ダイシングブレードにより半導体基板１１Ａの切断位置Ｄを切断することにより、半導体装置１０Ａが個片化される。これにより、一度に複数の半導体装置１０Ａが製造される。
上記した本実施形態の半導体装置の製造方法によれば、複数の半導体装置形成領域Ｂを有する半導体基板１１Ａに素子形成層３６を形成後、半導体チップ１１に貫通電極１５，１６、パッチアンテナ３３、外部接続端子２５等を形成し、最後に半導体基板１１Ａを切断して一度に複数の半導体装置１０Ａを製造するため、半導体装置１０Ａの製造コストを低減することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
チップアンテナを備えた従来の半導体装置の断面図である。 アンテナパターンを備えた従来の半導体装置の断面図である。 本発明の第１実施形態による半導体装置の断面図である。 図３に示した半導体装置をＡ視した図である。 半導体基板の一例を示した図である。 第１実施形態に係る半導体装置の製造工程を示した図（その１）である。 第１実施形態に係る半導体装置の製造工程を示した図（その２）である。 第１実施形態に係る半導体装置の製造工程を示した図（その３）である。 第１実施形態に係る半導体装置の製造工程を示した図（その４）である。 第１実施形態に係る半導体装置の製造工程を示した図（その５）である。 第１実施形態に係る半導体装置の製造工程を示した図（その６）である。 第１実施形態に係る半導体装置の製造工程を示した図（その７）である。 第１実施形態に係る半導体装置の製造工程を示した図（その８）である。 第１実施形態に係る半導体装置の製造工程を示した図（その９）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１０）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１１）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１２）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１３）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１４）である。 第１実施形態に係る半導体装置の製造工程を示した図（その１５）である。 本発明の第２の実施形態に係る半導体装置の断面図である。 本発明の第３の実施形態に係る半導体装置を示しており、（Ａ）は断面図、（Ｂ）は平面図である。 本発明の第４の実施形態に係る半導体装置を示しており、（Ａ）は断面図、（Ｂ）は平面図である。
符号の説明
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 半導体装置
１１ 半導体チップ
１１Ａ 半導体基板
１２ 保護膜
１４，７１，７３ 絶縁膜
１５，１６ 貫通電極
１５Ａ，１６Ａ 貫通部
１７Ａ，１７Ｂ 再配線
１８ 封止樹脂
２０，２１ ポスト
２２ ソルダーレジスト
２５ 外部接続端子
２８ グランド層
３０ 無機絶縁層
３１ 絶縁層
３３ パッチアンテナ
３５ 基板本体
３５Ａ 第１面
３５Ｂ 第２面
３６ 素子形成層
３７ 電極パッド
３９Ａ，３９Ｂ 貫通孔
４１ ビア部
４２ アンテナ部
４５，４６，４８，４９，５０ レジスト層
６１ 逆Ｆ型アンテナ
６２ ダイポールアンテナ
Ｂ 半導体装置形成領域
Ｄ 切断位置

Claims (9)

  1. 半導体素子と、該半導体素子を貫通して形成された貫通電極とを有した半導体装置であって、
    前記半導体素子の主面に対する反対側面に、前記貫通電極に接続した受動層を無機絶縁層を介して積層してなる構成の半導体装置。
  2. 前記半導体素子の主面に対する反対側面に、貫通電極に接続したグランド層が設けられ、該グランド層上に前記無機絶縁層を積層してなる構成の半導体装置。
  3. 前記無機絶縁層は、SiO2又はSiNである請求項１又は２記載の半導体装置。
  4. 前記受動層は、パッチアンテナ、逆Ｆ型アンテナ、及びダイポールアンテナの群から選ばれる少なくともひとつのアンテナである請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記半導体素子の主面に再配線が形成されてなる請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 半導体基板に貫通孔を形成する工程と、
    該貫通孔内に貫通電極を形成する工程と、
    前記半導体基板の主面に対する反対側面に無機絶縁層を形成する工程と、
    前記無機絶縁層上に受動層を形成する工程と、
    前記半導体基板を切断して前記半導体装置を個片化する工程とを含む半導体装置の製造方法。
  7. 更に、前記半導体基板の主面に対する反対側面にグランド層を形成する工程と、
    前記グランド層を被覆して、前記無機絶縁層を形成する工程とを有する請求項６記載の半導体装置の製造方法。
  8. 前記無機絶縁層をSiO2又はSiNで形成する請求項６又は７記載の半導体装置の製造方法。
  9. 前記半導体基板の主面に、前記貫通電極と電気的に接続される外部接続端子を形成する工程を更に有する請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
JP2007335690A 2007-12-27 2007-12-27 半導体装置及びその製造方法 Active JP5592053B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007335690A JP5592053B2 (ja) 2007-12-27 2007-12-27 半導体装置及びその製造方法
US12/342,755 US8035192B2 (en) 2007-12-27 2008-12-23 Semiconductor device and manufacturing method thereof
KR1020080134561A KR20090071482A (ko) 2007-12-27 2008-12-26 반도체 장치 및 그 제조 방법
TW097150906A TW200931623A (en) 2007-12-27 2008-12-26 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007335690A JP5592053B2 (ja) 2007-12-27 2007-12-27 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2009158743A true JP2009158743A (ja) 2009-07-16
JP2009158743A5 JP2009158743A5 (ja) 2011-01-06
JP5592053B2 JP5592053B2 (ja) 2014-09-17

Family

ID=40797122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007335690A Active JP5592053B2 (ja) 2007-12-27 2007-12-27 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US8035192B2 (ja)
JP (1) JP5592053B2 (ja)
KR (1) KR20090071482A (ja)
TW (1) TW200931623A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080441A (ko) * 2012-12-20 2014-06-30 인텔 코오퍼레이션 디바이스 상에 조립된 이산 안테나들을 포함하는 패키지 구조물
CN109755225A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 天线模块
US10784587B2 (en) 2016-06-13 2020-09-22 Lapis Semiconductor Co., Ltd. Semiconductor device, communication system, and method of manufacturing semiconductor device
US11791298B2 (en) 2019-02-15 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor package including plurality of semiconductor chips on common connection structure

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009136495A1 (ja) * 2008-05-09 2009-11-12 国立大学法人九州工業大学 チップサイズ両面接続パッケージ及びその製造方法
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US20120306094A1 (en) * 2011-06-06 2012-12-06 Shahrazie Zainal Abu Bakar Signal routing using through-substrate vias
EP2648218B1 (en) 2012-04-05 2015-10-14 Nxp B.V. Integrated circuit and method of manufacturing the same
TWI544593B (zh) * 2013-09-09 2016-08-01 矽品精密工業股份有限公司 半導體裝置及其製法
CN108235792B (zh) * 2016-10-21 2021-01-26 京瓷株式会社 标签用基板、rfid标签以及rfid***
KR102334710B1 (ko) 2017-03-28 2021-12-02 삼성전기주식회사 전자부품 내장 기판
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
CN109411535B (zh) * 2017-08-15 2022-03-18 台达电子工业股份有限公司 半导体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203176A (ja) * 2004-12-20 2006-08-03 Sanyo Electric Co Ltd 半導体装置及び半導体モジュール
JP2007036571A (ja) * 2005-07-26 2007-02-08 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007049115A (ja) * 2005-07-13 2007-02-22 Seiko Epson Corp 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4010881B2 (ja) 2002-06-13 2007-11-21 新光電気工業株式会社 半導体モジュール構造
US7531407B2 (en) * 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203176A (ja) * 2004-12-20 2006-08-03 Sanyo Electric Co Ltd 半導体装置及び半導体モジュール
JP2007049115A (ja) * 2005-07-13 2007-02-22 Seiko Epson Corp 半導体装置
JP2007036571A (ja) * 2005-07-26 2007-02-08 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080441A (ko) * 2012-12-20 2014-06-30 인텔 코오퍼레이션 디바이스 상에 조립된 이산 안테나들을 포함하는 패키지 구조물
JP2014123945A (ja) * 2012-12-20 2014-07-03 Intel Corp デバイス上に取り付けられた個別アンテナを含むパッケージ構造
US9166284B2 (en) 2012-12-20 2015-10-20 Intel Corporation Package structures including discrete antennas assembled on a device
KR101587331B1 (ko) 2012-12-20 2016-01-20 인텔 코포레이션 패키지 구조물 및 패키지 구조물을 형성하는 방법
US9419339B2 (en) 2012-12-20 2016-08-16 Intel Corporation Package structures including discrete antennas assembled on a device
US10784587B2 (en) 2016-06-13 2020-09-22 Lapis Semiconductor Co., Ltd. Semiconductor device, communication system, and method of manufacturing semiconductor device
CN109755225A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 天线模块
CN109755225B (zh) * 2017-11-03 2023-08-11 三星电子株式会社 天线模块
US11791298B2 (en) 2019-02-15 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor package including plurality of semiconductor chips on common connection structure

Also Published As

Publication number Publication date
JP5592053B2 (ja) 2014-09-17
KR20090071482A (ko) 2009-07-01
US8035192B2 (en) 2011-10-11
TW200931623A (en) 2009-07-16
US20090166811A1 (en) 2009-07-02

Similar Documents

Publication Publication Date Title
JP5592053B2 (ja) 半導体装置及びその製造方法
US7841076B2 (en) Manufacturing method of wiring substrate and manufacturing method of semiconductor device
JP2007036571A (ja) 半導体装置及びその製造方法
JP4749795B2 (ja) 半導体装置
US11398421B2 (en) Semiconductor substrate and method for manufacturing the same
US8309860B2 (en) Electronic component built-in substrate and method of manufacturing the same
US8053677B2 (en) Electronic apparatus and method of manufacturing the same, and wiring substrate and method of manufacturing the same
JP2007027451A (ja) 回路基板及びその製造方法
US9894779B2 (en) Embedded component substrate and method for fabricating the same
US20130025926A1 (en) Circuit substrate
JP5054413B2 (ja) アンテナ素子及び半導体装置
KR20140079204A (ko) 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조 방법
US20190252325A1 (en) Chip package structure and manufacturing method thereof
CN113257795A (zh) 半导体设备封装和其制造方法
JP2004146419A (ja) 複合多層基板およびそれを用いたモジュール
US11665834B2 (en) Electronic assembly having circuit carrier and manufacturing method thereof
KR20170076409A (ko) 인쇄회로기판
JP2023104759A (ja) 多層配線基板、半導体装置、多層配線基板の製造方法
JP2009290173A (ja) 半導体装置
US8450624B2 (en) Supporting substrate and method for fabricating the same

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120814

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121012

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130416

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130711

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130718

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140624

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140731

R150 Certificate of patent or registration of utility model

Ref document number: 5592053

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150