KR20040086429A - 전자 회로 장치 및 그 제조 방법 - Google Patents
전자 회로 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20040086429A KR20040086429A KR10-2004-7013113A KR20047013113A KR20040086429A KR 20040086429 A KR20040086429 A KR 20040086429A KR 20047013113 A KR20047013113 A KR 20047013113A KR 20040086429 A KR20040086429 A KR 20040086429A
- Authority
- KR
- South Korea
- Prior art keywords
- electronic component
- surface wiring
- interposer
- wiring portion
- electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000005304 joining Methods 0.000 claims abstract description 28
- 238000001994 activation Methods 0.000 claims abstract 3
- 239000000758 substrate Substances 0.000 claims description 67
- 229910000679 solder Inorganic materials 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000003466 welding Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000002788 crimping Methods 0.000 claims 1
- 230000001678 irradiating effect Effects 0.000 claims 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 abstract description 4
- 230000004913 activation Effects 0.000 abstract description 2
- 229910052786 argon Inorganic materials 0.000 abstract description 2
- 238000007731 hot pressing Methods 0.000 abstract description 2
- 239000001257 hydrogen Substances 0.000 abstract description 2
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000011889 copper foil Substances 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000005097 cold rolling Methods 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
- H01L2224/02313—Subtractive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02377—Fan-in arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0239—Material of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0343—Manufacturing methods by blanket deposition of the material of the bonding area in solid form
- H01L2224/03436—Lamination of a preform, e.g. foil, sheet or layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/0361—Physical or chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
- H01L2224/11436—Lamination of a preform, e.g. foil, sheet or layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/116—Manufacturing methods by patterning a pre-deposited material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/116—Manufacturing methods by patterning a pre-deposited material
- H01L2224/1161—Physical or chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81053—Bonding environment
- H01L2224/81054—Composition of the atmosphere
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81208—Compression bonding applying unidirectional static pressure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/8121—Applying energy for connecting using a reflow oven
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/8122—Applying energy for connecting with energy being in the form of electromagnetic radiation
- H01L2224/8123—Polychromatic or infrared lamp heating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
전자부품 칩과 접속용 다층 기판의 안정적인 전기적 접속을 얻을 수 있는, 고밀도로 소형화하여 형성되는 전자 회로 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 전자부품 칩 (1) 과 접속용 다층 기판 (2), 또는 전자부품 칩끼리를, 인터포저 (6) 를 통하거나 또는 통하지 않고, 아르곤 등의 불활성 분위기 중 또는 수소 등의 환원성 분위기 중에서 가열하여 압접하는 방법, 또는 접합면을 활성화 처리한 후에 상온 압접 또는 가열 압접하는 방법 중 어느 한 방법을 사용하여 직접 야금학적으로 접합하는 것에 의해 전자 회로 장치 (40) 로 한다.
Description
최근 휴대전화, 디지털 비디오 카메라, 노트북 컴퓨터 등에 있어서는, 휴대성을 더욱 향상시키는 것을 목적으로 하여 소형화, 박형화, 경량화 및 저렴화에 한층 더 노력을 기울이고 있다. 이 때문에 이들 장치에 사용되는 IC 등의 반도체, 커패시터 (콘덴서), 저항체, 인덕터 등의 전자부품의 칩을 다층 기판 위에 실장한 전자 회로 장치에서는, 전자부품 칩의 추가적인 소형화에 더하여, 실장하는 반도체 칩 등의 전자부품 칩을 어떠한 방법으로 고밀도화하여 다층 기판에 접속시키는가 하는 방법의 개발 연구가 진행되고 있다.
그 결과, 고밀도화를 실현시키는 실장 방법으로서 다층 기판 위에 전자부품 칩을 페이스 다운으로 직접 접속하여 실장하는 플립 칩 실장법이 실시되고 있다. 플립 칩 실장에서는, 전자부품 칩에 부설된 접속용 전극과 다층 기판 위에 형성된 배선부를 땜납이나 금 등의 전기 접속 부재를 통해 일괄하여 접속한다.
도 3 에 종래의 전자 회로 장치에 있어서의 플립 칩 실장법에 의한 접속 방식의 일례의 모식 단면도를 나타낸다. 도 1 에 나타내는 것과 같이, 전자부품 칩 (1) 은 전자부품 (10) 과 그 한쪽 면에 형성한 전극 (11), 및 전극 (11) 위에 형성시킨 접속용 금이나 땜납 등으로 이루어지는 범프 (12) 로 이루어진다. 도 2 에 나타내는 것과 같이, 접속용 다층 기판 (2) 은, 다층 금속판 (3) 에 표면 배선부 (21) 와 내부 회로부 (22) 를 형성한 것으로 이루어져 있다. 그리고 전자부품 칩 (1) 의 범프 (12) 와 접속용 다층 기판 (2) 의 표면 배선부 (21) 를 땜납 볼 (solder ball: 14) 을 사이에 두고 맞닿게 한 후 땜납 (14) 이 용융되는 온도로 가열하면서 가압함으로써, 전극 (11), 범프 (12), 땜납 볼 (14) 및 접속용 다층 기판의 표면 배선부 (21) 를 통하여 전자부품 칩 (1) 과 접속용 다층 기판 (2) 이 전기적으로 접속된다. 이어서 땜납 볼 (14) 의 사이에 열경화성 밀봉 수지 (5) 를 주입하여 가열 경화시킨다. 이렇게 해서 도 3 에 나타내는 것과 같은 플립 칩 실장법에 의한 전자 회로 장치 (40) 를 얻을 수 있다.
그러나, 이러한 방법으로 플립 칩을 실장한 전자 회로 장치에서는, 경화 수지와 땜납 볼로 형성되는 범프의 열팽창 차가 크기 때문에, 수지를 경화시키기 위해서 가열하면 부품에 휘어짐을 발생시키거나, 급격한 온도 변화나 기계적 충격을 받았을 때에 크랙이 생겨 접합 파괴가 발생하기 쉬워, 전자부품 칩과 접속용 다층 기판의 안정적인 전기적 접속을 얻을 수 없다는 결점을 가지고 있다.
본 발명에서는, 반도체 칩 등의 전자부품 칩과 다층 기판의 안정적인 전기적 접속을 얻을 수 있는, 고밀도로 소형화하여 형성되는 전자 회로 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 전자 회로 장치에 관한 것으로, 특히 고밀도로 소형화하여 형성되는 전자 회로 장치 및 그 제조 방법에 관한 것이다.
도 1 은, 종래의 범프를 형성한 전자부품 칩의 예를 나타내는 모식 단면도이다.
도 2 는, 접속용 다층 기판의 예를 나타내는 모식 단면도이다.
도 3 은, 종래의 전자 회로 장치의 접속 방식의 예를 나타내는 모식 단면도이다.
도 4 는, 본 발명의 전자부품 칩의 제조 과정의 일 단계에서의 상태의 일례를 나타내는 모식 단면도이다.
도 5 는, 본 발명의 전자부품 칩의 예를 나타내는 모식 단면도이다.
도 6 은, 본 발명의 전자부품 칩의 다른 제조 과정의 일 단계에서의 상태예를 나타내는 모식 단면도이다.
도 7 은, 본 발명의 전자부품 칩의 다른 제조 과정의 다른 일 단계에서의 상태예를 나타내는 모식 단면도이다.
도 8 은, 발명의 전자부품 칩의 다른 예를 나타내는 모식 단면도이다.
도 9 는, 본 발명의 전자 회로 장치의 접속 방식의 일례를 나타내는 모식 단면도이다.
도 10 은, 본 발명의 전자 회로 장치의 접속 방식의 다른 일례를 나타내는 모식 단면도이다.
도 11 은, 본 발명의 전자 회로 장치의 접속 방식의 다른 일례를 나타내는 모식 단면도이다.
도 12 는, 본 발명의 전자 회로 장치의 범프의 단면 형상을 나타내는 모식 단면도이다.
본 발명의 청구항 1 의 전자 회로 장치는, 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과,
다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판을,
전자부품의 전극 위에 형성된 범프와 표면 배선부를 직접 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
또 청구항 2 의 전자 회로 장치는, 전자부품 칩과,
다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부와 표면 배선부 위에 형성된 범프로 이루어지는 접속용 다층 기판을,
전자부품의 전극과 표면 배선부 위에 형성된 범프를 직접 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
청구항 3 의 전자 회로 장치는, 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부와 전자부품의 전극 위에 형성된 범프를 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,
다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부와 다층 기판의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
청구항 4 의 전자 회로 장치는, 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부 위에 형성된 범프와 전자부품의 전극을 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,
다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부와 다층 기판의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
청구항 5 의 전자 회로 장치는, 제 1 전자부품과, 제 1 전자부품의 전극 위에 형성된 범프로 이루어지는 제 1 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저와,
제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,
제 1 전자부품의 전극 위의 범프와 인터포저의 한쪽 면측의 표면 배선부, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
청구항 6 의 전자 회로 장치는, 제 1 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,
제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,
제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
청구항 7 의 전자 회로 장치는, 제 1 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,
제 2 전자부품 칩을,
제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부 위의 범프와 제 2 전자부품의 전극을, 각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치이다.
그리고 청구항 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 전자 회로 장치에 있어서, 전자부품이 반도체, 커패시터, 저항체, 인덕터 중 어느 하나인 것을 특징으로 하고,
또 이들 청구항 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 전자 회로 장치에 있어서도, 범프의 형상이 원뿔대 또는 각뿔대이고, 그 정상의 직경 또는 정상의 대각선의 길이가 범프 높이의 10% 이상인 것을 특징으로 한다.
본 발명의 청구항 10 의 전자 회로 장치의 제조 방법은, 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과,
다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판을,
전자부품의 전극 위에 형성된 범프와 표면 배선부를 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
청구항 11 의 전자 회로 장치의 제조 방법은, 전자부품 칩과, 다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부와 표면 배선부 위에 형성된 범프로 이루어지는 접속용 다층 기판을,
전자부품의 전극과 표면 배선부 위에 형성된 범프를 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
청구항 12 의 전자 회로 장치의 제조 방법은, 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부와 전자부품의 전극 위에 형성된 범프를 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,
다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
청구항 13 의 전자 회로 장치의 제조 방법은, 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부 위에 형성된 범프와 전자부품의 전극을 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,
다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
그리고 청구항 14 의 전자 회로 장치의 제조 방법은, 제 1 전자부품과, 제 1 전자부품의 전극 위에 형성된 범프로 이루어지는 제 1 전자부품 칩과,
기판의 양면에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저와,
제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,
제 1 전자부품의 전극 위의 범프와 인터포저의 한쪽 면측의 표면 배선부, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
또 청구항 15 의 전자 회로 장치의 제조 방법은, 제 1 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,
제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,
제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
또 청구항 16 의 전자 회로 장치의 제조 방법은, 제 1 전자부품 칩과,
기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,
제 2 전자부품 칩을,
제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부 위의 범프와 제 2 전자부품의 전극을, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법이다.
그리고 이들 청구항 제 10 항 내지 제 16 항 중 어느 한 항에 기재된 전자 회로 장치의 제조 방법에 있어서, 상기 직접 접합을, 불활성 분위기 중 또는 환원 분위기 중에서 200∼300℃ 로 가열하고 압접하여 실시하고 (청구항 17), 또는
상기 접합면을 미리 활성화 처리한 후 상온에서 냉간 압연하여 실시하는 (청구항 18) 것을 특징으로 하고, 청구항 18 의 전자 회로 장치의 제조 방법에 있어서는, 활성화 처리를, 진공조 속에서 플라즈마, 이온, 원자 중 어느 하나를 조사하여 실시하는 것을 특징으로 하며, 또한
압접은, 상온 압접 또는 가열 압접 중 어느 하나에 의해 실시하는 것을 특징으로 한다.
발명을 실시하기 위한 최선의 형태
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
(실시예 1)
도 9 는 본 발명의 청구항 1 의 전자 회로 장치의 모식 단면도이다. 본 도면에 있어서, 반도체, 커패시터, 저항체, 인덕터 중 어느 하나의 칩인 전자부품 칩 (1) (예를 들어 반도체 칩) 은, 반도체, 커패시터, 저항체, 인덕터 중 어느 하나인 전자부품 (10) (예를 들어 반도체, 또는 반도체 이외의 다른 상기 전자부품 중 어느 하나) 과 그 한쪽 면에 형성한 전극 (11), 및 전극 (11) 위에 형성시킨 범프 (13) 로 이루어지고, 이것을 접속용 다층 기판 (2) 의 표면 배선부 (21) 와 직접 접합함으로써 전자 회로 장치 (40) 가 구성된다. 접속용 다층 기판 (2) 의 표면 배선부 (21) 와 직접 접합하는 전자부품 칩 (1) 의 범프 (13) 는, 전극 (11) 부분만이 노출되도록 레지스트로 패터닝하고, 전극 도금법에 의해 전극 (11) 에 범프 (13) 가 되는 층을 쌓아 올린 후, 이어서 레지스트를 제거함으로써 형성시킬 수 있다. 또한 도 4 및 도 5 에 나타내는 것과 같이 하여도 형성할 수 있다. 즉, 재공표 WO99/58470호에 개시된, 접착 예정면을 활성화 처리한 후, 처리면끼리를 압접하는 방법을 사용하여 전자부품 칩 (1) 의 전극 (11) 을 갖는 면 및 도전층 (103) 이 되는 구리박의 접착 예정면을 활성화 처리한 후, 압접 적층하여 도전층 (103) 을 형성시키고, 이어서 에칭법을 사용하여 전극 (11) 위에 범프 (13) 를 형성시킨다.
접속용 다층 기판 (2) 의 표면 배선부 (21) 와 직접 접합하는 전자부품 칩 (1) 의 범프는, 도 6∼도 8 에 나타내는 것과 같이 형성할 수도 있다. 즉, 증착법 등을 사용하여 전자부품 칩 (1) 의 전극 (11) 을 갖는 면에 구리로 이루어지는 도전층 (103a) 을 형성시키고, 이어서 그 위에 공지의 도금법, 증착법 등을 사용하여 니켈로 이루어지는 에칭 스톱층 (103b) 을 형성시킨다. 그리고 또 그 위에 구리로 이루어지는 도전층 (103c) 을 니켈로 이루어지는 에칭 스톱층 (103b) 과 동일한 방법으로 형성시킨다. 또는, 전자부품 칩 (1) 의 전극 (11) 을 갖는 면에 구리로 이루어지는 도전층 (103a) 을 형성시킨 후, 재공표 WO00/19533호에 개시된 금속박의 접합 기술을 사용하여, 에칭 스톱층 (103b) 을 형성하는 니켈박재와 도전층 (103c) 을 형성하는 구리박재의 접합면을 진공조 안에서 미리 활성화 처리한 후, 구리박과 니켈박을 적층하여 냉간 압접하여 클래드판을 형성하고, 이 클래드판의 니켈면과 상기의 전자부품 칩 (1) 에 형성한 도전층 (103a) 면을 진공조 안에서 활성화 처리한 후, 클래드판과 전자부품 칩 (1) 을 적층하여 냉간 압접함으로써, 구리로 이루어지는 도전층 (103a), 니켈로 이루어지는 에칭 스톱층 (103b), 구리로 이루어지는 도전층 (103c) 으로 이루어지는 3 층을 형성시킨다. 또는, 재공표 WO00/19533호에 개시된 금속박의 접합 기술을 사용하여, 도전층 (103a), 에칭 스톱층 (103b), 도전층 (103c) 으로 이루어지는 3 층의 클래드재를 제작하고, 이 클래드재를 재공표 WO99/58470호에 개시된 압접 방법을 사용하여 전자부품 칩 (1) 의 전극 (11) 을 갖는 면에 압접 적층해도 된다.
이렇게 해서 얻어진 3 층을 선택 에칭함으로써, 전자부품 칩 (1) 에, 전극(11) 으로부터 표면 배선부 (103a), 니켈부 (103b) 를 통하여 전기적으로 접합된 범프 (103c) 를, 전극 (11) 으로부터 엇갈리는 위치에 형성시킬 수도 있다.
한편, 접속용 다층 기판 (2) 은 종래의 빌드 업법을 사용하여 베이스를 형성시켜도 되고, 전자부품 칩 (1) 의 경우와 마찬가지로, 재공표 WO00/05934호에 기재된 금속박의 접합 기술 및 선택 에칭법을 사용하여 베이스를 형성시킨 후, 베이스 표면에 절연층 및 표면 배선부 (21) 를 형성하고, 표면 배선부 (21) 와 내부 회로부 (22) 를 전기적으로 접속하여 구성해도 된다. 이어서, 도 9 에 나타내는 것과 같이, 접속용 다층 기판 (2) 의 표면 배선부 (21) 에 전자부품 칩 (1) 의 범프 (13) 를 직접 맞닿게 한 후 접합함으로써 전자 회로 장치 (40) 를 얻을 수 있다.
접합 방법으로는
1) 아르곤 등의 불활성 분위기 중, 또는 수소 등의 환원성 분위기 중에서 200∼300℃ 로 가열하여 압접하거나,
2) 접합면에 원자를 조사하여 미리 활성화 처리한 후, 상온 압접 또는 200∼300℃ 에서 가열 압접하는 방법 중 어느 한 방법을 사용하여 야금적으로 직접 접합할 수 있다. 활성화 처리는 플라즈마 또는 이온의 조사에 의해서도 가능하지만, 플라즈마 또는 이온을 조사한 경우에는 부재가 대전되어 파괴될 우려가 있기 때문에 원자 조사하는 것이 바람직하다. 이어서 밀봉 수지 (5) 를 범프 (13) 주위에 충전한다. 또, 상기 구성에 있어서는 전자부품 칩 (1) 의 전극 (11) 에 범프 (13) 를 형성했지만, 접속용 다층 기판 (2) 의 표면 배선부 (21) 에 범프를 형성해도 되고, 전자부품 칩 (1) 의 전극 (11) 과 접속용 다층 기판 (2) 의 표면배선부 (21) 의 양쪽에 범프를 형성해도 된다.
(실시예 2)
도 10 은 본 발명의 청구항 3 의 전자 회로 장치의 모식 단면도이다. 본 도면에 있어서는 우선, 실시예 1 과 동일한 방법으로 범프 (13) 를 형성시킨 전자부품 칩 (1) 에 인터포저 (6) 를 직접 접합한다. 즉, 인터포저 (6) 는, 내열성 수지로 이루어지는 기판 (61) 에 각각이 전기적으로 접속된 표면 배선부 (62) 가 형성되어 있고, 인터포저 (6) 의 한쪽 면측의 표면 배선부 (62) 와 전자부품 칩 (1) 의 범프 (13) 를 맞닿게 한 후 실시예 1 과 동일한 방법으로 직접 접합하여 인터포저가 장착된 전자부품 칩 (7) 을 구성한다.
한편, 도 9 와 동일한 방법으로 접속용 다층 기판 (2) 을 구성한다. 이 접속용 다층 기판 (2) 의 표면 배선부 (21) 와, 상기한 바와 같이 구성된 인터포저가 장착된 반도체 칩 (7) 의 인터포저 (6) 의 접속용 다층 기판 (2) 과 접합되는 면측의 표면 배선부 (62) 를 땜납 볼 (14) 을 사이에 두고 맞닿게 한 후, 땜납 (14) 이 용융되는 온도로 가열하면서 가압함으로써 인터포저의 표면 배선부 (62) 와 접속용 다층 기판의 표면 배선부 (21) 가 땜납 볼 (14) 을 통하여 전기적으로 접속된다. 이렇게 해서 전자 회로 장치 (40) 를 얻을 수 있다. 또, 상기한 구성에서는 전자부품 칩 (1) 의 전극 (11) 에 범프 (13) 를 형성하였지만, 인터포저 (6) 의 표면 배선부 (62) 에 범프를 형성해도 되고, 전극 (11) 과 인터포저 (6) 의 표면 배선부 (62) 양쪽에 범프를 형성해도 된다.
상기 예에서는 접속용 다층 기판에 직접, 또는 인터포저를 통하여 전자부품칩을 접합하여 형성되는 전자 회로 장치의 예를 나타내었지만, 경우에 따라서는 전자부품 칩끼리 (예를 들어 반도체 칩과 다른 반도체 칩, 반도체 칩과 저항체 칩 등) 를 접합하여 형성되는 전자 회로 장치도 있다. 이하, 전자부품 칩끼리를 접합하여 형성되는 전자 회로 장치의 예를 설명한다.
(실시예 3)
도 11 은 본 발명의 청구항 5 의 전자 회로 장치의 모식 단면도이다. 본 도면은 인터포저를 통하여 전자부품 칩끼리를 접합하는 경우를 나타낸다. 본 도면에 있어서는 우선, 한쪽 전자부품 칩이 되는 제 1 전자부품 칩 (1a) 의 전극 (11a) 의 범프 (23a) 와, 인터포저 (6) 의 한쪽 면에 형성한 표면 배선부 (62a) 를 맞닿게 한 후, 실시예 1 과 동일한 방법으로 직접 접합한다. 이어서 다른쪽 전자부품 칩이 되는 제 2 전자부품 칩 (1b) 의 전극 (11b) 의 범프 (23b) 와, 인터포저 (6) 의 다른 한쪽 면에 형성한 표면 배선부 (62b) 를 맞닿게 한 후, 실시예 1 과 동일한 방법으로 직접 접합한다. 이렇게 해서 인터포저를 통하여 그 양측에 전자부품 칩끼리를 전기적으로 접속시킬 수 있다. 그리고 도 11 에 나타내는 것과 같이, 인터포저 (6) 의 한쪽 면의 표면 배선부 (62b) 에 접속용 다층 기판 (15) 의 한쪽 면에 형성한 범프 (24) 를 맞닿게 하여 접합한 후, 접속용 다층 기판 (15) 과 전기적으로 접속한다. 이어서 접속용 다층 기판 (15) 과 제 2 전자부품 칩 (1b) 사이에 밀봉 수지 (16) 를 주입하여 가열 경화시킨다. 접속용 다층 기판 (15) 의 다른 한쪽 면에 형성한 도시하지 않은 표면 배선부에는 범프 (17) 가 형성되어 있고, 도시하지 않은 다른 다층 기판이나 전자부품 칩 등과 접속할 수 있다. 이렇게 해서 전자부품 칩끼리를 접합하여 이루어지는 전자 회로 장치 (40) 가 얻어진다.
또, 제 1 전자부품 칩 (1a) 의 전극 (11a) 에 접합용 범프 (23a) 를 형성하였지만, 인터포저 (6) 의 표면 배선부 (62a) 에 형성해도 되고, 제 1 전자부품 칩 (1a) 과 인터포저 (6) 양쪽에 범프를 형성해도 된다. 또, 제 2 전자부품 칩 (1b) 의 전극 (11b) 에 접합용 범프 (23b) 를 형성했지만, 인터포저 (6) 의 표면 배선부 (62b) 에 형성해도 되고, 제 2 전자부품 칩 (1b) 와 인터포저 (6) 양쪽에 범프를 형성해도 된다. 그리고 접속용 다층 기판 (15) 에 접합용 범프 (24) 를 형성했지만, 제 2 전자부품 칩 (1b) 의 전극 (11b) 에 형성해도 되고, 접속용 다층 기판 (15) 과 제 2 전자부품 칩 (1b) 양쪽에 범프를 형성해도 된다.
또한, 본 발명에 있어서, 상기 실시예 1∼3 에서 형성되는 범프의 형상은, 도 12 에 나타내는 것과 같이 원뿔대 또는 각뿔대이고, 그 정상의 직경 또는 정상 (A) 의 대각선의 길이가 범프 높이 (H) 의 10% 이상인 것이 바람직하다. 이와 같이 범프 정상부를 소면적화함으로써, 단위 면적당 접합시에 부하되는 압력이 커져 접합의 안정성이 향상된다. 본 발명에 있어서는 고밀도로 소형화하여 이루어지는 전자 회로 장치를 목적으로 하고 있고, 범프의 높이는 겨우 200㎛ 이기 때문에, 범프 정상부의 직경 또는 정상의 대각선의 길이를 극단적으로 작게 하는 것은 곤란하여 범프 높이의 10% 를 하한으로 한다.
본 발명의 전자 회로 장치는 실시예 1∼3 에 나타내는 것과 같이, 전자부품칩과 접속용 다층 기판, 또는 전자부품 칩끼리를 인터포저를 통하거나 또는 통하지 않고 직접 야금적으로 접합하고 있기 때문에 안정적인 전기적 접속을 얻을 수 있다. 또한, 범프의 형상은, 그 정상의 직경 또는 정상의 대각선의 길이가 범프 높이의 10% 이상인 원뿔대 또는 각뿔대로서, 이와 같이 범프 정상부를 소면적화함으로써 단위 면적당 접합시에 부하되는 압력이 커져 접합의 안정성이 향상된다. 이 때문에 본 발명의 전자 회로 장치는 작동의 신뢰성이 특히 우수하다.
Claims (20)
- 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과,다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판을,전자부품의 전극 위에 형성된 범프와 표면 배선부를 직접 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 전자부품 칩과,다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부와 표면 배선부 위에 형성된 범프로 이루어지는 접속용 다층 기판을,전자부품의 전극과 표면 배선부 위에 형성된 범프를 직접 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부와 전자부품의 전극 위에 형성된 범프를 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부와 다층 기판의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부 위에 형성된 범프와 전자부품의 전극을 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부와 다층 기판의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 제 1 전자부품과, 제 1 전자부품의 전극 위에 형성된 범프로 이루어지는 제 1 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저와,제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,제 1 전자부품의 전극 위의 범프와 인터포저의 한쪽 면측의 표면 배선부, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 제 1 전자부품 칩과,판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 제 1 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,제 2 전자부품 칩을,제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부 위의 범프와 제 2 전자부품의 전극을,각각 직접 접합하여 일체화시켜 형성되는 전자 회로 장치.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,전자부품이 반도체, 커패시터, 저항체, 인덕터 중 어느 하나인 전자 회로 장치.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,범프의 형상이 원뿔대 또는 각뿔대이고, 그 정상의 직경 또는 정상의 대각선의 길이가 범프 높이의 10% 이상인 것을 특징으로 하는 전자 회로 장치.
- 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과,다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판을,전자부품의 전극 위에 형성된 범프와 표면 배선부를 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 전자부품 칩과, 다층 기판과 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부와 표면 배선부 위에 형성된 범프로 이루어지는 접속용 다층 기판을,전자부품의 전극과 표면 배선부 위에 형성된 범프를 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 전자부품과 전자부품의 전극 위에 형성된 범프로 이루어지는 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부와 반도체의 전극 위에 형성된 범프를 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 전자부품 칩과, 기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저를, 인터포저의 기판의 한쪽 면의 표면 배선부 위에 형성된 범프와 전자부품의 전극을 직접 접합하여 형성되는 인터포저가 장착된 전자부품 칩을,다층 기판과, 다층 기판에 형성되어 서로 전기적으로 접합된 내부 회로부와 표면 배선부로 이루어지는 접속용 다층 기판에, 인터포저의 표면 배선부를 땜납 볼에 의해 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 1 전자부품과, 제 1 전자부품의 전극 위에 형성된 범프로 이루어지는 제 1 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부를 갖는 인터포저와,제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,제 1 전자부품의 전극 위의 범프와 인터포저의 한쪽 면측의 표면 배선부, 및인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 1 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,제 2 전자부품과, 제 2 전자부품의 전극 위에 형성된 범프로 이루어지는 제 2 전자부품 칩을,제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부와 제 2 전자부품의 전극 위의 범프를, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 1 전자부품 칩과,기판에 서로 전기적으로 접합된 표면 배선부와 표면 배선부 위에 형성된 범프를 갖는 인터포저와,제 2 전자부품 칩을,제 1 전자부품의 전극과 인터포저의 한쪽 면측의 표면 배선부 위의 범프, 및 인터포저의 다른쪽 면측의 표면 배선부 위의 범프와 제 2 전자부품의 전극을, 각각 직접 접합하여 일체화시키는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 10 항 내지 제 16 항 중 어느 한 항에 있어서,상기 직접 접합을, 불활성 분위기 중 또는 환원 분위기 중에서, 200∼300℃ 로 가열하고 압접하여 실시하는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 10 항 내지 제 16 항 중 어느 한 항에 있어서,상기 직접 접합을, 접합면을 미리 활성화 처리한 후 압접하여 실시하는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 18 항에 있어서,활성화 처리를, 진공조 속에서 플라즈마, 이온, 원자 중 어느 하나를 조사하여 실시하는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
- 제 18 항에 있어서,상기 압접을, 상온 압접 또는 가열 압접 중 어느 하나에 의해 실시하는 것을 특징으로 하는 전자 회로 장치의 제조 방법.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2002-00064632 | 2002-03-11 | ||
JP2002064666 | 2002-03-11 | ||
JPJP-P-2002-00064666 | 2002-03-11 | ||
JP2002064632 | 2002-03-11 | ||
PCT/JP2003/002784 WO2003077307A1 (en) | 2002-03-11 | 2003-03-10 | Electronic circuit device and porduction method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20040086429A true KR20040086429A (ko) | 2004-10-08 |
Family
ID=27806955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2004-7013113A KR20040086429A (ko) | 2002-03-11 | 2003-03-10 | 전자 회로 장치 및 그 제조 방법 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20050082669A1 (ko) |
EP (1) | EP1484793A1 (ko) |
JP (1) | JPWO2003077307A1 (ko) |
KR (1) | KR20040086429A (ko) |
CN (1) | CN1639853A (ko) |
AU (1) | AU2003211879A1 (ko) |
WO (1) | WO2003077307A1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7265446B2 (en) * | 2003-10-06 | 2007-09-04 | Elpida Memory, Inc. | Mounting structure for semiconductor parts and semiconductor device |
JP2005340647A (ja) * | 2004-05-28 | 2005-12-08 | Nec Compound Semiconductor Devices Ltd | インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法 |
TW200721242A (en) * | 2005-07-25 | 2007-06-01 | Tokyo Electron Ltd | Method for processing metal member and apparatus for processing metal member |
JP2007036571A (ja) * | 2005-07-26 | 2007-02-08 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4697066B2 (ja) * | 2006-06-22 | 2011-06-08 | パナソニック株式会社 | 電極接合方法及び部品実装装置 |
US8350382B2 (en) * | 2007-09-21 | 2013-01-08 | Infineon Technologies Ag | Semiconductor device including electronic component coupled to a backside of a chip |
US7927919B1 (en) * | 2009-12-03 | 2011-04-19 | Powertech Technology Inc. | Semiconductor packaging method to save interposer |
US9434135B2 (en) | 2013-12-19 | 2016-09-06 | Intel Corporation | Panel with releasable core |
US9522514B2 (en) | 2013-12-19 | 2016-12-20 | Intel Corporation | Substrate or panel with releasable core |
US9554472B2 (en) * | 2013-12-19 | 2017-01-24 | Intel Corporation | Panel with releasable core |
US9554468B2 (en) | 2013-12-19 | 2017-01-24 | Intel Corporation | Panel with releasable core |
US10062494B2 (en) * | 2014-11-03 | 2018-08-28 | Qorvo Us, Inc. | Apparatus with 3D inductors |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09181119A (ja) * | 1995-12-27 | 1997-07-11 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JP3397045B2 (ja) * | 1996-06-26 | 2003-04-14 | カシオ計算機株式会社 | 半導体装置及びその製造方法 |
JPH10135217A (ja) * | 1996-10-29 | 1998-05-22 | Taiyo Yuden Co Ltd | バンプ形成方法 |
JP3853979B2 (ja) * | 1998-06-16 | 2006-12-06 | 日東電工株式会社 | 半導体装置の製法 |
JP2001060602A (ja) * | 1999-08-23 | 2001-03-06 | Fuji Electric Co Ltd | フリップチップ実装構造及びその製造方法 |
JP2002064268A (ja) * | 2000-08-18 | 2002-02-28 | Toray Eng Co Ltd | 実装方法および装置 |
JP3874062B2 (ja) * | 2000-09-05 | 2007-01-31 | セイコーエプソン株式会社 | 半導体装置 |
-
2003
- 2003-03-10 AU AU2003211879A patent/AU2003211879A1/en not_active Abandoned
- 2003-03-10 WO PCT/JP2003/002784 patent/WO2003077307A1/ja not_active Application Discontinuation
- 2003-03-10 KR KR10-2004-7013113A patent/KR20040086429A/ko active IP Right Grant
- 2003-03-10 JP JP2003575417A patent/JPWO2003077307A1/ja active Pending
- 2003-03-10 EP EP03744037A patent/EP1484793A1/en not_active Withdrawn
- 2003-03-10 CN CNA038056089A patent/CN1639853A/zh active Pending
- 2003-03-10 US US10/504,426 patent/US20050082669A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
AU2003211879A1 (en) | 2003-09-22 |
EP1484793A1 (en) | 2004-12-08 |
WO2003077307A1 (en) | 2003-09-18 |
JPWO2003077307A1 (ja) | 2005-07-07 |
CN1639853A (zh) | 2005-07-13 |
US20050082669A1 (en) | 2005-04-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3709882B2 (ja) | 回路モジュールとその製造方法 | |
JP3889856B2 (ja) | 突起電極付きプリント配線基板の製造方法 | |
JP3173410B2 (ja) | パッケージ基板およびその製造方法 | |
TWI459871B (zh) | Built-in parts wiring board, built-in parts wiring board manufacturing methods | |
US20020171152A1 (en) | Flip-chip-type semiconductor device and manufacturing method thereof | |
US7888174B2 (en) | Embedded chip package process | |
JP5526276B1 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JPH09116273A (ja) | 多層回路基板及びその製造方法 | |
WO2006043474A1 (ja) | 複合多層基板及びその製造方法 | |
KR20040086429A (ko) | 전자 회로 장치 및 그 제조 방법 | |
WO2007069427A1 (ja) | 電子部品内蔵モジュールとその製造方法 | |
JP2001119147A (ja) | 電子部品内蔵多層基板及びその製造方法 | |
WO2010007715A1 (ja) | 部品内蔵モジュールの製造方法 | |
KR20020044093A (ko) | 반도체칩의 적층실장방법 | |
JPWO2005004567A1 (ja) | 部品内蔵基板の製造方法 | |
US5303862A (en) | Single step electrical/mechanical connection process for connecting I/O pins and creating multilayer structures | |
JP2001168269A (ja) | 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法 | |
JP2000151112A (ja) | 配線基板及びその製造方法 | |
JP3246502B2 (ja) | 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法 | |
JP2002151853A (ja) | 多層配線基板とその製造方法 | |
JP4389756B2 (ja) | 多層フレキシブルプリント配線板の製造方法 | |
JP3851585B2 (ja) | プリント配線板へのベアチップ半導体素子の接続方法 | |
JP2007306021A (ja) | 電子回路装置およびその製造方法 | |
JP2003037210A (ja) | 半導体装置およびその製造方法 | |
JP4040388B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
NORF | Unpaid initial registration fee |