JP5594294B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5594294B2
JP5594294B2 JP2011547278A JP2011547278A JP5594294B2 JP 5594294 B2 JP5594294 B2 JP 5594294B2 JP 2011547278 A JP2011547278 A JP 2011547278A JP 2011547278 A JP2011547278 A JP 2011547278A JP 5594294 B2 JP5594294 B2 JP 5594294B2
Authority
JP
Japan
Prior art keywords
region
adjacent
gate
gates
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011547278A
Other languages
English (en)
Other versions
JPWO2011077664A1 (ja
Inventor
雅規 田丸
和幸 中西
英敏 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011547278A priority Critical patent/JP5594294B2/ja
Publication of JPWO2011077664A1 publication Critical patent/JPWO2011077664A1/ja
Application granted granted Critical
Publication of JP5594294B2 publication Critical patent/JP5594294B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11866—Gate electrode terminals or contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/1189—Latch-up prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、ウエル領域に給電するためのウエル電位給電領域が設けられた半導体装置に関するものである。
従来の半導体装置では、ウエル電位を制御することを目的として、あるいは、ラッチアップを防止することを目的として、活性トランジスタの近傍に、ウエル領域に給電するためのウエル電位給電領域が設けられている。なお、「活性トランジスタ」とは、トランジスタの動作特性を利用して、回路の所望の機能に寄与するトランジスタのことをいう。
図１２はウエル電位給電領域が設けられた半導体装置の従来のレイアウトの一例を示す図である。図１２の構成では、図面横方向において標準セルが複数配置された標準セル列が、図面縦方向に並べて配置されている。そして中央の標準セル列に、ウエル電位給電セルＶＳＣが挿入されている。ＶＳＣＮはＮ型の不純物が注入されており、Ｎ型ウエルにウエル電位を給電するウエル電位給電領域（ＴＡＰ領域）であり、ＶＳＣＰはＰ型の不純物が注入されており、Ｐ型ウエルにウエル電位を給電するウエル電位給電領域である。
特開２００８−２３５３５０号公報 特開２００７−１２８５５号公報 特開２００１−１４８４６４号公報 特開２００９−３２９６１号公報
最近の半導体装置では、微細化の進展により、ゲートを露光する際に、回折光による光近接効果の影響が大きくなっている。このため、周辺のゲートパターンの状況に応じて、光近接効果の影響が大きく異なってしまい、ゲート長のばらつきが生じるという問題が起こっている。
この問題に対処するためには、対象ゲートの周辺のゲートパターンの形状規則性を保つことが必要である。そして、対象ゲートの左右方向に並ぶゲートパターンだけでなく、その上下方向に並ぶゲートパターンの形状規則性に関しても、これを維持する必要がある。
しかしながら、従来では、ウエル電位給電セルを配置した場合には、対象ゲートの左右方向および上下方向に並ぶゲートパターンの形状規則性を維持することができなくなる。例えば図１２のレイアウトでは、ウエル電位給電セルＶＳＣの挿入により、上の標準セル列におけるゲート電極ＧＴ５およびダミーゲートＧＴ４，ＧＴ６に関しては、その下側にゲートが隣接配置されておらず、また下の標準セル列におけるゲート電極ＧＢ４，ＧＢ５，ＧＢ６に関しては、その上側にゲートが隣接配置されていない。また、ゲート電極ＧＭ３，ＧＭ７に関しては、それぞれ右側および左側にゲートが隣接配置されていない。このように、ウエル電位給電セルＶＳＣを挿入したことによって、その周辺のゲートパターンの形状規則性が維持されなくなってしまう。
よって、従来の半導体装置では、ゲートパターンの形状規則性を維持するために、活性トランジスタを有する標準セルを、ウエル電位給電セルＶＳＣの近傍を避けて配置する必要があった。ところがこの場合には、半導体装置のレイアウト面積の増大を招くことになり、好ましくない。
前記の問題に鑑み、本発明は、ウエル電位給電領域を有する半導体装置を、光近接効果によるゲート長のばらつきを確実に抑制し、かつ、レイアウト面積を増大させることなく、実現することを目的とする。
本発明の一態様では、第１方向に延びる複数のゲートが前記第１方向に直交する第２方向に並べて配置されているセル列が、複数個、前記第１方向に並べて配置されている半導体装置において、
前記複数のセル列は、それぞれ、
前記ゲートの下に形成されており、前記第２方向にそれぞれ延びている第１導電型ウエル領域および第２導電型ウエル領域を備え、
前記複数のセル列のうちの１つである第１のセル列は、
前記第１導電型ウエル領域において、前記第１導電型ウエル領域と同一導電型の不純物が注入されてなる第１のウエル電位給電領域と、
前記第１のウエル電位給電領域の前記第２方向における両側にそれぞれ配置された、第１および第２の隣接ゲートと、
前記第１の隣接ゲートに、前記第１のウエル電位給電領域の反対側に隣接して配置された第３の隣接ゲートと、
前記第２の隣接ゲートに、前記第１のウエル電位給電領域の反対側に隣接して配置された第４の隣接ゲートとを備え、
前記第１〜第４の隣接ゲートは、前記第２方向において同一ピッチで配置されており、かつ、
前記複数のセル列のうちの、前記第１のセル列に前記第１方向において隣接する第１の隣接セル列は、前記第１〜第４の隣接ゲートに前記第１方向においてそれぞれ対向している４本のゲートを、有している。
この態様によると、第１のセル列の第１導電型ウエル領域において、第１のウエル電位給電領域が設けられている。そして、第１のウエル電位給電領域の第２方向における両側に配置された第１および第２の隣接ゲート、およびそのさらに両側に配置された第３および第４の隣接ゲートは、第２方向において同一ピッチで配置されている。さらに、第１のセル列に第１方向において隣接する第１の隣接セル列は、第１〜第４の隣接ゲートに第１方向においてそれぞれ対向している４本のゲートを、有している。すなわち、第１のウエル電位給電領域の周辺のゲートパターンに関して、形状規則性が維持されている。したがって、ゲートパターンに応じて異なる光近接効果の影響を回避することができるので、ゲート長のばらつきを確実に抑制しつつ、ウエル電位給電領域の設置によるレイアウト面積の増大を抑制することができる。
本発明の他の態様では、第１方向に延びる複数のゲートが前記第１方向に直交する第２方向に並べて配置されているセル列が、複数個、前記第１方向に並べて配置されている半導体装置において、
前記複数のセル列は、それぞれ、
前記ゲートの下に形成されており、前記第２方向にそれぞれ延びている第１導電型ウエル領域および第２導電型ウエル領域を備え、
前記複数のセル列のうちの１つである第１のセル列は、
前記第１導電型ウエル領域において、前記第１導電型ウエル領域と同一導電型の不純物が注入されてなる第１のウエル電位給電領域と、
前記第１のウエル電位給電領域の上に配置された第１のゲートとを備えている。
この態様によると、第１のセル列の第１導電型ウエル領域において、第１のウエル電位給電領域が設けられている。そして、この第１のウエル電位給電領域の上に、第１のゲートが配置されている。この構造によって、この第１のゲートを含む複数のゲートに関して、第２方向において同一ピッチで配置することが可能になり、また、第１方向において他のゲートを対向させることが可能になる。すなわち、第１のウエル電位給電領域の周辺のゲートパターンに関して、形状規則性を維持することができる。したがって、ゲートパターンに応じて異なる光近接効果の影響を回避することができるので、ゲート長のばらつきを確実に抑制しつつ、ウエル電位給電領域の設置によるレイアウト面積の増大を抑制することができる。
本発明によると、ウエル電位給電領域を配置した場合でも、その周辺のゲートパターンの形状規則性を維持することができるので、ゲート長のばらつきを確実に抑制しつつ、ウエル電位給電領域の設置によるレイアウト面積の増大を抑制することができる。
第１の実施形態に係るタップセルのレイアウト構造の例である。 第１の実施形態に係るタップセルのレイアウト構造の他の例である。 図１および図２のタップセルを用いた半導体装置のレイアウト構成の一例である。 図１のタップセルの断面構造を示す図である。 図２のタップセルの断面構造を示す図である。 第２の実施形態に係るタップセルのレイアウト構造の例である。 図６に示すトランジスタ型のウエル電位給電領域を用いた半導体装置のレイアウト構成の一例である。 半導体装置のレイアウト構成の他の例である。 半導体装置のレイアウト構成の他の例である。 半導体装置のレイアウト構成の他の例である。 半導体装置のレイアウト構成の他の例である。 従来の半導体装置のレイアウトの一例である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本願明細書において、「ダミーゲート」とは、トランジスタを構成しないゲートのことをいう。また、活性トランジスタのゲートとして機能するゲートのことを、「ゲート電極」という。さらに、単に「ゲート」という場合は、「ダミーゲート」と「ゲート電極」の両方を含み得るものとする。
（第１の実施形態）
図１は第１の実施形態に係るタップセルのレイアウト構造の例を示す図である。ここで、「タップセル」とは、ウエルへの電位給電領域を有するセルのことをいう。図１のレイアウト構造では、インバータを構成する論理セル５ａ，５ｂの間にタップセル１が隣接配置されている。
図１において、タップセル１は、Ｎ型ウエル領域ＮＷに形成されたＮ型不純物拡散領域１１ｎと、Ｐ型ウエル領域ＰＷに形成されたＰ型不純物拡散領域１１ｐとを有している。Ｎ型ウエル領域ＮＷには、Ｎ型不純物拡散領域１１ｎからコンタクトおよび配線を介して所望のウエル電位が給電される。Ｐ型ウエル領域ＰＷには、Ｐ型不純物拡散領域１１ｐからコンタクトおよび配線を介して所望のウエル電位が給電される。すなわち、Ｎ型不純物拡散領域１１ｎとＰ型不純物拡散領域１１ｐは、ウエル電位給電領域（ＴＡＰ領域）を構成する。
論理セル５ａ，５ｂは、それぞれ、Ｎ型ウエル領域ＮＷに形成されたＰＭＯＳトランジスタＴＰａ，ＴｐｂとＰ型ウエル領域ＰＷに形成されたＮＭＯＳトランジスタＴＮａ，ＴＮｂとを備えている。
そして、タップセル１と論理セル５ａ，５ｂとの間には、それぞれ、ダミーゲート１２ａ，１２ｂが配置されている。また、論理セル５ａ，５ｂのタップセル１とは反対側の境界にも、ダミーゲート１３ａ，１３ｂがそれぞれ配置されている。
このようにダミーゲートを配置したことによって、図１に示すように、縦方向に延びる複数のゲート（ダミーゲートを含む）が、横方向においてほぼ一定ピッチＰでレイアウトされる。すなわち、図１のようなタップセル１のレイアウト構造を採用することによって、論理セル５ａ，５ｂの間にタップセル１を配置した場合でも、ゲートパターンの形状規則性を保つことができる。
図２は第１の実施形態に係るタップセルのレイアウト構造の他の例を示す図である。図２のレイアウト構造では、インバータを構成する論理セル５ａ，５ｂの間にタップセル２が隣接配置されている。論理セル５ａ，５ｂのレイアウト構造は、図１と同様である。
図２において、タップセル２は、Ｎ型ウエル領域ＮＷに形成された２個のＮ型不純物拡散領域２１ｎ，２２ｎと、Ｐ型ウエル領域ＰＷに形成された２個のＰ型不純物拡散領域２１ｐ，２２ｐとを有している。Ｎ型ウエル領域ＮＷには、Ｎ型不純物拡散領域２１ｎ，２２ｎからコンタクトおよび配線を介して所望のウエル電位が給電される。Ｐ型ウエル領域ＰＷには、Ｐ型不純物拡散領域２１ｐ，２２ｐからコンタクトおよび配線を介して所望のウエル電位が給電される。すなわち、２個のＮ型不純物拡散領域２１ｎ，２２ｎと２個のＰ型不純物拡散領域２１ｐ，２２ｐは、ウエル電位給電領域（ＴＡＰ領域）を構成する。
そして、タップセル２と論理セル５ａ，５ｂとの間には、それぞれ、ダミーゲート２３ａ，２３ｂが配置されている。さらに、Ｎ型不純物拡散領域２１ｎ，２２ｎの間からＰ型不純物拡散領域２１ｐ，２２ｐの間にわたって、ダミーゲート２３ｃが配置されている。
このようにダミーゲートを配置したことによって、図２に示すように、縦方向に延びる複数のゲート（ダミーゲートを含む）が、横方向においてほぼ一定のピッチＰでレイアウトされる。すなわち、図２のようなタップセル２のレイアウト構造を採用することによって、論理セル５ａ，５ｂの間にタップセル２を配置した場合でも、ゲートパターンの形状規則性を保つことができる。
図３は図１および図２に示すタップセルを用いた半導体装置のレイアウト構成の一例である。図３のレイアウトでは、縦方向（第１方向）に延びる複数のゲートが横方向（第２方向）に並べて配置されているセル列Ａ１，Ａ２が、縦方向に並べて配置されている。セル列Ａ１，Ａ２では、それぞれ、横方向に延びているＰ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷがゲートの下に形成されている。なお、セル列Ａ２では、Ｐ型ウエル領域ＰＷとＮ型ウエル領域ＮＷがフリップされており、セル列Ａ１，Ａ２のＮ型ウエル領域ＮＷは隣接している。
図３のレイアウト構成では、図１に示したタップセル１と同一構成からなるタップセル１Ａ，１Ｂ，１Ｃ，１Ｄと、図２に示したタップセル２と同一構成からなるタップセル２Ａ，２Ｂ，２Ｃ，２Ｄとが配置されている。
ここで、セル列Ａ１に配置されたタップセル１ＡにおけるＮ型不純物拡散領域１４ｎに着目する。Ｎ型不純物拡散領域１４ｎは、セル列Ａ１のＮ型ウエル領域ＮＷにウエル電位を給電するウエル電位給電領域として機能する。そして、第１のウエル電位給電領域としてのＮ型不純物拡散領域１４ｎの横方向における両側に、第１および第２の隣接ゲートとしてのダミーゲート１５ａ，１５ｂがそれぞれ配置されている。ダミーゲート１５ａの、Ｎ型不純物拡散領域１４ｎの反対側には、第３の隣接ゲートとしてのゲート電極１５ｃが隣接して配置されており、ダミーゲート１５ｂの、Ｎ型不純物拡散領域１４ｎの反対側には、第４の隣接ゲートとしてのゲート電極１５ｄが隣接して配置されている。
そして、ゲート電極１５ｃ、ダミーゲート１５ａ，１５ｂ、ゲート電極１５ｄは、横方向において同一ピッチＰで配置されている。さらに、第１の隣接セル列としてのセル列Ａ２は、セル列Ａ１のゲート電極１５ｃ、ダミーゲート１５ａ，１５ｂ、ゲート電極１５ｄに縦方向においてそれぞれ対向（間隔Ｓ）している、４本のゲート１５ｅ，１５ｆ，１５ｇ，１５ｈを有している。すなわち、着目したＮ型不純物拡散領域１４ｎに関して、横方向に２本ずつ隣接する計４本のゲートのパターンが、形状規則性を有している。
また、セル列Ａ２に配置されたタップセル２ＣにおけるＮ型不純物拡散領域１６ｎに着目する。Ｎ型不純物拡散領域１６ｎは、セル列Ａ２のＮ型ウエル領域ＮＷにウエル電位を給電するウエル電位給電領域として機能する。そして、第１のウエル電位給電領域としてのＮ型不純物拡散領域１６ｎの横方向における両側に、第１および第２の隣接ゲートとしてのダミーゲート１７ａ，１７ｂがそれぞれ配置されている。ダミーゲート１７ａの、Ｎ型不純物拡散領域１６ｎの反対側には、第３の隣接ゲートとしてのゲート電極１７ｃが隣接して配置されており、ダミーゲート１７ｂの、Ｎ型不純物拡散領域１６ｎの反対側には、第４の隣接ゲートとしてのダミーゲート１７ｄが隣接して配置されている。さらに、ダミーゲート１７ｂとダミーゲート１７ｄとの間には、第２のウエル電位給電領域としてのＮ型不純物拡散領域１８ｎが形成されている。
そして、ゲート電極１７ｃ、ダミーゲート１７ａ，１７ｂ，１７ｄは、横方向において同一ピッチＰで配置されている。さらに、第１の隣接セル列としてのセル列Ａ１は、セル列Ａ２のゲート電極１７ｃ、ダミーゲート１７ａ，１７ｂ，１７ｄに縦方向においてそれぞれ対向している、４本のゲート１７ｅ，１７ｆ，１７ｇ，１７ｈを有している。すなわち、着目したＮ型不純物拡散領域１６ｎに関して、横方向に２本ずつ隣接する計４本のゲートのパターンが、形状規則性を有している。
このようなレイアウトによって、ウエル電位給電領域を配置した場合でもその周辺のゲートパターンの形状規則性を維持することができるため、ゲートパターンに応じて異なる光近接効果の影響を回避することができる。したがって、ゲート長のばらつきを確実に抑制しつつ、ウエル電位給電領域の設置によるレイアウト面積の増大を抑制することができる。
なお、ここでは、Ｎ型ウエル領域にウエル電位を給電するＮ型不純物拡散領域に着目して説明を行ったが、Ｐ型ウエル領域にウエル電位を給電するＰ型不純物拡散領域に関しても、同様の構成を実現することができ、同様の作用効果が得られる。
ここで、「ゲートが同一ピッチＰで配置されている」とは、ピッチが完全に同一であることを意味するものでは必ずしもなく、ほぼ同一のピッチで配置されていればよく、ある程度までの変動を許容するものとする。例えば、ピッチＰの半分（＝Ｐ／２）程度までの変動は許容するものとする。あるいは、ゲート幅Ｌｇまでの変動は許容するものとする。
また、ウエル電位給電領域に隣接する４本のゲートと、これらに対向する４本のゲートとは、ほぼ同じ間隔をもって配置されているのが好ましい。なお、タップセル２Ｃにおけるダミーゲート１７ａ，１７ｂ，１７ｄのように、対向しているゲートと、一体となるように接続されていてもかまわない。
また、ウエル電位給電領域は、隣接するセル列における同一導電型のウエル電位給電領域と、一体に形成されていてもかまわない。例えば、タップセル２ＣにおけるＮ型不純物拡散領域１６ｎは、一点鎖線で示したように、セル列Ａ１のタップセル２Ａにおける第３のウエル電位給電領域としてのＮ型不純物拡散領域１９ｎと、一体に形成されていてもよい。このように形成することによって、ウエル電位給電領域を形成するための不純物注入がより容易になる。
なお、図１〜図３の構成において、ゲートが同一ピッチＰで配置されていることに加えて、各ゲートの横方向の幅が同一であることが、好ましい。
また、図１〜図３では、ウエル電位給電領域の縦方向のサイズは、隣接するトランジスタのゲート幅（拡散領域の幅）と同じであるように図示しているが、これに限られるものではなく、トランジスタのゲート幅とは異なるようにしてもよい。
また、図１〜図３では、各ゲートは、Ｎ型ウエル領域ＮＷとＰ型ウエル領域ＰＷとの境界を跨いで延びているが、この境界で分割して配置してもよい。さらには、Ｎ型ウエル領域ＮＷ内、またはＰ型ウエル領域ＰＷ内においても、近接効果による影響を考慮した上で、ゲートを分割して配置してもかまわない。
また、ウエル電位給電領域は、ゲート同士の間に挟まれて配置されていればよく、縦方向および横方向においてそのサイズは特には制限されない。
図４（ａ）は図１と同一の平面図、図４（ｂ），（ｃ）は図４（ａ）の線Ｘ−Ｘ’における断面構造を示す図、図４（ｄ）は図４（ａ）の線Ｙ−Ｙ’における断面構造を示す図である。図１のようなタップセルの構造を採用した場合、ウエル電位給電領域１１ｎ，１１ｐの横方向の幅が微小であるため、不純物の注入が必ずしもうまくいかない可能性がある。すなわち図４（ｂ）に示すように、理想的には、ダミーゲートに挟まれたウエル電位給電領域にはウエル領域と同一導電型（図ではＮ型）の不純物が注入されるのが好ましい。ところが実際の製造プロセスでは、図４（ｃ），（ｄ）に示すように、隣接する拡散領域に注入される別の導電型（図ではＰ型）の不純物がウエル電位給電領域に注入されてしまい、このため、ダミーゲートの間にウエル電位給電領域がうまく形成されない可能性がある。
図５（ａ）は図２と同一の平面図、図５（ｂ）は図５（ａ）の線Ｘ−Ｘ’における断面構造を示す図である。図２のようなタップセルの構造を採用した場合には、図５（ｂ）に示すように、たとえ、隣接する拡散領域に注入される別の導電型（図ではＰ型）の不純物がウエル電位給電領域に注入されてしまった場合であっても、ダミーゲートの間には、ウエル領域と同一導電型（図ではＮ型）のウエル電位給電領域が形成される。
（第２の実施形態）
図６は第２の実施形態に係るタップセルのレイアウト構造の例を示す図である。図６のレイアウト構造では、インバータを構成する論理セル５ａ，５ｂの間にタップセル３が隣接配置されている。論理セル５ａ，５ｂのレイアウト構造は、図１と同様である。
図６において、タップセル３は、Ｎ型ウエル領域ＮＷに形成されたＮ型不純物拡散領域３１ｎと、Ｐ型ウエル領域ＰＷに形成されたＰ型不純物拡散領域３１ｐとを有している。Ｎ型ウエル領域ＮＷには、Ｎ型不純物拡散領域３１ｎからコンタクトおよび配線を介して所望のウエル電位が給電される。Ｐ型ウエル領域ＰＷには、Ｐ型不純物拡散領域３１ｐからコンタクトおよび配線を介して所望のウエル電位が給電される。すなわち、Ｎ型不純物拡散領域３１ｎとＰ型不純物拡散領域３１ｐは、ウエル電位給電領域（ＴＡＰ領域）を構成する。
そして、タップセル３と論理セル５ａ，５ｂとの間には、それぞれ、ダミーゲート３２ａ，３２ｂが配置されている。さらに、Ｎ型不純物拡散領域３１ｎおよびＰ型不純物拡散領域３１ｐの上に、ダミーゲート３２ｃが配置されている。すなわち、Ｎ型不純物拡散領域３１ｎおよびＰ型不純物拡散領域３１ｐは、いわゆるトランジスタ型のウエル電位給電領域になっている。
このようにダミーゲートを配置したことによって、図６に示すように、縦方向に延びる複数のゲート（ダミーゲートを含む）が、横方向においてほぼ一定のピッチＰでレイアウトされる。すなわち、図６のようなタップセル３のレイアウト構造を採用することによって、論理セル５ａ，５ｂの間にタップセル３を配置した場合でも、ゲートパターンの形状規則性を保つことができる。
図７は図６に示すトランジスタ型のウエル電位給電領域を用いた半導体装置のレイアウト構成の一例である。図７のレイアウトでは、縦方向（第１方向）に延びる複数のゲートが横方向（第２方向）に並べて配置されているセル列Ｂ１，Ｂ２，Ｂ３が、縦方向に並べて配置されている。セル列Ｂ１，Ｂ２，Ｂ３では、それぞれ、横方向に延びているＰ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷがゲートの下に形成されている。なお、セル列Ｂ２では、Ｐ型ウエル領域ＰＷとＮ型ウエル領域ＮＷがフリップされており、セル列Ｂ１，Ｂ２のＮ型ウエル領域ＮＷは隣接しており、セル列Ｂ２，Ｂ３のＰ型ウエル領域ＰＷは隣接している。
図７のレイアウト構成では、トランジスタ型の第１のウエル電位給電領域として、Ｐ型不純物拡散領域３３ｐ，３４ｐと、Ｎ型不純物拡散領域３３ｎとが設けられている。Ｐ型不純物拡散領域３３ｐはセル列Ｂ１のＰ型ウエル領域ＰＷに給電を行い、Ｎ型不純物拡散領域３３ｎはセル列Ｂ１のＮ型ウエル領域ＮＷに給電を行い、Ｐ型不純物拡散領域３４ｐはセル列Ｂ２のＰ型ウエル領域ＰＷに給電を行う。そして、Ｐ型不純物拡散領域３３ｐの上には第１のゲートとしてのダミーゲート３４ａが、Ｎ型不純物拡散領域３３ｎの上には第１のゲートとしてのダミーゲート３４ｂが、そしてＰ型不純物拡散領域３４ｐの上には第１のゲートとしてのダミーゲート３４ｃが、それぞれ配置されている。
このようなレイアウトによって、ウエル電位給電領域を配置した場合でもその周辺のゲートパターンの形状規則性を維持することができるため、ゲートパターンに応じて異なる光近接効果の影響を回避することができる。したがって、ゲート長のばらつきを確実に抑制しながら、ウエル電位の制御やラッチアップ防止のためのウエル電位給電領域の設置による面積増大を抑制できる。
なお、トランジスタ型のウエル電位給電領域上に配置するゲートは、活性トランジスタのゲートとして機能するゲート電極であってもかまわない。図７のレイアウトでは、セル列Ｂ３のＰ型ウエル領域ＰＷに給電を行う第１のウエル電位給電領域としてのＰ型不純物拡散領域３５ｐの上に、その下の活性トランジスタＴＮ１から延びる第１のゲートとしてのゲート電極３６が配置されている。
＜レイアウト構成の他の例＞
（その１）
図８は半導体装置のレイアウト構成の他の例である。図８のレイアウトでは、図７と同様に、縦方向に延びる複数のゲートが横方向に並べて配置されているセル列Ｃ１，Ｃ２，Ｃ３が、縦方向に並べて配置されている。セル列Ｃ１，Ｃ２，Ｃ３では、それぞれ、横方向に延びているＰ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷがゲートの下に形成されている。なお、セル列Ｃ２では、Ｐ型ウエル領域ＰＷとＮ型ウエル領域ＮＷがフリップされており、セル列Ｃ１，Ｃ２のＮ型ウエル領域ＮＷは隣接しており、セル列Ｃ２，Ｃ３のＰ型ウエル領域ＰＷは隣接している。
図８のレイアウト構成の特徴の１つは、Ｐ型不純物拡散領域４１ｐとＮ型不純物拡散領域４１ｎである。Ｐ型不純物拡散領域４１ｐはセル列Ｃ１のＰ型ウエル領域ＰＷに給電を行い、Ｎ型不純物拡散領域４１ｎはセル列Ｃ１のＮ型ウエル領域ＮＷに給電を行う。そして、Ｐ型不純物拡散領域４１ｐとＮ型不純物拡散領域４１ｎはともに、両側のダミーゲート４２ａ，４２ｂの下に重なるように配置されている。このような配置を許容することによって、不純物拡散領域の横方向の幅を拡大することができるので、製造プロセスにおいて不純物注入がより容易になるという効果が得られる。
また、セル列Ｃ３のＰ型ウエル領域ＰＷに給電を行うＰ型不純物拡散領域４３ｐは、片側のダミーゲート４４ａの下に重なるように配置されている。同様に、セル列Ｃ３のＮ型ウエル領域ＮＷに給電を行うＮ型不純物拡散領域４３ｎは、片側のダミーゲート４４ｂの下に重なるように配置されている。このような配置によっても、不純物拡散領域の横方向の幅を拡大することができる。
（その２）
図９は半導体装置のレイアウト構成の他の例である。図９のレイアウトでは、図７と同様に、縦方向に延びる複数のゲートが横方向に並べて配置されているセル列Ｄ１，Ｄ２，Ｄ３が、縦方向に並べて配置されている。セル列Ｄ１，Ｄ２，Ｄ３では、それぞれ、横方向に延びているＰ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷがゲートの下に形成されている。なお、セル列Ｄ２では、Ｐ型ウエル領域ＰＷとＮ型ウエル領域ＮＷがフリップされており、セル列Ｄ１，Ｄ２のＮ型ウエル領域ＮＷは隣接しており、セル列Ｄ２，Ｄ３のＰ型ウエル領域ＰＷは隣接している。
図９のレイアウト構成の特徴の１つは、トランジスタ型のウエル電位給電領域において、ダミーゲートを挟む拡散領域の一方が、ウエル領域とは異なる導電型の不純物が注入されている点にある。例えば、セル列Ｄ１のＮ型ウエル領域ＮＷに、Ｎ型不純物拡散領域４５ｎとＰ型不純物拡散領域４５ｐとがダミーゲート４６を挟んで配置されている。また、セル列Ｄ２のＰ型ウエル領域ＰＷに、Ｐ型不純物拡散領域４７ｐとＮ型不純物拡散領域４７ｎとがダミーゲート４８を挟んで配置されている。
例えば、Ｐ型不純物拡散領域４５ｐを配置することによって、その右側に配置されるＰＭＯＳトランジスタのソースまたはドレインとなるＰ型不純物拡散領域に対して、動作上問題とならないように確実に不純物を注入することが可能になる。すなわち、トランジスタ型のウエル電位給電領域において、ダミーゲートを挟む拡散領域の一方を、ウエル領域とは異なる導電型の不純物拡散領域にすることによって、これに隣接するトランジスタの拡散領域を確実に形成することができる。
（その３）
これまでの説明では、主として、ウエル電位給電領域の両側に配置された隣接ゲートはダミーゲートである例を示した。ただし、本実施形態では、ウエル電位給電領域の両側に配置された隣接ゲートは、活性トランジスタのゲート電極として機能するゲートであってもかまわない。
図１０および図１１は半導体装置のレイアウト構成の他の例である。図１０のレイアウトでは、縦方向に延びる複数のゲートが横方向に並べて配置されているセル列Ｅ１，Ｅ２が、縦方向に並べて配置されている。セル列Ｅ１，Ｅ２では、それぞれ、横方向に延びているＰ型ウエル領域ＰＷおよびＮ型ウエル領域ＮＷがゲートの下に形成されている。なお、セル列Ｅ２では、Ｐ型ウエル領域ＰＷとＮ型ウエル領域ＮＷがフリップされており、セル列Ｅ１，Ｅ２のＮ型ウエル領域ＮＷは隣接している。図１１のレイアウトも同様に、セル列Ｆ１，Ｆ２が配置されている。
例えば、図１０において、第１のウエル電位給電領域となるＰ型不純物拡散領域５１ｐには、活性トランジスタのゲートとして機能する第１および第２の隣接ゲートとしてのゲート電極５２ａ，５２ｂが隣接している。また、図１１において、第１のウエル電位給電領域となるＮ型不純物拡散領域５３ｎには、活性トランジスタのゲートとして機能する第１の隣接ゲートとしてのゲート電極５４ａと、第２の隣接ゲートとしてのダミーゲート５４ｂが隣接している。
なお、上述した半導体装置のレイアウトにおいて、セル列同士の間に、横方向に延びる、ウエル領域と同一導電型の不純物拡散領域を設けてもよい。例えば、図７のレイアウトにおいて、セル列Ｂ１，Ｂ２間に、横方向に延びるＮ型不純物拡散領域を設け、セル列Ｂ２，Ｂ３間に、横方向に延びるＰ型不純物拡散領域を設けてもかまわない。例えば、セル列間に設けた不純物拡散領域をウエル領域への給電に用いることによって、ウエル領域の電位をより安定させることが可能になる。
あるいは、上述した半導体装置のレイアウトにおいて、セル列同士の間に、横方向に延びる、ウエル領域と異なる導電型の不純物拡散領域を設けてもよい。例えば、図７のレイアウトにおいて、セル列Ｂ１，Ｂ２間に、横方向に延びるＰ型不純物拡散領域を設け、セル列Ｂ２，Ｂ３間に、横方向に延びるＮ型不純物拡散領域を設けてもかまわない。例えば、セル列間に設けた不純物拡散領域を電源電位または基板電位の供給に用いることによって、トランジスタのソース電位をより安定させることが可能になる。
本発明では、ウエル電位給電領域を有する半導体装置を、光近接効果によるゲート長のばらつきを確実に抑制し、かつ、レイアウト面積を増大させることなく、実現できるので、例えば、半導体チップの歩留まり向上や小型化等に有効である。
１，２，３ タップセル
１Ａ，１Ｂ，１Ｃ，１Ｄ，２Ａ，２Ｂ，２Ｃ，２Ｄ タップセル
１１ｎ，１１ｐ，２１ｎ，２１ｐ，２２ｎ，２２ｐ ウエル電位給電領域
１２ａ，１２ｂ，２３ａ，２３ｂ，２３ｃ ダミーゲート
１４ｎ ウエル電位給電領域（第１のウエル電位給電領域）
１５ａ，１５ｂ ダミーゲート（第１および第２の隣接ゲート）
１５ｃ，１５ｄ ゲート電極（第３および第４の隣接ゲート）
１５ｅ，１５ｆ，１５ｇ，１５ｈ ４本のゲート
１６ｎ ウエル電位給電領域（第１のウエル電位給電領域）
１７ａ，１７ｂ ダミーゲート（第１および第２の隣接ゲート）
１７ｃ ゲート電極（第３の隣接ゲート）
１７ｄ ダミーゲート（第４の隣接ゲート）
１７ｅ，１７ｆ，１７ｇ，１７ｈ ４本のゲート
１８ｎ ウエル電位給電領域（第２のウエル電位給電領域）
１９ｎ ウエル電位給電領域（第３のウエル電位給電領域）
３１ｎ，３１ｐ ウエル電位給電領域（第１のウエル電位給電領域）
３２ａ，３２ｂ ダミーゲート
３２ｃ ダミーゲート（第１のゲート）
３３ｐ，３３ｎ，３４ｐ，３５ｐ ウエル電位給電領域（第１のウエル電位給電領域）
３４ａ，３４ｂ，３４ｃ ダミーゲート（第１のゲート）
３６ ゲート電極（第１のゲート）
５１ｐ ウエル電位給電領域（第１のウエル電位給電領域）
５２ａ，５２ｂ ゲート電極（第１および第２の隣接ゲート）
５３ｎ ウエル電位給電領域（第１のウエル電位給電領域）
５４ａ ゲート電極（第１の隣接ゲート）
５４ｂ ダミーゲート（第２の隣接ゲート）
ＮＷ Ｎ型ウエル領域
ＰＷ Ｐ型ウエル領域
ＴＮ１ 活性トランジスタ

Claims (8)

  1. 第１方向に延びる複数のゲートが前記第１方向に直交する第２方向に並べて配置されているセル列が、複数個、前記第１方向に並べて配置されており、
    前記複数のセル列は、それぞれ、
    前記ゲートの下に形成されており、前記第２方向にそれぞれ延びている第１導電型ウエル領域および第２導電型ウエル領域を備え、
    前記複数のセル列のうちの１つである第１のセル列は、
    前記第１導電型ウエル領域において、前記第１導電型ウエル領域と同一導電型の不純物が注入されてなる第１のウエル電位給電領域と、
    前記第１のウエル電位給電領域の前記第２方向における両側にそれぞれ配置された、第１および第２の隣接ゲートと、
    前記第１の隣接ゲートに、前記第１のウエル電位給電領域の反対側に隣接して配置された第３の隣接ゲートと、
    前記第２の隣接ゲートに、前記第１のウエル電位給電領域の反対側に隣接して配置された第４の隣接ゲートとを備え、
    前記第１〜第４の隣接ゲートは、前記第２方向において同一ピッチで配置されており、かつ、
    前記複数のセル列のうちの、前記第１のセル列に前記第１方向において隣接する第１の隣接セル列は、前記第１〜第４の隣接ゲートに前記第１方向においてそれぞれ対向している４本のゲートを、有し、
    前記第１の隣接ゲートと前記第３の隣接ゲートとの間に、前記第１導電型ウエル領域と同一導電型の不純物が注入されてなる第２のウエル電位給電領域が形成されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１および第２の隣接ゲートのうち少なくともいずれか一方は、前記第１の隣接セル列における、当該隣接ゲートと対向しているゲートと、一体になるように接続されている
    ことを特徴とする半導体装置。
  3. 請求項１または２記載の半導体装置において、
    前記第１および第２の隣接ゲートは、ダミーゲートである
    ことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１および第２のウエル電位給電領域は、一体に形成されている
    ことを特徴とする半導体装置。
  5. 請求項１または４記載の半導体装置において、
    前記第１、第２および第３の隣接ゲートは、ダミーゲートである
    ことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１のセル列における前記第１導電型ウエル領域と、前記第１の隣接セル列における前記第１導電型ウエル領域とは、前記第１方向において隣接しており、
    前記第１の隣接セル列は、
    前記第１導電型ウエル領域において、前記第１導電型ウエル領域と同一導電型の不純物が注入されてなる第３のウエル電位給電領域を備えている
    ことを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１〜第４の隣接ゲートは、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界を跨いで延びている
    ことを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１〜第４の隣接ゲートは、前記第１導電型ウエル領域と前記
    第２導電型ウエル領域との境界において分割されている
    ことを特徴とする半導体装置。
JP2011547278A 2009-12-25 2010-12-14 半導体装置 Active JP5594294B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011547278A JP5594294B2 (ja) 2009-12-25 2010-12-14 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009294231 2009-12-25
JP2009294231 2009-12-25
PCT/JP2010/007255 WO2011077664A1 (ja) 2009-12-25 2010-12-14 半導体装置
JP2011547278A JP5594294B2 (ja) 2009-12-25 2010-12-14 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2011077664A1 JPWO2011077664A1 (ja) 2013-05-02
JP5594294B2 true JP5594294B2 (ja) 2014-09-24

Family

ID=44195218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011547278A Active JP5594294B2 (ja) 2009-12-25 2010-12-14 半導体装置

Country Status (4)

Country Link
US (6) US8692336B2 (ja)
JP (1) JP5594294B2 (ja)
CN (1) CN102687264B (ja)
WO (1) WO2011077664A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449962B2 (en) 2010-08-06 2016-09-20 Altera Corporation N-well/P-well strap structures
US8217464B2 (en) 2010-08-06 2012-07-10 Altera Corporation N-well/P-well strap structures
KR101892680B1 (ko) 2011-07-29 2018-08-29 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
WO2013018589A1 (ja) * 2011-08-01 2013-02-07 国立大学法人電気通信大学 半導体集積回路装置
JP5798502B2 (ja) * 2012-01-31 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6031086B2 (ja) * 2012-03-08 2016-11-24 株式会社ソシオネクスト 半導体集積回路装置
WO2013161249A1 (ja) * 2012-04-24 2013-10-31 パナソニック株式会社 半導体装置
JP5938277B2 (ja) 2012-06-08 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US9123565B2 (en) * 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
WO2015029280A1 (ja) * 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
CN108922887B (zh) 2013-09-04 2022-12-09 株式会社索思未来 半导体装置
US9190405B2 (en) 2014-01-31 2015-11-17 Qualcomm Incorporated Digital circuit design with semi-continuous diffusion standard cell
TWI656622B (zh) * 2014-09-23 2019-04-11 聯華電子股份有限公司 積體電路佈局結構
JP5860114B2 (ja) * 2014-09-29 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US9698047B2 (en) 2015-06-17 2017-07-04 United Microelectronics Corp. Dummy gate technology to avoid shorting circuit
CN107636836B (zh) * 2015-12-11 2020-11-27 富士电机株式会社 半导体装置
CN108701653B (zh) * 2016-02-25 2022-07-29 株式会社索思未来 半导体集成电路装置
US10734377B2 (en) * 2016-11-29 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10489548B2 (en) 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
CN109524394B (zh) * 2017-09-18 2021-08-10 联华电子股份有限公司 具有虚置标准单元的集成电路
US10714484B2 (en) * 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
CN111587484A (zh) * 2018-01-19 2020-08-25 株式会社索思未来 半导体集成电路装置
KR102387946B1 (ko) * 2018-05-21 2022-04-18 삼성전자주식회사 클럽풋 구조의 도전 패턴을 포함하는 집적 회로
US20210249400A1 (en) * 2020-02-07 2021-08-12 Renesas Electronics Corporation Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199348A (ja) * 1984-10-22 1986-05-17 Fujitsu Ltd ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法
JPH0582640A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd レイアウトデータ作成方法
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
JP2007129094A (ja) * 2005-11-04 2007-05-24 Rohm Co Ltd 半導体装置
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009267094A (ja) * 2008-04-25 2009-11-12 Panasonic Corp 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0177336B1 (en) 1984-10-03 1992-07-22 Fujitsu Limited Gate array integrated device
JPS61234499A (ja) 1985-04-10 1986-10-18 日産自動車株式会社 車両用経路誘導装置
JP2001148464A (ja) 1999-11-18 2001-05-29 Toshiba Microelectronics Corp 半導体集積回路
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2004342757A (ja) * 2003-05-14 2004-12-02 Toshiba Corp 半導体集積回路及びその設計方法
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
JP2006245390A (ja) * 2005-03-04 2006-09-14 Toshiba Corp 半導体集積回路装置およびその製造方法
US8178905B2 (en) * 2007-01-12 2012-05-15 Panasonic Corporation Layout structure of semiconductor device
JP5082640B2 (ja) 2007-07-13 2012-11-28 トヨタ車体株式会社 脱着式車椅子シート
JP5155617B2 (ja) 2007-07-27 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199348A (ja) * 1984-10-22 1986-05-17 Fujitsu Ltd ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法
JPH0582640A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd レイアウトデータ作成方法
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
JP2007129094A (ja) * 2005-11-04 2007-05-24 Rohm Co Ltd 半導体装置
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009267094A (ja) * 2008-04-25 2009-11-12 Panasonic Corp 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造

Also Published As

Publication number Publication date
US20120168875A1 (en) 2012-07-05
WO2011077664A1 (ja) 2011-06-30
US10593702B2 (en) 2020-03-17
US9362264B2 (en) 2016-06-07
US20180366490A1 (en) 2018-12-20
CN102687264A (zh) 2012-09-19
CN102687264B (zh) 2014-08-06
US20150102420A1 (en) 2015-04-16
US9741740B2 (en) 2017-08-22
US8692336B2 (en) 2014-04-08
US8946826B2 (en) 2015-02-03
US20170317101A1 (en) 2017-11-02
US10083985B2 (en) 2018-09-25
JPWO2011077664A1 (ja) 2013-05-02
US20160247820A1 (en) 2016-08-25
US20140159160A1 (en) 2014-06-12

Similar Documents

Publication Publication Date Title
JP5594294B2 (ja) 半導体装置
JP5034945B2 (ja) 半導体装置及びその製造方法
JP6428956B2 (ja) 半導体集積回路装置
US7737472B2 (en) Semiconductor integrated circuit device
JP5322441B2 (ja) 半導体装置のレイアウト構造
JP2008235350A (ja) 半導体集積回路
WO2013065080A1 (ja) 半導体集積回路装置
JP2006228954A (ja) 半導体装置とそのレイアウト設計方法
WO2016075859A1 (ja) 半導体集積回路のレイアウト構造
WO2012137392A1 (ja) 半導体集積回路装置
JP4800816B2 (ja) 半導体集積回路装置
CN113614903A (zh) 栅极电极布局
JP2008258424A (ja) 半導体集積回路装置
KR20170024702A (ko) 반도체 장치
WO2011013322A1 (ja) 半導体装置
JP5034403B2 (ja) 半導体集積回路装置
JP2006186042A (ja) 半導体装置
JP2009065069A (ja) 半導体集積回路装置
JP2006086444A (ja) ゲートアレイ集積回路およびそのレイアウト方法
JP2005333084A (ja) 半導体記憶装置
US20130069133A1 (en) Semiconductor device
JP2009099999A (ja) 半導体装置
JP2007214490A (ja) 半導体装置及びその製造方法
JPWO2013065080A1 (ja) 半導体集積回路装置
KR20090043939A (ko) 반도체 메모리 장치 및 그의 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130919

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20131015

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20140108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20140418

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140721

R151 Written notification of patent or utility model registration

Ref document number: 5594294

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350