KR20140015521A - 고밀도 집적 회로 디바이스들을 제조하는 방법 - Google Patents
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Abstract
복수의 라인들을 갖는 집적 회로 디바이스가 설명되며, 라인들의 폭 및 인접하는 라인들 간의 간격은, 디바이스를 제조하는데 있어 포함되는 포토리소그래픽 프로세스들 또는 다른 패터닝 프로세스들로 인한 변동들과 독립적인 작은 범위 내에서 변화한다. 라인들에 대한 에칭 마스크를 형성하기 위한 순차적 측벽 스페이서 형성 프로세스가 설명되며, 이 프로세서는 교번 방식으로 배치된 측벽 스페이서들의 제 1 세트 및 제 2 세트를 가져온다. 이 순차적 측벽 스페이서 프로세스의 결과로서, 복수의 라인들에 걸친 라인들의 폭들 및 인접하는 라인들 간의 간격에서의 변동은 측벽 스페이서들의 디멘젼들에서의 변동들에 의존한다. 이들 변동은 패터닝 프로세스에 의해 야기된 중간 마스크 엘리먼트의 사이즈에서의 변동과 독립적이며, 이 변동보다 분포적으로 훨씬 더 작게 제어될 수 있다.
Description
본 발명은 집적 회로 제조에 관한 것으로, 보다 자세하게는 고밀도 집적 회로 디바이스들을 제조하는 방법들에 관한 것이다.
포토리소그래픽 프로세스들은 반도체 웨이퍼 상에 여러 유형들의 집적 회로 구조체들을 형성하는데 이용될 수 있다. 포토리소그래피에 있어서, 이들 구조체의 피쳐들은 통상적으로 감광성 재료, 이를 테면, 포토 레지스트로 코팅된 웨이퍼 상에 이미지를 투사하기 위해 마스크 패턴 (또는 레티클) 을 노광시킴으로써 형성된다. 노광 후에, 포토 레지스트에 형성된 패턴은 이후, 원하는 피쳐들을 형성하기 위하여 에칭을 통하여 하부에 놓인 층 (예를 들어, 금속, 폴리실리콘 등) 에 전사될 수도 있다.
초소형 피쳐들을 갖는 디바이스들을 제조하는 것과 관련된 문제는 포토리소그래픽 프로세스들에 의해 도입된 라인폭 변동 (또는 최소 선폭 (Critical Dimension; CD)) 때문에 발생한다. 구체적으로, 레지스트 재료 특성들, 프로세스 조건들 및 다른 팩터들이 그 길이에 걸쳐 레지스트의 패터닝된 라인의 간격들 및 폭에서의 랜덤한 변동들을 일으킬 수 있다. 하나의 에지만을 따르는 변동은 라인 에지 조도 (line edge roughness; LER) 라 부른다.
통상적인 리소그래픽 패터닝 프로세스에서, 레지스트의 평행 라인들의 시리즈는 하부에 놓인 층 내에 평행한 재료 라인들의 대응하는 시리즈들을 형성하도록 에칭 마스크로서 이용된다. 이러한 경우에, 레지스트의 패터닝된 평행 라인들에서의 랜덤한 변동들이 하부에 놓인 층에 평행 라인들의 최소 선폭으로 전사된다. 프로세스 기술들이 점점 소형화됨에 따라, 이 랜덤한 변동은 재료의 평행 라인들의 최소 선폭에 더 큰 비중을 차지하게 되고, 이는 이들 재료 라인을 이용하여 구현되는 디바이스들, 이를 테면 트랜지스터들에서 상당한 성능 변동을 일으킬 수 있다.
추가로, 이러한 프로세스는 레지스트의 인접하는 평행 라인들 간의 간격에 랜덤하고 불균일한 변동들을 야기하고, 이는 이어서 재료의 인접하는 라인들 간의 간격에 전사된다. 이러한 불균일한 간격은 제조 동안 소정의 재료 라인의 어느 일측에 유도되는 열 응력에 있어서 변동들을 도입하고, 이는 신뢰성 문제를 일으키고 수율을 감소시킬 수도 있다. 예를 들어, 통상적인 제조 기술은 실리콘 라인들 사이에, 절연체 재료의 쉘로우 트렌치 아이솔레이션 (shallow trench isolation; STI) 을 형성하는 것을 포함한다. 제조 프로세스 동안, 이들 구조체는 실리콘과 인접하는 STI들 사이에 열기계적 응력들을 도입하는 서멀 사이클링을 경험한다. 소정의 재료 라인의 어느 일측에서의 간격에서의 차이는 어느 일측에 열 응력들을 유도하는 변동들을 일으키고, 이는 제조 동안 실리콘을 현저하게 변형시킬 수 있고, 가능하게는 실리콘이 붕괴되게 할 수 있다.
따라서, 포토리소그래픽 프로세스에 의해 도입된 최소 선폭 변동들에 의해 야기되는 문제들을 극복 또는 완화시킨 고밀도 집적 회로 디바이스들을 제공하고 이에 의해 이러한 디바이스들의 성능 및 제조 수율을 향상시키는 것이 바람직하다.
라인들의 폭들 및 인접하는 라인들 간의 간격이, 디바이스를 제조함에 있어 포함되는 포토리소그래피 프로세스들 또는 다른 패터닝 프로세스들로 인한 변동들에 의존하여 작은 범위 내에서 변화하는 복수의 라인들을 갖는 집적 회로 디바이스가 설명되어 있다. 라인들에 대한 에칭 마스크를 형성하기 위한 순차적 측벽 스페이서 형성 프로세스가 설명되는데, 이 형성 프로세스는 교번 방식으로 배치된 측벽 스페이서들의 제 1 세트 및 제 2 세트를 가져온다. 제 1 세트 및 제 2 세트에서의 측벽 스페이서들은 중간 마스크 엘리먼트, 이를 테면 패터닝된 레지스트 엘리먼트의 단일 측벽 표면으로부터 유래한다. 측벽 스페이서들의 제 1 세트 및 제 2 세트는 측벽에 소정 두께를 갖는 컨포멀 재료 층을 반복적으로 성막한 다음, 제 1 세트 및 제 2 세트의 재료들 간의 성막을 교번하면서, 측벽에 재료를 남겨놓는 지향성 에칭 프로세스를 수행함으로써 형성된다. 측벽 스페이서들의 제 1 세트는 측벽 스페이서들의 제 2 세트의 재료, 이를 테면, 실리콘 질화물에 대하여 선택적으로 에칭될 수 있는 재료, 이를 테면 실리콘 산화물을 포함한다. 측벽 스페이서들의 제 1 세트 및 제 2 세트 중 하나는 에칭 프로세스 동안 라인들을 형성하는데 이용되는 에칭 마스크를 정의한다. 이 순차적 측벽 스페이서 프로세스의 결과로서, 복수의 라인들에 따른 라인들의 폭 및 인접하는 라인들 간의 간격은 측벽 스페이서들의 디멘젼에서의 변동들에 의존한다. 측벽 스페이서들에 대한 이들 변동은 패터닝 프로세스에 의해 야기된 중간 마스크 엘리먼트의 측벽 표면의 형상에서의 변동과는 독립적이며, 이 측벽 표면의 형상에서의 변동보다 분포적으로 훨씬 더 작게 제어될 수 있다.
본 명세서에 설명된 집적 회로 디바이스를 제조하는 방법은 재료 층, 이를 테면, 반도체 기판을 제공하는 것을 포함한다. 측벽 스페이서들의 제 1 세트 및 측벽 스페이서들의 제 2 세트가 재료 층 상에 형성된다. 측벽 스페이서들의 제 1 세트 및 제 2 세트는 교번 방식으로 배치되어, 제 1 세트에서의 인접하는 측벽 스페이서들이 제 2 세트에서의 단일 측벽 스페이서에 의해 분리되게 되고, 제 2 세트에서의 인접하는 측벽 스페이서들이 제 1 세트에서의 단일 측벽 스페이서에 의해 분리된다. 그 후, 재료 층은 측벽 스페이서들의 제 1 세트 및 제 2 세트 중 하나를 에칭 마스크로서 이용하여 에칭되고, 이에 의해, 측벽 스페이서들의 제 1 세트 및 제 2 세트 중 다른 하나에 의해 정의된 위치들에서의 재료 층에 복수의 트렌치들을 형성한다.
본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스는 또한 EDA (Electronic Design Automation) 분석 툴들을 이용하여 집적 회로 설계를 수행하기 위한 기술 특정 (특징화된) 셀 라이브러리 내에 통합될 수도 있다.
본 명세서에 설명된 제조 물품은 집적 회로에 대한 설계 엔트리를 저장하는 머신 판독가능 데이터 저장 매체를 포함한다. 설계 엔트리는 집적 회로 디바이스의 제조 동안 재료 층에 형성되는 복수의 라인들을 포함하는 레이아웃을 포함한다. 설계 엔트리는 또한 복수의 라인들의 제조 동안 재료 층 위에 (overlying) 형성되는 마스크 층을 포함한다. 마스크 층은 전체적인 복수의 라인들을 제조하기 위한 단일 에지를 갖는 중간 마스크 엘리먼트를 특정한다.
본 명세서에 설명된 집적 회로 디바이스는 복수의 제 1 라인들에서의 특정 라인의 폭의 적어도 두배인 최소 간격만큼 복수의 제 2 라인들로부터 분리된 복수의 제 1 라인들을 포함한다. 복수의 제 1 라인들에서의 각각의 라인은 제 1 라인 폭 조도, 및 제 1 라인 폭 조도 보다 작은 제 1 라인 에지 조도를 갖는다. 복수의 제 2 라인들에서의 각각의 라인은 제 2 라인 폭 조도, 및 제 2 라인 폭 조도 보다 작은 제 2 라인 에지 조도를 갖는다. 복수의 제 1 라인들에서의 모든 라인들은 복수의 제 2 라인들에서의 라인들 각각과 상이한 길이 방향 곡률 (longitudinal curvature) 을 갖는다.
본 발명의 위의 개요는 본 발명의 몇몇 양태들의 기본 이해를 제공하기 위하여 제공된다. 이 개요는 본 발명의 주요 또는 중요 엘리먼트들을 식별하거나 본 발명의 범위를 정하기 위해 의도된 것이 아니다. 본 개요의 유일한 목적은 이후에 제공될 보다 상세한 설명에 대한 도입부로서 간략한 형태로 본 발명의 몇몇 개념들을 제공하기 위한 것이다. 본 발명의 다른 양태들 및 이점들을 다음에 오는 도면, 상세한 설명 및 청구범위의 검토를 통해 알 수 있다.
도 1 은 본 발명의 양태들을 통합한 예시적인 디지털 집적 회로 설계 플로우의 간략한 표현도를 나타낸다.
도 2 내지 도 10 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 일 실시형태의 제조 프로세스 플로우에서의 스테이지들을 나타낸다.
도 11 은 현저한 라인 에지 조도를 갖는 측벽 표면을 갖는 중간 마스크 엘리먼트의 평면도를 나타낸다.
도 12 는 도 11 에 설명된 중간 마스크 엘리먼트를 이용하여 제조된 라인들 및 트렌치들의 평면도를 나타낸다.
도 13 은 기술의 실시형태들에 이용하기 위한 컴퓨터 시스템의 간략한 블록도이다.
도 14 는 컴퓨터 판독가능 매체를 포함하는 제조 물품을 나타낸다.
도 15a 는 집적 회로 레이아웃의 간략한 실시예를 나타내며, 이 레이아웃은 라이브러리에서의 간단한 라이브러리 셀 엔트리 또는 보다 큰 셀의 일부분을 구성할 수 있다.
도 15b 는 도 15a 에 나타낸 레이아웃 뷰의 횡단면도를 나타낸다.
도 16 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스를 구현하는 기술 특정 라이브러리 셀 엔트리들을 생성하기 위한 흐름도이다.
도 17 은 집적 회로를 제조하는 간략한 흐름도이다.
도 2 내지 도 10 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 일 실시형태의 제조 프로세스 플로우에서의 스테이지들을 나타낸다.
도 11 은 현저한 라인 에지 조도를 갖는 측벽 표면을 갖는 중간 마스크 엘리먼트의 평면도를 나타낸다.
도 12 는 도 11 에 설명된 중간 마스크 엘리먼트를 이용하여 제조된 라인들 및 트렌치들의 평면도를 나타낸다.
도 13 은 기술의 실시형태들에 이용하기 위한 컴퓨터 시스템의 간략한 블록도이다.
도 14 는 컴퓨터 판독가능 매체를 포함하는 제조 물품을 나타낸다.
도 15a 는 집적 회로 레이아웃의 간략한 실시예를 나타내며, 이 레이아웃은 라이브러리에서의 간단한 라이브러리 셀 엔트리 또는 보다 큰 셀의 일부분을 구성할 수 있다.
도 15b 는 도 15a 에 나타낸 레이아웃 뷰의 횡단면도를 나타낸다.
도 16 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스를 구현하는 기술 특정 라이브러리 셀 엔트리들을 생성하기 위한 흐름도이다.
도 17 은 집적 회로를 제조하는 간략한 흐름도이다.
다음 설명은 당해 기술 분야의 어떠한 숙련된 자가 본 발명을 만들고 이용할 수 있도록 제공되며, 특정 적용예 및 그 요건의 환경에 제공된다. 개시된 실시형태들에 대한 여러 변경예들이 당해 기술 분야의 숙련된 자에게 쉽게 이해될 것이며, 본 명세서에 정의된 일반 원리들은 본 발명의 범위 및 사상에 벗어남이 없이 다른 실시형태들 및 응용예들에도 적용될 수도 있다. 따라서, 본 발명은 나타낸 실시형태들로 제한되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 특징들에 부합하는 가장 넓은 범위에 따르는 것으로 한다.
도 1 은 본 발명의 양태들을 통합한 예시적인 디지털 집적 회로 설계 플로우의 간략한 표현을 나타낸다. 본 명세서에서의 모든 흐름도에서와 같이, 도 1 의 많은 단계들은 실현된 기능에 영향을 주지 않고 결합되거나 병행하여 수행되거나 또는 상이한 순서로 수행될 수 있다. 몇몇 경우에, 단계들의 재정렬은 특정한 다른 변경들이 역시 이루어지는 경우에만 동일한 결과들을 실현할 것이며, 몇몇 경우에, 단계들의 재정렬은 특정 조건들이 충족되는 경우에만 동일한 결과를 실현할 것이다. 이러한 재정렬 가능성들도 읽는 사람들에게 명백할 것이다.
하이 레벨에서, 프로세스가 제품 아이디어에서 시작하며 (블록 100), EDA (Electronic Design Automation) 소프트웨어 설계 프로세스에서 실현된다 (블록 110). 설계가 완성될 때, 제조 프로세스 (블록 150) 및 패키징 및 어셈블리 프로세스들 (블록 160) 이 발생하며, 궁극적으로 완료된 집적 회로 칩들을 가져온다 (결과 170).
본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 실시형태들은 제조 프로세스 (블록 150) 에 이용될 수 있다. 또한, 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스는 또한 EDA 소프트웨어 설계 프로세스 (블록 110) 에서의 이용을 위하여 기술 특정 (특징화된) 셀 라이브러리 내에 통합될 수 있다.
EDA 소프트웨어 설계 프로세스 (블록 110) 는 간략화를 위하여 선형 방식으로 도시된 복수의 단계들 111-130 으로 구성된다. 실제 집적 회로 설계 프로세스에서, 특정 테스트가 통과될 때까지 특정 설계가 단계들 전반에 걸쳐 되돌아가야 한다. 이와 유사하게, 임의의 실제 설계 프로세스에서, 이들 단계들은 상이한 순서들로 그리고 결합하여 발생할 수도 있다. 이에 따라, 본 설명은 특정 집적 회로에 대한 고유적인 또는 권고되는 설계 플로우라기 보다는 문맥 및 일반 설명에 의해 제공된다. EDA 소프트웨어 설계 프로세스 (단계 110) 의 컴포넌트 단계들의 간단한 설명을 아래 제공한다.
시스템 설계 (블록 111): 설계자들은 이들이 구현하기 원하는 기능을 기술하며, 이들은 기능, 체크 비용 등을 세밀화하기 위한 what-if 플래닝 (what-if planning) 을 수행할 수 있다. 하드웨어-소프트웨어 아키텍처는 이 스테이지에서 발생할 수 있다. 이 단계에서 이용될 수 있는 Synopsys, Inc 사의 예시적인 EDA 소프트웨어 제품들은 Model Architect, Saber, System Studio, 및 DesignWare® 제품들을 포함한다.
로직 설계 및 기능 검증 (블록 114): 이 스테이지에서, 하이 레벨 기술 언어 (high level description language; HDL) 코드, 이를 테면, 이 시스템에서의 모듈들을 위한 VHDL 또는 Verilog 코드가 기록되고 설계가 기능 정확도에 대해 체크된다. 보다 구체적으로, 설계가 특정 입력 자극에 응답하여 정확한 출력들을 생성하고 있음을 보장하기 위해 설계가 체크된다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품은 VCS, VERA, DesignWare®, Magellan, Formality, ESP 및 LEDA 제품들을 포함한다.
합성 및 테스트 설계 (블록 116): 여기에서, VHDL/Verilog 가 네트리스트로 해석된다. 네트리스트는 타겟 기술을 위해 최적화될 수 있다. 추가로, 완성된 칩의 체크를 허용하는 테스트들의 설계 및 구현이 발생한다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 Design Compiler®, Physical Compiler, Test Compiler, Power Complier, FPGA Compiler, TetraMAX, 및 DesignWare® 제품들을 포함한다.
네트리스트 검증 (블록 118): 이 단계에서, 네트리스트가 VHDL/Verilog 소스 코드와의 대응성 (correspondence) 및 타이밍 구속 요건들과의 순응성에 대하여 체크된다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품은 Formality, PrimeTime, 및 VCS 제품들을 포함한다.
설계 플래닝 (블록 120): 여기에서, 칩에 대한 전체적인 플루어 플랜이 타이밍 및 탑 레벨 라우팅을 위하여 구성되고 분석된다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 Astro 및 IC Compiler 제품들을 포함한다.
물리적 구현 (블록 122): 배치 (회로 엘리먼트들의 위치 결정) 및 라우팅 (회로 엘리먼트들의 접속) 이 이 단계에서 발생한다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 AstroRail, Primetime, 및 Star RC/XT 제품들을 포함한다.
분석 및 추출 (블록 124): 이 단계에서는, 회로 기능이 트랜지스터 레벨에서 검증되며, 이는 이어서 what-if 세밀화 (refinement) 를 허용한다. 이 단계에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 AstroRail, PrimeRail, Primetime, 및 Star RC/XT 제품들을 포함한다. 배치 및 라우팅된 회로 설계로부터의 기생 성분 추출이 최종 타이밍 값들을 생성하도록 설계 라이브러리로부터의 타이밍 정보로 보완되며, 최종 타이밍 값들은 이용가능한 슬랙 (slack) 을 갖는 회로 경로들을 식별하고 검증하기 위하여 이용될 수 있다.
물리적 검증 (블록 126): 이 스테이지에서, 여러 체크 기능들은 제조, 전기적 문제, 리소그래피 문제 및 회로에 대한 정확도를 보장하도록 수행된다. 이 스테이지에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 Hercules 제품을 포함한다.
테이프 아웃 (Tape-out) (블록 127): 이 스테이지는 완성된 칩들을 제공하기 위한 리소그래픽 사용에 대한 마스크 제조를 위한 "테이프 아웃" 데이터를 제공한다. 이 스테이지에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 CATS(R) 계열 제품을 포함한다.
분해능 강화 (블록 128): 이 스테이지는 설계 제조능력을 향상하기 위해 레이아웃의 기하학적 조작을 수반한다. 본 명세서에 설명된 멀티코어 프로세싱 시스템들을 이용하여 실행된 컨볼루션 알고리즘들에 기초한 에어리얼 이미지 시뮬레이션이 이 설계 스테이지 뿐만 아니라 다른 스테이지들에도 이용될 수 있다. 이 스테이지에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 Proteus/Progen, ProteusAF, 및 PSMGen 제품들을 포함한다.
마스크 준비 (블록 130): 이 스테이지는 마스크 데이터 준비 및 마스크 자체의 기록 양쪽 모두를 포함한다. 이 스테이지에서 이용될 수 있는 Synopsys, Inc. 사의 예시적인 EDA 소프트웨어 제품들은 CATS(R) 계열 제품들을 포함한다.
도 1 에 개별적으로 도시되지 않은 EDA 에 포함된 다른 프로세스는 물리적 구현 동안 배치 및 라우팅 기능들에 이용된 셀 라이브러리에 대한 설계 엔트리를 생성하기 위해 타겟 기술을 이용하여 구현될 수 있는 셀들의 특징화를 포함한다. 설계 엔트리는 예를 들어, 로직 셀 라이브러리 엔트리 또는 메모리 블록일 수도 있다. 메모리 블록은 예를 들어, 4, 8, 16, 32 또는 64 셀들 폭일 수도 있다. 다음 설명에서, 로직 셀 라이브러리 엔트리의 환경에서 설계 엔트리가 설명된다. 본 명세서에 설명된 기술들은 또한 메모리 블록 또는 다른 유형의 설계 엔트리에서도 구현될 수 있음을 이해할 것이다.
표준 셀 라이브러리는 로우 레벨 로직 함수들을 정의하는 셀들, 이를 테면, 비교적 적은 수의 트랜지스터들을 포함하는 NAND, AND, NOR, OR, INVERT, 플립플롭들, 래치들, 버퍼들에 대한 데이터를 특징화하는 것을 포함한, 제조 라인을 이용하여 제조될 수 있는 엔트리들의 집합체를 포함할 수 있다. 셀들은 통상적으로, 지연 및 면적을 최소화하는 특정 구현 기술을 위하여 최적화된 풀 커스텀 레이아웃들 (full custom layouts) 이다. 통상의 표준 셀 라이브러리는 각각의 셀에 대한 레이아웃 데이터, 기능 정의들, 지연 정보, 파워 정보 및 노이즈 정보를 포함한다. 라이브러리에서의 셀들에 대한 엔트리들은 다른 정보, 이를 테면, 셀들의 SPICE 모델들, 하이 레벨 기술 언어 모델들, 기생 성분 추출 모델들 및 설계 룰 체크 덱크들을 포함할 수 있다.
본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스 기술을 구현하는 특징화된 셀 라이브러리의 실시형태들은 상술한 스테이지들 중 하나 이상의 스테이지 동안 이용될 수 있다.
도 2 내지 도 10 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 일 실시형태의 제조 프로세스 플로우에서의 스테이지들을 나타낸다. 도 2 내지 도 10 을 참조로 설명된 프로세스 단계들 및 구조들은 집적 회로 디바이스의 제조를 위한 완전한 프로세스를 설명하는 것은 아님이 이해된다. 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스는 여러 유형들의 집적 회로 컴포넌트들의 제조에 이용될 수 있다.
도 2a 및 도 2b 는 재료 층 (210) 상에 패터닝된 중간 마스크 엘리먼트 (200) 의 평면도 및 횡단면도를 각각 나타낸다. 중간 마스크 엘리먼트 (200) 는 측벽 표면 (205) 을 갖는다. 중간 마스크 엘리먼트 (200) 는 예를 들어, 리소그래픽 프로세스를 이용하여 포토 레지스트 층을 패터닝함으로써 형성될 수도 있다. 대안으로서, 다른 재료들이 중간 마스크 엘리먼트 (200) 에 이용될 수도 있다. 재료 층 (210) 은 예를 들어, 실리콘 또는 다른 반도체 재료를 포함할 수도 있다. 대안으로서, 재료 층 (210) 은 다른 재료들을 포함할 수도 있고 반도체 재료와 마스크 엘리먼트 (200) 사이의 중간 층일 수도 있다.
그 후, 컨포멀 제 1 재료 층 (300) 이 도 2a 및 도 2b 에 나타낸 구조체 상에 형성되어, 그 결과 도 3a 및 도 3b 의 평면도 및 횡단면도에 나타낸 구조체가 형성된다. 도 3a 및 도 3b 에서 알 수 있는 바와 같이, 제 1 재료 층 (300) 은 중간 마스크 엘리먼트 (200) 의 측벽 표면 (205) 상에 있다. 제 1 재료 층 (300) 은 예를 들어, 화학적 기상 증착 (chemical vapor deposition; CVD) 을 이용하여 형성될 수도 있다.
그 후, 이방성 에칭 프로세스, 이를 테면, 리액티브 이온 에칭을 제 1 재료 층 (300) 상에서 수행하여, 제 1 재료 층 (300) 의 일부를 제거하며, 이에 의해 측벽 표면 (205) 상에 측벽 스페이서 (400) 를 형성한다. 결과적인 구조체는 도 4a 및 도 4b 의 평면도 및 횡단면도에 나타나 있다.
측벽 스페이서 (400) 가 형성된 후, 중간 마스크 엘리먼트 (200) 가 제거되고, 그 결과, 도 5a 및 도 5b 의 평면도 및 횡단면도에 나타낸 구조체가 형성된다.
그 후, 컨포멀 제 2 재료 층 (600) 이 도 5a 및 도 5b 에 나타낸 구조체 상에 형성되어, 그 결과, 도 6a 및 도 6b 의 평면도 및 횡단면도에 나타낸 구조체가 형성된다. 제 2 재료 층 (600) 의 재료 및 측벽 스페이서 (400) 의 재료 (즉, 제 1 재료 층 (300) 의 재료) 는 아래 설명된 바와 같이 선택적으로 에칭되는 능력을 위하여 선택된다. 예시된 실시형태에서, 제 2 재료 층 (600) 은 실리콘 산화물이고, 측벽 스페이서 (400) 는 실리콘 질화물이다.
그 후, 이방성 에칭 프로세스를 제 2 재료 층 (600) 상에서 수행하여, 측벽 스페이서 (400) 의 제 1 측벽 표면 (405) 상에 측벽 스페이서 (700) 를 형성하고 측벽 스페이서 (400) 의 대향하는 제 2 측벽 표면 (410) 상에 측벽 스페이서 (710) 를 형성하여, 그 결과, 도 7a 및 도 7b 에서 나타낸 구조체를 형성한다.
그 후, 제 1 재료 층 (300) 의 재료와 동일한 또는 유사한 재료로 구성된 컨포멀 제 3 재료 층이 도 7a 및 도 7b 에 나타낸 구조체 상에 형성된다. 그 후, 컨포멀 제 3 재료 층을 이방성 에칭하여, 측벽 스페이서 (700) 의 측벽 표면 (705) 상에 측벽 스페이서 (800) 를 형성하고 측벽 스페이서 (710) 의 측벽 표면 (715) 상에 측벽 스페이서 (810) 를 형성하여, 그 결과 도 8a 및 도 8b 에 나타낸 구조체를 형성한다.
측벽 스페이서들 (400, 800 및 810) 은 본 명세서에서 총괄적으로 측벽 스페이서들의 제 1 세트라고 지칭된다. 측벽 스페이서들 (700, 710) 은 본 명세서에서 총괄적으로 측벽 스페이서들의 제 2 세트라고 지칭된다. 도 8a 및 도 8b 에서 알 수 있는 바와 같이, 측벽 스페이서들의 제 1 세트 및 제 2 세트는 교번 방식으로 배치되어, 제 1 세트에서의 인접하는 측벽 스페이서들이 제 2 세트에서의 단일 측벽 스페이서에 의해 분리되며, 제 2 세트에서의 인접하는 측벽 스페이서들이 제 1 세트에서의 단일 측벽 스페이서에 의해 분리된다. 본 명세서에 이용된 바와 같이, 두개의 아이템들은 이들이 동일한 유형의 다른 아이템에 의해 분리되지 않으면 서로에 대해 인접해 있다. 예를 들어, 두개의 라인들은 이들 라인 사이에 개재하는 라인이 없다면, 심지어 두개의 라인이 서로 접촉하지 않은 경우에도, 서로 인접해 있는 것으로 간주된다. 명시적으로 불리지 않은 한, 용어 인접성에 의해 중간 인접성이 요구되지 않는다. 아래 자세히 설명될 바와 같이, 측벽 스페이서들의 제 1 세트 및 제 2 세트 중 하나를 에칭 마스크로서 이용하여 재료 층 (210) 에서 에칭을 후속하여 수행하며, 이에 의해, 측벽 스페이서들의 제 1 세트 및 제 2 세트 중 다른 하나의 위치들에서의 재료 층 (210) 에 복수의 트렌치들을 형성한다.
그 후, 필 재료 (900) 가 성막되고 화학 기계적 연마 (Chemical Mechanical Polishing; CMP) 와 같은 평탄화 프로세스가 수행되어, 그 결과 도 9a 및 도 9b 에 나타낸 구조체가 형성된다.
그 후, 측벽 스페이서들의 제 1 세트 (측벽들 (400, 800 및 810)) 가 제거되어 재료 층 (210) 의 상단 표면이 노출된다. 그 후, 스페이서들의 제 2 세트 (측벽 스페이서들 (700, 710)) 를 에칭 마스크로서 이용하여 재료 층 (210) 을 에칭하여 측벽 스페이서들의 제 1 세트 (측벽 스페이서들 (400, 800 및 810)) 에 의해 정의된 위치들에서의 재료 층 (210) 내에 연장되는 트렌치들 (1000) 을 형성한다. 그 후, 필 재료 (900) 및 스페이서들의 제 2 세트가 제거되고, 그 결과, 도 10a 및 도 10b 에 나타낸 구조체가 형성된다.
인접하는 트렌치들 (1000) 은 재료 층 (210) 에서의 재료 라인들 (1010) 을 정의한다. 트렌치들 (1000) 은 트렌치 폭들 (1005) 을 갖는다. 재료 라인들 (1010) 은 라인 폭들 (1015) 을 갖는다. 트렌치 폭들 (1005) 및 라인 폭들 (1015) 은 예를 들어, 15 nm 이하일 수 있다.
예시적인 실시예에서, 에칭 마스크는 측벽 스페이서들의 제 2 세트 (700, 710) 이다. 대안으로서, 에칭 마스크는 측벽 스페이서들의 제 1 세트 (400, 800, 810) 일 수도 있다.
예시된 실시예에서, 두개의 재료 라인들 (1010) 은 재료 층 (210) 에 형성된다. 제 1 세트와 제 2 세트로 교번하는 측벽 스페이서들을 형성하는 위에 설명된 기술들은 또한 에칭 전에 추가적인 측벽 스페이서들을 형성하도록 임의의 횟수 반복될 수도 있어, 임의의 수의 재료 라인들이 재료 층 (210) 에 형성될 수 있다.
대안의 실시형태들에서, 재료 층 (210) 의 에칭에 이어서 측벽 스페이서들의 제 1 세트를 제거하기 보다는, 제 2 재료 층을 재료 층 (210) 에 노출된 상단면 상에 형성하여 제 2 재료 층의 라인들을 정의할 수 있다. 제 2 재료 층은 예를 들어, 재료 층 (210) 의 노출된 상단면 상에 에픽택셜하게 성장될 수도 있다. 그 후, FinFET들을 형성할 수 있도록, 나머지 스페이서들을 부분적으로 에칭하여 제 2 재료 층 라인들의 측면들을 노출시킬 수도 있다.
도 2 내지 도 10 에 나타낸 순차적 측벽 스페이서 프로세스의 결과로서, 트렌치 폭들 (1005) 및 라인 폭들 (1015) 이 매우 균일하게 될 수 있고 실질적으로 디바이스 전반에 걸쳐 트렌치마다 그리고 라인마다 동일할 수 있다. 본 명세서에 이용된 용어 "실질적으로" 는 제조 허용오차를 수용하도록 의도된다. 예를 들어, 소정의 트렌치 또는 라인에 대한 트렌치 폭들 (1005) 및/또는 라인 폭들 (1015) 에서의 변동은 10% 미만일 수 있다. 추가로, 디바이스 전반에 걸친 트렌치 폭들 및 라인 폭들 (1015) 에서의 변동은 10% 미만일 수 있다. 트렌치 폭들 (1005) 및 라인 폭들 (1015) 은 트렌치 폭들 (1005) 및 라인 폭들 (1015) 을 형성하는데 이용된 측벽 스페이서들의 제 1 세트 및 제 2 세트의 디멘젼들에서의 변동에 의존하여 트렌치마다 또는 라인마다 각각의 변동을 갖기 때문에 이들의 작은 변동이 발생한다. 이어서, 측벽 스페이서들에서의 변동들은 필름 성막 기술들 및 이방성 에칭 조건에 의해 결정되며, 이는 쉽게 그리고 반복적으로 제어될 수 있다. 그 결과, 트렌치 폭들 (1005) 및 라인 폭들 (1015) 에서의 이들 변동은 중간 마스크 엘리먼트 (200) 의 형성에 포함되는 포토리소그래픽 프로세스들 또는 다른 패터닝 프로세스들로 인한 변동들과는 독립적이며, 이들 변동보다 분포적으로 훨씬 더 작게 제어된다. 따라서, 집적 회로 엘리먼트들, 이를 테면, FinFET 트랜지스터들, 상호접속 라인들 또는 다른 소형 피쳐들, 이를 테면, 재료 라인들 (1010) 을 이용하여 구현된 나노 와이어들이 디바이스 전반에 걸쳐 매우 균일한 성능을 보여줄 것이다. 추가로, 트렌치 폭들 (1005) 이 균일하며, 실질적으로 트렌치마다 동일하기 때문에, 소정의 재료 라인 (1010) 이 다른 측에서도 유사한 열응력들을 나타낼 수 있으며, 이를 테면, 이러한 유사한 열응력들은 후속하는 제조 프로세스들 동안도 발생할 수 있다. 그 결과, 본 명세서에 설명된 기술들은 종래 기술에는 가능하지 않았던 방식으로 균일한 성능 및 높은 수율을 나타내는 고밀도 집적 회로 디바이스들을 제공한다.
상술한 실시예에서, 순차적 측벽 스페이서 프로세스는 중간 마스크 엘리먼트의 단일 측벽 표면 상에서 수행되었다. 몇몇 실시형태들에서, 본 명세서에 설명된 기술들은 중간 마스크 엘리먼트의 대향하는 측벽 표면들을 동시에 이용하여 수행될 수 있다. 이러한 경우, 측벽 스페이서들의 제 3 세트 및 제 4 세트가 중간 마스크 엘리먼트의 다른 측벽 표면을 이용하여 유사한 교번 방식으로 형성될 수 있다. 그 후, 측벽 스페이서들의 제 3 세트 및 제 4 세트 중 하나가 에칭 프로세스 동안 에칭 마스크로서 이용될 수 있고 이에 의해 다른 복수의 트렌치들 및 라인들을 형성한다.
도 2a 에서의 간략한 평면도에서, 중간 마스크 엘리먼트 (200) 의 측벽 표면 (205) 은 이상적 직선의 폭으로 도시된다. 실제 디바이스들에서, 측벽 표면 (205) 은 중간 마스크 엘리먼트 (200) 를 형성하는데 이용된 패터닝 프로세스에서의 불완정성의 결과로서 형상에 있어서 변동들을 갖는다. 측벽 표면 (205) 은 이들 불완정성의 결과로서, 연관된 라인 에지 조도를 갖는다. 본 명세서에 이용된 용어 "라인 에지 조도 (Line edge roughness; LER") 는 라인 세그먼트를 따라 평균 라인 에지 위치에 대한 에지들의 실제 위치들의 통계적 측정값, 이를 테면 표준 편차를 지칭한다. 본 명세서에 이용된 용어 "라인 폭 조도 (Line width roughness; LWR)" 는 라인의 세그먼트의 길이에 따른 평균 라인 폭에 대한 실제 라인 폭의 통계적 측정값, 이를 테면, 표준 편차를 지칭한다.
도 11 은 현저한 제 1 LER 을 갖는 제 1 측벽 표면 (1105), 및 현저한 제 2 LER 을 갖는 제 2 측벽 표면 (1110) 을 가진 중간 마스크 엘리먼트 (1100) 의 평면도를 나타낸다. 도 12 는 중간 마스크 엘리먼트 (200) 대신에 중간 마스크 엘리먼트 (1100) 를 이용하여 도 3 내지 도 10 으로 나타낸 프로세스에 의해 제조된 라인들 (1210) 및 트렌치들 (1200), 및 라인들 (1260) 및 트렌치들 (1250) 의 평면도를 나타낸다.
도 11 및 도 12 에 나타낸 바와 같이, 측벽 표면 (1105) 의 형상에 있어서의 변동은 제 1 라인들 (1210) 의 에지들의 형상으로 전사된다. 유사하게, 측벽 표면 (1110) 의 형상에 있어서의 변동은 제 2 라인들 (1260) 의 에지들의 형상으로 전사된다.
트렌치들 (1200) 및 라인들 (1210) 의 위치를 정의하는 데 이용된 측벽 스페이서들이 단일의 측벽 표면 (1105) 으로부터 유래하기 때문에, 프로세스는 자체 정렬된 또는 자체 이격된 방식으로 라인들 (1210) 을 형성한다. 위에 설명된 바와 같이, 박막 성막 기술들 및 이방성 에칭 조건들은 쉽게 제어될 수도 있어, 측벽 표면 (1105) 으로부터 유래하는 측벽 스페이서들의 디멘젼들에서의 변동이 측벽 표면 (1105) 에서의 변동 보다 훨씬 작게 된다. 그 결과, 측벽 표면 (1105) 의 형상 (또는 윤곽) 이 대응하는 측벽 스페이서들 각각의 형상으로 이에 따라 라인들 (1210) 및 트렌치들 (1200) 각각의 형상으로 실질적으로 동일한 방식으로 전사된다. 이에 따라, 라인들 (1210) 의 형상들 및 트렌치들 (1200) 의 형상들은 상관되어, 라인들 (1200) 각각의 에지들의 위치들이 실질적으로 동기 방식으로 변화한다. 그 결과, 소정의 재료 라인 (1200) 의 라인 폭 (1215) 에서의 변동은 라인 폭 (1215) 을 정의하는 대향하는 측면들의 위치들에서의 변동들과 본질적으로 독립적이며 이들 변동보다 분포적으로 훨씬 더 작게 제어될 수 있다. 동일한 이유로, 소정의 트렌치 (1210) 의 폭 (1205) 에서의 변동은 트렌치 (1200) 의 폭을 정의하는 인접하는 라인들의 측면들의 위치에서의 변동들과 본질적으로 독립적이며, 이들 변동보다 분포적으로 훨씬 더 작게 제어될 수 있다. 즉, 각각의 특정 라인 (1210) 의 LWR 은 특정 라인 (1210) 의 폭을 정의하는 측면들 각각의 LER 보다 실질적으로 작다. 이와 유사하게, 제 2 측벽 표면 (1110) 으로부터 유래하는 각각의 특정 라인 (1260) 의 LWR 는 특정 라인 (1260) 의 폭을 정의하는 측면들 각각의 LER 보다 실질적으로 작다.
일례로서, 리소그래픽 프로세스를 이용하여, 중간 마스크 엘리먼트 (1100) 의 측벽 표면 (1105) 의 LER 은 6 nm 일 수도 있다. 위에 설명된 바와 같이, 이 LER 은 코히어런트한 동기 방식으로 라인들 (1210) 의 에지들로 전사된다. 그 결과, 라인들 (1210) 각각의 LWR 은 훨씬 더 작을 수 있고 예를 들어, 이를 테면 1 nm 일 수 있다. 이는 그 결과 각각의 라인 (1210) 이 포토리소그래픽 또는 다른 패터닝 프로세스에서의 변동보다 실질적으로 작은 최소 선폭 변동을 갖게 한다.
측벽 프로세스의 컨포멀 특성의 결과로서, 라인들 (1210) 은 측벽 표면 (1105) 에 대하여 법선 방향을 따라 이격된다. 추가로, 측벽 표면 (1105) 의 평면 윤곽은 라인들 (1210) 및 트렌치들 (1200) 을 나타낸다. 추가로, 패터닝 프로세스에서의 변동에 의해 야기되는, 측벽 표면 (1105) 과 측벽 표면 (1110) 의 형상에서의 차이의 결과로서, 제 1 라인들 (1210) 모두는 제 2 라인들 (1260) 각각과는 상이한 길이방향 곡률을 갖는다.
도 11 및 도 12 에 도시된 바와 같이, 측벽 표면들 (1105, 1110) 의 형상들 간의 차이로 인한 중간 마스크 엘리먼트 (1100) 의 불균일한 폭은 제 1 라인들 (1210) 과 제 2 라인들 (1260) 사이의 비동등한 간격을 야기한다. 라인들 간의 불균일 간격의 결과로서 도입될 수 있는 비동등한 열기계적 응력들과 연관된 문제들을 극복하기 위하여, 제 1 라인들 (1210) 은 최소 간격 (1275) 만큼 제 2 라인 (1260) 으로부터 분리된다. 최소 간격 (1275) 은 제 1 및 제 2 라인들 (1210, 1260) 에 있어서의 특정 라인의 폭의 적어도 두배이다.
본 명세서에 이용된 용어 "라인"은 서로 평행한 실질적으로 직선을 갖는 라인들을 형상을 반드시 함축하는 것은 아니다. 예를 들어, 중간 마스크 엘리먼트의 측벽 표면은 곡률 반경을 갖는 호의 형태로 될 수 있다. 이러한 경우에, 라인들은 네스트된 아크로서 형성된다.
예시된 실시예에서, 트렌치 폭들 (1205) 및 라인 폭들 (1215) 은 실질적으로 동일하다. 그 결과, 라인들 및 트렌치들은 실질적으로 합동인 형상들을 갖는다. 이는 예시된 실시예에서 측벽 스페이서들의 제 1 세트의 디멘젼들이 측벽 스페이서들의 제 2 세트의 디멘젼들과 실질적으로 동일하기 때문에 발생한다. 대안으로서, 측벽 스페이서들의 제 1 세트의 디멘젼들은 측벽 스페이서들을 형성하는데 이용된 성막 및 에칭 프로세스들을 변경함으로써 측벽 스페이서들의 제 2 세트의 디멘젼들과 상이할 수도 있다. 예를 들어, 측벽 스페이서들의 제 1 세트는 트렌치 폭들이 트렌치마다 실질적으로 동일한 제 1 정규값을 갖도록 제 1 프로세스에 의해 형성될 수도 있다. 측벽 스페이서들의 제 2 세트는 라인 폭들이 제 1 정규값과 상이하고 라인마다 실질적으로 동일한 제 2 정규 값을 갖도록 제 2 프로세스에 의해 형성될 수도 있다.
위에 언급한 바와 같이, 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스는 또한 EDA 소프트웨어 설계 프로세스에서의 이용을 위하여 기술 특정 (또는 특징화된) 셀 라이브러리 내에 통합될 수 있다.
도 13 은 기술들의 실시형태에 이용하기에 적합한 컴퓨터 시스템 (1310) 의 간략한 블록도이다. 컴퓨터 시스템 (1310) 은 통상적으로 버스 서브시스템 (1312) 을 통하여 복수의 주변 디바이스들과 통신할 수 있는 프로세서(들)(1314)를 포함한다.
주변 디바이스들은 메모리 서브시스템 (1326) 및 파일 저장 서브시스템 (1328) 을 포함하는 저장 서브시스템 (1324), 유저 인터페이스 입력 디바이스들 (1322), 유저 인터페이스 출력 디바이스들 (1320), 및 네트워크 인터페이스 서브시스템 (1316) 을 포함할 수도 있다. 입력 및 출력 디바이스들은 컴퓨터 시스템 (1310) 과의 유저 상호작용을 허용한다. 네트워크 인터페이스 서브시스템 (1316) 은, 통신 네트워크 (1318) 에 대한 인터페이스를 포함하는, 외부 네트워크들에 대한 인터페이스를 제공하고, 통신 네트워크 (1318) 를 통해 다른 컴퓨터 시스템 내의 대응하는 인터페이스 디바이스들에 커플링된다. 통신 네트워크 (1318) 는 많은 상호접속된 컴퓨터 시스템들 및 통신 링크들을 포함할 수도 있다. 이들 통신 링크들은 유선 링크, 광학 링크, 무선 링크, 또는 정보 통신을 위한 임의의 다른 메카니즘일 수도 있다. 일 실시형태에서 통신 네트워크 (1318) 는 인터넷이지만, 다른 실시형태들에서, 통신 네트워크 (1318) 는 임의의 적합한 컴퓨터 네트워크일 수도 있다.
유저 인터페이스 입력 디바이스들 (1322) 은 키보드, 포인팅 디바이스 이를테면 마우스, 트랙볼, 터치패드 또는 그래픽 태블릿, 스캐너, 디스플레이에 포함된 터치 스크린, 오디오 입력 디바이스들 이를테면 음성 인식 시스템, 마이크로폰 및 다른 타입의 입력 디바이스들을 포함할 수도 있다. 일반적으로, 용어 "입력 디바이스" 의 사용은 정보를 컴퓨터 시스템 (1310) 으로 또는 컴퓨터 네트워크 (1318) 상으로 입력하기 위한 모든 가능한 타입들의 디바이스들 및 방식들을 포함하도록 의도된다.
유저 인터페이스 출력 디바이스 (1320) 는, 디스플레이 서브시스템, 프린터, 팩스 머신, 또는 비시각적 디스플레이 이를테면 오디오 출력 디바이스들을 포함할 수도 있다. 디스플레이 서브시스템은 CRT (cathode ray tube), 플랫패널 디바이스 이를테면 LCD (liquid crystal display), 프로젝션 디바이스, 또는 시각적 이미지를 생성하기 위한 어떤 다른 메카니즘을 포함할 수도 있다. 디스플레이 서브시스템은 또한 오디오 출력 디바이스를 통해서와 같은 비시각적 디스플레이를 제공할 수도 있다. 일반적으로, 용어 "출력 디바이스" 의 사용은 정보를 컴퓨터 시스템 (1310) 으로부터 유저에게 또는 다른 머신 또는 컴퓨터 시스템으로 출력하기 위한 모든 가능한 타입들의 디바이스들 및 방식들을 포함하도록 의도된다. 유저 인터페이스 출력 디바이스들 (1320) 은 본 명세서에 설명된 동작들의 결과들의 그래픽 디스플레이들을 제공하기 위하여 이용될 수 있다.
저장 서브시스템 (1324) 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 세부 사항들을 통합하는 기술 특정 (특징화된) 셀 라이브러리 엔트리들을 포함하여, 본 명세서에 설명된 EDA 툴들의 일부 또는 전부의 기능을 제공하는 명령들의 기본 프로그램들 및 데이터 구조들을 저장한다. 특징화된 셀 라이브러리 입력은 집적 회로 설계들에 대응하는 여러 엘리먼트들의 물리적 레이아웃 (2 차원 형상, 사이즈, 위치 및 배향) 뿐만 아니라, 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스를 이용하는 제조 동안 이용될 마스크 레이어의 기하 구조를 특정한다. 라이브러리 셀 엔트리들로서 설명된 집적 회로 설계들은 개별적인 트랜지스터들 및 수개의 트랜지스터들, 이를 테면, 간단한 로직 게이트들에 의해 형성된 소형 컴포넌트들에서부터 보다 큰 로직 기능부들, 메모리들 및 훨씬 큰 대형 컴포넌트들, 이를 테면, 컴퓨터 프로세서들 및 시스템들에 이르는 범위일 수도 있다.
이들 셀 라이브러리 엔트리들은 여러 소스들로부터 이용가능한 라이브러리, 이를 테면, 파운더리들, ASIC 컴패니들, 제삼자 IP 제공자들 및 심지어 EDA 컴패니에 제공되어, 보다 큰 회로들을 설계할 때 설계자들에 의해 이용된다. 셀 라이브러리 엔트리는 통상적으로 개략적 도면들을 위한 그래픽 심볼과 같은 정보; 하드웨어 기술 언어, 이를 테면, Verilog 에 대한 텍스트; 집적 회로에서 디바이스들, 이들 디바이스 간의 상호접속부들, 및 입력 및 출력 노드들을 기술하는 네트리스트; 하나 이상의 기하학적 기술 언어들, GDSII 에서의 회로의 레이아웃; 배치 및 라우트 시스템들에 의한 이용을 위한 기하구조들 및 설계 룰 체크 덱크를 포함한 추상적 표현; 집적 회로를 형성하는데 이용될 각각의 마스크의 형상들을 포함한, 셀 라이브러리 엔트리가 반도체 기판에 형성되는 방법을 기술하는 정보; 기타 등등을 포함한다. 몇몇 라이브러리들이 각각의 셀 라이브러리 엔트리에 대한 적은 정보를 포함할 수도 있고 다른 라이브러리들이 많은 정보를 포함할 수도 있다. 몇몇 라이브러리에서는, 엔트리들이 별도의 파일들에 제공되는 한편, 다른 라이브러리들에서는, 엔트리들이 단일 파일로, 또는 복수의 상이한 엔트리들의 경우 엔트리들을 포함하는 하나의 파일로 결합된다. 모든 경우에, 파일들은 컴퓨터 판독가능 매체에 저장 및 배포되거나, 또는 컴퓨터 판독가능 매체 상에 전기적으로 전달되어 유저에 의해 저장된다. 셀 라이브러리들은 종종, 이들 특징들 간을 트레이드오프하는 옵션을 설계자들 또는 자동화된 툴에 허용하기 위하여, 면적, 속도 및/또는 전력 소비에 있어 상이한 복수의 버전의 동일 로직 기능부를 포함한다. 셀 라이브러리는 또한 셀 라이브러리 엔트리들의 데이터베이스로서 간주될 수 있다. 본 명세서에 이용된 용어 "데이터베이스" 는 반드시 어떤 구조의 단일체를 함축할 필요가 있는 것은 아니다. 예를 들어, 둘 이상의 별도의 데이터베이스들이 함께 고려될 경우, 여전히 본 명세서에 이용되는 용어 "데이터베이스" 를 구성한다.
메모리 서브시스템 (1324) 은 고정된 명령들이 저장되는 메인 RAM (random access memory; 1330) 를 포함하는 다수의 메모리들을 통상적으로 포함한다. 파일 저장 서브시스템 (1328) 은 프로그램 및 데이터 파일들을 위한 지속적 저장을 제공하고, 하드 디스크 드라이브, 플로피 디스크 드라이브와 함께 연관된 탈착가능 매체, CDROM 드라이브, 광학 드라이브 또는 탈착가능 매체 카트리지를 포함할 수도 있다. 특정 실시형태들의 기능을 구현하는 데이터베이스 및 모듈은 파일 저장 서브시스템 (1328) 에 의해 저장될 수도 있다. 호스트 메모리 (1326) 는 특히, 프로세서 서브시스템 (1314) 에 의해 실행될 때 컴퓨터 시스템 (1310) 으로 하여금 본 명세서에 설명된 기능들을 동작 또는 수행하게 하는 컴퓨터 명령들을 포함한다. 본 명세서에 이용되는 바와 같이, "호스트" 또는 "컴퓨터" 내에 또는 "호스트" 또는 "컴퓨터"상에 실행된다고 하는 프로세스 및 소프트웨어는 컴퓨터 명령들 및 데이터를 위한 임의의 로컬 또는 원격 저장을 포함하는 호스트 메모리 서브시스템 (1326) 에서의 컴퓨터 명령들 및 데이터에 응답하여 프로세서 서브시스템 (1314) 상에서 실행된다.
버스 서브시스템 (1312) 은 컴퓨터 시스템 (1310) 의 다양한 컴포넌트들 및 서브시스템으로 하여금 의도된 대로 서로 통신하게 하기 위한 메카니즘을 제공한다. 버스 서브시스템 (1312) 은 단일 버스로서 개략적으로 도시되어 있지만, 버스 서브시스템의 다른 실시형태들은 다수의 버스들을 사용할 수도 있다.
컴퓨터 시스템 (1310) 자체는 개인용 컴퓨터, 휴대 컴퓨터, 워크스테이션, 컴퓨터 단말기, 네트워크 컴퓨터, 텔리비젼, 메인프레임, 또는 임의의 다른 데이터 프로세싱 시스템 또는 유저 디바이스를 포함하는 다양한 타입일 수 있다. 컴퓨터 및 네트워크의 계속 변화하는 성질에 유래하여, 도 13 에 도시된 컴퓨터 시스템 (1310) 의 설명은 본 발명의 바람직한 실시형태들을 예시하는 목적을 위한 특정 예로서만 의도된다. 도 13 에 도시된 컴퓨터 시스템보다 더 많거나 더 적은 컴포넌트들을 갖는, 컴퓨터 시스템 (1310) 의 많은 다른 구성 (configuration) 들을 가능성있게 갖는다.
도 14 는 파일 저장 서브시스템 (1328) 및/또는 네트워크 인터페이스 서브시스템 (1318) 과 연관된 매체일 수 있는 컴퓨터 판독가능 매체 (1340) 를 포함한 제조 물품을 나타낸다. 컴퓨터 판독가능 매체 (1380) 는 하드디스크, 플로피 디스크, CD-ROM, 광 매체, 탈착가능 매체 카트리지, 테이프 드라이브, 플래시 메모리, 또는 컴퓨터에 의해 실행가능한 명령들이 배포 및/또는 보호를 위하여 저장된 다른 데이터 저장 매체일 수 있다. 본 명세서에 이용된 용어, 단일의 컴퓨터 판독가능 매체는 또한, 하나 보다 많은 물리적 아이템, 이를 테면, 복수의 CD ROM들 또는 복수의 RAM 세그먼트들, 또는 상이한 여러 종류의 매체의 조합을 포함할 수도 있다. 본 명세서에 이용된 용어는 신호가 시간에 따라 변화하는 방식으로 정보가 인코딩되는 시변 신호들만을 포함하는 것은 아니다. 컴퓨터 판독가능 매체 (1340) 는 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스의 세부사항들을 통합하는 기술 특정 셀 라이브러리 엔트리들을 포함한, 데이터 구조 및 실행가능 파일들 (1380) 을 저장한다.
도 15a 는 라이브러리에서의 단순한 라이브러리 셀 엔트리 또는 보다 큰 셀에서의 일부를 구성할 수 있는 집적 회로 레이아웃 (1400) 의 간략한 실시예를 나타낸다. 예시적인 목적을 위하여, 도 15b 는 도 15a 에 나타낸 레이아웃 뷰의 횡단면도를 나타낸다.
이 실시예에서, 레이아웃 (1400) 은 FinFET 트랜지스터들의 어레이들이다. 이는 P-채널 확산 레이아웃 영역 (1420) 을 따라 제 1 방향으로 평행하게 연장되는 3개의 게이트 도체 형상부들 (1410, 1412, 1414) 을 포함한다. 3개의 게이트 도체 형상부들 (1450, 1452, 1454) 은 N-채널 확산 레이아웃 영역 (1430) 을 따라 연장된다. 영역들 (1420, 1430) 은 쉘로우 트렌치 아이솔레이션 (shallow trench isolation; STI) 구조체 (1470) 에 의해 분리된다. P-채널 확산 레이아웃 영역 (1420) 은 제 1 방향과 직교하는 제 2 방향에 평행하게 연장된 3 개의 도핑된 반도체 재료 라인들 (또는 핀들)(1422, 1424, 1426) 을 포함한다. 라인들 (1422, 1424, 1426) 은 절연체 재료의 STI 구조체들 (1423) 에 의해 서로 분리된다. N-채널 확산 레이아웃 영역 (1430) 은 STI들 (1433) 에 의해 서로 분리되고 제 2 방향에 평행하게 연장되는 3 개의 도핑된 반도체 재료 라인들 (또는 핀들) (1432, 1434, 1436) 을 포함한다.
P-채널 FinFET 트랜지스터들은 게이트 도체 형상부들 (1410, 1412, 1414) 과 라인들 (1422, 1424, 1426) 의 교차부들에 위치된다. 이와 유사하게, N-채널 FinFET 트랜지스터들은 게이트 도체 형상부들 (1450, 1452, 1454) 과 라인들 (1432, 1434, 1436) 의 교차부들에 위치된다.
이 실시예에서, 레이아웃 (1400) 은 또한 도면에 도시된 기하구조를 갖는 중간 마스크 엘리먼트 (1450) 를 특정하는 마스크 레이아웃을 포함한다. 중간 마스크 엘리먼트 (1450) 는 라인들 (1422, 1424, 1426) 과 라인들 (1432, 1434, 1436) 을 형성하기 위해 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스를 이용하여 제조 프로세스 동안 이용된다.
본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스에서 수행된 단계들의 시퀀스 때문에, 개별 라인들 (1422, 1424, 1426, 1432, 1434, 1436) 에 대응하는 형상부들을 갖는 마스크가 형성되지 않는다. 그 대신에, 제조된 중간 마스크 엘리먼트의 단일 측벽 표면에 대응하는 중간 마스크 엘리먼트 (1450) 의 단일 에지 (1452) 가, 전체적인 복수의 라인들 (1422, 1424, 1426) 을 제조하기 위하여 본 명세서에 설명된 프로세스 동안 이용된다. 이와 유사하게, 중간 마스크 엘리먼트 (1450) 의 단일 에지 (1452) 는 전체적인 복수의 라인들 (1432, 1434, 1436) 을 제조하는데 이용된다.
물리적 레이아웃 및 마스크의 기술은 바람직하게는 그래픽 표현들, 이를 테면 GDSII (Graphic Design System II) 를 기술할 때의 적합한 포맷으로 된다.
도 16 은 본 명세서에 설명된 순차적 측벽 스페이서 형성 프로세스를 구현하는 기술 특정 라이브러리 셀 엔트리들을 형성하기 위한 흐름도이다. 도 16 에서의 흐름도는 또한, 기술 특정 메모리 블록 또는 다른 유형의 설계 엔트리를 형성하기 위해 이용될 수 있다.
단계 1602 에서, 라이브러리 셀 엔트리에 대한 회로가 설계된다. 단계 1602 는 도 1 의 단계들 100 및 단계들 111-118 로 대략적으로 대응한다. 단계 1602 에서의 회로 설계는 Verilog 또는 VHDL 설계 또는 유사의 것으로부터의 컴파일 후에 그리고 레이아웃 전에 게이트 또는 트랜지스터 레벨 설계를 의미한다. 회로 설계는 네트리스트 파일에 단계 1602 후에 나타내어진다.
단계 1604 에서, 회로 설계가 레이아웃된다. 이 프로세스에서, 입력들은 단계 1602 로부터의 네트리스트 파일, 및 본 명세서에 설명된 순차적 측벽 스페이서 프로세스에서의 이용을 위한, 이를 테면, 디바이스를 제조하는 데 이용될 파운더리로부터 이용가능할 수도 있는 프로세스 특정 파라미터들 (단계 1606) 을 포함한다. 이들 프로세스 파라미터들은 무엇보다도, 프로세스 특정 설계 룰들, 및 엘리먼트들, 이를 테면, FinFet 트랜지스터들, 상호접속 라인들, 및 네트리스트에서 특정된 회로 설계에서의 다른 소형의 고밀도 피쳐들을 형성하는데 이용될 중간 마스크 엘리먼트들의 기하 구조를 정의한다. 회로 설계에서의 기본 피쳐들 및 에칭 마스크 상에 형성되는 형상부들이 네트리스트 및 프로세스 특정 파라미터들에 따라 적절하게 레이아웃되고 결합된다.
단계 1608 에서, 레이아웃된 회로는 이용될 칩 면적, 타이밍 검증, 전력 소실, 물리적 검증, 및 많은 다른 팩터들에 대하여 분석된다. 회로 성능이 레이아웃으로서 허용가능하다고 결정되면, 라이브러리 셀 엔트리의 레이아웃 파일이 완성된다 (단계 1610). 이에 따라, 본 명세서에 설명된 순차적 측벽 스페이서 프로세스의 프로세스 특정 파라미터들을 이용하여 최적화되어진 회로의 레이아웃을 특정하는 라이브러리 셀 엔트리가 제공된다.
도 17 은 집적 회로를 제조하는 간략한 흐름도이다. 단계 1702 에서, 집적 회로가 설계된다. 집적 회로 설계는 네트리스트 파일에서 단계 1702 이후에 나타내어진다.
단계 1704 에서, 집적 회로 설계가 레이아웃된다. 단계 1704 는 입력 네트리스트에서 특정된 개별적인 회로 디바이스들에 대하여 특징화된 셀 라이브러리 엔트리들을 선택하는 것을 포함한다. 라이브러리 셀들은 레이아웃 내에 배치되고 회로 설계에 따라 상호접속된다. 레이아웃은 무엇보다도, 본 명세서에 설명된 순차적 측벽 스페이서 프로세스를 수행하는 데 이용될 중간 마스크 엘리먼트들의 기하 구조를 정의하는 기하 구조 파일에서 표현된다. 기하 구조 파일은 수개의 표준 포맷들 중 어느 것, 이를 테면, GDSII, OASIS, CREF 등을 가질 수 있거나 또는 비 표준 포맷을 가질 수 있다.
단계 1706 에서, 설계자 의도에 보다 양호하게 작용하기 위한 복수의 단계들을 거쳐 수정된다. 설계자의 의도는 이상적인 레이아웃 형상부들로부터 구별되고, 최종적인 집적 회로에서의 설계자 의도를 보다 양호하게 실현하도록 변경이 이루어진다. 광학적 근사 정정이 이 단계에서 발생한다. 수정된 레이아웃은 통상적으로 위에서의 기하구조 파일 포맷들 중 하나를 이용하여 기하구조 파일에서 다시 한번 나타내어진다.
단계 1708 에서, 리소그래픽 마스크들이 단계 1706 으로부터의 변경된 레이아웃에 기초하여 제조된다. 단계 1710 에서, 집적 회로들은 마스크를 이용하고 본 명세서에 설명된 순차적 측벽 스페이서 프로세스를 수행하여 제조된다.
본 발명이 위에 설명된 바람직한 실시형태들 및 실시예들을 참조로 개시되어 있지만, 이들 실시예는 제한을 두기 위한 것이라기 보다는 예시적인 것으로 의도된다. 당해 기술 분야의 숙련된 자에게는 변경들 및 조합들이 쉽게 발생할 것이며, 이러한 변경들 및 조합들이 다음에 오는 청구범위의 범주 및 본 발명의 사상 내에 있음이 이해된다.
Claims (20)
- 제조 물품으로서,
집적 회로에 대한 설계 엔트리를 저장하는 머신 판독가능 데이터 저장 매체를 포함하고,
상기 설계 엔트리는,
집적 회로 디바이스의 제조 동안 재료 층에 형성되는 복수의 라인들을 포함하는 레이아웃; 및
상기 복수의 라인들의 제조 동안 상기 재료 층 위에 (overlying) 형성되는 마스크 층으로서, 상기 마스크 층은 전체적인 상기 복수의 라인들을 제조하기 위한 단일 에지를 갖는 중간 마스크 엘리먼트를 특정하는, 상기 마스크 층을 포함하는, 제조 물품. - 제 1 항에 있어서,
상기 복수의 라인들에서의 라인들은 실질적으로 합동 (congruent) 인 형상부들을 갖는, 제조 물품. - 제 1 항에 있어서,
상기 복수의 라인들에서의 인접하는 라인들은 상기 중간 마스크 엘리먼트의 상기 단일 에지에 대해 법선인 방향으로 서로 분리되어 있는, 제조 물품. - 제 1 항에 있어서,
상기 마스크 층의 상기 단일 에지는 상기 복수의 라인들에서의 특정 라인의 에지와 정렬되는, 제조 물품. - 제 1 항에 있어서,
상기 마스크 층의 상기 단일 에지는 상기 전체적인 복수의 라인들의 형상부들을 나타내는 윤곽을 갖는, 제조 물품. - 제 1 항에 있어서,
상기 마스크 층의 상기 단일 에지는 상기 복수의 라인들 각각의 형상부들을 나타내는 윤곽을 갖는, 제조 물품. - 제 1 항에 있어서,
물리적 레이아웃은 상기 재료 층에서 복수의 제 2 라인들을 더 포함하고,
상기 마스크 층은 전체적인 상기 복수의 제 2 라인들을 제조하기 위한 제 2 단일 에지를 갖는, 제조 물품. - 집적 회로 디바이스를 제조하는 방법으로서,
재료 층을 제공하는 단계;
상기 재료 층 상에 측벽 스페이서들의 제 1 세트 및 측벽 스페이서들의 제 2 세트를 형성하는 단계로서, 상기 측벽 스페이서들의 상기 제 1 세트 및 상기 제 2 세트는 교번 방식으로 배치되어, 상기 제 1 세트의 인접하는 측벽 스페이서들이 상기 제 2 세트의 단일 측벽 스페이서에 의해 분리되고, 상기 제 2 세트의 인접하는 측벽 스페이서들이 상기 제 1 세트의 단일 측벽 스페이서에 의해 분리되는, 상기 측벽 스페이서들의 제 1 세트 및 측벽 스페이서들의 제 2 세트를 형성하는 단계; 및
상기 측벽 스페이서들의 상기 제 1 세트에 의해 정의된 위치들에 복수의 라인들을 형성하기 위해 상기 측벽 스페이서들의 상기 제 1 세트 및 상기 제 2 세트를 프로세싱하는 단계를 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 측벽 스페이서들의 상기 제 1 세트 및 상기 제 2 세트를 프로세싱하는 단계는, 상기 측벽 스페이서들의 상기 제 1 세트를 에칭 마스크로서 사용하여 상기 재료 층을 에칭하는 단계를 포함하며,
상기 에칭에 의해, 상기 측벽 스페이서들의 상기 제 2 세트에 의해 정의된 위치들에서의 상기 재료 층에 복수의 트렌치들을 형성하여 상기 재료 층에 상기 복수의 라인들을 형성하고, 상기 복수의 라인들에서의 인접하는 라인들은 상기 복수의 트렌치들에서의 대응 트렌치에 의해 분리되는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 측벽 스페이서들의 상기 제 1 세트 및 상기 제 2 세트를 프로세싱하는 단계는,
상기 재료 층의 상단면을 노출시키고 상기 측벽 스페이서들의 상기 제 2 세트의 인접하는 측벽 스페이서들 사이에 개구부들을 남겨두기 위해 상기 측벽 스페이서들의 상기 제 1 세트를 선택적으로 제거하는 단계; 및
상기 재료 층의 상기 상단면 상에 상기 복수의 라인들을 형성하기 위해 상기 개구부들 내에 제 2 재료 층을 형성하는 단계를 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 10 항에 있어서,
상기 제 2 재료 층을 형성하는 단계는 에픽택셜 프로세스를 수행하는 단계를 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 측벽 스페이서들의 제 1 세트 및 측벽 스페이서들의 제 2 세트를 형성하는 단계는,
상기 재료 층에 중간 마스크 엘리먼트를 형성하는 단계로서, 상기 중간 마스크 엘리먼트는 측벽 표면을 갖는, 상기 중간 마스크 엘리먼트를 형성하는 단계;
상기 중간 마스크 엘리먼트의 상기 측벽 표면에 상기 제 1 세트의 제 1 측벽 스페이서를 형성하는 단계로서, 상기 제 1 세트의 상기 제 1 측벽 스페이서는 대향하는 제 1 및 제 2 측벽 표면들을 갖는, 상기 제 1 세트의 제 1 측벽 스페이서를 형성하는 단계;
상기 중간 마스크 엘리먼트를 제거하는 단계; 및
상기 제 1 세트의 상기 제 1 측벽 스페이서의 상기 제 1 및 제 2 측벽 표면들 각각에 상기 제 2 세트의 제 1 및 제 2 측벽 스페이서들을 형성하는 단계를 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 12 항에 있어서,
상기 중간 마스크 엘리먼트는 리소그래픽 프로세스를 이용하여 형성되는, 집적 회로 디바이스를 제조하는 방법. - 제 12 항에 있어서,
상기 측벽 스페이서들의 제 1 세트 및 측벽 스페이서들의 제 2 세트를 형성하는 단계는,
상기 제 2 세트의 상기 제 1 측벽 스페이서의 측면에 상기 제 1 세트의 제 2 측벽 스페이서를 형성하는 단계; 및
상기 제 2 세트의 상기 제 2 측벽 스페이서의 측면에 상기 제 1 세트의 제 3 측벽 스페이서를 형성하는 단계를 더 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 재료 층에 상기 측벽 스페이서들의 제 3 세트 및 상기 측벽 스페이서들의 제 4 세트를 형성하는 단계를 더 포함하고,
상기 측벽 스페이서들의 상기 제 3 세트 및 상기 제 4 세트는 교번 방식으로 배치되어, 상기 제 3 세트의 인접하는 측벽 스페이서들이 상기 제 4 세트의 단일 측벽 스페이서에 의해 분리되고, 상기 제 4 세트의 인접하는 측벽 스페이서들이 상기 제 3 세트의 단일 측벽 스페이서에 의해 분리되고,
상기 프로세싱하는 단계는 상기 측벽 스페이서들의 상기 제 3 세트에 의해 정의된 위치들에 복수의 제 2 라인들을 형성하기 위해 상기 측벽 스페이서들의 상기 제 3 세트 및 상기 제 4 세트를 프로세싱하는 단계를 더 포함하는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 복수의 라인들에서의 라인들은 실질적으로 동일한 폭을 갖는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 복수의 라인들에서의 인접하는 라인들은 상기 복수의 라인들에 걸쳐 실질적으로 동일한 분리 폭만큼 분리되는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 복수의 라인들에서의 라인들은 상기 복수의 라인들에 걸쳐 10% 미만만큼 변하는 폭을 갖는, 집적 회로 디바이스를 제조하는 방법. - 제 8 항에 있어서,
상기 복수의 라인들에서의 라인들은 15 nm 이하의 폭을 갖는, 집적 회로 디바이스를 제조하는 방법. - 집적 회로 디바이스로서,
복수의 제 1 라인들에서의 특정 라인의 폭의 적어도 두배의 최소 간격만큼 복수의 제 2 라인들로부터 분리된 상기 복수의 제 1 라인들;
제 1 라인 폭 조도 (line width roughness) 및 상기 제 1 라인 폭 조도보다 작은 제 1 라인 에지 조도 (line edge roughness) 를 갖는, 상기 복수의 제 1 라인들에서의 각각의 라인;
제 2 라인 폭 조도 및 상기 제 2 라인 폭 조도보다 작은 제 2 라인 에지 조도를 갖는, 복수의 제 2 라인들에서의 각각의 라인; 및
상기 복수의 제 2 라인들에서의 라인들 각각과 상이한 길이방향 곡률 (longitudinal curvature) 을 갖는 상기 제 1 복수의 라인들에서의 모든 라인들을 포함하는, 집적 회로 디바이스.
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