CN113809073B - 具有有源区域凹凸部的集成电路 - Google Patents

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Abstract

本公开涉及具有有源区域凹凸部的集成电路。一种IC结构包括第一和第二晶体管、隔离区域和第一栅极延伸部。第一晶体管包括第一栅极以及分别位于第一栅极的相对侧的第一源极/漏极区域。第二晶体管包括第二栅极以及分别位于第二栅极的相对侧的第二源极/漏极区域。隔离区域横向位于第一和第二晶体管之间。第一个第一源极/漏极区域具有从隔离区域的第一边界突出的第一源极/漏极延伸部，并且第一个第二源极/漏极区域具有从隔离区域的第二边界突出的第二源极/漏极延伸部。第一栅极延伸部从第一栅极延伸到与隔离区域交叠的位置。

Description

具有有源区域凹凸部的集成电路
技术领域
本公开总体涉及具有有源区域凹凸部的集成电路。
背景技术
绝缘体上半导体(SOI)技术已用于半导体器件的制造和生产。SOI技术处理在覆盖绝缘层的的相对薄的单晶半导体层中形成晶体管。换句话说，有源器件被形成在绝缘体层上的薄半导体中，而不是在器件的体半导体中。SOI技术使某些性能优势成为可能，例如减少在体半导体中形成的集成电路中存在的寄生元件，这在高性能和高密度集成电路是有用的。SOI技术进一步允许将标准的先进技术映射到SOI技术而无需进行重大修改，并且由于增强的对掩埋氧化物层的隔离，其优势在于更高的速度，更低的功耗和更好的抗辐射能力。
发明内容
根据本公开的第一方面，提供了一种集成电路(IC)结构，包括：第一晶体管，包括沿第一方向延伸的第一栅极以及分别位于所述第一栅极的相对侧的第一源极/漏极区域；第二晶体管，包括沿所述第一方向延伸的第二栅极以及分别位于所述第二栅极的相对侧的第二源极/漏极区域；隔离区域，横向位于所述第一晶体管和所述第二晶体管之间，其中，第一个所述第一源极/漏极区域具有第一源极/漏极延伸部，该第一源极/漏极延伸部沿基本上垂直于所述第一方向并远离所述第一栅极的第二方向从所述隔离区域的第一边界突出，并且第一个所述第二源极/漏极区域具有第二源极/漏极延伸部，该第二源极/漏极延伸部沿基本上垂直于所述第一方向并远离所述第二栅极的第三方向从所述隔离区域的第二边界突出；以及第一栅极延伸部，沿所述第二方向从所述第一栅极延伸到与所述隔离区域交叠的位置。
根据本公开的第二方面，提供了一种集成电路(IC)结构，包括：衬底，包括底部半导体层、所述底部半导体层之上的绝缘体层、以及所述绝缘体层之上的顶部半导体层；第一封闭隔离区域，从截面图看，所述第一封闭隔离区域被形成在所述顶部半导体层中，并且从俯视图看，所述第一封闭隔离区域被封闭在所述顶部半导体层的第一有源区域内；第一栅极结构，位于所述第一封闭隔离区域的第一侧，并与所述第一有源区域形成第一晶体管；以及第二栅极结构，位于所述第一封闭隔离区域的与所述第一封闭隔离区域的所述第一侧相对的第二侧，所述第二栅极结构与所述第一有源区域形成第二晶体管，其中，所述第一晶体管的源极/漏极区域与所述第二晶体管的源极/漏极区域合并，并且从俯视图看，所述第一晶体管和所述第二晶体管的合并的源极/漏极区域限定所述第一封闭隔离区域的下边界。
根据本公开的第三方面，提供了一种用于形成集成电路结构的方法，包括：在衬底中形成隔离区域以在所述衬底中限定有源区域，其中，从俯视图看，所述隔离区域具有围绕所述有源区域的外部隔离区域以及至少部分地被所述有源区域围绕的内部隔离区域，并且所述有源区域具有第一凹凸部和第二凹凸部，所述第一凹凸部从所述内部隔离区域的第一侧朝向所述内部隔离区域的与所述内部隔离区域的第一侧相对的第二侧突出，并且所述第二凹凸部从所述内部隔离区域的第二侧朝向所述内部隔离区域的第一侧突出；在所述有源区域之上形成第一栅极结构，其中，从所述俯视图看，所述第一栅极结构包括与所述内部隔离区域的第一侧基本上平行地延伸的第一部分，以及延伸超过所述内部隔离区域的第一侧的第二部分；以及对所述有源区域进行掺杂以分别在所述第一栅极结构的第一部分的相对侧形成第一源极/漏极区域，其中，所述第一源极/漏极区域的一部分被形成在所述有源区域的第一凹凸部上。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。实际上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A示出了根据一些实施例的示例性集成电路的俯视图。
图1B是沿着图1A中的B-B’线截取的集成电路的截面图。
图1C是沿着图1A中的C-C’线截取的集成电路的截面图。
图1D是沿着图1A中的D-D’线截取的集成电路的截面图。
图2A示出了根据一些实施例的示例性集成电路的俯视图。
图2B是沿着图2A中的B-B’线截取的集成电路的截面图。
图2C是沿着图2A中的C-C’线截取的集成电路的截面图。
图2D是沿着图2A中的D-D’线截取的集成电路的截面图。
图3A示出了根据一些实施例的示例性集成电路的俯视图。
图3B是沿着图3A中的B-B’线截取的集成电路的截面图。
图3C是沿着图3A中的C-C’线截取的集成电路的截面图。
图3D是沿着图3A中的D-D’线截取的集成电路的截面图。
图4是示出根据本公开的一些实施例的M1金属层上的布线轨迹(track)的示例性集成电路的俯视图。
图5是根据本公开的一些实施例的示例性集成电路的俯视图。
图6是根据本公开的一些实施例的示例性集成电路的俯视图。
图7是示出根据本公开的一些实施例的形成SOIIC的方法的流程图。
图8是根据一些实施例的电子设计自动化(EDA)***的示意图。
图9是根据一些实施例的IC制造***以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
在本公开的一些实施例中，示出了由具有附加有源区域延伸部(extension)的SOIMOSFET器件形成的集成电路。有源区域延伸部允许减小本征(intrinsic)栅极到栅极距离，同时保持非本征(extrinsic)栅极到栅极距离足够大，从而避免在IC设计流程中违反设计规则检查(DRC)。图1A示出了根据本公开的一些实施例的示例性集成电路100的俯视图。图1B是沿着图1A中的B-B’线截取的集成电路100的截面图，图1C是沿着图1A中的C-C’线截取的集成电路100的截面图，以及图1D是沿着图1A中的D-D’线截取的集成电路100的截面图。
集成电路100包括SOI衬底110，该SOI衬底110设有由隔离区域114限定的有源区域112。SOI衬底110由基底衬底111、掩埋绝缘体层113和半导体层115组成。基底衬底111可以包括硅、砷化镓、氮化镓、应变硅、硅锗、碳化硅、碳化物、金刚石、外延层和/或其他材料。掩埋绝缘体层113可以包括氧化硅、氮化硅、氮氧化硅和/或其他电介质材料。半导体层115可以包括硅、砷化镓、氮化镓、应变硅、硅锗、碳化硅、碳化物、金刚石和/或其他材料。可以使用各种SOI技术来形成掩埋绝缘体层113和半导体层115。例如，可以通过被称为注入氧分离(SIMOX)的工艺在半导体晶圆上形成掩埋绝缘体层113。SIMOX技术基于将大剂量的氧离子离子注入到硅晶圆中，从而使峰值浓度位于硅表面下方。在注入之后，晶圆经受高温退火以形成二氧化硅的连续化学计量次表面层(subsurface-layer)。如此形成的电介质层113(也称为掩埋氧化物(BOX))将半导体层115和基底衬底111电隔离。在SOI工艺之后，一个或多个隔离区域(例如一个或多个浅沟槽隔离(STI)区域114)可以形成在半导体层115中以用于限定元件到元件有源区域112。
STI区域114的形成包括通过使用适当的光刻和蚀刻技术来图案化半导体层115以在半导体层115中形成沟槽，沉积一种或多种电介质材料(例如氧化硅)以完全填充半导体层115中的沟槽，然后进行平坦化工艺(例如化学机械抛光(CMP)工艺)以使STI区域114与有源区域112齐平。STI区域114的电介质材料可以使用高密度等离子体化学气相沉积(HDP-CVD)、低压CVD(LPCVD)、次大气压CVD(SACVD)、可流动CVD(FCVD)、旋涂等、或它们的组合来沉积。在沉积之后，可以执行退火工艺或固化工艺，特别是在使用可流动CVD形成STI区域114时。尽管图1B-1D中示出的隔离区域114的横截面具有竖直侧壁，但它们可以具有锥形侧壁，如图1B-1D所示中的隔离区域114中的虚线所示。
然后通过沉积、光刻和掩蔽技术以及干法蚀刻工艺在有源区域112上形成栅极结构120和130。栅极结构120和130各自包括栅极电介质层GD和栅极电极层GE。有源区域112可以包括彼此分离的一个或多个栅极结构，其具有预定设计规则所允许的适当最小距离。在一些实施例中，栅极电介质层GD是例如通过热氧化工艺或化学气相沉积(CVD)工艺形成的、具有专门针对SOI MOSFET器件技术的缩放要求而选择的厚度的氧化硅层。应当理解，其他合适的栅极电介质材料例如为氧化物、氮化物及其组合。在一些实施例中，栅极电极层GE是例如通过采用合适的硅源材料的低压CVD(LPCVD)方法、CVD方法、以及物理气相沉积(PVD)溅射方法沉积的、具有专门针对SOI MOSFET器件技术的缩放要求而选择的栅极长度的多晶硅层。如果需要，可以将多晶硅层离子注入到期望的导电类型。应当理解，其他合适的栅极电极材料例如为金属、金属合金、单晶硅或其任何组合。尽管在图1B-1D中示出的栅极结构120、130的横截面具有竖直侧壁，但是它们可以具有锥形侧壁，如图1B-1D所示的栅极结构120、130中的虚线所示。此外，在其中栅极结构120、130具有锥形侧壁的一些实施例中，栅极结构120、130在远离衬底110的方向上逐渐变细(taper)，而相反地，STI区域114在朝向衬底110的方向上逐渐变细。
如图1A所示，从俯视图看，栅极结构120是L形多晶硅栅极，从而在半导体层115中创建了三个不同的区域，包括源极区域S101、漏极区域D101和体(body)接触区域B101。类似地，从俯视图看，栅极结构130是L形多晶硅栅极，从而在半导体层115中创建了三个不同的区域，包括源极区域S102、漏极区域D102和体接触区域B102。在一些实施例中，体接触区域B101和B102是半导体层115中的连续延伸的体接触区域的部分。
作为示例而非限制，形成源极区域S101、S102、漏极区域D101、D102、以及体接触区域B101、B102，执行离子注入工艺并且各种掺杂剂种类注入半导体层115。对于NFET示例(例如，在这种情况下为N型SOI晶体管)，源极区域S101、S102以及漏极区域D101和D102是具有N型杂质(例如磷)的N型掺杂区域，并且体接触区域B101和B102是具有P型杂质(例如硼)的连续掺杂P型掺杂区域的部分。相反，对于PFET示例，源极区域S101、S102以及漏极区域D101和D102是具有P型杂质的P型掺杂区域，并且体接触区域B101和B102是具有N型杂质的连续掺杂N型掺杂区域的部分。在一些实施例中，用于体接触区域B101和B102的掺杂剂(即注入的杂质)具有与主体(即半导体层115的在栅极结构120和130下方的区域)相同的导电类型，并且具有比该主体的掺杂剂浓度(即杂质浓度)更大的掺杂剂浓度。对于NFET示例，体接触区域B101和B102具有比半导体层115中的P型体区域更高的P型杂质浓度。对于PFET示例，体接触区域B101和B102具有比半导体层115中的N型体区域更高的N型杂质浓度。
如图1A所示，栅极结构120具有沿Y方向延伸的第一部分122，以及沿垂直于Y方向的X方向从第一部分122朝向栅极结构130延伸的第二部分124。第一部分122在源极区域S101和漏极区域D101之间延伸，从而用作能够在半导体层115中以及在源极区域S101和漏极区域D101之间形成晶体管沟道的晶体管栅极。因此，在本公开的一些实施例中，第一部分122被称为本征栅极。第二部分124在漏极区域D101和体接触区域B101之间延伸，因此不会在半导体层115中形成晶体管沟道。因此，在本公开的一些实施例中，第二部分124可以被称为非本征栅极或栅极延伸。本征栅极122及其下面的有源区域112与源极区域S101和漏极区域D101一起形成SOI晶体管TR101。
与栅极结构120相似，栅极结构130具有沿Y方向延伸的第一部分132，以及沿X方向从第一部分132朝向栅极结构120延伸的第二部分134。第一部分132在源极区域S102和漏极区域D102之间延伸，从而用作能够在半导体层115中以及在源极区域S102和漏极区域D102之间形成晶体管沟道的本征栅极。第二部分134在漏极区域D102和体接触区域B102之间延伸，因此不会在半导体层115中形成晶体管沟道。因此，在一些实施例中，第二部分134可以被称为非本征栅极或栅极延伸。本征栅极132及其下面的有源区域112与源极区域S102和漏极区域D102一起形成SOI晶体管TR102。漏极区域D101电连接到漏极区域D102(例如，通过使用漏极接触件以及在漏极接触件上方的下一层中的金属线，这将在下面更详细地描述)，从而允许SOI晶体管TR101和TR102之间的漏极到漏极连接。
如图1A的俯视图所示，隔离区域114包括非本征栅极124、134之间的第一STI部分114a、以及漏极区域D101、D102之间的第二STI部分114b。第一STI部分114a的在X方向上测量的第一STI宽度W11大于第二部分114b的在X方向上的第二STI宽度W12。STI宽度差导致有源区域112具有呈倒U形的主体部分112a(从俯视图看)，以及从主体部分112a的相对侧朝向彼此突出的第一、第二延伸部(可互换地称为凹凸部(jogs))112b、112c。漏极区域D101的一部分形成在第一延伸部112b中(即在延伸部112b中掺杂有n型或p型杂质以用作漏极区域的一部分)，因此在本公开中第一延伸部112b可以可互换地称为漏极延伸部。类似地，漏极区域D102的一部分形成在第二延伸部112c中，因此在本公开中第二延伸部112c可以可互换地称为漏极延伸部。
延伸部(或凹凸部)112b和112c有助于减小本征栅极122和132之间的本征栅极到栅极距离T101，同时保持漏极区域D101和D102足够大以符合预定设计规则。此外，较宽STI部分114a允许被分开非本征栅极到栅极距离T102的非本征栅极124和134足够大以符合预定设计规则，同时保持非本征栅极124和134延伸超过较宽STI区域114a的相反边界(即如图1A所示的俯视图的较宽STI部分114a的最左边界和最右边界)。以此方式，可以减小本征栅极到栅极距离T101，同时保持非本征栅极到栅极距离T102足够大，以防止在集成电路(IC)设计流程中违反设计规则检查(DRC)。
在一些实施例中，第二STI宽度W12与第一STI宽度W11之比在约1：5至约1：1的范围内。在一些实施例中，第一STI宽度W11在约0.5um至约1um的范围内，并且第二STI宽度W12在约0.2um至约0.5um的范围内。在一些实施例中，凹凸部112b沿着远离左侧本征栅极122的X方向从第一STI部分114a的最左边界突出达非零距离T103，该非零距离T103在从约0.1um到约0.5um的范围内。凹凸部112c沿着远离右侧本征栅极132的X方向从第一STI部分114a的最右边界突出达非零距离T104，该非零距离T104在约0.1um至约0.5um的范围内。在某些实施例中，在此上下文中使用的术语“约”是指比所述值或所述值范围更大或更小例如所述值的诸如5％、10％、15％等之类的百分比。
非本征栅极124延伸超过第一STI部分114a的最左边界达非零距离T105，这进而允许将漏极区域D101与体接触区域B101分开。非本征栅极134延伸超过第一STI部分114a的最右边界达非零距离T106，这进而允许将漏极区域D102与体接触区域B102分开。在一些实施例中，非零距离T105和/或非零距离T106在约0.1um至约0.2um的范围内。
集成电路100还包括分别覆盖在漏极区域D101和D102上的漏极接触件141和142，以提供到漏极区域D101和D102的电连接。此外，集成电路100还包括与体接触区域B101和B102交叠的体接触件143，以提供到体接触区域B101和B102的电连接。在所描绘的实施例中，从俯视图看，漏极接触件141、142和体接触件143具有矩形轮廓。在一些其他实施例中，从俯视图来看，漏极接触件141、142和体接触件143具有圆形或椭圆形轮廓，取决于光刻和蚀刻技术。
在一些实施例中，漏极接触件141、142和体接触件143由一种或多种导电材料形成，例如，钴、铜、钨和/或其他合适的金属。漏极接触件141、142和体接触件143的形成例如包括：在形成源极/漏极区域和体接触区域的掺杂工艺之后在衬底110之上沉积第一层间电介质(ILD)层151，可选地执行CMP工艺以使第一ILD层151与栅极结构120、130齐平，在第一ILD层151中蚀刻接触件开口以暴露漏极区域、体接触区域和源极区域，在接触件开口中沉积一种或多种导电材料，以及执行CMP工艺以使一种或多种导电材料与栅极结构120、130平坦化。因此，接触件开口中的剩余的导电材料用作接触件(例如，漏极接触件141、142和体接触件143)。在示例性接触件形成工艺中，漏极接触件141、142与体接触件143同时形成，因此所得的漏极接触件141、142可以具有与体接触件143相同的材料和相同的高度。尽管接触件(例如，图1C所示的漏极接触件141、142)的横截面具有竖直侧壁，但它们可以具有锥形侧壁，如图1C所示的接触件141、142中的虚线所示。此外，在其中接触件具有锥形侧壁的一些实施例中，接触件在朝向衬底110的方向上逐渐变细，该方向与栅极结构120和130逐渐变细的方向相反。
集成电路100还包括栅极结构120、130和接触件141-143之上的下一层上的多条金属线161和162(在本公开中可互换地称为“M1”金属线)。M1金属线161沿着X方向跨漏极接触件141和142延伸，并且M1金属线162沿着X方向跨体接触件143延伸。这样，M1金属线162通过使用体接触件143而电连接到体接触区域B101和B102，并且M1金属线161通过使用漏极接触件141和142而电连接到漏极区域D101和D102。换句话说，不同的SOI晶体管TR101、TR102的漏极区域D101、D102使用公共金属线161电连接，从而实现SOI晶体管TR101和TR102之间的漏极到漏极连接。
在一些实施例中，M1金属线161和162包括导电材料，例如，钴、铜、钨和/或其他合适的金属。M1金属线161和162的形成包括例如但不限于：在第一ILD层151之上沉积第二ILD层152，在第二ILD层152中且接触件141-143之上蚀刻沟槽，在沟槽中沉积一种或多种导电材料，并执行CMP工艺以平坦化该一种或多种导电材料。沟槽中的剩余的导电材料因此用作M1金属线161和162。尽管M1金属线(例如，图1C和图1D所示的金属线161、162)的横截面具有竖直侧壁，但在一些其他实施例中它们可以具有锥形侧壁，如在图1C和图1D中所示的M1金属线161、162中的虚线所示。此外，在其中M1金属线具有锥形侧壁的一些实施例中，M1金属线在朝向衬底110的方向上逐渐变细，该方向与栅极结构120和130逐渐变细的方向相反。
在一些实施例中，M1金属线161延伸超过第二STI部分114b的相对侧，从而到达第二STI部分114b的左侧的漏极接触件141以及第二STI部分114b的右侧的漏极接触件142。在一些实施例中，当从上方观察时，M1金属线162延伸超过有源区域112的相反的最外边界达非零距离。在一些实施例中，M1金属线162是跨多个有源区域112延伸的Vdd线。
图2A示出了根据一些实施例的示例性集成电路200的俯视图。图2B是沿着图2A中的B-B’线截取的集成电路200的截面图，图2C是沿着图2A中的C-C’线截取的集成电路200的截面图，以及图2D是沿着图2A中的D-D’线截取的集成电路200的截面图。
集成电路200包括SOI衬底210，该SOI衬底210设置有有源区域212，该有源区域212由横向围绕有源区域212的外部隔离区域(例如STI区域)214以及封闭在有源区域212内的多个内部隔离区域(例如STI区域)216a、216b和216c限定。SOI衬底210由基底衬底211、掩埋绝缘体层213和半导体层215组成。SOI衬底210的材料和制造方法类似于先前关于图1A-1D所讨论的SOI衬底110的材料和制造方法，因此为了简明起见不再重复。
通过沉积、光刻和掩蔽技术以及干法蚀刻工艺在有源区域212上形成栅极结构220、230、240、250和260。栅极结构220-260各自包括栅极电介质层GD和栅极电极层GE。栅极结构220-260的材料和制造方法与先前关于图1A-1D所讨论的栅极结构120-130的材料和制造方法类似，因此为了简明起见不再重复。
如图2A所示，栅极结构220是L形多晶硅栅极(从俯视图看)，因此在半导体层115中创建三个不同的区域，包括源极区域S201、漏极区域D201和体接触区域B201。栅极结构220包括沿着Y方向在源极区域S201和漏极区域D201之间延伸的本征栅极222，以及沿着X方向在漏极区域D201和体接触区域B201之间延伸的非本征栅极224。本征栅极222及其下面的有源区域与源极区域S201和漏极区域D201一起形成SOI晶体管TR201。类似地，从俯视图看，栅极结构230是紧挨着栅极结构220的L形多晶硅栅极，并且它在半导体层215中创建三个不同的区域，包括源极区域S202、漏极区域D202和体接触区域B202。栅极结构230包括沿着Y方向在源极区域S202和漏极区域D202之间延伸的本征栅极232，以及沿着X方向在漏极区域D202和体接触区域B202之间延伸的非本征栅极234。本征栅极232及其下面的有源区域212与源极区域S202和漏极区域D202一起形成SOI晶体管TR202。
SOI晶体管TR201的漏极区域D201邻接SOI晶体管TR202的漏极区域D202，因此允许SOI晶体管TR201和TR202之间的漏极到漏极连接，而无需使用漏极接触件以及连接这些漏极接触件的M1金属线。更具体地，有源区域212包括延伸部212a，该延伸部212a沿X方向从内部STI区域216a的最左边界朝向栅极结构230突出达非零距离，并且有源区域212还包括延伸部212b，该延伸部212b沿X方向从内部STI区域216a的最右边界朝向栅极结构220突出达非零距离。延伸部212a和212b彼此邻接，并且因此“合并”在一起以限定内部STI区域216a的下边界。换句话说，漏极区域D201和D202组合用作在栅极结构220和230之间连续延伸的共享漏极区域。应当理解，延伸部212a和212b之间的虚线仅用于说明。实际上，在延伸部212a和212b之间可能没有可区分的界面。漏极区域D201的一部分形成在延伸部212a中，因此在本公开中延伸部212a可以可互换地称为漏极延伸部。类似地，漏极区域D202的一部分形成在延伸部212b中，因此在本公开中延伸部212b可以也可互换地称为漏极延伸部。
栅极结构240是L形多晶硅栅极(从俯视图看)，因此在有源区域212中创建三个不同的区域，包括源极区域S203、漏极区域D203和体接触区域B203。栅极结构240包括沿Y方向在源极区域S203和漏极区域D203之间延伸的本征栅极242，以及沿X方向在漏极区域D203和体接触区域B203之间延伸的非本征栅极244。本征栅极242及其下面的有源区域与源极区域S203和漏极区域D203一起形成SOI晶体管TR203。SOI晶体管TR203的源极区域S203邻接SOI晶体管TR202的源极区域S202。换句话说，源极区域S202和S203组合用作在栅极结构230和240之间连续延伸的共享源极区域。
栅极结构250是T形多晶硅栅极(从俯视图看)，因此在有源区域212中创建三个不同的区域，包括源极/漏极区域S/D204和体接触区域B204。栅极结构250包括沿Y方向在源极/漏极区域S/D204之间延伸的本征栅极252，以及沿X方向在源极/漏极区域S/D204与体接触区域B204之间延伸的非本征栅极254。本征栅极252及其下面的有源区域与源极/漏极区域S/D204一起形成SOI晶体管TR204。
SOI晶体管TR204的源极/漏极区域S/D204之一邻接SOI晶体管TR203的漏极区域D203，因此允许SOI晶体管TR203和TR204之间的漏极到漏极连接、或源极到漏极连接，而无需使用源极/漏极接触件以及连接源极/漏极接触件的M1金属线。更具体地，有源区域212包括延伸部212c，该延伸部212c沿X方向从内部STI区域216b的最左边界朝向栅极结构250突出达非零距离，并且有源区域212还包括延伸部212d，该延伸部212d沿X方向从内部STI区域216b的最右边界朝向栅极结构240突出达非零距离。延伸部212c和212d彼此邻接，因此被合并在一起以限定内部STI区域216b的下边界。应当理解，延伸部212c和212d之间的虚线仅用于说明。实际上，在延伸部212c和212d之间可能没有可区分的界面。漏极区域D203的一部分形成在延伸部212c中，因此在本公开中延伸部212c可以可互换地称为漏极延伸部。类似地，漏极区域S/D204的一部分形成在延伸部212d中，因此在本公开中延伸部212d也可以可互换地称为源极/漏极延伸部。
栅极结构260是T形多晶硅栅极(从俯视图看)，因此在有源区域212中创建三个不同的区域，包括漏极区域D205、源极区域S205和体接触区域B205。栅极结构260包括沿Y方向在源极区域S205和漏极区域D205之间延伸的本征栅极262，以及沿X方向在源极/漏极区域S205、D205和体接触区域B205之间延伸的非本征栅极264。本征栅极262及其下面的有源区域与源极区域S205和漏极区域D205一起形成SOI晶体管TR205。
SOI晶体管TR205的漏极区域D205邻接SOI晶体管TR204的源极/漏极区域S/D204之一，因此允许SOI晶体管TR204和TR205之间的漏极到漏极连接、或源极到漏极连接，而无需使用源极/漏极接触件以及连接源极/漏极接触件的M1金属线。更具体地，有源区域212包括延伸部212e，该延伸部212e沿X方向从内部STI区域216c的最左边界朝向栅极结构260突出达非零距离，并且有源区域212还包括延伸部212f，该延伸部212f沿X方向从内部STI区域216c的最右边界朝向栅极结构220突出达非零距离。延伸部212e和212f彼此邻接，因此被合并在一起并限定内部STI区域216c的下边界。应当理解，延伸部212e和212f之间的虚线仅用于说明。实际上，在延伸部212e和212f之间可能没有可区分的界面。源极/漏极区域S/D204的一部分形成在延伸部212e中，因此在本公开中延伸部212e可以可互换地称为源极/漏极延伸部。类似地，漏极区域D205的一部分形成在延伸部212f中，因此在本公开中延伸部212f也可以可互换地称为漏极延伸部。
源极/漏极区域、体接触区域和栅极结构的形成和材料与先前关于图1A-1D讨论的相似，因此为了简明起见不再重复。
体接触区域B201-B205是有源区域212中的连续延伸的体接触区域的部分。此外，集成电路200还包括与体接触区域B201-B205交叠的多个体接触件270，以提供到体接触区域B201-B205的电连接。在所描绘的实施例中，从俯视图看，体接触件270具有矩形轮廓。在一些其他实施例中，体接触件270具有圆形或椭圆形轮廓(从俯视图看)，取决于光刻和蚀刻技术。体接触件270的材料类似于先前关于图1A-1D所讨论的体接触件143的材料。体接触件270的形成包括例如但不限于：在形成源极/漏极区域和体接触区域的掺杂工艺之后在衬底210之上沉积第一ILD层291，可选地执行CMP工艺以使第一ILD层291与栅极结构220-260齐平，在第一ILD层291中蚀刻接触开口以暴露体接触区域，在接触开口中沉积一种或多种导电材料，以及执行CMP工艺以使该一种或多种导电材料与栅极结构220-260平坦化。接触开口中的剩余的导电材料因此用作体接触件270。
集成电路200还包括在栅极结构220-260和体接触件270之上的下一层上的M1金属线280。M1金属线280沿X方向跨体接触件270延伸，因此M1金属线280通过使用体接触件270而电连接到体接触区域B201-B205。M1金属线280的材料类似于先前关于图1A-1D所讨论的M1金属线161和162的材料，因此为了简洁起见不再重复。M1金属线280的形成包括例如但不限于：在第一ILD层291之上沉积第二ILD层292，在第二ILD层292中并跨所有体接触件270蚀刻沟槽，在沟槽中沉积一种或多种导电材料，以及执行CMP工艺以平坦化该一种或多种导电材料。沟槽中的剩余的导电材料因此用作M1金属线280。在一些实施例中，M1金属线280是跨多个有源区域212延伸的Vdd线。
图3A示出了根据一些实施例的示例性集成电路300的俯视图。图3B是沿着图3A中的B-B’线截取的集成电路300的截面图，图3C是沿着图3A中的C-C’线截取的集成电路300的截面图，以及图3D是沿着图3A中的D-D’线截取的集成电路300的截面图。
集成电路300包括SOI衬底310，该SOI衬底310设置有有源区域312，该有源区域312由横向围绕有源区域312的外部隔离区域(例如STI区域)314以及封闭在有源区域312内的内部隔离区域(例如STI区域)316限定。SOI衬底310由基底衬底311、掩埋绝缘体层313和半导体层315组成。SOI衬底310的材料和制造方法类似于先前关于图1A-1D所讨论的SOI衬底110的材料和制造方法，并且为了简明起见不再重复。
通过沉积、光刻和掩蔽技术以及干法蚀刻工艺在有源区域312上形成栅极结构320和330。栅极结构320和330各自包括栅极电介质层GD和栅极电极层GE。栅极结构320和330的材料和制造方法类似于先前关于图1A-1D所讨论的栅极结构120-130的材料和制造方法，因此为了简明起见不再重复。
如图3A所示，栅极结构320是T形多晶硅栅极(从俯视图看)，因此在半导体层315中创建三个不同的区域，包括源极区域S301、漏极区域D301和体接触区域B301。栅极结构320包括沿Y方向在源极区域S301和漏极区域D301之间延伸的本征栅极322，以及沿X方向在漏极区域D301和体接触区域B301之间延伸的非本征栅极324。本征栅极322及其下面的有源区域312与源极区域S301和漏极区域D301一起形成SOI晶体管TR301。非本征栅极324横向延伸超过有源区域312的相对侧达相等或不相等的非零距离。
类似地，栅极结构330也是紧挨着栅极结构320的T形多晶硅栅极(从俯视图看)，并且它在半导体层315中创建三个不同的区域，包括源极区域S302、漏极区域D302和体接触区域B302。栅极结构330包括沿Y方向在源极区域S302和漏极区域D302之间延伸的本征栅极332，以及沿X方向在漏极区域D302和体接触区域B302之间延伸的非本征栅极334。本征栅极332及其下面的有源区域312与源极区域S302和漏极区域D302一起形成SOI晶体管TR302。非本征栅极334横向延伸超过有源区域312的相对侧达相等或不相等的非零距离。
体接触区域B301和B302是有源区域312中的连续延伸的体接触区域BC的部分。此外，在所描绘的实施例中，连续体接触区域BC的最左边界延伸超过左侧SOI晶体管TR301的源极区域S301的最左边界达非零距离T301，但是连续体接触区域BC的最右边界从右侧SOI晶体管TR302的源极区域S302的最右边界后退(set back)达非零距离T302。在所描绘的实施例中，非零距离T302小于非零距离T301。在一些其他实施例中，非零距离T302大于或等于非零距离T301。
SOI晶体管TR301的漏极区域D301邻接SOI晶体管TR302的漏极区域D302，因此允许SOI晶体管TR301和TR302之间的漏极到漏极连接，而无需使用漏极接触件以及连接漏极接触件的M1金属线。更具体地，有源区域312包括延伸部312a，该延伸部312a沿X方向从内部STI区域316的最左边界朝向栅极结构330突出达非零距离，并且有源区域312还包括延伸部312b，该延伸部312b沿X方向从内部STI区域316的最右边界朝向栅极结构320突出达非零距离。延伸部312a和312b彼此邻接，因此被合并在一起以限定内部STI区域316的下边界。换句话说，漏极区域D301和D302组合用作在栅极结构320和330之间连续延伸的共享漏极区域。应理解，延伸部312a和312b之间的虚线仅用于说明。实际上，在延伸部312a和312b之间可能没有可区分的界面。漏极区域D301的一部分形成在延伸部312a中，因此在本公开中延伸部312a可以可互换地称为漏极延伸部。类似地，漏极区域D302的一部分形成在延伸部312b中，因此在本公开中延伸部312b也可以可互换地称为漏极延伸部。
源极区域S301、S302、漏极区域D301、D302、体接触区域B301、B302、以及栅极结构320、330的形成和材料与先前关于图1A-1D讨论的类似，因此为了简明起见不再重复。
集成电路300还包括与体接触区域B301和B302交叠的体接触件340，以提供到体接触区域B301和B305的电连接。在所描绘的实施例中，从俯视图看，体接触件340具有矩形轮廓。在一些其他实施例中，体接触件340具有圆形或椭圆形轮廓(从俯视图看)，取决于光刻和蚀刻技术。体接触件340的材料类似于先前关于图1A-1D所讨论的体接触件143的材料。体接触件340的形成包括例如但不限于：在形成源极/漏极区域和体接触区域的掺杂工艺之后在衬底310之上沉积第一ILD层361，可选地执行CMP工艺以使第一ILD层361与栅极结构320和330齐平，在第一ILD层361中蚀刻接触开口以暴露体接触区域，在接触开口中沉积一种或多种导电材料，以及执行CMP工艺以使该一种或多种导电材料与栅极结构320和330平坦化。接触开口中的剩余的导电材料因此用作体接触件340。
集成电路300还包括在栅极结构320-330和体接触件340之上的下一层上的M1金属线350。M1金属线350沿X方向跨体接触件340延伸，因此M1金属线350通过使用体接触件340而电连接到体接触区域B301-B302。M1金属线350的材料类似于先前关于图1A-1D所讨论的M1金属线161和162的材料，因此为了简洁起见不再重复。M1金属线350的形成包括例如但不限于：在第一ILD层361之上沉积第二ILD层362，在第二ILD层362中并且跨所有体接触件340蚀刻沟槽，在沟槽中沉积一种或多种导电材料，以及执行CMP工艺以平坦化该一种或多种导电材料。沟槽中的剩余的导电材料因此用作M1金属线350。在一些实施例中，M1金属线350是跨多个有源区域312延伸的Vdd线。
如图3A所示，通过使用有源区域延伸部(在本公开中可互换地称为漏极延伸部)312a和312b，可以减小本征栅极322和332之间的本征栅极到栅极距离T303，同时保持非本征栅极324和334之间的非本征栅极到栅极距离T304足够大以符合预定设计规则。例如，如果使用没有漏极延伸部或凹凸部的有源区域布局图案(在某些情况下可互换地称为OD布局图案)在自动放置和布线(APR)操作中生成SOIIC布局，则自动放置和布线的布局中的本征栅极到栅极距离可能是预期的本征栅极到栅极距离的约1.15-1.25(例如1.18)倍。然而，如果使用具有漏极延伸部的改进的有源区域布局图案来生成SOIIC布局(例如具有延伸部或凹凸部312a、312b的SOI IC 300的布局)，则改进的自动放置和布线的布局中的本征栅极到栅极距离(例如距离T303)可以减小到预期的本征栅极到栅极距离的约0.85-0.97(例如0.95)倍。此外，由于缩短了本征栅极到栅极距离，与不涉及漏极延伸部的情况相比，SOIIC中的栅极密度可以增加约14％以上。
此外，通过合并漏极延伸部，可以减少SOIIC中的信号延迟和功耗。例如，与不涉及漏极延伸部的情况相比，具有合并的漏极延伸部的SOIIC(例如SOIIC 300)中的信号延迟可以减少约1.8％至约9.5％，并且与不涉及漏极延伸部的情况相比，具有合并的漏极延伸部的SOIIC中的功耗可以减少约2％至约5.75％。
除了上述优点之外，合并漏极延伸部可以进一步节省M1金属线的布线资源，这将在下面更详细地描述。图4是根据本公开的一些实施例的示例性集成电路400的俯视图，其示出了M1金属层上的布线轨迹。集成电路400包括在上排中沿着X方向并排布置的SOI晶体管TR401、TR402、TR403、TR404、TR405和TR406，以及在下排中沿着X方向并排布置的SOI晶体管TR407、TR408、TR409、TR410、TR411和TR412。更具体地，集成电路400包括SOI衬底，该SOI衬底具有由外部隔离区域(例如STI区域)414限定的上部有源区域412u和下部有源区域412l，以及沿Y方向跨上部有源区域412u和/或下部有源区域412l延伸的栅极结构420、430、440、450、460、470和480。
栅极结构420的上部本征栅极422形成SOI晶体管TR401，该SOI晶体管TR401在栅极结构420的相对侧的上部有源区域412u中具有源极/漏极区域(未标记)，并且栅极结构420的下部本征栅极426还形成SOI晶体管TR407，该SOI晶体管TR407在栅极结构420的相对侧的下部有源区域412l中具有源极/漏极区域(未标记)。类似地，栅极结构430形成在上部有源区域412u中具有相应的源极/漏极区域的SOI晶体管TR402、以及在下部有源区域412l中具有相应的源极/漏极区域的SOI晶体管TR408；栅极结构440形成在上部有源区域412u中具有相应的源极/漏极区域的SOI晶体管TR403；栅极结构450形成在上部有源区域412u中具有相应的源极/漏极区域的SOI晶体管TR404、以及在下部有源区域412l中具有相应的源极/漏极区域的SOI晶体管TR409；栅极结构480形成在下部有源区域412l中具有相应的源极/漏极区域的SOI晶体管TR410；栅极结构460形成在上部有源区域412u中具有相应的源极/漏极区域的SOI晶体管TR405、以及在下部有源区域412l中具有相应的源极/漏极区域的SOI晶体管TR411；以及栅极结构470形成在上部有源区域412u中具有相应的源极/漏极区域的SOI晶体管TR406、以及在下部有源区域412l中具有相应的源极/漏极区域的SOI晶体管TR412。
集成电路400包括封闭在上部有源区域412u内的多个内部隔离区域(例如STI区域)416a、416b和416c。更详细地，上部有源区域412u具有限定内部隔离区域416a的下边界的合并源极/漏极延伸部(或凹凸部)，限定内部隔离区域416b的下边界的合并源极/漏极延伸部、以及限定内部隔离区域416c的下边界的合并源极/漏极延伸部。上部有源区域412u的这些合并源极/漏极延伸部允许SOI晶体管TR402、TR403、TR404和TR405的相邻两项之间的漏极到漏极连接、源极到漏极连接、和/或源极到源极连接，而无需使用源极/漏极接触件和M1金属线。
类似地，集成电路400包括封闭在下部有源区域412l内的多个内部隔离区域(例如，STI区域)416d、416e和416f。更详细地，下部有源区域412l具有限定内部隔离区域416d的上边界的合并源极/漏极延伸部(或凹凸部)、限定内部隔离区域416e的上边界的合并源极/漏极延伸部、以及限定内部隔离区域416f的上边界的合并源极/漏极延伸部。下部有源区域412l的这些合并源极/漏极延伸部允许SOI晶体管TR408、TR409、TR410和TR411的相邻两项之间的漏极到漏极连接、源极到漏极连接、和/或源极到源极连接，而无需使用源极/漏极接触件和M1金属线，从而节省了M1金属层的布线资源，如下更详细描述的。
集成电路400包括接触件(例如，栅极接触件、源极/漏极接触件和体接触件)490以及栅极结构440-470和接触件490上方的下一层上的M1金属层。M1金属层包括M1金属线481、482、483、484、485、486、487和488。M1金属线481和488是分别跨上部有源区域412u和下部有源区域412l的体接触区域延伸的Vdd线。M1金属线481通过使用多个体接触件490电连接到上部有源区域412u的体接触区域，并且M1金属线488通过使用多个体接触件490电连接到下部有源区域412l的体接触区域。
M1金属线482具有布线在假想布线网格的轨迹6上的X方向延伸部分，从假想布线网格的轨迹6延伸到假想布线网格的轨迹3的左侧Y方向部分，以及从假想布线网格的轨迹6延伸到假想布线网格的轨迹5的右侧Y方向部分。M1金属线482通过使用源极/漏极接触件490电连接到SOI晶体管TR401的源极/漏极区域，通过使用源极/漏极接触件490电连接到SOI晶体管TR407的源极/漏极区域，并且还通过使用栅极接触件490电连接到栅极结构450。
M1金属线483被布线在假想布线网格的轨迹5上，并且通过使用栅极接触件490电连接到栅极结构430。M1金属线484具有布线在假想布线网格的轨迹4上的X方向延伸部分，以及从假想布线网格的轨迹44延伸到假想布线网格的轨迹5的Y方向延伸部分。M1金属线484通过使用栅极接触件490而电连接到栅极结构420，通过使用栅极接触件490而电连接到栅极结构440，并且还通过使用另一栅极接触件490而电连接到栅极结构480。
M1金属线485具有分别布线在假想布线网格的轨迹6、轨迹3和轨迹4上的三个X方向延伸部分、以及从假想布线网格的轨迹3延伸到轨迹6的Y方向延伸部分。M1金属线485通过使用源极/漏极接触件490电连接到SOI晶体管TR403和TR404的合并源极/漏极区域，通过使用源极/漏极接触件490电连接到SOI晶体管TR409和TR410的合并源极/漏极区域，并通过使用栅极接触件490电连接到栅极结构470。金属线486布线在假想布线网格的轨迹5上，并通过栅极接触件490电连接到栅极结构460。金属线487从假想布线网格的轨迹3延伸到轨迹6，并通过使用各自的源极/漏极接触件490电连接到SOI晶体管TR406和TR412的源极/漏极区域。
如上面关于集成电路结构400的M1金属线所述，图4所示的M1金属线均未布线在假想布线网格的轨迹1、轨迹2以及轨迹7-轨迹11上。因此，在集成电路400中，至少有七个布线轨迹可用于布线其他电路。相反，如果上部有源区域412a不具有用于漏极到漏极连接、源极到漏极连接、和/或源极到源极连接的合并源极/漏极延伸部，则被配置用于漏极到漏极连接、源极到漏极连接、和/或源极到源极连接的另外的金属线将布线在假想布线网格的轨迹7、轨迹8、轨迹9或轨迹10上(例如，布线在轨迹7上)，因此会花费额外的布线轨迹。因此，具有合并有源区域延伸部的集成电路400可以节省M1金属层的布线资源。
图5是根据本公开的一些实施例的示例性集成电路500的俯视图。如图5所示，集成电路500包括在上排中沿X方向并排布置的SOI晶体管TR501、TR502、TR503、TR504，以及在下排中沿X方向并排布置的SOI晶体管TR505、TR506、TR507和TR508。集成电路500包括SOI衬底，该SOI衬底具有由外部隔离区域(例如STI区域)514限定的上部有源区域512u和下部有源区域512l，以及沿Y方向跨上部有源区域512u和下部有源区域512l二者延伸的栅极结构520、530、540和550。
栅极结构520的上部本征栅极522形成SOI晶体管TR501，该SOI晶体管TR501在栅极结构520的相对侧的上部有源区域512u中具有源极/漏极区域(未标记)，并且栅极结构520的下部本征栅极526形成SOI晶体管TR505，该SOI晶体管TR505在栅极结构520的相对侧的下部有源区512l中具有源极/漏极区域(未标记)。类似地，栅极结构530形成在上部有源区域512u中具有相应的源极/漏极区域的SOI晶体管TR502、以及在下部有源区域512l中具有相应的源极/漏极区域的SOI晶体管TR506；栅极结构540形成在上部有源区域512u中具有相应的源极/漏极区域的SOI晶体管TR503、以及在下部有源区域512l中具有相应的源极/漏极区域的SOI晶体管TR507；以及栅极结构550形成在上部有源区域512u中具有相应的源极/漏极区域的SOI晶体管TR504、以及在下部有源区域512l中具有相应的源极/漏极区域的SOI晶体管TR508。
集成电路500包括封闭在上部有源区域512u内的多个内部隔离区域(例如STI区域)516a和516b。更详细地，上部有源区域512u具有限定内部隔离区域516a的下边界的合并源极/漏极延伸部(或凹凸部)，以及限定内部隔离区域516b的下边界的合并源极/漏极延伸部。上部有源区域512u的这些合并源极/漏极延伸部允许SOI晶体管TR502、TR503和TR504中的相邻两项之间的漏极到漏极连接、源极到漏极连接、和/或源极到源极连接，而无需使用源极/漏极接触件和其他的M1金属线。
类似地，集成电路500包括封闭在下部有源区域512l内的多个内部隔离区域(例如STI区域)516c和516d。更详细地，下部有源区域512l具有限定内部隔离区域516c的上边界的合并源极/漏极延伸部(或凹凸部)，以及限定内部隔离区域516d的上边界的合并源极/漏极延伸部。下部有源区域512l的这些合并源极/漏极延伸部允许SOI晶体管TR505和TR506之间以及SOI晶体管TR507和TR508之间的漏极到漏极连接、源极到漏极连接、和/或源极到源极连接，而无需使用源极/漏极接触件和其他的M1金属线。
集成电路500还包括接触件(例如，栅极接触件、源极/漏极接触件和体接触件)570，以及栅极结构520-550和接触件570上方的下一层上的M1金属层。M1金属层包括M1金属线561、562、563、564、565、566、567和568。M1金属线561和568是分别跨上部有源区域512u和下部有源区域512l的体接触区域延伸的Vdd线。M1金属线561通过使用多个体接触件570电连接到上部有源区域512u的体接触区域，并且M1金属线568通过使用多个体接触件570电连接到下部有源区域512l的体接触区域。
M1金属线562沿X方向跨SOI晶体管TR501-TR504延伸。M1金属线562通过使用源极/漏极接触件570而电连接到SOI晶体管TR501的源极/漏极区域，电连接到SOI晶体管TR502和TR503的合并源极/漏极延伸部，并电连接到SOI晶体管TR504的源极/漏极区域。M1金属线563沿X方向跨栅极结构520延伸，并且通过使用栅极接触件570而电连接到栅极结构520。M1金属线564沿Y方向跨栅极结构530延伸，并且通过使用栅极接触件570而电连接到栅极结构530。M1金属线565沿X方向跨栅极结构540延伸，并通过使用栅极接触件570而电连接到栅极结构540。M1金属线566沿X方向跨栅极结构550延伸，并通过使用栅极接触件570而电连接到栅极结构550。M1金属线567具有跨下排中的SOI晶体管TR505-TR508延伸的下部X方向延伸部分567a、跨上排中的SOI晶体管TR504延伸的上部X方向延伸部分567b(比下部X方向延伸部分567a更短)、以及连接下部X方向延伸部分567a和上部X方向延伸部分567b的Y方向延伸部分567c。M1金属线567通过使用源极/漏极接触件570而电连接到SOI晶体管TR505的源极/漏极区域，通过使用源极/漏极接触件570而电连接到SOI晶体管TR508的源极/漏极区域，并电连接到SOI晶体管TR503和TR504的合并源极/漏极延伸部。
图6是根据本公开的一些实施例的示例性集成电路600的俯视图。如图6所示，集成电路600包括形成在上部有源区域612u上、并在上排中沿着X方向并排布置的SOI晶体管TR601、TR602、TR603、TR604、TR605、TR606、TR607、TR608、TR609、TR610、TR611、TR612、TR613、TR614、TR615和TR616，以及形成在下部有源区域612l上、并在下排中沿着X方向并排布置的SOI晶体管TR617、TR618、TR619、TR620、TR621、TR622、TR623、TR624、TR625、TR626、TR627、TR628、TR629、TR630、TR631和TR632。集成电路600包括封闭在上部有源区域612u和下部有源区域612l内的多个内部隔离区域(例如STI区域，未标记)。更详细地，上部有源区域612u具有限定内部隔离区域的下边界的合并源极/漏极延伸部(或凹凸部)，并且下部有源区域612l具有限定内部隔离区域的上边界的合并源极/漏极延伸部。上部和下部有源区域612u和612l的合并源极/漏极延伸部允许相应的两个SOI晶体管之间的漏极到漏极连接、源极到漏极连接、和/或源极到源极连接，而无需使用源极/漏极接触件和其他的M1金属线。
集成电路600还包括接触件(例如，栅极接触件、源极/漏极接触件和体接触件)640，以及SOI晶体管TR601-TR632和接触件640的栅极结构之上的下一层上的M1金属层，该M1金属层具有多个M1金属线621-639。M1金属线621和639是分别跨上部有源区域612u和下部有源区域612l的体接触区域延伸的Vdd线。M1金属线621通过使用多个体接触件640而电连接到上部有源区域612u的体接触区域，并且M1金属线639通过使用多个体接触件640而电连接到下部有源区域612l的体接触区域。
M1金属线622具有跨SOI晶体管TR601-603延伸的X方向延伸部分，以及从上排中的SOI晶体管TR601的源极/漏极区域延伸到下排中的SOI晶体管TR617的源极/漏极区域的Y方向延伸部分。M1金属线622通过使用源极/漏极接触件640而电连接到SOI晶体管TR601的源极/漏极区域，通过使用源极/漏极接触件640而电连接到SOI晶体管TR617的源极/漏极区域，并且通过使用栅极接触件640而电连接到上排SOI晶体管TR603和下排SOI晶体管TR620的共享栅极结构。
M1金属线623沿着X方向跨上排SOI晶体管TR602和下排SOI晶体管TR618的共享栅极结构延伸，并通过使用栅极接触件640而电连接到共享栅极结构。
M1金属线624沿X方向跨上排SOI晶体管TR601和下排SOI晶体管TR617的共享栅极结构、上排SOI晶体管TR602和下排SOI晶体管TR618的共享栅极结构、下排SOI晶体管TR619的栅极结构、以及上排SOI晶体管TR603和下排SOI晶体管TR620的共享栅极结构延伸到上排SOI晶体管TR604的栅极结构。M1金属线624通过使用栅极接触件640而电连接到SOI晶体管TR601和TR617的共享栅极结构，通过使用栅极接触件640而电连接到SOI晶体管TR619的栅极结构，并且通过栅极接触件640而电连接到SOI晶体管TR604的栅极结构。
M1金属线625具有沿X方向从上排SOI晶体管TR603和TR604的合并源极/漏极延伸部延伸到上排SOI晶体管TR608的源极/漏极区域的上部X方向延伸部分，沿X方向跨下排SOI晶体管TR620的栅极结构延伸的下部X方向延伸部，以及连接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金属线625通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR603和TR604的合并源极/漏极延伸部，通过使用源极/漏极接触件640而电连接到SOI晶体管TR608的源极/漏极区域，并通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR619和TR620的合并源极/漏极延伸部。
M1金属线626沿着X方向跨上排SOI晶体管TR605和下排SOI晶体管TR621的共享栅极结构延伸，并且通过使用栅极接触件640而电连接到该共享栅极结构。M1金属线627沿着X方向跨上排SOI晶体管TR606和下排SOI晶体管TR622的共享栅极结构延伸，并且通过使用栅极接触件640而电连接到该共享栅极结构。
M1金属线628包括从上排SOI晶体管TR606的源极/漏极区域延伸跨过上排SOI晶体管TR612的栅极结构的上部X方向延伸部分，跨下排SOI晶体管TR622和TR623的栅极结构延伸的下部X方向延伸部分，以及连接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金属线628还包括从上部X方向延伸部分的最右端延伸到下排SOI晶体管TR629的栅极结构的分支。M1金属线628通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR606的源极/漏极区域，通过使用源极/漏极件而电连接到下排SOI晶体管TR622的源极/漏极区域，通过使用栅极接触件640而电连接到上排SOI晶体管TR607和下排SOI晶体管TR623的共享栅极结构，通过使用栅极接触件640而电连接到上排SOI晶体管TR609的栅极结构，通过使用栅极接触件640而电连接到上排SOI晶体管TR612的栅极结构，并通过使用栅极接触件640而电连接到下排SOI晶体管TR629的栅极结构。
M1金属线629沿着Y方向从上排SOI晶体管TR607的源极/漏极区域延伸到下排SOI晶体管TR623的源极/漏极区域，并跨过上排SOI晶体管TR608和下排SOI晶体管TR625的共享栅极结构的分支。M1金属线629通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR607的源极/漏极区域，通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR623的源极/漏极区域，并通过使用栅极接触件640而电连接到晶体管TR608和TR625的共享栅极结构的分支。
M1金属线630沿着Y方向从上排SOI晶体管TR608的源极/漏极区域延伸到下排SOI晶体管TR624的源极/漏极区域。M1金属线630通过使用源极/漏极接触件640而电连接到SOI晶体管TR608的源极/漏极区域，并且通过使用源极/漏极接触件640而电连接到SOI晶体管TR624的源极/漏极区域。
M1金属线631具有从上排SOI晶体管TR608和TR609的合并源极/漏极延伸部延伸到下排SOI晶体管TR624和TR625的合并源极/漏极延伸部的Y方向延伸部分，以及沿着X方向从Y方向延伸部分延伸到上排SOI晶体管TR611和下排SOI晶体管TR627的共享栅极结构的X方向延伸部分。M1金属线631通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR608和TR609的合并源极/漏极延伸部，通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR624和TR625的合并源极/漏极延伸部，并通过使用栅极接触件640而电连接到上排SOI晶体管TR611和下排SOI晶体管TR627的共享栅极结构。
M1金属线632具有从上排SOI晶体管TR608和下排SOI晶体管TR625的共享栅极结构延伸到上排SOI晶体管TR613和下排SOI晶体管TR628的共享栅极结构的L形俯视图轮廓。M1金属线632通过使用栅极接触件640而电连接到上排SOI晶体管TR608和下排SOI晶体管TR625的共享栅极结构，并且通过使用栅极接触件640而电连接到上排SOI晶体管TR613和下排SOI晶体管TR628的共享栅极结构。
M1金属线633具有从上排SOI晶体管TR610和下排SOI晶体管TR626的共享栅极结构延伸到SOI晶体管TR611和TR612的合并源极/漏极延伸部的X方向延伸部分，以及从X方向延伸部分的最右端延伸到下排SOI晶体管TR627和TR628的合并源极/漏极延伸部的Y方向延伸部分。M1金属线633通过使用栅极接触件640而电连接到上排SOI晶体管TR610和下排SOI晶体管TR626的共享栅极结构，通过使用源极/漏极接触件640而电连接到SOI晶体管TR611和TR612的合并源极/漏极延伸部，并通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR627和TR628的合并源极/漏极延伸部。
M1金属线634包括从上排SOI晶体管TR612和TR613的合并源极/漏极延伸部延伸到上排SOI晶体管TR615和下排SOI晶体管TR631的共享栅极结构的上部X方向延伸部分，跨下排SOI晶体管TR629的栅极结构延伸的下部X方向延伸部分，以及连接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金属线634还包括沿着上排SOI晶体管TR615和下排SOI晶体管TR631的共享栅极结构延伸的Y方向延伸部。M1金属线634通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR612和TR613的合并源极/漏极延伸部，通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR628和TR629的合并源极/漏极延伸部，并且通过使用栅极接触件640而电连接到上排SOI晶体管TR615和下排SOI晶体管TR631的共享栅极结构。
M1金属线635沿着Y方向从上排SOI晶体管TR613和TR614的合并源极/漏极延伸部延伸到下排SOI晶体管TR629和TR630的合并源极/漏极延伸部。M1金属线635通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR613和TR614的合并源极/漏极延伸部，并且通过使用另一源极/漏极接触件640而电连接到下排SOI晶体管TR629和TR630的合并源极/漏极延伸部。
M1金属线636具有从上排SOI晶体管TR612和TR613的合并源极/漏极延伸部延伸到上排SOI晶体管TR615和下排SOI晶体管TR631的共享栅极结构的L形俯视图轮廓。M1金属线636通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR612和TR613的合并源极/漏极延伸部，并且通过使用栅极接触件640而电连接到上排SOI晶体管TR615和下排SOI晶体管TR631的共享栅极结构。
M1金属线637通过使用栅极接触件640而电连接到上排SOI晶体管TR614和下排SOI晶体管TR630的共享栅极结构，通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR631的源极/漏极区域，通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR615的源极/漏极区域，并通过使用栅极接触件640而电连接到上排SOI晶体管TR616和下排SOI晶体管TR632的共享栅极结构。
M1金属线638沿着Y方向从上排SOI晶体管TR616的源极/漏极区域延伸到下排SOI晶体管TR632的源极/漏极区域。M1金属线638通过使用源极/漏极接触件640而电连接到上排SOI晶体管TR616的源极/漏极区域，并且通过使用源极/漏极接触件640而电连接到下排SOI晶体管TR632的源极/漏极区域。
图7是示出根据本公开的一些实施例的形成SOIIC的方法700的流程图。尽管方法700被图示和/或描述为一系列动作或事件，但是将理解，该方法不限于所图示的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序执行动作，和/或可以同时执行动作。此外，在一些实施例中，可以将所图示的动作或事件细分为多个动作或事件，它们可以在分开的时间执行或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在方法700的框701处，在SOI衬底的半导体层中形成STI区域以限定具有延伸部(或凹凸部)的有源区域。图1A、图2A、图3A、图5和图6示出了根据一些实施例的具有延伸部的示例有源区域的俯视图。STI区域的形成包括例如图案化半导体层以在半导体层中形成沟槽，以及在沟槽中形成电介质材料。
在方法700的框702处，在有源区域之上形成栅极结构。图1A、图2A、图3A、图5和图6示出了根据一些实施例的示例栅极结构的俯视图。可以使用例如以下工艺来形成栅极结构：依次沉积栅极电介质层和栅极电极层，并且将栅极电极层和栅极电介质层的堆叠图案化为栅极结构。
在方法700的框703处，在有源区域中形成源极/漏极区域和体接触区域。图1A、图2A、图3A、图5和图6示出了根据一些实施例的示例源极/漏极区域和体接触区域的俯视图。可以通过以下工艺来形成源极/漏极区域和体接触区域：使用例如离子注入工艺来将n型掺杂剂和/或p型掺杂剂掺杂到有源区域中，然后进行退火工艺以激活所注入的n型掺杂剂和/或p型掺杂剂。
在方法700的框704处，在源极/漏极区域和体接触区域之上形成第一ILD层(可互换地称为ILD0层)。图1B-1D、图2B-2D和图3B-3D示出了示例ILD0层的截面图。可以使用例如适当的沉积技术(例如CVD)来形成ILD0层。
在方法700的框705处，穿过ILD0层到有源区域形成源极/漏极接触件、栅极接触件和体接触件。图1A、图2A、图3A、图5和图6示出了根据一些实施例的示例源极/漏极接触件、栅极接触件和体接触件的俯视图。这些接触件可以使用例如以下工艺来形成：图案化ILD0层以形成延伸穿过ILD0层的接触开口或孔，以及将一种或多种金属沉积到接触开口中。
在方法700的框706处，在ILD0层之上形成第二ILD层(可互换地称为ILD1层)。图1B-1D、图2B-2D和图3B-3D示出了示例ILD1层的截面图。可以使用例如适当的沉积技术(例如CVD)来形成ILD1层。
在方法700的框707处，在ILD1层中并与相应的接触件交叠地形成M1金属线。图1A、图2A、图3A、图5和图6示出了根据一些实施例的示例M1金属线的俯视图。这些M1金属线可以使用例如以下工艺来形成：图案化ILD1层以在ILD1层中形成沟槽，以及将一种或多种金属沉积到沟槽中。
图8是根据一些实施例的电子设计自动化(EDA)***800的示意图。根据一个或多个实施例的本文所述的生成设计布局(例如SOI集成电路100、200、300、400、500和600的布局)的方法可以例如使用根据一些实施例的EDA***800来实现。在一些实施例中，EDA***800是能够执行APR操作的通用计算设备。EDA***800包括硬件处理器802和非暂态计算机可读存储介质804。此外，计算机可读存储介质804被编码(即存储)有可执行指令集806、设计布局807、设计规则检查(DRC)平台809、或用于执行该指令集的任何中间数据。每个设计布局807包括集成芯片的图形表示，例如GSII文件。每个DRC平台809包括特定于为制造设计布局807而选择的半导体工艺的设计规则列表。由硬件处理器802执行指令806、设计布局807和DRC平台809(至少部分地)表示EDA工具，它实现根据一个或多个实施例的本文所述方法(以下称为所提到的工艺和/或方法)的一部分或全部。
处理器802通过总线808电耦合至计算机可读存储介质804。处理器802还通过总线808电耦合至I/O接口810。网络接口812还通过总线808电连接到处理器802。网络接口812连接到网络818，以便处理器802和计算机可读存储介质804能够通过网络814连接到外部元件。处理器802被配置为执行编码在计算机可读存储介质804中的指令806，以使EDA***800可用于执行所提到的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理***、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质804是电、磁、光、电磁、红外、和/或半导体***(或装置或设备)。例如，计算机可读存储介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，计算机可读存储介质804存储指令806、设计布局807(例如先前所讨论的SOI集成电路100、200、300、400、500和600的布局)和DRC平台809，它们被配置为使EDA***800(其中这种执行(至少部分地)代表EDA工具)可用于执行所提到的工艺和/或方法的一部分或全部。在一个或多个实施例中，存储介质804还存储有助于执行所提到的工艺和/或方法的一部分或全部的信息。
EDA***800包括I/O接口810。I/O接口810耦合到外部电路。在一个或多个实施例中，I/O接口810包括用于将信息和命令传送到处理器802的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
EDA***800还包括耦合到处理器802的网络接口812。网络接口812允许EDA***800与网络814进行通信，一个或多个其他计算机***连接到网络814。网络接口812包括：无线网络接口，例如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如，以太网、USB或IEEE-1388。在一个或多个实施例中，在两个或更多个EDA***800中实现所提到的工艺和/或方法的一部分或全部。
EDA***800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器802处理的其他参数中的一个或多个。信息经由总线808传输到处理器802。EDA***800被配置为通过I/O接口810接收与用户界面(UI)816相关的信息。该信息作为UI 816存储在计算机可读介质804中。
在一些实施例中，使用诸如可从铿腾电子科技有限公司(CADENCE DESIGNSYSTEMS，Inc.)获得的之类的工具、或另一合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，这些工艺被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM、RAM)、存储卡等中的一项或多项。
图8中还示出了与EDA***800相关联的制造工具。例如，掩模室830通过例如网络814从EDA***800接收设计布局，并且掩模室830具有掩模制造工具832(例如掩模写入器)，其用于基于从EDA***800生成的设计布局来制造一个或多个光掩模(例如用于制造例如SOI集成电路100、200、300、400、500和/或600的光掩模)。IC制造商(“Fab”)820可以通过例如网络814连接到掩膜室830和EDA***800。制造商820包括IC制造工具822，其用于使用由掩模室830制造的光掩模来制造IC芯片(例如SOI集成电路100、200、300、400、500和/或600)。作为示例而非限制，IC制造工具822包括用于制造IC芯片的一个或多个群集工具。该群集工具可以是多反应室型复合设备，其包括在其中心处***有晶圆处理机器人的多面体传输室、定位在多面体传输室的每个壁面处的多个工艺室(例如CVD室、PVD室、蚀刻室、退火室等)；以及安装在传输室的不同壁面上的负载锁定室。
图9是根据一些实施例的IC制造***900以及与其相关联的IC制造流程的框图。在一些实施例中，基于设计布局(例如SOI集成电路100、200、300、400、500或600的布局)，使用制造***900来制造下列项中的至少一项：一个或多个光掩模、或半导体器件的一层中的至少一个组件。
在图9中，IC制造***900包括在与制造SOIIC 960有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室920、掩模室930和制造商950。SOI制造***900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室920、掩模室930和制造商950中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室920、掩模室930和制造商950中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)920生成设计布局922(例如SOIIC 100、200、300、400、500和/或600的布局)。设计布局922包括为SOIIC 960(例如SOIIC 100、200、300、400、500和/或600)设计的各种几何图案。几何图案对应于组成要制造的SOIIC 960的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种器件特征。例如，设计布局922的一部分包括各种电路特征，例如将被形成在SOI晶圆上的具有延伸部(或凹凸部)、栅极结构、栅极接触件、源极/漏极接触件、体接触件、和/或金属线的有源区域。设计室920实施适当的设计过程以形成设计布局922。设计过程包括逻辑设计、物理设计、或放置和布线中的一个或多个。设计布局922呈现在具有几何图案信息和各种网络的网表的一个或多个数据文件中。例如，设计布局922可以以GDSII文件格式或DFII文件格式表达。
掩模室930包括数据准备932和掩模制造944。掩模室930使用设计布局922(例如SOIIC 100、200、300、400、500或600的布局)来制造一个或多个光掩模945，其被用来根据设计布局922来制造SOIIC 960的各个层。掩模室930执行掩模数据准备932，其中，设计布局922被转换成代表性数据文件(“RDF”)。掩模数据准备932将RDF提供给掩模制造944。掩模制造944包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，光掩模(调制盘)945或半导体晶圆953。掩模数据准备932处理设计布局922，以符合掩模写入器的特定特性和/或制造商950的规则。在图9中，掩模数据准备932和掩模制造944被示为单独的元件。在一些实施例中，掩模数据准备932和掩模制造944可以统称为掩模数据准备。
在一些实施例中，掩模数据准备932包括光学接近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。OPC调整设计布局922。在一些实施例中，掩模数据准备932包括进一步的分辨率增强技术(RET)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的设计布局922，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改设计布局922以补偿掩模制造944期间的限制，这可以撤消由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其模拟将由制造商950实施以制造SOIIC 960的工艺。LPC基于设计布局922来模拟该工艺以创建模拟制造集成电路，例如，SOIIC 960。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善设计布局922。
本领域普通技术人员将理解，为了清楚起见，掩模数据准备932的以上描述已被简化。在一些实施例中，数据准备932包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改设计布局922。此外，可以以各种不同的顺序执行在数据准备932期间应用于设计布局922的处理。
在掩模数据准备932之后并且在掩模制造944期间，基于设计布局922来制造光掩模945或一组光掩模945。在一些实施例中，掩模制造944包括基于设计布局922来执行一个或多个光刻曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机制来基于设计布局922在光掩模945上形成图案。可以以各种技术形成光掩模945。在一些实施例中，光掩模945是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的辐射敏感材料层(例如光致抗蚀剂)的辐射束(例如紫外线(UV)束)被不透明区域阻挡并且透射通过透明区域。在一个示例中，光掩模945的二元掩模版本包括透明衬底(例如熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如铬)。在另一示例中，使用相移技术形成光掩模945。在光掩模945的相移掩模(PSM)版本中，在相移光掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移光掩模可以是衰减PSM或交替PSM。由掩模制造944生成的(一个或多个)光掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆953中形成各种掺杂区域，被用于蚀刻工艺以在半导体晶圆953中形成各种蚀刻区域，和/或用于在其他合适的工艺。
制造商950包括晶圆制造950。制造商950是IC制造企业，其包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，制造商950是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造(前端(FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后端制造(BEOL制造)，并且第三制造设施可以为铸造企业提供其他服务。
制造商950使用由掩模室930制造的(一个或多个)光掩模945来制造SOIIC 960。因此，制造商950至少间接地使用设计布局922来制造SOI IC 960。在一些实施例中，SOI晶圆953由制造商950使用(一个或多个)光掩模945来制造以形成SOIIC 960。在一些实施例中，器件制造包括至少间接地基于设计布局922来执行一个或多个光刻曝光。
基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在本文中不一定公开了所有优点，并且对于所有实施例都不需要特定的优点。优点之一是有源区域延伸部(或凹凸部)有助于减小本征栅极到栅极距离，同时保持非本征栅极到栅极距离足够大以避免在SOIIC设计流程中违反DRC。另一个优点是可以提高SOI IC中的栅极密度，这是因为减少了本征栅极到栅极距离。另一个优点是可以通过合并相邻晶体管的源极/漏极延伸部来减少SOIIC中的信号延迟和功耗。另一个优点是可以通过使用有源区域延伸部合并相邻晶体管的源极/漏极延伸部来节省M1金属层的布线资源。
在一些实施例中，一种IC结构包括第一晶体管、第二晶体管、隔离区域和第一栅极延伸部。第一晶体管包括沿第一方向延伸的第一栅极以及分别位于第一栅极的相对侧的第一源极/漏极区域。第二晶体管包括沿第一方向延伸的第二栅极以及分别位于第二栅极的相对侧的第二源极/漏极区域。隔离区域横向位于第一晶体管和第二晶体管之间。第一个第一源极/漏极区域具有第一源极/漏极延伸部，该第一源极/漏极延伸部沿基本上垂直于第一方向并远离第一栅极的第二方向从隔离区域的第一边界突出，并且第一个第二源极/漏极区域具有第二源极/漏极延伸部，该第二源极/漏极延伸部沿基本上垂直于第一方向并远离第二栅极的第三方向从隔离区域的第二边界突出。第一栅极延伸部沿第二方向从第一栅极延伸到与隔离区域交叠的位置。
在一些实施例中，一种IC结构包括衬底、第一封闭隔离区域、第一栅极结构和第二栅极结构。衬底包括底部半导体层、底部半导体层之上的绝缘体层、以及绝缘体层之上的顶部半导体层。从截面图看，第一封闭隔离区域被形成在顶部半导体层中，并且从俯视图看，第一封闭隔离区域被封闭在顶部半导体层的第一有源区域内。第一栅极结构位于第一封闭隔离区域的第一侧，并与第一有源区域形成第一晶体管。第二栅极结构位于第一封闭隔离区域的与第一封闭隔离区域的第一侧相对的第二侧。第二栅极结构与第一有源区域形成第二晶体管，其中，第一晶体管的源极/漏极区域与第二晶体管的源极/漏极区域合并，并且从俯视图看，第一晶体管和第二晶体管的合并的源极/漏极区域限定第一封闭隔离区域的下边界。
在一些实施例中，一种方法包括：在衬底中形成隔离区域以在衬底中限定有源区域，其中，从俯视图看，隔离区域具有围绕有源区域的外部隔离区域以及至少部分地被有源区域围绕的内部隔离区域，并且有源区域具有第一凹凸部和第二凹凸部，该第一凹凸部从内部隔离区域的第一侧朝向内部隔离区域的与内部隔离区域的第一侧相对的第二侧突出，并且该第二凹凸部从内部隔离区域的第二侧朝向内部隔离区域的第一侧突出；在有源区域之上形成第一栅极结构，其中，从俯视图看，第一栅极结构包括与内部隔离区域的第一侧基本上平行地延伸的第一部分以及延伸超过内部隔离区域的第一侧的第二部分；以及对有源区域进行掺杂以分别在第一栅极结构的第一部分的相对侧形成第一源极/漏极区域，其中，第一源极/漏极区域的一部分被形成在有源区域的第一凹凸部上。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种集成电路IC结构，包括：第一晶体管，包括沿第一方向延伸的第一栅极以及分别位于所述第一栅极的相对侧的第一源极/漏极区域；第二晶体管，包括沿所述第一方向延伸的第二栅极以及分别位于所述第二栅极的相对侧的第二源极/漏极区域；隔离区域，横向位于所述第一晶体管和所述第二晶体管之间，其中，第一个所述第一源极/漏极区域具有第一源极/漏极延伸部，该第一源极/漏极延伸部沿基本上垂直于所述第一方向并远离所述第一栅极的第二方向从所述隔离区域的第一边界突出，并且第一个所述第二源极/漏极区域具有第二源极/漏极延伸部，该第二源极/漏极延伸部沿基本上垂直于所述第一方向并远离所述第二栅极的第三方向从所述隔离区域的第二边界突出；以及第一栅极延伸部，沿所述第二方向从所述第一栅极延伸到与所述隔离区域交叠的位置。
示例2.根据示例1所述的IC结构，还包括：第二栅极延伸部，沿所述第三方向从所述第二栅极延伸到与所述隔离区域交叠的位置。
示例3.根据示例2所述的IC结构，其中，所述第二栅极延伸部与所述第一栅极延伸部分开的距离大于将所述第一源极/漏极延伸部与所述第二源极/漏极延伸部分开的距离。
示例4.根据示例1所述的IC结构，其中，所述第一栅极延伸部延伸超过所述隔离区域的第一边界达第一非零距离，并且所述第一源极/漏极延伸部从所述隔离区域的第一边界突出达第二非零距离，所述第二非零距离大于所述第一非零距离。
示例5.根据示例1所述的IC结构，还包括：第二栅极延伸部，所述第二栅极延伸部从所述第二栅极延伸超过所述隔离区域的第二边界达第一非零距离，并且所述第二源极/漏极延伸部从所述隔离区域的第二边界突出达第二非零距离，所述第二非零距离大于所述第一非零距离。
示例6.根据示例1所述的IC结构，其中，所述第一源极/漏极延伸部与所述第二源极/漏极延伸部合并。
示例7.根据示例1所述的IC结构，其中，所述第一晶体管还包括体接触区域，所述体接触区域具有与所述第一源极/漏极区域的导电类型相反的导电类型，并且所述体接触区域通过所述第一栅极延伸部与第一个所述第一源极/漏极区域分开。
示例8.根据示例7所述的IC结构，其中，所述第一栅极延伸部未将所述体接触区域与第二个所述第一源极/漏极区域分开。
示例9.根据示例1所述的IC结构，还包括：第二栅极延伸部，沿所述第三方向从所述第二栅极延伸，其中，所述第二晶体管还包括体接触区域，该体接触区域具有与所述第二源极/漏极区域的导电类型相反的导电类型，并且所述体接触区域通过所述第二栅极延伸部与第一个所述第二源极/漏极区域分开。
示例10.根据示例9所述的IC结构，其中，所述第二栅极延伸部未将所述体接触区域与第二个所述第二源极/漏极区域分开。
示例11.一种集成电路IC结构，包括：衬底，包括底部半导体层、所述底部半导体层之上的绝缘体层、以及所述绝缘体层之上的顶部半导体层；第一封闭隔离区域，从截面图看，所述第一封闭隔离区域被形成在所述顶部半导体层中，并且从俯视图看，所述第一封闭隔离区域被封闭在所述顶部半导体层的第一有源区域内；第一栅极结构，位于所述第一封闭隔离区域的第一侧，并与所述第一有源区域形成第一晶体管；以及第二栅极结构，位于所述第一封闭隔离区域的与所述第一封闭隔离区域的所述第一侧相对的第二侧，所述第二栅极结构与所述第一有源区域形成第二晶体管，其中，所述第一晶体管的源极/漏极区域与所述第二晶体管的源极/漏极区域合并，并且从俯视图看，所述第一晶体管和所述第二晶体管的合并的源极/漏极区域限定所述第一封闭隔离区域的下边界。
示例12.根据示例11所述的IC结构，其中，从所述俯视图看，所述第一栅极结构具有第一部分和第二部分，所述第一部分沿着与所述第一封闭隔离区域的下边界基本上垂直的第一方向延伸，并且所述第二部分沿着与所述第一封闭隔离区域的下边界基本上平行的第二方向延伸。
示例13.根据示例12所述的IC结构，其中，从所述俯视图看，所述第一栅极结构的第二部分延伸超过所述第一封闭隔离区域的与所述第一封闭隔离区域的下边界基本上垂直的边界。
示例14.根据示例12所述的IC结构，其中，从所述俯视图看，所述第二栅极结构具有沿所述第一方向延伸的第一部分，以及沿所述第二方向朝向所述第一栅极结构的第二部分延伸的第二部分。
示例15.根据示例14所述的IC结构，其中，从所述俯视图看，所述第二栅极结构的第二部分延伸穿过所述第一封闭隔离区域的与所述第一封闭隔离区域的下边界垂直的边界。
示例16.根据示例14所述的IC结构，其中，所述第一栅极结构的第二部分与所述第二栅极结构的第二部分分开。
示例17.根据示例11所述的IC结构，还包括：第二封闭隔离区域封闭，从所述俯视图看，所述第二封闭隔离区域被封闭在所述顶部半导体层的与所述第一有源区域分开的第二有源区域内；其中，所述第一栅极结构还与所述第二有源区域形成第三晶体管，所述第二栅极结构还与所述第二有源区域形成第四晶体管，所述第三晶体管的源极/漏极区域与所述第四晶体管的源极/漏极区域合并，并且从所述俯视图看，所述第三晶体管和所述第四晶体管的合并的源极/漏极区域限定所述第二封闭隔离区域的上边界。
示例18.一种用于形成集成电路结构的方法，包括：在衬底中形成隔离区域以在所述衬底中限定有源区域，其中，从俯视图看，所述隔离区域具有围绕所述有源区域的外部隔离区域以及至少部分地被所述有源区域围绕的内部隔离区域，并且所述有源区域具有第一凹凸部和第二凹凸部，所述第一凹凸部从所述内部隔离区域的第一侧朝向所述内部隔离区域的与所述内部隔离区域的第一侧相对的第二侧突出，并且所述第二凹凸部从所述内部隔离区域的第二侧朝向所述内部隔离区域的第一侧突出；在所述有源区域之上形成第一栅极结构，其中，从所述俯视图看，所述第一栅极结构包括与所述内部隔离区域的第一侧基本上平行地延伸的第一部分，以及延伸超过所述内部隔离区域的第一侧的第二部分；以及对所述有源区域进行掺杂以分别在所述第一栅极结构的第一部分的相对侧形成第一源极/漏极区域，其中，所述第一源极/漏极区域的一部分被形成在所述有源区域的第一凹凸部上。
示例19.根据示例18所述的方法，还包括：在所述有源区域之上形成第二栅极结构，其中，从所述俯视图看，所述第二栅极结构包括与所述内部隔离区域的第二侧基本上平行地延伸的第一部分，以及延伸超过所述内部隔离区域的第二侧的第二部分；以及对所述有源区域进行掺杂以分别在所述第二栅极结构的第一部分的相对侧形成第二源极/漏极区域，其中，所述第二源极/漏极区域的一部分被形成在所述有源区域的第二凹凸部上。
示例20.根据示例18所述的方法，其中，所述第一凹凸部与所述第二凹凸部合并。

Claims (20)

1.一种集成电路IC结构，包括：
第一晶体管，包括沿第一方向延伸的第一栅极以及分别位于所述第一栅极的相对侧的第一源极/漏极区域；
第二晶体管，包括沿所述第一方向延伸的第二栅极以及分别位于所述第二栅极的相对侧的第二源极/漏极区域；
隔离区域，横向位于所述第一晶体管和所述第二晶体管之间，其中，第一个所述第一源极/漏极区域具有第一源极/漏极延伸部，该第一源极/漏极延伸部沿垂直于所述第一方向并远离所述第一栅极的第二方向从所述隔离区域的第一边界突出，并且第一个所述第二源极/漏极区域具有第二源极/漏极延伸部，该第二源极/漏极延伸部沿垂直于所述第一方向并远离所述第二栅极的第三方向从所述隔离区域的第二边界突出；以及
第一栅极延伸部，沿所述第二方向从所述第一栅极延伸到与所述隔离区域交叠的位置。
2.根据权利要求1所述的IC结构，还包括：
第二栅极延伸部，沿所述第三方向从所述第二栅极延伸到与所述隔离区域交叠的位置。
3.根据权利要求2所述的IC结构，其中，所述第二栅极延伸部与所述第一栅极延伸部分开的距离大于将所述第一源极/漏极延伸部与所述第二源极/漏极延伸部分开的距离。
4.根据权利要求1所述的IC结构，其中，所述第一栅极延伸部延伸超过所述隔离区域的第一边界达第一非零距离，并且所述第一源极/漏极延伸部从所述隔离区域的第一边界突出达第二非零距离，所述第二非零距离大于所述第一非零距离。
5.根据权利要求1所述的IC结构，还包括：
第二栅极延伸部，所述第二栅极延伸部从所述第二栅极延伸超过所述隔离区域的第二边界达第一非零距离，并且所述第二源极/漏极延伸部从所述隔离区域的第二边界突出达第二非零距离，所述第二非零距离大于所述第一非零距离。
6.根据权利要求1所述的IC结构，其中，所述第一源极/漏极延伸部与所述第二源极/漏极延伸部合并。
7.根据权利要求1所述的IC结构，其中，所述第一晶体管还包括体接触区域，所述体接触区域具有与所述第一源极/漏极区域的导电类型相反的导电类型，并且所述体接触区域通过所述第一栅极延伸部与第一个所述第一源极/漏极区域分开。
8.根据权利要求7所述的IC结构，其中，所述第一栅极延伸部未将所述体接触区域与第二个所述第一源极/漏极区域分开。
9.根据权利要求1所述的IC结构，还包括：
第二栅极延伸部，沿所述第三方向从所述第二栅极延伸，其中，所述第二晶体管还包括体接触区域，该体接触区域具有与所述第二源极/漏极区域的导电类型相反的导电类型，并且所述体接触区域通过所述第二栅极延伸部与第一个所述第二源极/漏极区域分开。
10.根据权利要求9所述的IC结构，其中，所述第二栅极延伸部未将所述体接触区域与第二个所述第二源极/漏极区域分开。
11.一种集成电路IC结构，包括：
衬底，包括底部半导体层、所述底部半导体层之上的绝缘体层、以及所述绝缘体层之上的顶部半导体层；
第一封闭隔离区域，从截面图看，所述第一封闭隔离区域被形成在所述顶部半导体层中，并且从俯视图看，所述第一封闭隔离区域被封闭在所述顶部半导体层的第一有源区域内；
第一栅极结构，位于所述第一封闭隔离区域的第一侧，并与所述第一有源区域形成第一晶体管；以及
第二栅极结构，位于所述第一封闭隔离区域的与所述第一封闭隔离区域的所述第一侧相对的第二侧，所述第二栅极结构与所述第一有源区域形成第二晶体管，其中，所述第一晶体管的源极/漏极区域与所述第二晶体管的源极/漏极区域合并，并且从俯视图看，所述第一晶体管和所述第二晶体管的合并的源极/漏极区域限定所述第一封闭隔离区域的下边界。
12.根据权利要求11所述的IC结构，其中，从所述俯视图看，所述第一栅极结构具有第一部分和第二部分，所述第一部分沿着与所述第一封闭隔离区域的下边界垂直的第一方向延伸，并且所述第二部分沿着与所述第一封闭隔离区域的下边界平行的第二方向延伸。
13.根据权利要求12所述的IC结构，其中，从所述俯视图看，所述第一栅极结构的第二部分延伸超过所述第一封闭隔离区域的与所述第一封闭隔离区域的下边界垂直的边界。
14.根据权利要求12所述的IC结构，其中，从所述俯视图看，所述第二栅极结构具有沿所述第一方向延伸的第一部分，以及沿所述第二方向朝向所述第一栅极结构的第二部分延伸的第二部分。
15.根据权利要求14所述的IC结构，其中，从所述俯视图看，所述第二栅极结构的第二部分延伸超过所述第一封闭隔离区域的与所述第一封闭隔离区域的下边界垂直的边界。
16.根据权利要求14所述的IC结构，其中，所述第一栅极结构的第二部分与所述第二栅极结构的第二部分分开。
17.根据权利要求11所述的IC结构，还包括：
第二封闭隔离区域，从所述俯视图看，所述第二封闭隔离区域被封闭在所述顶部半导体层的与所述第一有源区域分开的第二有源区域内；
其中，所述第一栅极结构还与所述第二有源区域形成第三晶体管，所述第二栅极结构还与所述第二有源区域形成第四晶体管，所述第三晶体管的源极/漏极区域与所述第四晶体管的源极/漏极区域合并，并且从所述俯视图看，所述第三晶体管和所述第四晶体管的合并的源极/漏极区域限定所述第二封闭隔离区域的上边界。
18.一种用于形成集成电路结构的方法，包括：
在衬底中形成隔离区域以在所述衬底中限定有源区域，其中，从俯视图看，所述隔离区域具有围绕所述有源区域的外部隔离区域以及至少部分地被所述有源区域围绕的内部隔离区域，并且所述有源区域具有第一凹凸部和第二凹凸部，所述第一凹凸部从所述内部隔离区域的第一侧朝向所述内部隔离区域的与所述内部隔离区域的第一侧相对的第二侧突出，并且所述第二凹凸部从所述内部隔离区域的第二侧朝向所述内部隔离区域的第一侧突出；
在所述有源区域之上形成第一栅极结构，其中，从所述俯视图看，所述第一栅极结构包括与所述内部隔离区域的第一侧平行地延伸的第一部分，以及延伸超过所述内部隔离区域的第一侧的第二部分；以及
对所述有源区域进行掺杂以分别在所述第一栅极结构的第一部分的相对侧形成第一源极/漏极区域，其中，所述第一源极/漏极区域的一部分被形成在所述有源区域的第一凹凸部上。
19.根据权利要求18所述的方法，还包括：
在所述有源区域之上形成第二栅极结构，其中，从所述俯视图看，所述第二栅极结构包括与所述内部隔离区域的第二侧平行地延伸的第一部分，以及延伸超过所述内部隔离区域的第二侧的第二部分；以及
对所述有源区域进行掺杂以分别在所述第二栅极结构的第一部分的相对侧形成第二源极/漏极区域，其中，所述第二源极/漏极区域的一部分被形成在所述有源区域的第二凹凸部上。
20.根据权利要求18所述的方法，其中，所述第一凹凸部与所述第二凹凸部合并。
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