CN113396482B - 半导体装置 - Google Patents

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Abstract

半导体装置包括：半导体层，其具有主面；沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有一方侧的第一侧壁、另一方侧的第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽且具有相对于上述主面位于上述底壁侧的上端部；第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；以及第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部。

Description

半导体装置
技术领域
本发明涉及具备源极以及漏极成为一体的共源极漏极型的MISFET(MetalInsulator Semiconductor Field Effect Transistor)的半导体装置。
背景技术
专利文献1公开了具备作为共源极漏极型的MISFET的一例的纵栅极型的MOS(Metal Oxide Semiconductor)晶体管的半导体装置。该半导体装置包括p型的半导体芯片(半导体层)、沟槽栅极构造、n型的多个漂移区域以及n+型的多个源极漏极区域。
沟槽栅极构造包括沟槽、绝缘层以及栅极电极。沟槽形成于半导体芯片的主面。沟槽在剖视时具有第一侧壁、第二侧壁以及底壁。绝缘层形成于沟槽的内壁。栅极电极隔着绝缘层埋设于沟槽。多个漂移区域在半导体芯片的主面的表层部分别形成于沟槽的第一侧壁侧的区域以及第二侧壁侧的区域。多个漂移区域相对于沟槽的底壁形成于半导体芯片的主面侧的区域。
多个源极漏极区域分别形成于多个漂移区域的表层部。一方的源极漏极区域与高电压侧电连接，另一方的源极漏极区域与低电压侧电连接。若在栅极电极施加栅极电压，则通道形成于沿沟槽的底壁的区域。由此，电流从高电压侧的源极漏极区域经由通道流向低电压侧的源极漏极区域。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2007/0145474号说明书
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种具备共源极漏极型的MISFET并能够提高耐压的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，包括：半导体层，其具有主面；沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有一方侧的第一侧壁、另一方侧的第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽且具有相对于上述主面位于上述底壁侧的上端部；第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；以及第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部。
根据该半导体装置，能够缓和产生于栅极电极以及各源极漏极区域之间的电场强度。由此，能够抑制相对于沟槽栅极构造的电场集中。其结果，能够提供能够提高耐压的半导体装置。
本发明的一个实施方式提供一种半导体装置，包括：半导体层，其具有主面；沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有第一侧壁、第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽；第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部；第二导电型的基体区域，其在上述半导体层中形成于多个上述漂移区域的下方的区域；以及第二导电型的高浓度通道区域，其在上述半导体层中以隔着上述绝缘层而与上述栅极电极对置的方式形成于沿上述沟槽的上述底壁的区域，且具有超过上述基体区域的第二导电型杂质浓度的第二导电型杂质浓度。
根据该半导体装置，能够通过高浓度通道区域抑制从多个漂移区域扩展的空乏层彼此在沟槽的底壁重叠。由此，能够抑制击穿。其结果，能够提供能够提高耐压的半导体装置。
本发明中的上述的或者其它目的、特征以及效果根据参照附图进行的以下叙述的实施方式的说明可清楚。
附图说明
图1是表示本发明的第一实施方式的半导体装置的电路图。
图2是图1所示的半导体装置的立体图。
图3是图2所示的半导体装置的俯视图。
图4是表示半导体层的第一主面的构造的俯视图。
图5是表示图4所示的器件区域的一部分的区域的放大俯视图。
图6是沿图5所示的VI-VI线的剖视图，是表示包括第一方式例的漂移区域的形态的剖视图。
图7是沿图5所示的VII-VII线的剖视图。
图8是沿图5所示的VIII-VIII线的剖视图。
图9是图6所示的区域IX的放大图。
图10A是与图9对应的区域的放大图，是表示包括第二方式例的漂移区域的形态的放大图。
图10B是与图9对应的区域的放大图，是表示包括第三方式例的漂移区域的形态的放大图。
图10C是与图9对应的区域的放大图，是表示包括第四方式例的漂移区域的形态的放大图。
图11是示意性地表示基体配线的构造的简略剖视图。
图12是示意性地表示栅极配线的构造的简略剖视图。
图13是示意性地表示第一源极漏极配线的构造的简略剖视图。
图14是示意性地表示第二源极漏极配线的构造的简略剖视图。
图15是表示第一配线层的构造的俯视图。
图16是表示第二配线层的构造的俯视图。
图17是表示第三配线层的构造的俯视图。
图18A是与图9对应的区域的放大图，是用于说明图2所示的半导体装置的制造方法的一例的放大图。
图18B是表示图18A之后的工序的放大图。
图18C是表示图18B之后的工序的放大图。
图18D是表示图18C之后的工序的放大图。
图18E是表示图18D之后的工序的放大图。
图18F是表示图18E之后的工序的放大图。
图18G是表示图18F之后的工序的放大图。
图18H是表示图18G之后的工序的放大图。
图18I是表示图18H之后的工序的放大图。
图18J是表示图18I之后的工序的放大图。
图18K是表示图18J之后的工序的放大图。
图18L是表示图18K之后的工序的放大图。
图19是与图5对应的区域的俯视图，是表示本发明的第二实施方式的半导体装置的俯视图。
图20是与图6对应的区域的剖视图，是表示本发明的第三实施方式的半导体装置的剖视图。
图21是与图9对应的区域的放大图，是表示本发明的第四实施方式的半导体装置的放大图。
图22是与图9对应的区域的放大图，是表示本发明的第五实施方式的半导体装置的放大图。
图23是与图9对应的区域的放大图，是表示本发明的第六实施方式的半导体装置的放大图。
图24是与图9对应的区域的放大图，是表示本发明的第七实施方式的半导体装置的放大图。
图25是与图6对应的区域的剖视图，是表示本发明的第八实施方式的半导体装置的剖视图。
图26是与图6对应的区域的剖视图，是表示本发明的第九实施方式的半导体装置的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的电路图。半导体装置1包括共源极漏极型的MISFET(Metal Insulator Semiconductor Field Effect Transistor)2。MISFET2包括基体B、栅极G、第一源极漏极SD1以及第二源极漏极SD2。第一源极漏极SD1以及第二源极漏极SD2分别一体地包括源极以及漏极。
对基体B施加有基准电压(例如接地电压)。对栅极G施加有以基体B为基准的栅极电压VG。在第一源极漏极SD1以及第二源极漏极SD2之间流动的电流I的导通以及断开由栅极G控制。
半导体装置1还包括具有反偏压连接的二极管对的串联电路3。串联电路3与第一源极漏极SD1以及第二源极漏极SD2连接。串联电路3在MISFET2的断开状态下限制(断开)在第一源极漏极SD1以及第二源极漏极SD2之间流动的电流I。
具体而言，二极管对包括第一主体二极管4以及第二主体二极管5。第一主体二极管4以及第二主体二极管5分别包括阳极以及阴极。第一主体二极管4的阳极与基体B连接。第一主体二极管4的阴极与第一源极漏极SD1连接。第二主体二极管5的阳极与基体B连接。第二主体二极管5的阴极与第二源极漏极SD2连接。
半导体装置1是四端子器件，包括基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9。基体端子6与基体B连接。栅极端子7与栅极G连接。第一源极漏极端子8与第一源极漏极SD1连接。第二源极漏极端子9与第二源极漏极SD2连接。
MISFET2是能够向第一源极漏极端子8以及第二源极漏极端子9这双方向流动电流I的双方向器件。在第一源极漏极端子8与高电压侧(输入侧)连接的情况下，第二源极漏极端子9与低电压侧(输出侧)连接。另一方面，在第一源极漏极端子8与低电压侧(输出侧)连接的情况下，第二源极漏极端子9与高电压侧(输入侧)连接。
在栅极阈值电压Vth以上的栅极电压VG(Vth≤VG)施加于栅极端子7的情况下，电流I在第一源极漏极端子8以及第二源极漏极端子9之间流动。由此，MISFET2成为接通状态。另一方面，在小于栅极阈值电压Vth的栅极电压VG(VG＜Vth)施加于栅极端子7的情况下，不在第一源极漏极端子8以及第二源极漏极端子9之间流动电流I。由此，MISFET2成为断开状态。
根据半导体装置1，能够由一个MISFET2实现连接非共源极漏极型的两个MISFET的漏极彼此的电路具有的功能。因此，根据半导体装置1，能够通过电流路径的缩短来实现低接通电阻化。以下，对半导体装置1的具体的构造进行说明。
图2是图1所示的半导体装置1的立体图。图3是图2所示的半导体装置1的俯视图。以下，对半导体装置1由晶片级芯片尺寸封装构成的例子进行说明，该晶片级芯片尺寸封装具有从晶片切出的芯片的规格作为封装的规格。
参照图2以及图3，半导体装置1包括长方体形状的器件主体11。器件主体11包括一方侧的第一面12、另一方侧的第二面13、以及第一面12及第二面13的侧面14A、14B、14C、14D。具体而言，侧面14A～14D包括第一侧面14A、第二侧面14B、第三侧面14C以及第四侧面14D。
第一面12以及第二面13在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)下形成为四边形状。第一面12是与连接对象物连接时、与该连接对象物对置的连接面(安装面)。第二面13是连接面的相反侧的非连接面(非安装面)。连接对象物也可以包括安装基板(例如PCB)、电子部件、半导体封装的引线框架等。
第一侧面14A以及第二侧面14B在俯视时在第一方向X上延伸，并在与第一方向X交叉的第二方向Y上对置。具体而言，第二方向Y与第一方向X正交。第三侧面14C以及第四侧面14D在俯视时在第二方向Y上延伸，并在第一方向X上对置。侧面14A～14D分别在法线方向Z上呈平面地延伸。侧面14A～14D也可以是具有研磨痕的研磨面。
器件主体11的第一方向X的宽度也可以为1mm以上且5mm以下。在该方式(本实施例)中，器件主体11的第一方向X的宽度为2mm左右。器件主体11的第二方向Y的宽度也可以为1mm以上且5mm以下。在该方式中，器件主体11的第二方向Y的宽度为2mm左右。
具体而言，器件主体11具有包括半导体层20(半导体芯片)以及配线构造21的层叠构造。半导体层20形成器件主体11的第二面13以及侧面14A～14D的一部分。配线构造21形成器件主体11的第一面12以及侧面14A～14D的一部分。
在该方式中，半导体层20由硅构成。半导体层20形成为长方体形状。半导体层20包括一方侧的第一主面22、另一方侧的第二主面23、以及连接第一主面22及第二主面23的侧面24A、24B、24C、24D。具体而言，侧面24A～24D包括第一侧面24A、第二侧面24B、第三侧面24C以及第四侧面24D。
第一主面22以及第二主面23形成为在俯视时呈四边形状。第一主面22也可以是研磨面。第二主面23形成器件主体11的第二面13。侧面24A～24D分别形成器件主体11的侧面14A～14D的一部分。
配线构造21形成于第一主面22之上。配线构造21包括主面32以及侧面34A、34B、34C、34D。具体而言，侧面34A～34D包括第一侧面34A、第二侧面34B、第三侧面34C以及第四侧面34D。
主面32形成为在俯视时呈四边形状。主面32形成器件主体11的第一面12。侧面34A～34D形成器件主体11的侧面14A～14D的一部分。侧面34A～34D从主面32的周缘朝向半导体层20延伸，并与半导体层20的侧面24A～24D相连。具体而言，侧面34A～34D相对于半导体层20的侧面24A～24D形成为同一面。
半导体装置1具有形成于配线构造21的主面32的多个外部端子。多个外部端子是与连接对象物外部连接的端子电极。多个外部端子包括基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9。在该方式中，多个外部端子包括一个基体端子6、一个栅极端子7、多个第一源极漏极端子8以及多个第二源极漏极端子9。基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9分别电独立。
在该方式中，多个外部端子以在第一方向X以及第二方向Y上空出间隔而呈五行五列的行列状的图案排列。具体而言，基体端子6配置在第三行的第一列。栅极端子7配置在第三行的第五列。栅极端子7在第二方向Y上与基体端子6对置。多个第一源极漏极端子8配置在第一行的第一列～第五列以及第四行的第一列～第五列。多个第二源极漏极端子9配置在第二行的第一列～第五列以及第五行的第一列～第五列。
配置在第二行的多个第二源极漏极端子9以在第一方向X上与配置在第一行的多个第一源极漏极端子8一一对应的关系对置。配置在第五行的多个第二源极漏极端子9以在第一方向X上与多个配置在第四行的多个第一源极漏极端子8一一对应的关系对置。
在该方式中，在第三行的第二列、第三列以及第四列分别设有空间。也可以在各空间配置基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9的任一个。也可以在各空间配置电开放的开放端子。
基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9的个数以及排列是任意的，并不限定于图2以及图3所示的个数以及排列。
图4是表示半导体层20的第一主面22的构造的俯视图。图5是图4所示的器件区域41的一部分的区域的放大俯视图。图6是沿图5所示的VI-VI线的剖视图，是表示第一方式例的漂移区域85的方式的剖视图。图7是沿图5所示的VII-VII线的剖视图。图8是沿图5所示的VIII-VIII线的剖视图。图9是图6所示的区域IX的放大图。
参照图4，半导体层20包括器件区域41以及外侧区域42。器件区域41也可以称为有源区域。器件区域41是形成有MISFET2的区域。在俯视时，器件区域41从半导体层20的侧面24A～24D向内方空出间隔地形成。
在该方式中，器件区域41形成为在俯视时具有与侧面24A～24D平行的四边的四边形状。器件区域41的平面形状是任意的，并不限定于四边形状。外侧区域42是器件区域41的外侧的区域。外侧区域42在俯视时沿器件区域41的周缘以带状延伸。具体而言，外侧区域42形成为在俯视时包围器件区域41的环状(在该方式中为四边环状)。
参照图5～图9，半导体装置1包括形成于半导体层20的p型的基体区域50。基体区域50形成MISFET2的基体B(参照图1)。在该方式中，基体区域50形成于半导体层20的整个区域。基体区域50具有第一主面22侧的p型杂质浓度小于第二主面23侧的p型杂质浓度的浓度梯度。
具体而言，基体区域50包括p－型的低浓度基体区域51以及p+型的高浓度基体区域52。低浓度基体区域51形成于第一主面22侧的区域，从第一主面22以及侧面24A～24D露出。低浓度基体区域51的p型杂质浓度也可以为5×1014cm－3以上且5×1016cm－3以下。在该方式中，低浓度基体区域51的p型杂质浓度为8×1015cm－3左右。低浓度基体区域51也可以包括作为p型杂质的一例的硼。
低浓度基体区域51也可以具有2μm以上且10μm以下的厚度TB1。厚度TB1也可以为2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。厚度TB1优选为2μm以上且5μm以下。
高浓度基体区域52具有超过低浓度基体区域51的p型杂质浓度的p型杂质浓度。高浓度基体区域52相对于低浓度基体区域51形成于第二主面23侧的区域，从第二主面23以及侧面24A～24D露出。低浓度基体区域51以及高浓度基体区域52的边界与第一主面22平行地延伸。
高浓度基体区域52的p型杂质浓度也可以为5×1018cm－3以上且5×1020cm－3以下。在该方式中，高浓度基体区域52的p型杂质浓度为2×1019cm－3左右。高浓度基体区域52也可以包括作为p型杂质的一例的硼。
高浓度基体区域52具有超过低浓度基体区域51的厚度TB1的厚度TB2(TB1＜TB2)。厚度TB2也可以为50μm以上且500μm以下。厚度TB2也可以为50μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、250μm以上且300μm以下、300μm以上且350μm以下、350μm以上且400μm以下、400μm以上且450μm以下、或者450μm以上且500μm以下。
在该方式中，低浓度基体区域51由p－型的外延层形成。基体区域50(低浓度基体区域51)从外侧区域42露出。在该方式中，高浓度基体区域52由p+型的半导体基板形成。
参照图5～图9，半导体装置1包括形成于器件区域41的沟槽栅极构造53。在图5中由影线示出沟槽栅极构造53。在该方式中，多个沟槽栅极构造53形成于器件区域41。多个沟槽栅极构造53分别形成为在俯视时沿第一方向X延伸的带状，在第二方向Y上空出间隔地形成。多个沟槽栅极构造53在俯视时整体形成为沿第一方向X延伸的条纹状。
多个沟槽栅极构造53也可以以0.01μm以上且5μm以下的间距PT形成。间距PT由相邻的两个沟槽栅极构造53之间的距离定义。间距PT也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。
多个沟槽栅极构造53分别包括第一接触部54、第二接触部55以及器件部56。第一接触部54在俯视时位于外侧区域42，由栅极沟槽61的长度方向一方侧的端部形成。第二接触部55在俯视时位于外侧区域42，由栅极沟槽61的长度方向另一方侧的端部形成。器件部56位于器件区域41，在俯视时以带状在第一接触部54以及第二接触部55之间的区域延伸。
多个沟槽栅极构造53分别包括栅极沟槽61、栅极绝缘层62以及栅极电极63。栅极沟槽61形成于第一主面22。栅极沟槽61在剖视时具有一方侧的第一侧壁64、另一方侧的第二侧壁65、以及连接第一侧壁64及第二侧壁65的底壁66。
以下，有时将第一侧壁64、第二侧壁65以及底壁66统一称为“内壁”。另外，沟槽栅极构造53的第一接触部54、第二接触部55以及器件部56也可以是栅极沟槽61的第一接触部54、第二接触部55以及器件部56。
第一侧壁64、第二侧壁65以及底壁66位于低浓度基体区域51内。第一侧壁64以及第二侧壁65沿法线方向Z延伸。底壁66与第一主面22平行地延伸。连接第一侧壁64以及底壁66的第一角部67形成为弯曲状。连接第二侧壁65以及底壁66的第二角部68形成为弯曲状。底壁66也可以作为整体形成为朝向第二主面23的弯曲状。
栅极沟槽61的深度DT也可以为0.5μm以上且2μm以下。深度DT也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
栅极沟槽61的开口宽度WO也可以为0.1μm以上且0.5μm以下。开口宽度WO是与栅极沟槽61延伸的方向(第一方向X)正交的方向(第二方向Y)的宽度。开口宽度WO也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。开口宽度WO优选为0.2μm以上且0.3μm以下。
栅极沟槽61的开口宽度WO优选为栅极沟槽61的深度DT以下。纵横比DT/WO也可以为1以上且20以下。纵横比DT/WO是深度DT相对于开口宽度WO的比。纵横比DT/WO也可以为1以上且2以下、2以上且3以下、3以上且4以下、4以上且5以下、5以上且6以下、6以上且7以下、7以上且8以下、8以上且10以下、10以上且12以下、12以上且14以下、14以上且16以下、16以上且18以下、或者18以上且20以下。纵横比DT/WO优选为2以上且5以下。
栅极沟槽61的底壁66的宽度WB也可以为0.1μm以上且0.5μm以下。底壁66的宽度WB也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。宽度WB优选为0.1μm以上且0.3μm以下。
在半导体层20内，第一侧壁64在与第一主面22之间所成的角度的绝对值也可以为90°以上且95°以下(例如91°左右)。在半导体层20内，第二侧壁65在与第一主面22之间所成的角度的绝对值也可以为90°以上且95°以下(例如91°左右)。栅极沟槽61也可以形成为在剖视时开口宽度从第一主面22侧朝向底壁66侧变窄的锥形形状。当然，第一侧壁64以及第二侧壁65也可以与第一主面22垂直地形成。
栅极绝缘层62在栅极沟槽61的内壁形成为膜状。栅极绝缘层62形成于栅极沟槽61的内壁的整个区域。栅极绝缘层62在栅极沟槽61内划分凹部空间。栅极绝缘层62包括从第一主面22露出的露出部。栅极绝缘层62的露出部也可以与第一主面22形成为同一面。栅极绝缘层62的露出部也可以是研磨面。
在栅极沟槽61的内壁的法线方向上，栅极绝缘层62的厚度也可以为100nm以上且1000nm以下。栅极绝缘层62的厚度也可以为100nm以上且250nm以下、250nm以上且500nm以下、500nm以上且750nm以下、或者750nm以上且1000nm以下。
栅极绝缘层62包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。栅极绝缘层62优选由氧化硅构成。
栅极电极63隔着栅极绝缘层62埋设于栅极沟槽61。具体而言，栅极电极63在栅极沟槽61内埋设于由栅极绝缘层62划分出的凹部空间。栅极电极63埋设于栅极沟槽61的器件部56。
栅极电极63包括开口侧的上端部以及底壁66侧的下端部。栅极电极63的上端部相对于第一主面22位于底壁66侧。在该方式中，栅极电极63的上端部相对于栅极沟槽61的深度方向中间部位于底壁66侧。由此，在栅极沟槽61内，由栅极电极63的上端部、第一侧壁64以及第二侧壁65划分出凹部空间。在该方式中，栅极电极63包括从器件部56向第一接触部54引出的部分、以及向第二接触部55引出的部分。
在栅极沟槽61的深度方向上，栅极电极63的厚度TG也可以为0.1μm以上且0.5μm以下。栅极电极63的厚度TG也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。
栅极电极63也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。栅极电极63优选包含导电性多晶硅。导电性多晶硅也可以是p型多晶硅或者n型多晶硅。导电性多晶硅优选为n型多晶硅。
沟槽栅极构造53还包括在栅极沟槽61内埋设于栅极电极63的上端部之上的埋设绝缘体69。具体而言，埋设绝缘体69在栅极沟槽61内埋设于由栅极电极63的上端部、第一侧壁64以及第二侧壁65划分出的凹部空间。埋设绝缘体69隔着栅极绝缘层62埋设于栅极沟槽61。
埋设绝缘体69埋设于栅极沟槽61的器件部56。埋设绝缘体69包覆栅极电极63的上端部的整个区域。在该方式中，埋设绝缘体69包括从器件部56向第一接触部54以及第二接触部55引出的部分。埋设绝缘体69包括开口侧的上端部以及底壁66侧的下端部。埋设绝缘体69的上端部与第一主面22形成为同一面。埋设绝缘体69的上端部也可以是研磨面。埋设绝缘体69的下端部与栅极电极63的上端部相接。
沟槽栅极构造53还包括隔着栅极绝缘层62埋设于栅极沟槽61的栅极接触电极70。在该方式中，形成有多个栅极接触电极70。多个栅极接触电极70分别埋设于栅极沟槽61的第一接触部54以及第二接触部55。具体而言，多个栅极接触电极70在第一接触部54以及第二接触部55内分别埋设于由栅极绝缘层62划分出的凹部空间。
各栅极接触电极70包括开口侧的上端部以及底壁66侧的下端部。各栅极接触电极70的上端部相对于栅极电极63的上端部位于第一主面22侧。各栅极接触电极70的上端部与埋设绝缘体69的上端部形成为同一面。各栅极接触电极70的上端部与第一主面22形成为同一面。各栅极接触电极70的上端部也可以是研磨面。各栅极接触电极70的下端部在栅极沟槽61(第一接触部54以及第二接触部55)内与栅极电极63电连接。
栅极接触电极70也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。栅极电极63优选包含导电性多晶硅。导电性多晶硅也可以为p型多晶硅或者n型多晶硅。导电性多晶硅优选为n型多晶硅。栅极接触电极70特别优选包含与栅极电极63相同的材料。
在该方式中，多个栅极接触电极70包含与栅极电极63相同的材料，并与栅极电极63一体地形成。也就是，多个栅极接触电极70分别形成为栅极电极63的引出部，从器件部56分别向第一接触部54以及第二接触部55引出。
参照图5以及图8，半导体装置1还包括形成于外侧区域42的沟槽接触构造71。在图5中由影线示出沟槽接触构造71。在该方式中，多个(在该方式中为两个)沟槽接触构造71形成于外侧区域42。多个沟槽接触构造71包括一方侧的第一沟槽接触部72以及另一方侧的第二沟槽接触构造73。
第一沟槽接触部72在外侧区域42形成于多个沟槽栅极构造53的一端部(第一接触部54)侧的区域。第一沟槽接触部72在与多个沟槽栅极构造53延伸的方向(第一方向X)交叉的方向(第二方向Y)上以带状延伸。第一沟槽接触部72与多个沟槽栅极构造53的一端部连接。
第二沟槽接触构造73在外侧区域42形成于多个沟槽栅极构造53的另一端部(第二接触部55)侧的区域。第二沟槽接触构造73在与多个沟槽栅极构造53延伸的方向(第一方向X)交叉的方向(第二方向Y)上以带状延伸。第二沟槽接触构造73与多个沟槽栅极构造53的另一端部连接。
第二沟槽接触构造73具有与第一沟槽接触部72相同的构造。以下，以第一沟槽接触部72为例进行说明。对于第二沟槽接触构造73中与第一沟槽接触部72对应的构造，标注同一参照符号并省略说明。
第一沟槽接触部72包括接触沟槽74、接触绝缘层75以及接触电极76。接触沟槽74形成于第一主面22。接触沟槽74在剖视时包括一方侧的第一侧壁77、另一方侧的第二侧壁78、以及连接第一侧壁77及第二侧壁78的底壁79。第一侧壁77是与沟槽栅极构造53连接的连接壁。以下，有时将第一侧壁77、第二侧壁78以及底壁79统一称为“内壁”。
第一侧壁77、第二侧壁78以及底壁79位于低浓度基体区域51内。第一侧壁77以及第二侧壁78沿法线方向Z延伸。底壁66与第一主面22平行地延伸。连接第一侧壁77以及底壁79的第一角部80(参照图8的虚线部)形成为弯曲状。连接第二侧壁78以及底壁79的第二角部81形成为弯曲状。底壁79也可以作为整体形成为朝向第二主面23的弯曲状。
接触沟槽74的深度DCT也可以为0.5μm以上且2μm以下。深度DCT也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。深度DCT优选与栅极沟槽61的深度DT相等。
接触沟槽74的开口宽度WCO也可以为0.1μm以上且0.5μm以下。开口宽度WCO是与接触沟槽74延伸的方向(第二方向Y)正交的方向(第一方向X)的宽度。开口宽度WCO也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。开口宽度WCO优选为0.2μm以上且0.3μm以下。开口宽度WCO优选为与栅极沟槽61的开口宽度WO相等。
接触沟槽74的开口宽度WCO优选为接触沟槽74的深度DCT以下。纵横比DCT/WCO也可以为1以上且20以下。纵横比DCT/WCO为深度DCT相对于开口宽度WCO的比。纵横比DCT/WCO也可以为1以上且2以下、2以上且3以下、3以上且4以下、4以上且5以下、5以上且6以下、6以上且7以下、7以上且8以下、8以上且10以下、10以上且12以下、12以上且14以下、14以上且16以下、16以上且18以下、或者18以上且20以下。纵横比DCT/WCO优选为2以上且5以下。
底壁79的宽度WCB也可以为0.1μm以上且0.5μm以下。宽度WCB也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。宽度WCB优选为0.1μm以上且0.3μm以下。宽度WCB优选与栅极沟槽61的底壁66的宽度WB相等。
在半导体层20内，第一侧壁77在与第一主面22之间所成的角度的绝对值也可以为90°以上且95°以下(例如91°左右)。在半导体层20内，第二侧壁78在与第一主面22之间所成的角度的绝对值也可以为90°以上且95°以下(例如91°左右)。接触沟槽74也可以形成为在剖视时开口宽度从第一主面22侧朝向底壁79侧变窄的锥形形状。当然，第一侧壁77以及第二侧壁78也可以与第一主面22垂直地形成。
接触沟槽74的第一侧壁77与栅极沟槽61的第一侧壁64以及第二侧壁65连通。接触沟槽74在与栅极沟槽61之间形成一个沟槽。在该方式中，多个接触沟槽74在俯视时在与多个栅极沟槽61之间形成一个梯子状的沟槽。
接触绝缘层75沿接触沟槽74的内壁形成为膜状。接触绝缘层75在接触沟槽74内划分凹部空间。接触绝缘层75在栅极沟槽61以及接触沟槽74之间的连通部与栅极绝缘层62连接。接触绝缘层75包括从第一主面22露出的露出部。接触绝缘层75的露出部与第一主面22形成为同一面。接触绝缘层75的露出部也可以是研磨面。
在接触沟槽74的内壁的法线方向上，接触绝缘层75的厚度也可以为100nm以上且1000nm以下。接触绝缘层75的厚度也可以为100nm以上且250nm以下、250nm以上且500nm以下、500nm以上且750nm以下、或者750nm以上且1000nm以下。接触绝缘层75的厚度优选与栅极绝缘层62的厚度相等。接触绝缘层75的厚度与栅极绝缘层62的厚度相等是指，接触绝缘层75以及栅极绝缘层62以一样的厚度形成。
接触绝缘层75包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。接触绝缘层75优选由氧化硅构成。接触绝缘层75优选由与栅极绝缘层62相同的材料构成。
接触电极76隔着接触绝缘层75埋入接触沟槽74。具体而言，接触电极76在接触沟槽74内埋设于由接触绝缘层75划分出的凹部空间。接触电极76在栅极沟槽61以及接触沟槽74之间的连通部与栅极接触电极70连接。由此，接触电极76经由栅极接触电极70而与栅极电极63电连接。
接触电极76包括开口侧的上端部以及底壁66侧的下端部。接触电极76的上端部与栅极接触电极70的上端部形成为同一面。接触电极76的上端部与第一主面22形成为同一面。接触电极76的上端部也可以是研磨面。
接触电极76也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。接触电极76优选包含导电性多晶硅。导电性多晶硅也可以是p型多晶硅或者n型多晶硅。导电性多晶硅优选为n型多晶硅。接触电极76优选包含与栅极电极63相同的材料。
参照图5～图9，半导体装置1包括形成于半导体层20的第一主面22的表层部的n型的多个漂移区域85。多个漂移区域85的n型杂质浓度也可以为5×1015cm－3以上且5×1016cm－3以下。在该方式中，多个漂移区域85的n型杂质浓度为8×1015cm－3左右。多个漂移区域85优选包含扩散系数比较大的n型杂质。多个漂移区域85优选包含作为扩散系数比较大的n型杂质的一例的磷。
多个漂移区域85在第一主面22的表层部形成于低浓度基体区域51。多个漂移区域85分别形成于多个栅极沟槽61的第一侧壁64侧的区域以及第二侧壁65侧的区域，隔着栅极沟槽61而相互对置。多个漂移区域85分别形成为在俯视时沿栅极沟槽61延伸的方向(第一方向X)延伸的带状。
多个漂移区域85包覆多个栅极沟槽61的器件部56，使多个栅极沟槽61的第一接触部54以及第二接触部55露出。由多个漂移区域85以及栅极沟槽61的器件部56划定器件区域41。
多个漂移区域85相对于多个栅极沟槽61的底壁66形成于第一主面22侧。也就是，多个漂移区域85使多个栅极沟槽61的底壁66露出。
具体而言，多个漂移区域85相对于栅极电极63的下端部形成于第一主面22侧的区域。多个漂移区域85使多个栅极沟槽61的第一侧壁64的一部分、第二侧壁65的一部分以及底壁66露出。多个漂移区域85隔着栅极绝缘层62与栅极电极63以及埋设绝缘体69对置。
多个漂移区域85通过多个栅极沟槽61而与第一源极漏极SD1用的第一漂移区域86、以及第二源极漏极SD2用的第二漂移区域87在电学上分割。第一漂移区域86以及第二漂移区域87以隔着一个栅极沟槽61的形态沿第二方向Y交替地形成。
在该方式中，多个漂移区域85从栅极接触电极70空出间隔地形成。也就是，多个漂移区域85并非隔着栅极绝缘层62与栅极接触电极70对置。栅极接触电极70隔着栅极绝缘层62与低浓度基体区域51对置。由此，能够抑制外侧区域42中的泄漏电流(也就是栅极接触电极70引起的泄漏电流)。
参照图9，多个漂移区域85分别包括连接区域88以及内方区域89。连接区域88相对于栅极沟槽61的底壁66在第一主面22侧的区域与栅极沟槽61连接。具体而言，连接区域88相对于栅极电极63的下端部在第一主面22侧的区域与栅极沟槽61连接。连接区域88的底部在半导体层20的厚度方向上位于栅极电极63的上端部以及下端部之间的区域。
内方区域89位于栅极沟槽61的侧方，相对于连接区域88位于栅极沟槽61的底壁66侧的区域。在该方式中，内方区域89的底部在半导体层20的厚度方向上位于比栅极沟槽61的底壁66更靠下方的区域(第二主面23侧的区域)。
各漂移区域85的厚度TD在使栅极沟槽61的底壁66露出这样的条件下下，也可以为0.4μm以上且2μm以下。厚度TD根据第一主面22以及漂移区域85的最深部之间的距离来定义。厚度TD也可以为0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、0.8μm以上且1μm以下、1μm以上且1.2μm以下、1.2μm以上且1.4μm以下、1.4μm以上且1.6μm以下、1.6μm以上且1.8μm以下、或者1.8μm以上且2μm以下。
栅极沟槽61的突出长度LP也可以为0.01μm以上且0.1μm以下。突出长度LP在半导体层20的厚度方向上是在栅极沟槽61中从多个漂移区域85露出的部分的长度。突出长度LP也可以为0.01μm以上且0.02μm以下、0.02μm以上且0.04μm以下、0.04μm以上且0.06μm以下、0.06μm以上且0.08μm以下、或者0.08μm以上且0.1μm以下。突出长度LP优选为0.02μm以上且0.06μm以下。
多个漂移区域85在与低浓度基体区域51之间分别形成pn接合部。空乏层(参照图9的双点划线)从pn接合部扩展。由pn接合部形成MISFET2的第一主体二极管4以及第二主体二极管5(参照图1)。第一主体二极管4以及第二主体二极管5形成MISFET2的串联电路3(参照图1)。
第一主体二极管4包括第一漂移区域86以及低浓度基体区域51之间的pn接合部。第一主体二极管4包括作为阳极的低浓度基体区域51以及作为阴极的第一漂移区域86。第二主体二极管5包括第二漂移区域87以及低浓度基体区域51之间的pn接合部。第二主体二极管5包括作为阳极的低浓度基体区域51以及作为阴极的第二漂移区域87。第二主体二极管5经由低浓度基体区域51而与第一主体二极管4反偏压连接。
多个漂移区域85也可以具有图10A～图10C所示的方式。
图10A是与图9对应的区域的放大图，是表示第二方式例的漂移区域85的放大图。以下，对于与多个漂移区域85以外的构造对应的构造，标注同一参照符号并省略说明。
参照图10A，多个漂移区域85分别包括连接区域88以及内方区域89。连接区域88相对于栅极沟槽61的底壁66(栅极电极63的下端部)在第一主面22侧的区域与栅极沟槽61连接。连接区域88的底部位于栅极电极63的上端部以及下端部之间的区域。
内方区域89位于栅极沟槽61的侧方，相对于连接区域88位于栅极沟槽61的底壁66侧的区域。在该方式中，内方区域89的底部相对于栅极沟槽61的底壁66形成于第一主面22侧的区域。内方区域89的底部也可以在半导体层20的厚度方向上位于栅极沟槽61的底壁66以及连接区域88的底部之间的区域。
图10B是与图9对应的区域的放大图，是表示第三方式例的漂移区域85的放大图。以下，对于与多个漂移区域85以外的构造对应的构造，标注同一参照符号并省略说明。
参照图10B，多个漂移区域85分别包括连接区域88以及内方区域89。连接区域88相对于栅极沟槽61的底壁66(栅极电极63的下端部)在第一主面22侧的区域与栅极沟槽61连接。连接区域88的底部位于栅极电极63的上端部以及下端部之间的区域。
内方区域89位于栅极沟槽61的侧方，相对于连接区域88的底部形成于第一主面22侧的区域。内方区域89的底部在半导体层20的厚度方向上位于第一主面22以及连接区域88的底部之间的区域。内方区域89的底部也可以在半导体层20的厚度方向上位于第一主面22以及栅极电极63的上端部之间的区域。内方区域89的底部也可以在半导体层20的厚度方向上位于栅极电极63的上端部以及连接区域88的底部之间的区域。
图10C是与图9对应的区域的放大图，是表示第四方式例的漂移区域85的放大图。以下，对于与多个漂移区域85以外的构造对应的构造，标注同一参照符号并省略说明。
参照图10C，多个漂移区域85分别包括连接区域88以及内方区域89。在该方式中，连接区域88以及内方区域89分别以一样的深度形成。也就是，多个漂移区域85分别以一样的深度形成。多个漂移区域85的底部在半导体层20的厚度方向上位于栅极电极63的上端部以及下端部之间的区域。
再次参照图6～图9，半导体装置1还包括分别形成于多个漂移区域85的表层部的n+型的多个源极漏极区域90。多个源极漏极区域90是源极区域以及漏极区域成为一体的区域。多个源极漏极区域90具有超过多个漂移区域85的n型杂质浓度的n型杂质浓度。多个源极漏极区域90的n型杂质浓度也可以为5×1018cm－3以上且5×1020cm－3以下。在该方式中，多个源极漏极区域90的n型杂质浓度为5×1019cm－3左右。
多个源极漏极区域90包含与漂移区域85的n型杂质不同的n型杂质。具体而言，多个源极漏极区域90优选包含具有小于漂移区域85的n型杂质的扩散系数的扩散系数的n型杂质。多个源极漏极区域90优选包含作为扩散系数比较小的n型杂质的一例的砷。
多个源极漏极区域90包括第一源极漏极区域91以及第二源极漏极区域92。第一源极漏极区域91形成于第一漂移区域86。第二源极漏极区域92形成于第二漂移区域87。第一源极漏极区域91以及第二源极漏极区域92形成MISFET2的第一源极漏极SD1以及第二源极漏极SD2(参照图1)。
多个源极漏极区域90分别形成为在俯视时沿沟槽栅极构造53延伸的方向(也就是第一方向X)延伸的带状，在与沟槽栅极构造53交叉的方向(也就是第二方向Y)上空出间隔地形成。多个源极漏极区域90在俯视时作为整体形成为条纹状。由此，多个源极漏极区域90以在俯视时隔着一个沟槽栅极构造53的形态，与多个沟槽栅极构造53交替地形成。
多个源极漏极区域90在沿第一主面22的方向上从多个沟槽栅极构造53空出间隔ISD1地形成。间隔ISD1也可以为5nm以上且1000nm以下。间隔ISD1也可以为5nm以上且10nm以下、10nm以上且50nm以下、50nm以上且100nm以下、100nm以上且150nm以下、150nm以上且200nm以下、200nm以上且300nm以下、300nm以上且400nm以下、400nm以上且600nm以下、600nm以上且800nm以下、或者800nm以上且1000nm以下。
多个源极漏极区域90优选在俯视时形成于相邻的两个沟槽栅极构造53之间的中央部。多个源极漏极区域90相对于栅极电极63的上端部形成于第一主面22侧的区域。具体而言，多个源极漏极区域90的底部相对于栅极电极63的上端部形成于第一主面22侧的区域。
多个源极漏极区域90在半导体层20的厚度方向上从栅极电极63空出间隔地形成。多个源极漏极区域90在沿第一主面22的方向(具体地为第二方向Y)上隔着埋设绝缘体69而相互对置。多个源极漏极区域90在沿第一主面22的方向(具体地为第二方向Y)上并非与栅极接触电极70对置。多个源极漏极区域90在沿第一主面22的方向(具体地为第二方向Y)上仅与埋设绝缘体69对置。
各源极漏极区域90的厚度TSD也可以为10nm以上且150nm以下。厚度TSD也可以为10nm以上且25nm以下、25nm以上且50nm以下、50nm以上且75nm以下、75nm以上且100nm以下、100nm以上且125nm以下、或者125nm以上且150nm以下。厚度TSD优选为50nm以上且100nm以下。
多个源极漏极区域90在半导体层20的厚度方向上从栅极电极63的上端部空出间隔ISD2地形成。间隔ISD2也可以为0.1μm以上且1.5μm以下。间隔ISD2也可以为0.1μm以上且0.25μm以下、0.25μm以上且0.5μm以下、0.5μm以上且0.75μm以下、0.75μm以上且1μm以下、1μm以上且1.25μm以下、或者1.25μm以上且1.5μm以下。间隔ISD2优选为0.5μm以上。
多个源极漏极区域90在沿第一主面22的方向(具体地为第二方向Y)上从栅极电极63分离。并且，多个源极漏极区域90在半导体层20的厚度方向(法线方向Z)上从栅极电极63的上端部分离。由此，缓和栅极电极63以及各源极漏极区域90之间的电场强度，能够抑制相对于沟槽栅极构造53(具体地为栅极电极63)的电场集中。其结果，能够抑制这种电场集中引起的半导体装置1的耐压下降。
另外，多个源极漏极区域90在沿第一主面22的方向上与埋设绝缘体69对置。由此，能够适当地缓和相对于沟槽栅极构造53的电场集中。另外，能够适当地提高沟槽栅极构造53的绝缘耐压。
另外，多个源极漏极区域90包含具有比较小的扩散系数的n型杂质(在该方式中为砷)。由此，能够抑制n型杂质的不希望的扩散，因此能够在所希望的区域适当地形成多个源极漏极区域90。因此，能够使多个源极漏极区域90适当地从栅极电极63分离。其结果，能够适当地抑制相对于沟槽栅极构造53(具体地为栅极电极63)的不所望的电场集中。
再次参照图6～图9，半导体装置1还包括在半导体层20中形成于沿栅极沟槽61的底壁66的区域的p+型的高浓度通道区域95。高浓度通道区域95具有超过低浓度基体区域51的p型杂质浓度的p型杂质浓度。高浓度通道区域95的p型杂质浓度也可以为高浓度基体区域52的p型杂质浓度以下。高浓度通道区域95的p型杂质浓度也可以小于高浓度基体区域52的p型杂质浓度。
高浓度通道区域95的p型杂质浓度也可以为5×1016cm－3以上且5×1018cm－3以下。在该方式中，高浓度通道区域95的p型杂质浓度为1×1017cm－3左右。高浓度通道区域95也可以包含作为p型杂质的硼。
高浓度通道区域95隔着栅极绝缘层62与栅极电极63对置。具体而言，高浓度通道区域95相对于多个漂移区域85的底部形成于第二主面23侧的区域，隔着栅极绝缘层62与栅极电极63的下端部对置。高浓度通道区域95在沿栅极沟槽61的底壁66的区域形成MISFET2的通道。
高浓度通道区域95形成为在俯视时沿栅极沟槽61的底壁66延伸的带状。高浓度通道区域95也可以包覆栅极沟槽61的第一角部67以及第二角部68。高浓度通道区域95也可以经由第一角部67以及第二角部68而包覆第一侧壁64的一部分以及第二侧壁65的一部分。
高浓度通道区域95的底部相对于低浓度基体区域51的底部位于栅极沟槽61的底壁66侧。高浓度通道区域95的底部以及低浓度基体区域51的底部之间的间隔ICB也可以为0.1μm以上且2μm以下。间隔ICB也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。间隔ICB优选为1μm以上且2μm以下。
高浓度通道区域95的厚度TCH也可以为超过0μm且0.5μm以下。厚度TCH根据栅极沟槽61的底壁66以及高浓度通道区域95的底部之间的距离来定义。厚度TCH也可以为超过0μm且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。厚度TCH优选为0.1μm以上且0.3μm以下。
在该方式中，高浓度通道区域95包括从栅极沟槽61的底壁66在沿第一主面22的方向上伸出的鼓出部96。在栅极沟槽61形成为锥形形状的情况下，高浓度通道区域95的鼓出部96在半导体层20的厚度方向上与栅极沟槽61的第一侧壁64以及第二侧壁65对置。
高浓度通道区域95的宽度WCH超过栅极沟槽61的底壁66的宽度WB(WB＜WCH)。宽度WCH在第二方向Y上根据高浓度通道区域95中在沿第一主面22的方向上最鼓出的区域(在该方式中为鼓出部96)的宽度来定义。宽度WCH也可以超过栅极沟槽61的开口宽度WO(WO＜WCH)。宽度WCH也可以为0.1μm以上且0.5μm以下。宽度WCH也可以为0.1μm以上且0.2μm以下、0.2μm以上且0.3μm以下、0.3μm以上且0.4μm以下、或者0.4μm以上且0.5μm以下。
在该方式中，对高浓度通道区域95包括鼓出部96的例子进行了说明。但是，高浓度通道区域95也可以不具有鼓出部96，而是仅形成于沿栅极沟槽61的底壁66的区域。该情况下，高浓度通道区域95也可以在沿栅极沟槽61的底壁66的区域形成为膜状。另外，该情况下，高浓度通道区域95的宽度WCH也可以与栅极沟槽61的底壁66的宽度WB相等(WCH＝WB)。
在该方式中，高浓度通道区域95从多个漂移区域85空出间隔地形成于沿栅极沟槽61的底壁66的部分。高浓度通道区域95的一部分的区域(在该方式中为鼓出部96)在半导体层20的厚度方向上与多个漂移区域85对置。具体而言，高浓度通道区域95的一部分的区域(在该方式中为鼓出部96)在半导体层20的厚度方向上至少与多个漂移区域85的连接区域88对置。
高浓度通道区域95形成MISFET2的通道的同时，还作为通道限位部发挥功能。高浓度通道区域95抑制从多个漂移区域85扩展的空乏层彼此在半导体层20中的沿栅极沟槽61的底壁66的区域重叠。由此，可抑制多个漂移区域85的击穿。因此，能够抑制击穿引起的半导体装置1的耐压下降。
参照图6～图9，半导体装置1还包括p－型的低浓度通道区域97，该p－型的低浓度通道区域97在半导体层20中介于多个漂移区域85以及高浓度通道区域95之间的区域。低浓度通道区域97在沿栅极沟槽61的区域形成于漂移区域85以及高浓度通道区域95之间的区域。低浓度通道区域97在沿栅极沟槽61的区域中与高浓度通道区域95一起形成MISFET2的通道。在该方式中，低浓度通道区域97在沿第一侧壁64以及第二侧壁65的区域形成通道。
低浓度通道区域97具有小于高浓度通道区域95的p型杂质浓度的p型杂质浓度。低浓度通道区域97的p型杂质浓度也可以为5×1014cm－3以上且5×1016cm－3以下。在该方式中，低浓度通道区域97的p型杂质浓度为8×1015cm－3左右。在该方式中，低浓度通道区域97利用低浓度基体区域51的一部分的区域来形成。低浓度通道区域97也可以通过包含从高浓度通道区域95扩散的p型杂质而具有低浓度基体区域51的p型杂质浓度以上的p型杂质浓度。
低浓度通道区域97允许空乏层从多个漂移区域85扩展。由此，能够获得空乏层的耐压保持效果。即，高浓度通道区域95限制从多个漂移区域85扩展的空乏层，另一方面，低浓度通道区域97允许从多个漂移区域85扩展的空乏层。通过它们的组合构造，能够同时实现击穿引起的耐压下降的抑制效果以及空乏层的耐压保持效果这双方。
图11是示意性地表示基体配线101的构造的简略剖视图。图12是示意性地表示栅极配线102的构造的简略剖视图。图13是示意性地表示第一源极漏极配线103的构造的简略剖视图。图14是示意性地表示第二源极漏极配线104的构造的简略剖视图。图15是表示第一配线层111的构造的俯视图。图16是表示第二配线层112的构造的俯视图。图17是表示第三配线层113的构造的俯视图。图11～图14是示意性地表示说明所必需的构造的图，并非表示半导体装置1的特定部位的剖面。另外，在图11～图14中，器件区域41由影线简化地示出。
参照图11～图17，配线构造21包括绝缘层100、基体配线101、栅极配线102、第一源极漏极配线103以及第二源极漏极配线104。基体配线101、栅极配线102、第一源极漏极配线103以及第二源极漏极配线104分别选择性引绕在绝缘层100内。
在该方式中，绝缘层100具有多个绝缘层100层叠而成的层叠构造。绝缘层100的层叠数是任意的，并不限定于特定的层叠数。在该方式中，多个绝缘层100包括从半导体层20的第一主面22侧依次层叠的第一绝缘层105、第二绝缘层106、第三绝缘层107、第四绝缘层108以及第五绝缘层109。
第一绝缘层105是最下绝缘层。第五绝缘层109是最上绝缘层。第一绝缘层105、第二绝缘层106、第三绝缘层107以及第四绝缘层108分别形成为层间绝缘层。在该方式中，第四绝缘层108形成为钝化层。在该方式中，第五绝缘层109形成为保护层。
第一绝缘层105、第二绝缘层106、第三绝缘层107以及第四绝缘层108优选包含无机绝缘体。第一绝缘层105、第二绝缘层106、第三绝缘层107以及第四绝缘层108也可以包含作为无机绝缘体的一例的氧化硅或者氮化硅。
在该方式中，第一绝缘层105、第二绝缘层106以及第三绝缘层107分别包含氧化硅。在该方式中，第四绝缘层108包含氮化硅。第五绝缘层109优选包含有机绝缘体。第五绝缘层109也可以包含作为有机绝缘体的一例的树脂。第五绝缘层109也可以包含作为树脂的一例的聚酰亚胺、聚酰胺或者聚苯并噁唑。
在第一绝缘层105之上形成有第一配线层111。在第二绝缘层106之上形成有第二配线层112。在第三绝缘层107之上形成有第三配线层113。在第一配线层111、第二配线层112以及第三配线层113分别形成有基体配线101的一部分、栅极配线102的一部分、第一源极漏极配线103的一部分以及第二源极漏极配线104的一部分。
参照图11，基体配线101具有一方侧的第一端部以及另一方侧的第二端部。第一端部在外侧区域42中与基体区域50(低浓度基体区域51)电连接。第二端部与基体端子6电连接。基体配线101将施加于基体端子6的基准电压(例如接地电压)传递至基体区域50(低浓度基体区域51)。
具体而言，基体配线101包括一个或者多个(在该方式中为一个)基体最下配线层121、一个或者多个(在该方式中为一个)基体中间配线层122、一个或者多个(在该方式中为一个)基体最上配线层123、一个或者多个(在该方式中为多个)基体最下连接电极124、以及一个或者多个(在该方式中为多个)基体中间连接电极125。
参照图15，基体最下配线层121作为第一配线层111的一个形成于第一绝缘层105之上。在该方式中，基体最下配线层121在俯视时形成于配线构造21的第一侧面34A侧的区域。基体最下配线层121也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。
在该方式中，基体最下配线层121包括基体主体部126以及基体臂部127。基体主体部126形成于在俯视时沿配线构造21的第一侧面34A的中央部的区域。在该方式中，基体主体部126在俯视时形成于器件区域41。基体主体部126在俯视时形成为四边形状。基体主体部126的平面形状是任意的。
基体臂部127被从基体主体部126向外侧区域42引出。基体臂部127在第一侧面34A以带状延伸。基体臂部127在俯视时与基体区域50(低浓度基体区域51)对置。
参照图16，基体中间配线层122作为第二配线层112的一个形成于第二绝缘层106之上。基体中间配线层122形成于在俯视时与基体最下配线层121的基体主体部126重叠的位置。基体中间配线层122形成为在俯视时呈四边形状。基体中间配线层122的平面形状是任意的。基体中间配线层122也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。
参照图17，基体最上配线层123作为第三配线层113的一个形成于第三绝缘层107之上。基体最上配线层123形成于在俯视时与基体中间配线层122以及基体端子6重叠的位置。
基体最上配线层123形成为在俯视时呈四边形状。基体最上配线层123的平面形状是任意的。基体最上配线层123具有超过基体最下配线层121的厚度以及基体中间配线层122的厚度的厚度。基体最上配线层123也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。
参照图11，多个基体最下连接电极124在第一绝缘层105中介于基体最下配线层121(具体地为基体臂部127)以及外侧区域42之间的区域。多个基体最下连接电极124将基体最下配线层121电连接于基体区域50(低浓度基体区域51)。多个基体最下连接电极124形成基体配线101的第一端部。基体最下连接电极124也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。
多个基体中间连接电极125在第二绝缘层106中介于基体中间配线层122以及基体最上配线层123之间的区域。多个基体中间连接电极125将基体最上配线层123电连接于基体中间配线层122。基体中间连接电极125也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。
基体端子6形成于第五绝缘层109之上。基体端子6形成于在俯视时与基体最上配线层123重叠的位置。基体端子6贯通绝缘层100的一部分(在该方式中第四绝缘层108以及第五绝缘层109)，且与基体最上配线层123电连接。在基体最上配线层123中与基体端子6连接的部分形成基体配线101的第二端部。
在该方式中，基体端子6包括基体基底电极层128以及基体低熔点金属层129。基体基底电极层128形成于基体开口130内。基体开口130贯通绝缘层100的一部分(在该方式中为第四绝缘层108以及第五绝缘层109)，使基体最上配线层123露出。
基体基底电极层128在基体开口130内与基体最上配线层123电连接。基体基底电极层128具有包覆配线构造21的主面32的重叠部。基体基底电极层128也可以包括钛层、氮化钛层、铜层、金层、镍层以及铝层中的至少一种。
基体低熔点金属层129形成于基体基底电极层128之上。基体低熔点金属层129经由基体基底电极层128而与基体最上配线层123电连接。基体低熔点金属层129包覆基体基底电极层128的重叠部。基体低熔点金属层129从配线构造21的主面32以半球状突出。基体低熔点金属层129也可以包括焊锡。
参照图12，栅极配线102具有一方侧的第一端部以及另一方侧的第二端部。第一端部与栅极电极63电连接。第二端部与栅极端子7电连接。栅极配线102将施加于栅极端子7的栅极电压VG传递至栅极电极63。
具体而言，栅极配线102包括一个或者多个(在该方式中为一个)栅极最下配线层131、一个或者多个(在该方式中为一个)栅极中间配线层132、一个或者多个(在该方式中为一个)栅极最上配线层133、一个或者多个(在该方式中为多个)栅极最下连接电极134、以及一个或者多个(在该方式中为多个)栅极中间连接电极135。
参照图15，栅极最下配线层131作为第一配线层111的一个形成于第一绝缘层105之上。在该方式中，栅极最下配线层131在俯视时形成于配线构造21的第二侧面34B侧的区域。栅极最下配线层131包括铝层、铜层、铝合金层以及铜合金层中的至少一种。栅极最下配线层131优选由与基体最下配线层121相同的材料形成。
在该方式中，栅极最下配线层131包括栅极主体部136以及栅极臂部137。栅极主体部136形成于在俯视时沿配线构造21的第二侧面34B的中央部的区域。在该方式中，基体主体部126在俯视时形成于器件区域41。在该方式中，栅极主体部136在俯视时在第二方向Y上与基体主体部126对置。栅极主体部136形成为在俯视时呈四边形状。栅极主体部136的平面形状是任意的。
栅极臂部137从栅极主体部136向外侧区域42引出。栅极臂部137沿第二侧面34B、第三侧面34C以及第四侧面34D以带状延伸。栅极臂部137在俯视时从三个方向划分器件区域41。栅极臂部137在俯视时与沟槽接触构造71(接触电极76)对置。栅极臂部137也可以在俯视时与沟槽栅极构造53(栅极接触电极70)对置。
参照图16，栅极中间配线层132作为第二配线层112的一个形成于第二绝缘层106之上。栅极中间配线层132形成于在俯视时与栅极最下配线层131的栅极主体部136重叠的位置。
栅极中间配线层132形成为在俯视时呈四边形状。栅极中间配线层132的平面形状是任意的。栅极中间配线层132也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。栅极中间配线层132优选由与基体中间配线层122相同的材料形成。
参照图17，栅极最上配线层133作为第三配线层113的一个形成于第三绝缘层107之上。栅极最上配线层133形成于在俯视时与栅极中间配线层132以及栅极端子7重叠的位置。栅极最上配线层133形成为在俯视时呈四边形状。栅极最上配线层133的平面形状是任意的。
栅极最上配线层133具有超过栅极最下配线层131的厚度以及栅极中间配线层132的厚度的厚度。栅极最上配线层133也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。栅极最上配线层133优选由与基体最上配线层123相同的材料形成。
参照图12，多个栅极最下连接电极134在第一绝缘层105中介于栅极最下配线层131(具体地为栅极臂部137)以及外侧区域42之间的区域。多个栅极最下连接电极134将栅极最下配线层131电连接于栅极接触电极70以及接触电极76。
由此，栅极最下配线层131经由多个栅极最下连接电极134而与栅极电极63电连接。多个栅极最下连接电极134形成栅极配线102的第一端部。栅极最下连接电极134也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。栅极最下连接电极134优选由与基体最下连接电极124相同的材料形成。
多个栅极中间连接电极135在第二绝缘层106中介于栅极中间配线层132以及栅极最上配线层133之间的区域。多个栅极中间连接电极135将栅极最上配线层133电连接于栅极中间配线层132。栅极中间连接电极135也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。栅极中间连接电极135优选由与基体中间连接电极125相同的材料形成。
栅极端子7形成于第五绝缘层109之上。栅极端子7形成于在俯视时与栅极最上配线层133重叠的位置。栅极端子7贯通绝缘层100的一部分(在该方式中第四绝缘层108以及第五绝缘层109)，且与栅极最上配线层133电连接。在栅极最上配线层133中与栅极端子7连接的部分形成栅极配线102的第二端部。
在该方式中，栅极端子7包括栅极基底电极层138以及栅极低熔点金属层139。栅极基底电极层138形成于栅极开口140内。栅极开口140贯通绝缘层100的一部分(在该方式中为第四绝缘层108以及第五绝缘层109)，使栅极最上配线层133露出。
栅极基底电极层138在栅极开口140内与栅极最上配线层133电连接。栅极基底电极层138具有包覆配线构造21的主面32的重叠部。栅极基底电极层138也可以包括钛层、氮化钛层、铜层、金层、镍层以及铝层中的至少一种。
栅极低熔点金属层139形成于栅极基底电极层138之上。栅极低熔点金属层139经由栅极基底电极层138而与栅极最上配线层133电连接。栅极低熔点金属层139包覆栅极基底电极层138的重叠部。栅极低熔点金属层139从配线构造21的主面32以半球状突出。栅极低熔点金属层139也可以包括焊锡。
参照图13，第一源极漏极配线103具有一方侧的第一端部以及另一方侧的第二端部。第一端部在器件区域41中与第一源极漏极区域91电连接。第二端部与第一源极漏极端子8电连接。第一源极漏极配线103将来自第一源极漏极区域91的电流I传递至第一源极漏极端子8，或者将来自第一源极漏极端子8的电流I传递至第一源极漏极区域91。
具体而言，第一源极漏极配线103包括多个第一源极漏极最下配线层141、多个第一源极漏极中间配线层142、多个第一源极漏极最上配线层143、多个第一源极漏极最下连接电极144、以及多个第一源极漏极中间连接电极145。
参照图15，多个第一源极漏极最下配线层141作为第一配线层111的一个形成于第一绝缘层105之上。多个第一源极漏极最下配线层141形成于在俯视时与器件区域41重叠的区域。
在该方式中，多个第一源极漏极最下配线层141分别形成为沿第二方向Y延伸的带状，在第一方向X上空出间隔地形成。多个第一源极漏极最下配线层141作为整体形成为沿第二方向Y延伸的条纹状。由此，多个第一源极漏极最下配线层141在俯视时与多个源极漏极区域90交叉。
在第一方向X上，各第一源极漏极最下配线层141的宽度也可以为0.1μm以上且5μm以下。各第一源极漏极最下配线层141的宽度也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。各第一源极漏极最下配线层141的宽度优选为0.1μm以上且2μm以下。
第一源极漏极最下配线层141也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。第一源极漏极最下配线层141优选由与基体最下配线层121相同的材料形成。
参照图16，多个第一源极漏极中间配线层142作为第二配线层112的一个形成于第二绝缘层106之上。多个第一源极漏极中间配线层142形成于在俯视时与器件区域41重叠的区域。
在该方式中，多个第一源极漏极中间配线层142分别形成为沿第一方向X延伸的带状，在第二方向Y上空出间隔地形成。多个第一源极漏极中间配线层142作为整体形成为沿第一方向X延伸的条纹状。由此，多个第一源极漏极中间配线层142在俯视时与多个第一源极漏极最下配线层141交叉。
在第二方向Y上，各第一源极漏极中间配线层142的宽度超过各第一源极漏极最下配线层141的沿第一方向X的宽度。各第一源极漏极中间配线层142可以以一样的宽度形成，也可以以不均匀的宽度形成。
在该方式中，各第一源极漏极中间配线层142包括一个或者多个第一宽幅部146、以及一个或者多个第一窄幅部147。第一宽幅部146是第一源极漏极中间配线层142的第二方向Y的宽度比较宽的部分。第一窄幅部147是第一源极漏极中间配线层142的第二方向Y的宽度比第一宽幅部146窄的部分。第一宽幅部146的宽度以及第一窄幅部147的宽度超过各第一源极漏极最下配线层141的沿第一方向X的宽度。
第一宽幅部146的宽度可以为5μm以上且15μm以下。第一宽幅部146的宽度也可以为5μm以上且7.5μm以下、7.5μm以上且10μm以下、10μm以上且12.5μm以下、或者12.5μm以上且15μm以下。第一宽幅部146的宽度优选为6μm以上且10μm以下。
第一窄幅部147的宽度可以为1μm以上且10μm以下。第一窄幅部147的宽度也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第一窄幅部147的宽度优选为2μm以上且8μm以下。
参照图17，多个第一源极漏极最上配线层143作为第三配线层113的一个形成于第三绝缘层107之上。多个第一源极漏极最上配线层143分别形成于在俯视时与多个第一源极漏极中间配线层142以及多个第一源极漏极端子8重叠的位置。多个第一源极漏极最上配线层143的排列与多个第一源极漏极端子8的排列一致。
多个第一源极漏极最上配线层143形成为在俯视时呈四边形状。多个第一源极漏极最上配线层143的平面形状是任意的。多个第一源极漏极最上配线层143具有超过第一源极漏极最下配线层141的厚度以及第一源极漏极中间配线层142的厚度的厚度。
第一源极漏极最上配线层143也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。第一源极漏极最上配线层143优选由与基体最上配线层123相同的材料形成。
参照图13，多个第一源极漏极最下连接电极144在第一绝缘层105中介于多个第一源极漏极最下配线层141以及多个第一源极漏极区域91之间的区域。多个第一源极漏极最下连接电极144将对应的第一源极漏极最下配线层141电连接于对应的第一源极漏极区域91。
多个第一源极漏极最下连接电极144也可以与对应的第一源极漏极中间配线层142的第一宽幅部146以及第一窄幅部147的任一方或者双方连接。多个第一源极漏极最下连接电极144形成第一源极漏极配线103的第一端部。
多个第一源极漏极最下连接电极144也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。第一源极漏极最下连接电极144优选由与基体最下连接电极124相同的材料形成。
多个第一源极漏极中间连接电极145在第二绝缘层106中介于多个第一源极漏极中间配线层142以及多个第一源极漏极最上配线层143之间。多个第一源极漏极中间连接电极145将对应的第一源极漏极最上配线层143电连接于对应的第一源极漏极中间配线层142。
多个第一源极漏极中间连接电极145也可以与对应的第一源极漏极中间配线层142的第一宽幅部146以及第一窄幅部147的任一方或者双方连接。多个第一源极漏极中间连接电极145也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。第一源极漏极中间连接电极145优选由与基体中间连接电极125相同的材料形成。
多个第一源极漏极端子8形成于第五绝缘层109之上。多个第一源极漏极端子8分别形成于在俯视时与对应的第一源极漏极最上配线层143重叠的位置。多个第一源极漏极端子8贯通绝缘层100的一部分(在该方式中为第四绝缘层108以及第五绝缘层109)，且与对应的第一源极漏极最上配线层143电连接。在多个第一源极漏极最上配线层143中与第一源极漏极端子8连接的部分形成第一源极漏极配线103的第二端部。
在该方式中，各第一源极漏极端子8包括第一源极漏极基底电极层148以及第一源极漏极低熔点金属层149。第一源极漏极基底电极层148形成于第一源极漏极开口150内。第一源极漏极开口150贯通绝缘层100的一部分(在该方式中第四绝缘层108以及第五绝缘层109)，使第一源极漏极最上配线层143露出。
第一源极漏极基底电极层148在第一源极漏极开口150内与第一源极漏极最上配线层143电连接。第一源极漏极基底电极层148具有包覆配线构造21的主面32的重叠部。第一源极漏极基底电极层148也可以包括钛层、氮化钛层、铜层、金层、镍层以及铝层中的至少一种。
第一源极漏极低熔点金属层149形成于第一源极漏极基底电极层148之上。第一源极漏极低熔点金属层149经由第一源极漏极基底电极层148而与第一源极漏极最上配线层143电连接。第一源极漏极低熔点金属层149包覆第一源极漏极基底电极层148的重叠部。第一源极漏极低熔点金属层149从配线构造21的主面32以半球状突出。第一源极漏极低熔点金属层149也可以包括焊锡。
参照图14，第二源极漏极配线104具有一方侧的第一端部以及另一方侧的第二端部。第一端部在器件区域41中与第二源极漏极区域92连接。第二端部与第二源极漏极端子9连接。第二源极漏极配线104将来自第二源极漏极区域92的电流I传递至第二源极漏极端子9，或者将来自第二源极漏极端子9的电流I传递至第二源极漏极区域92。
具体而言，第二源极漏极配线104包括多个第二源极漏极最下配线层151、多个第二源极漏极中间配线层152、多个第二源极漏极最上配线层153、多个第二源极漏极最下连接电极154、以及多个第二源极漏极中间连接电极155。
参照图15，多个第二源极漏极最下配线层151作为第一配线层111的一个形成于第一绝缘层105之上。多个第二源极漏极最下配线层151形成于在俯视时与器件区域41重叠的区域。
在该方式中，多个第二源极漏极最下配线层151分别形成为沿第二方向Y延伸的带状，在第一方向X上空出间隔地形成。多个第二源极漏极最下配线层151作为整体形成为沿第二方向Y延伸的条纹状。由此，多个第二源极漏极最下配线层151在俯视时与多个源极漏极区域90交叉。
在该方式中，多个第二源极漏极最下配线层151以隔着一个第一源极漏极最下配线层141的形态与多个第一源极漏极最下配线层141交替地排列。多个第二源极漏极最下配线层151也可以以隔着两个以上的第一源极漏极最下配线层141的形态与多个第一源极漏极最下配线层141交替地排列。
在第一方向X上，各第二源极漏极最下配线层151的宽度也可以为0.1μm以上且5μm以下。各第二源极漏极最下配线层151的宽度也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。各第二源极漏极最下配线层151的宽度优选为0.1μm以上且2μm以下。
相邻的第一源极漏极最下配线层141以及第二源极漏极最下配线层151之间的配线间距也可以为0.1μm以上且5μm以下。配线间距也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。配线间距优选为0.1μm以上且2μm以下。
第二源极漏极最下配线层151也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。第二源极漏极最下配线层151优选由与基体最下配线层121相同的材料形成。
参照图16，多个第二源极漏极中间配线层152作为第二配线层112的一个形成于第二绝缘层106之上。多个第二源极漏极中间配线层152形成于在俯视时与器件区域41重叠的区域。
在该方式中，多个第二源极漏极中间配线层152分别形成为沿第一方向X延伸的带状，且在第二方向Y上空出间隔地形成。多个第二源极漏极中间配线层152作为整体形成为沿第一方向X延伸的条纹状。由此，多个第二源极漏极中间配线层152在俯视时与多个第二源极漏极最下配线层151交叉。
在该方式中，多个第二源极漏极中间配线层152以隔着一个第一源极漏极中间配线层142的形态与多个第一源极漏极中间配线层142交替地排列。多个第二源极漏极中间配线层152也可以以隔着两个以上的第一源极漏极中间配线层142的形态与多个第一源极漏极中间配线层142交替地排列。
相邻的第二源极漏极中间配线层152以及第一源极漏极中间配线层142之间的配线间距也可以为0.1μm以上且5μm以下。配线间距也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。配线间距优选为0.1μm以上且2μm以下。
在第二方向Y上，各第二源极漏极中间配线层152的宽度超过各第二源极漏极最下配线层151的沿第一方向X的宽度。各第二源极漏极中间配线层152可以以一样的宽度形成，也可以以不均匀的宽度形成。
在该方式中，各第二源极漏极中间配线层152包括一个或者多个第二宽幅部156、以及一个或者多个第二窄幅部157。第二宽幅部156是第二源极漏极中间配线层152的第二方向Y的宽度比较宽的部分。第二窄幅部157是第二源极漏极中间配线层152的第二方向Y的宽度比第二宽幅部156窄的部分。第二宽幅部156的宽度以及第二窄幅部157的宽度超过各第二源极漏极最下配线层151的沿第一方向X的宽度。
各第二源极漏极中间配线层152的第二宽幅部156在第二方向Y上与对应的第一源极漏极中间配线层142的第一窄幅部147对置。各第二源极漏极中间配线层152的第二窄幅部157在第二方向Y上与对应的第一源极漏极中间配线层142的第一宽幅部146对置。
第二宽幅部156的宽度也可以为5μm以上且15μm以下。第二宽幅部156的宽度也可以为5μm以上且7.5μm以下、7.5μm以上且10μm以下、10μm以上且12.5μm以下、或者12.5μm以上且15μm以下。第二宽幅部156的宽度优选为6μm以上且10μm以下。
第二窄幅部157的宽度可以为1μm以上且10μm以下。第二窄幅部157的宽度也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第二窄幅部157的宽度优选为2μm以上且8μm以下。
参照图17，多个第二源极漏极最上配线层153作为第三配线层113的一个形成于第三绝缘层107之上。多个第二源极漏极最上配线层153分别形成于在俯视时与多个第二源极漏极中间配线层152以及多个第二源极漏极端子9重叠的位置。多个第二源极漏极最上配线层153的排列与多个第二源极漏极端子9的排列一致。
多个第二源极漏极最上配线层153形成为在俯视时呈四边形状。多个第二源极漏极最上配线层153的平面形状是任意的。多个第二源极漏极最上配线层153具有超过第二源极漏极最下配线层151的厚度以及第二源极漏极中间配线层152的厚度的厚度。
第二源极漏极最上配线层153也可以包括铝层、铜层、铝合金层以及铜合金层中的至少一种。第二源极漏极最上配线层153优选由与基体最上配线层123相同的材料形成。
参照图14，多个第二源极漏极最下连接电极154在第一绝缘层105中介于多个第二源极漏极最下配线层151以及多个第二源极漏极区域92之间的区域。多个第二源极漏极最下连接电极154将对应的第二源极漏极最下配线层151电连接于对应的第二源极漏极区域92。
多个第二源极漏极最下连接电极154也可以与对应的第二源极漏极中间配线层152的第二宽幅部156以及第二窄幅部157的任一方或者双方连接。多个第二源极漏极最下连接电极154形成第二源极漏极配线104的第二端部。
多个第二源极漏极最下连接电极154也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。第二源极漏极最下连接电极154优选由与基体最下连接电极124相同的材料形成。
多个第二源极漏极中间连接电极155在第二绝缘层106中介于多个第二源极漏极中间配线层152以及多个第二源极漏极最上配线层153之间。多个第二源极漏极中间连接电极155将对应的第二源极漏极最上配线层153电连接于对应的第二源极漏极中间配线层152。
多个第二源极漏极中间连接电极155也可以与对应的第二源极漏极中间配线层152的第二宽幅部156以及第二窄幅部157的任一方或者双方连接。多个第二源极漏极中间连接电极155也可以包括钨层、铜层、钛层以及氮化钛层中的至少一种。第二源极漏极中间连接电极155优选由与基体中间连接电极125相同的材料形成。
多个第二源极漏极端子9形成于第五绝缘层109之上。多个第二源极漏极端子9形成于在俯视时与对应的第二源极漏极最上配线层153重叠的位置。多个第二源极漏极端子9贯通绝缘层100的一部分(在该方式中为第四绝缘层108以及第五绝缘层109)，且与对应的第二源极漏极最上配线层153电连接。在多个第二源极漏极最上配线层153中与第二源极漏极端子9连接的部分形成第二源极漏极配线104的第二端部。
在该方式中，各第二源极漏极端子9包括第二源极漏极基底电极层158以及第二源极漏极低熔点金属层159。第二源极漏极基底电极层158形成于第二源极漏极开口160内。第二源极漏极开口160贯通绝缘层100的一部分(在该方式中为第四绝缘层108以及第五绝缘层109)，使第二源极漏极最上配线层153露出。
第二源极漏极基底电极层158在第二源极漏极开口160内与第二源极漏极最上配线层153电连接。第二源极漏极基底电极层158具有包覆配线构造21的主面32的重叠部。第二源极漏极基底电极层158可以包括钛层、氮化钛层、铜层、金层、镍层以及铝层中的至少一种。
第二源极漏极低熔点金属层159形成于第二源极漏极基底电极层158之上。第二源极漏极低熔点金属层159经由第二源极漏极基底电极层158而与第二源极漏极最上配线层153电连接。第二源极漏极低熔点金属层159包覆第二源极漏极基底电极层158的重叠部。第二源极漏极低熔点金属层159从配线构造21的主面32以半球状突出。第二源极漏极低熔点金属层159也可以包括焊锡。
以上，根据半导体装置1，各源极漏极区域90相对于栅极电极63的上端部形成于半导体层20的第一主面22侧的区域。由此，能够缓和产生于栅极电极63以及各源极漏极区域90之间的电场强度。其结果，能够抑制相对于沟槽栅极构造53的电场集中，因此能够提高耐压。
尤其是，通过使栅极电极63的上端部相对于栅极沟槽61的中间部位于栅极沟槽61的底壁66侧，从而能够使各源极漏极区域90从栅极电极63适当地离开。因而能够适当地提高耐压。
另外，根据半导体装置1，在栅极沟槽61中，在栅极电极63的上端部之上埋入有埋设绝缘体69。在这种构造中，各源极漏极区域90在沿半导体层20的第一主面22的方向(具体地为第二方向Y)上与埋设绝缘体69对置。由此，能够适当地缓和相对于沟槽栅极构造53的电场集中，适当地提高沟槽栅极构造53的绝缘耐压。因而能够提高耐压。
另外，根据半导体装置1，在半导体层20中沿栅极沟槽61的底壁66的区域形成有高浓度通道区域95。高浓度通道区域95具有超过低浓度基体区域51的p型杂质浓度的p型杂质浓度。高浓度通道区域95在多个漂移区域85的下方的区域中隔着栅极绝缘层62与栅极电极63对置。由此，能够抑制从多个漂移区域85扩展的空乏层彼此在半导体层20中的沿栅极沟槽61的底壁66的区域重叠。其结果，能够抑制击穿，因此能够提高耐压。
另外，根据半导体装置1，在半导体层20中，在多个漂移区域85以及高浓度通道区域95之间的区域形成有低浓度通道区域97。低浓度通道区域97具有小于高浓度通道区域95的p型杂质浓度的p型杂质浓度。低浓度通道区域97允许空乏层从多个漂移区域85扩展。由此，能够获得空乏层的耐压保持效果。
根据高浓度通道区域95以及低浓度通道区域97并存的构造，高浓度通道区域95限制从多个漂移区域85扩展的空乏层，另一方面，低浓度通道区域97允许从多个漂移区域85扩展的空乏层。根据该构造，能够同时实现击穿的耐压下降的抑制效果以及空乏层的耐压保持效果这双方。
图18A～图18L是与图9对应的区域的放大图，是用于说明图2所示的半导体装置1的制造方法的一例的放大图。
参照图18A，准备半导体层20。半导体层20包括低浓度基体区域51以及高浓度基体区域52。在该方式中，高浓度基体区域52由p+型的半导体基板形成。在该方式中，低浓度基体区域51由p－型的外延层形成。低浓度基体区域51通过使硅从半导体基板的主面外延生长而形成。
接着，参照图18B，成为多个漂移区域85的基体的基体漂移区域171形成于半导体层20的表层部。基体漂移区域171通过将n型杂质导入至半导体层20的表层部而形成。n型杂质也可以利用经由离子注入掩模(未图示)的离子注入法来导入。
基体漂移区域171一体地包括形成于比较浅的区域的第一区域171a、以及形成于比第一区域171a深的区域的第二区域171b。第二区域171b的底部相对于第一区域171a的底部位于第二主面23侧的区域。第一区域171a与漂移区域85的连接区域88对应，第二区域171b与漂移区域85的内方区域89对应。第一区域171a以及第二区域171b通过调节相对于半导体层20的n型杂质的离子注入能量而形成。
接着，参照图18C，在第一主面22之上形成具有预定图案的硬掩模172。硬掩模172在第一主面22具有使应该形成多个栅极沟槽61以及多个接触沟槽74的区域露出的开口173(在该方式中为一个开口173)。
硬掩模172也可以利用氧化处理法或者CVD(Chemical Vapor Deposition)法来形成。硬掩模172的开口173也可以通过利用经由掩模(未图示)的蚀刻法(例如干式蚀刻法)来去除硬掩模172的不需要的部分而形成。
接着，去除半导体层20的不需要的部分。半导体层20的不需要的部分也可以利用经由硬掩模172的蚀刻法而去除。蚀刻法既可以是湿式蚀刻法、也可以是干式蚀刻法。
由此，在第一主面22形成多个栅极沟槽61以及多个接触沟槽74。另外，基体漂移区域171由多个栅极沟槽61分割为多个漂移区域85。另外，基体漂移区域171的第一区域171a形成为连接区域88，基体漂移区域171的第二区域171b形成为内方区域89。然后，去除硬掩模172。
接着，参照图18D，多个高浓度通道区域95在半导体层20中形成于沿多个栅极沟槽61的底壁66的区域。在该工序中，首先，在第一主面22之上形成具有预定图案的离子注入掩模174。离子注入掩模174具有使多个栅极沟槽61分别露出的多个开口175。
接着，利用经由离子注入掩模174的离子注入法向多个栅极沟槽61的底壁66导入p型杂质。由此，形成多个高浓度通道区域95。另外，多个低浓度通道区域97形成于多个高浓度通道区域95以及多个漂移区域85之间的区域。
接着，参照图18E，在第一主面22之上形成成为栅极绝缘层62以及接触绝缘层75的基体的第一基体绝缘层176。第一基体绝缘层176在第一主面22、多个栅极沟槽61的内壁以及多个接触沟槽74的内壁形成为膜状。第一基体绝缘层176也可以利用氧化处理法或者CVD法来形成。
接着，参照图18F，在第一主面22之上形成成为多个栅极电极63、多个栅极接触电极70以及多个接触电极76的基体的基体导电体层177。基体导电体层177填埋多个栅极沟槽61以及多个接触沟槽74，并以包覆第一主面22的方式形成为膜状。在该方式中，基体导电体层177包含导电性多晶硅。基体导电体层177也可以利用CVD法来形成。
接着，参照图18G，去除基体导电体层177的不需要的部分。去除基体导电体层177的不需要的部分直至第一基体绝缘层176露出。由此，形成多个栅极电极63、多个栅极接触电极70以及多个接触电极76。
接着，参照图18H，进一步去除多个栅极电极63的不需要的部分。在该工序中，首先，在第一主面22之上形成具有预定图案的掩模178。掩模178在栅极沟槽61中具有使应该埋设埋设绝缘体69的区域(也就是多个栅极电极63的一部分)露出的多个开口179。
接着，利用经由掩模178的蚀刻法(例如湿式蚀刻法)来去除各栅极电极63的不需要的部分。去除各栅极电极63直至蚀刻面(上端部)位于各栅极沟槽61的中途部。
接着，参照图18I，在第一主面22之上形成成为埋设绝缘体69的基体的第二基体绝缘层180。第二基体绝缘层180填埋多个栅极沟槽61，并以包覆第一主面22的
除第二基体绝缘层180的不需要的部分。在该方式中，除了第二基体绝缘层180以外，也去除第一基体绝缘层176的不需要的部分。第一基体绝缘层176的不需要的部分以及第二方式形成为膜状。第二基体绝缘层180也可利用CVD法来形成。CVD法优选为HDP(HighDensity Plasma)－CVD法。
接着，参照图18J，去基体绝缘层180的不需要的部分也可以利用蚀刻法以及/或者研磨法分别去除。在该方式中，第一基体绝缘层176的不需要的部分以及第二基体绝缘层180的不需要的部分利用作为研磨法的一例的CMP(Chemical Mechanical Polishing)法去除。去除第一基体绝缘层176的不需要的部分以及第二基体绝缘层180的不需要的部分直至第一主面22露出。由此，多个埋设绝缘体69分别形成于多个栅极沟槽61内。另外，栅极接触电极70的上端部、接触电极76的上端部以及埋设绝缘体69的上端部与第一主面22形成为同一面。
接着，参照图18K，在多个漂移区域85的表层部分别形成多个源极漏极区域90。在该工序中，首先，在第一主面22之上形成具有预定图案的离子注入掩模181。离子注入掩模181在漂移区域85中具有使应该形成源极漏极区域90的区域分别露出的多个开口182。
接着，利用经由离子注入掩模181的离子注入法向多个漂移区域85的表层部导入n型杂质。由此，形成多个源极漏极区域90。然后，去除离子注入掩模181。
接着，参照图18L，在半导体层20的第一主面22之上形成配线构造21。配线构造21的形成工序包括在第一主面22之上形成第一绝缘层105的工序。另外，配线构造21的形成工序包括将基体最下连接电极124、栅极最下连接电极134、第一源极漏极最下连接电极144以及第二源极漏极最下连接电极154埋设于第一绝缘层105的工序。
另外，配线构造21的形成工序包括将基体最下配线层121、栅极最下配线层131、第一源极漏极最下配线层141以及第二源极漏极最下配线层151形成于第一绝缘层105之上的工序。另外，配线构造21的形成工序包括将第二绝缘层106形成于第一绝缘层105之上的工序。另外，配线构造21的形成工序包括将基体中间连接电极125、栅极中间连接电极135、第一源极漏极中间连接电极145以及第二源极漏极中间连接电极155埋设于第二绝缘层106的工序。
另外，配线构造21的形成工序包括将基体中间配线层122、栅极中间配线层132、第一源极漏极中间配线层142以及第二源极漏极中间配线层152形成于第二绝缘层106之上的工序。另外，配线构造21的形成工序包括将第三绝缘层107形成于第二绝缘层106之上的工序。配线构造21的形成工序包括将基体最上配线层123、栅极最上配线层133、第一源极漏极最上配线层143以及第二源极漏极最上配线层153形成于第三绝缘层107之上的工序。
另外，配线构造21的形成工序包括将第四绝缘层108以及第五绝缘层109形成于第三绝缘层107之上的工序。另外，配线构造21的形成工序包括将基体端子6、栅极端子7、第一源极漏极端子8以及第二源极漏极端子9形成于绝缘层100之上的工序。经由包括以上过程的工序，来制造半导体装置1。
图19是与图5对应的区域的俯视图，是表示本发明的第二实施方式的半导体装置201的俯视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图19，半导体装置201不包括多个沟槽接触构造71，仅具有多个沟槽栅极构造53。栅极配线102的栅极最下连接电极134与栅极最下配线层131以及栅极接触电极70电连接。
以上，根据半导体装置201，也能够起到与对半导体装置1叙述的效果相同的效果。
图20是与图6对应的区域的剖视图，是表示本发明的第三实施方式的半导体装置211的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图20，半导体装置211包括形成于半导体层20的第二主面23之上的基体电极层212，来代替基体配线101，或者除此以外包括形成于半导体层20的第二主面23之上的基体电极层212。基体电极层212与第二主面23电连接。基体电极层212从第二主面23向基体区域50提供基准电压(例如接地电压)。
基体电极层212也可以包括Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。基体电极层212也可以具有包括Ti层、Ni层、Au层、Ag层或者Al层的单层构造。基体电极层212也可以具有使Ti层、Ni层、Au层、Ag层以及Al层中的至少两个以任意的方式层叠的层叠构造。
以上，根据半导体装置211，也能够起到与对半导体装置1叙述的效果相同的效果。
图21是与图9对应的区域的放大图，是表示本发明的第四实施方式的半导体装置221的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图21，半导体装置221包括与多个漂移区域85连接的高浓度通道区域95。因此，半导体装置221不具有低浓度通道区域97。
以上，根据半导体装置221，除了低浓度通道区域97的效果以外，还能够起到与对半导体装置1叙述的效果相同的效果。
图22是与图9对应的区域的放大图，是表示本发明的第五实施方式的半导体装置231的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图22，半导体装置231不具有高浓度通道区域95以及低浓度通道区域97的组合构造。MISFET2的通道在低浓度基体区域51形成于沿栅极沟槽61的区域。
以上，根据半导体装置231，除了高浓度通道区域95以及低浓度通道区域97的效果以外，还能够起到与对半导体装置1叙述的效果相同的效果。
图23是与图9对应的区域的放大图，是表示本发明的第六实施方式的半导体装置241的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图23，半导体装置241包括隔着栅极绝缘层62作为一体物埋设于栅极沟槽61的栅极电极63。也就是，半导体装置241不具有埋设绝缘体69。栅极电极63的上端部从半导体层20的第一主面22露出。栅极电极63的上端部也可以与第一主面22形成为同一面。栅极电极63的上端部也可以具有研磨痕。栅极电极63的上端部也可以相对于第一主面22位于栅极沟槽61的底壁66侧。
以上，根据半导体装置241，除了栅极电极63以及源极漏极区域90之间的电场缓和效果以外，还能够起到与对半导体装置1叙述的效果相同的效果。
图24是与图9对应的区域的放大图，是表示本发明的第七实施方式的半导体装置251的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图24，半导体装置251包括隔着栅极绝缘层62作为一体物埋设于栅极沟槽61的栅极电极63。也就是，半导体装置251不具有埋设绝缘体69。另外，半导体装置251包括与多个漂移区域85连接的高浓度通道区域95。也就是，半导体装置251不具有低浓度通道区域97。
栅极电极63的上端部从半导体层20的第一主面22露出。栅极电极63的上端部也可以与第一主面22形成为同一面。栅极电极63的上端部也可以具有研磨痕。栅极电极63的上端部也可以相对于第一主面22位于栅极沟槽61的底壁66侧。
以上，根据半导体装置251，除了栅极电极63以及源极漏极区域90之间的电场缓和效果、以及低浓度通道区域97的效果以外，还能够起到与对半导体装置1叙述的效果相同的效果。
图25是与图6对应的区域的剖视图，是表示本发明的第八实施方式的半导体装置261的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图25，半导体装置261的半导体层20包括n型的漂移区域262以及p型的基体区域263，来代替基体区域50(低浓度基体区域51以及高浓度基体区域52)。
漂移区域262是与半导体装置1的漂移区域85对应的区域。漂移区域262形成于半导体层20的第一主面22侧的区域。漂移区域262从第一主面22以及侧面24A～24D露出。漂移区域262的n型杂质浓度也可以为5×1015cm－3以上且5×1016cm－3以下。在该方式中，漂移区域262的n型杂质浓度为8×1015cm－3左右。漂移区域262优选包括作为n型杂质的一例的磷。
漂移区域262的厚度TD也可以为0.4μm以上且小于2μm。厚度TD也可以为0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、0.8μm以上且1μm以下、1μm以上且1.2μm以下、1.2μm以上且1.4μm以下、1.4μm以上且1.6μm以下、1.6μm以上且1.8μm以下、或者1.8μm以上且小于2μm。
基体区域263相对于漂移区域262形成于半导体层20的第二主面23侧的区域。基体区域263以及漂移区域262的边界与第一主面22平行地延伸。基体区域263从半导体层20的第二主面23以及侧面24A～24D露出。基体区域263的p型杂质浓度也可以为5×1014cm－3以上且5×1016cm－3以下。在该方式中，基体区域263的p型杂质浓度为8×1015cm－3左右。基体区域263也可以包括作为p型杂质的一例的硼。
基体区域263也可以具有50μm以上且500μm以下的厚度。基体区域263的厚度也可以为50μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、250μm以上且300μm以下、300μm以上且350μm以下、350μm以上且400μm以下、400μm以上且450μm以下、或者450μm以上且500μm以下。
在该方式中，漂移区域262由n型的外延层形成。在该方式中，基体区域263由p型的半导体基板形成。
多个栅极沟槽61以及多个接触沟槽74以贯通漂移区域262且到达基体区域263的方式形成于第一主面22。多个源极漏极区域90在相邻的多个栅极沟槽61之间的区域中分别形成于漂移区域262的表层部。
高浓度通道区域95在基体区域263中以隔着栅极绝缘层62与栅极电极63对置的方式形成于沿栅极沟槽61的底壁66的区域。高浓度通道区域95的p型杂质浓度也可以为5×1016cm－3以上且5×1018cm－3以下。在该方式中，高浓度通道区域95的p型杂质浓度为1×1017cm－3左右。高浓度通道区域95也可以包含作为p型杂质的硼。
低浓度通道区域97在基体区域263中形成于漂移区域262以及高浓度通道区域95之间的区域。低浓度通道区域97的p型杂质浓度也可以为5×1014cm－3以上且5×1016cm－3以下。在该方式中，低浓度通道区域97的p型杂质浓度为8×1015cm－3左右。低浓度通道区域97也可以包含作为p型杂质的一例的硼。
在该方式中，低浓度通道区域97利用基体区域263的一部分来形成。低浓度通道区域97也可以通过包含从高浓度通道区域95扩散的p型杂质而具有基体区域263的p型杂质浓度以上的p型杂质浓度。
半导体装置261包括形成于第二主面23之上的基体电极层264，来代替基体配线101。基体电极层264与第二主面23电连接。基体电极层264从第二主面23侧向基体区域50提供基准电压(例如接地电压)。
基体电极层264也可以包括Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。基体电极层264也可以具有包括Ti层、Ni层、Au层、Ag层或者Al层的单层构造。基体电极层264也可以具有使Ti层、Ni层、Au层、Ag层以及Al层中的至少两个以任意的方式层叠的层叠构造。
以上，根据半导体装置261，也能够起到与对半导体装置1叙述的效果相同的效果。
图26是与图6对应的区域的剖视图，是表示本发明的第九实施方式的半导体装置271的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图26，半导体装置271的半导体层20包括n型的杂质区域272，来代替高浓度基体区域52。杂质区域272相对于低浓度基体区域51形成于半导体层20的第二主面23侧的区域。杂质区域272从半导体层20的第二主面23以及侧面24A～24D露出。低浓度基体区域51以及杂质区域272的边界与半导体层20的第一主面22平行地延伸。
杂质区域272的n型杂质浓度可以为1×1015cm－3以上且1×1021cm－3以下。杂质区域272的n型杂质浓度是任意的。杂质区域272也可以包含作为n型杂质的一例的砷或者磷。
杂质区域272可以具有50μm以上且500μm以下的厚度。杂质区域272的厚度也可以为50μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、250μm以上且300μm以下、300μm以上且350μm以下、350μm以上且400μm以下、400μm以上且450μm以下、或者450μm以上且500μm以下。
在该方式中，低浓度基体区域51由p－型的外延层形成。在该方式中，杂质区域272由n型的半导体基板形成。
以上，根据半导体装置271，也能够起到与对半导体装置1叙述的效果相同的效果。
对本发明的实施方式进行了说明，但本发明也能够以其它方式来实施。
在具有埋设绝缘体69隔着栅极绝缘层62埋设于栅极沟槽61的构造的实施方式中，也可以去掉介于埋设绝缘体69以及栅极沟槽61之间的栅极绝缘层62。也就是，埋设绝缘体69也可以不隔着栅极绝缘层62地埋设于栅极沟槽61。在该情况下，漂移区域85以与从栅极沟槽61的第一侧壁64以及第二侧壁65露出的埋设绝缘体69相接的方式，形成于半导体层20的表层部。
在上述的各实施方式中，也可以采用各半导体部分的导电型反转的构造。也就是，p型的部分形成为n型、n型的部分形成为p型。
在上述的各实施方式中，对采用由硅构成的半导体层20的例子进行了说明。但是，在上述的各实施方式中，也可以采用由宽带隙半导体构成的半导体层20。半导体层20也可以由作为宽带隙半导体的一例的SiC(碳化硅)构成。半导体层20也可以由SiC单晶构成，该SiC单晶由六方晶构成。
由六方晶构成的SiC单晶根据原子排列的周期而具有包括2H(Hexagonal)－SiC单晶、4H－SiC单晶以及6H－SiC单晶的多个种类的多型。半导体层20优选为多个种类的多型中的、由4H－SiC单晶构成。
在该情况下，优选为半导体层20的第一主面22由SiC单晶的(0001)面(硅面)形成，半导体层20的第二主面23由SiC单晶的(000－1)面(碳面)形成。当然，也可以是第一主面22由(000－1)面形成，第二主面23由(0001)面形成。SiC单晶的(0001)面以及(000－1)面称为c面。SiC单晶的c面的法线方向Z称为c轴([0001]方向)。
半导体层20的第一主面22以及第二主面23也可以具有相对于SiC单晶的c面向[11－20]方向以10°以下的角度倾斜的偏角θ。在该情况下，半导体层20的法线方向Z相对于SiC单晶的c轴倾斜相当于偏角θ。
偏角θ可以为0°以上且5.0°以下。偏角θ也可以设定在0°以上且1.0°以下、1.0°以上且1.5°以下、1.5°以上且2.0°以下、2.0°以上且2.5°以下、2.5°以上且3.0°以下、3.0°以上且3.5°以下、3.5°以上且4.0°以下、4.0°以上且4.5°以下、或者4.5°以上且5.0°以下的角度的范围。偏角θ优选超过0°。偏角θ也可以小于4.0°。
偏角θ也可以设定在3.0°以上且4.5°以下的角度的范围。在该情况下，偏角θ优选设定在3.0°以上且3.5°以下、或者3.5°以上且4.0°以下的角度的范围。偏角θ也可以设定在1.5°以上且3.0°以下的角度的范围。在该情况下，偏角θ优选设定在1.5°以上且2.0°以下、或者2.0°以上且2.5°以下的角度的范围。
多个沟槽栅极构造53优选分别形成为沿SiC单晶的m轴方向延伸的带状，且在SiC单晶的a轴方向上空出间隔地形成。当然，多个沟槽栅极构造53也可以分别形成为沿SiC单晶的a轴方向延伸的带状，且在SiC单晶的m轴方向上空出间隔地形成。m轴方向是SiC单晶的[1－100]方向以及[－1100]方向。a轴方向是SiC单晶的[11－20]方向以及[－1－120]方向。
在上述的各实施方式中，对半导体装置1、211、221、231、241、251、261、271由晶片级芯片尺寸封装构成的例子进行了说明。但是，半导体装置1、211、221、231、241、251、261、271不一定必需由晶片级芯片尺寸封装构成，也可以按照与各种半导体封装对应的形态来变更设计。
作为半导体封装，例示了SOP(Small Outline Package)、TO(TransistorOutline)、QFN(Quad For NonLead Package)、DFP(Dual Flat Package)、DIP(Dual InlinePackage)、QFP(Quad Flat Package)、SIP(Single Inline Package)、或者SOJ(SmallOutline J-leaded Package)、或者与之类似的各种方式。
本说明书也不限制第一～第九实施方式所示的特征如何组合而成的方式。第一～第九实施方式能够在它们之间在任意的形态以及任意的方式中组合。也就是，也可以采用第一～第九实施方式所示的特征以任意的形态以及任意的方式组合而成的半导体装置。
以下示出从本说明书以及附图抽出的特征的例子。
[A1]一种半导体装置，包括：半导体层，其具有主面；沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有一方侧的第一侧壁、另一方侧的第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽且具有相对于上述主面位于上述底壁侧的上端部；第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；以及第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部。
根据该半导体装置，能够缓和产生于栅极电极以及各源极漏极区域之间的电场强度。由此，能够抑制相对于沟槽栅极构造的电场集中。其结果，能够提供能够提高耐压的半导体装置。
[A2]根据A1所述的半导体装置，多个上述源极漏极区域相对于上述栅极电极的上述上端部形成于上述主面侧的区域。
[A3]根据A1或A2所述的半导体装置，上述沟槽栅极构造包括在上述沟槽中埋设于上述栅极电极的上述上端部之上的埋设绝缘体。
[A4]根据A3所述的半导体装置，多个上述源极漏极区域在沿上述半导体层的上述主面的方向上与上述埋设绝缘体对置。
[A5]根据A1～A4任一项中所述的半导体装置，上述栅极电极的上述上端部相对于上述沟槽的中间部位于上述沟槽的上述底壁侧。
[A6]根据A1～A5任一项中所述的半导体装置，还包括：
第二导电型的基体区域，其在上述半导体层中形成于多个上述漂移区域的下方的区域；以及第二导电型的高浓度通道区域，其在上述半导体层中以隔着上述绝缘层而与上述栅极电极对置的方式形成于沿上述沟槽的上述底壁的区域，且具有超过上述基体区域的第二导电型杂质浓度的第二导电型杂质浓度。
[A7]根据A6所述的半导体装置，上述高浓度通道区域从多个上述漂移区域空出间隔地形成。
[A8]根据A7所述的半导体装置，还包括第二导电型的低浓度通道区域，该第二导电型的低浓度通道区域在上述半导体层中介于多个上述漂移区域以及上述高浓度通道区域之间的区域，具有小于上述高浓度通道区域的第二导电型杂质浓度的第二导电型杂质浓度。
[A9]根据A6～A8任一项中所述的半导体装置，
上述栅极电极具有相对于多个上述漂移区域位于上述沟槽的上述底壁侧的下端部，上述高浓度通道区域隔着上述绝缘层而与上述栅极电极的上述下端部对置。
[A10]一种半导体装置，包括：半导体层，其具有主面；沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有第一侧壁、第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽；第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部；第二导电型的基体区域，其在上述半导体层中形成于多个上述漂移区域的下方的区域；以及第二导电型的高浓度通道区域，其在上述半导体层中以隔着上述绝缘层而与上述栅极电极对置的方式形成于沿上述沟槽的上述底壁的区域，且具有超过上述基体区域的第二导电型杂质浓度的第二导电型杂质浓度。
根据该半导体装置，能够通过高浓度通道区域抑制从多个漂移区域扩展的空乏层彼此在沟槽的底壁重叠。由此，能够抑制击穿。其结果，能够提供能够提高耐压的半导体装置。
[A11]根据A10所述的半导体装置，上述高浓度通道区域从多个上述漂移区域空出间隔地形成。
[A12]根据A10或A11所述的半导体装置，
还包括第二导电型的低浓度通道区域，该第二导电型的低浓度通道区域在上述半导体层中介于多个上述漂移区域以及上述高浓度通道区域之间的区域，且具有小于上述高浓度通道区域的第二导电型杂质浓度的第二导电型杂质浓度。
[A13]根据A10～A12任一项中所述的半导体装置，多个上述漂移区域相对于上述栅极电极的下端部形成于上述半导体层的上述主面的区域，上述高浓度通道区域隔着上述绝缘层而与上述栅极电极的上述下端部对置。
[A14]根据A1～A13任一项中所述的半导体装置，多个上述源极漏极区域从上述沟槽空出间隔地形成。
[A15]根据A1～A14任一项中所述的半导体装置，多个上述源极漏极区域具有超过多个上述漂移区域的第一导电型杂质浓度的第一导电型杂质浓度。
[A16]根据A1～A15任一项中所述的半导体装置，多个上述源极漏极区域包含与多个上述漂移区域的第一导电型杂质不同的第一导电型杂质。
[A17]根据A1～A16任一项中所述的半导体装置，多个上述源极漏极区域包含第一导电型杂质，该第一导电型杂质具有小于多个上述漂移区域的第一导电型杂质的扩散系数的扩散系数。
[A18]根据A1～A17任一项中所述的半导体装置，上述沟槽在俯视时以带状延伸。
[A19]根据A1～A18任一项中所述的半导体装置，上述沟槽在剖视时形成为锥形形状。
[A20]根据A1～A19任一项中所述的半导体装置，上述半导体层由硅或者碳化硅构成。
本申请对应于2019年2月7日在日本国特许厅提出的特愿2019－021005号，本申请的所有公开在此通过引用而录入。虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术的内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的技术方案限定。
符号说明
1—半导体装置，20—半导体层，22—第一主面，50—基体区域，53—沟槽栅极构造，61—栅极沟槽，62—栅极绝缘层，63—栅极电极，64—第一侧壁，65—第二侧壁，66—底壁，69—埋设绝缘体(埋设物)，85—漂移区域，90—源极漏极区域，95—高浓度通道区域，97—低浓度通道区域，211—半导体装置，221—半导体装置，231—半导体装置，241—半导体装置，251—半导体装置，261—半导体装置，271—半导体装置。

Claims (19)

1.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有一方侧的第一侧壁、另一方侧的第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽且具有相对于上述主面位于上述底壁侧的上端部；
第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；
第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部；
第二导电型的基体区域，其在上述半导体层中形成于多个上述漂移区域的下方的区域；以及
第二导电型的高浓度通道区域，其在上述半导体层中以隔着上述绝缘层而与上述栅极电极对置的方式形成于沿上述沟槽的上述底壁的区域，且具有超过上述基体区域的第二导电型杂质浓度的第二导电型杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于，
多个上述源极漏极区域相对于上述栅极电极的上述上端部形成于上述主面侧的区域。
3.根据权利要求1所述的半导体装置，其特征在于，
上述沟槽栅极构造包括在上述沟槽中埋设于上述栅极电极的上述上端部之上的埋设绝缘体。
4.根据权利要求3所述的半导体装置，其特征在于，
多个上述源极漏极区域在沿上述半导体层的上述主面的方向上与上述埋设绝缘体对置。
5.根据权利要求1所述的半导体装置，其特征在于，
上述栅极电极的上述上端部相对于上述沟槽的中间部位于上述沟槽的上述底壁侧。
6.根据权利要求1所述的半导体装置，其特征在于，
上述高浓度通道区域从多个上述漂移区域空出间隔地形成。
7.根据权利要求6所述的半导体装置，其特征在于，
还包括第二导电型的低浓度通道区域，该第二导电型的低浓度通道区域在上述半导体层中介于多个上述漂移区域以及上述高浓度通道区域之间的区域，具有小于上述高浓度通道区域的第二导电型杂质浓度的第二导电型杂质浓度。
8.根据权利要求1所述的半导体装置，其特征在于，
上述栅极电极具有相对于多个上述漂移区域位于上述沟槽的上述底壁侧的下端部，
上述高浓度通道区域隔着上述绝缘层而与上述栅极电极的上述下端部对置。
9.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其包括沟槽、绝缘层以及栅极电极，该沟槽在剖视时具有第一侧壁、第二侧壁以及底壁且形成于上述主面，该绝缘层形成于上述沟槽的内壁，该栅极电极隔着上述绝缘层埋设于上述沟槽；
第一导电型的多个漂移区域，其在上述主面的表层部以隔着上述沟槽而相互对置的方式分别形成于上述沟槽的上述第一侧壁侧的区域以及上述第二侧壁侧的区域，相对于上述底壁位于上述主面侧的区域；
第一导电型的多个源极漏极区域，其分别形成于多个上述漂移区域的表层部；
第二导电型的基体区域，其在上述半导体层中形成于多个上述漂移区域的下方的区域；
第二导电型的高浓度通道区域，其在上述半导体层中以隔着上述绝缘层而与上述栅极电极对置的方式形成于沿上述沟槽的上述底壁的区域，且具有超过上述基体区域的第二导电型杂质浓度的第二导电型杂质浓度；
主面绝缘层，其包覆上述主面；以及
多个源极漏极配线，其以与多个上述源极漏极区域电连接的方式分别选择性地被引绕在上述主面绝缘层内。
10.根据权利要求9所述的半导体装置，其特征在于，
上述高浓度通道区域从多个上述漂移区域空出间隔地形成。
11.根据权利要求9所述的半导体装置，其特征在于，
还包括第二导电型的低浓度通道区域，该第二导电型的低浓度通道区域在上述半导体层中介于多个上述漂移区域以及上述高浓度通道区域之间的区域，且具有小于上述高浓度通道区域的第二导电型杂质浓度的第二导电型杂质浓度。
12.根据权利要求9所述的半导体装置，其特征在于，
多个上述漂移区域相对于上述栅极电极的下端部形成于上述半导体层的上述主面的区域，
上述高浓度通道区域隔着上述绝缘层而与上述栅极电极的上述下端部对置。
13.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
多个上述源极漏极区域从上述沟槽空出间隔地形成。
14.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
多个上述源极漏极区域具有超过多个上述漂移区域的第一导电型杂质浓度的第一导电型杂质浓度。
15.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
多个上述源极漏极区域包含与多个上述漂移区域的第一导电型杂质不同的第一导电型杂质。
16.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
多个上述源极漏极区域包含第一导电型杂质，该第一导电型杂质具有小于多个上述漂移区域的第一导电型杂质的扩散系数的扩散系数。
17.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
上述沟槽在俯视时以带状延伸。
18.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
上述沟槽在剖视时形成为锥形形状。
19.根据权利要求1～12任一项中所述的半导体装置，其特征在于，上述半导体层由硅或者碳化硅构成。
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